JPH04235418A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPH04235418A JPH04235418A JP3012985A JP1298591A JPH04235418A JP H04235418 A JPH04235418 A JP H04235418A JP 3012985 A JP3012985 A JP 3012985A JP 1298591 A JP1298591 A JP 1298591A JP H04235418 A JPH04235418 A JP H04235418A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 83
- 238000000034 method Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＡＤ変換器に関し、特に
消費電力を低下させるとともに、回路規模を小さくする
ことが可能なＡＤ変換器に関する。
消費電力を低下させるとともに、回路規模を小さくする
ことが可能なＡＤ変換器に関する。
【０００２】
【従来の技術】一般に、回路規模の小さなＡＤ変換方式
としては、逐次比較方式や、パイプライン方式等が知ら
れており、その詳細については、例えば、「トランジス
タ技術ＳＰＥＣＩＡＬ特集Ａ−Ｄ／Ｄ−Ａ変換回路技術
のすべて」に述べられている。図７は、逐次比較方式の
ＡＤ変換器の簡単な構成を示す図である。図中、１ｄは
電圧比較器、２ｂは参照電圧発生回路、３はサンプル・
ホールド（Ｓ／Ｈ）回路、５ｂは制御論理回路、６ｂは
クロック信号生成回路、７はアナログ信号入力端子、８
はディジタル信号出力端子、９は逐次比較レジスタを示
している。逐次比較方式の変換原理を簡単に説明すると
、次のようになる。最大入力振幅をＶＰＰ（＝ＶＴ−Ｖ
Ｂ：ここで、ＶＴは最大値、ＶＢは最小値）とすると、
第一回目の変換周期の参照電圧ＶＲ１を初期値として、
ＶＤ１＝ＶＰＰ／２，ＶＲ１＝ＶＤ１ と設定する。ここで、入力信号ＶＩＮと参照電圧ＶＲ１
とを比較し、 ＶＩＮ≧ＶＲ１ ならば逐次比較レジスタ９の第１ビット目を“１”とし
て、第二回目の変換周期へ進み、 ＶＩＮ＜ＶＲ１ ならば逐次比較レジスタ９の第１ビット目を“０”とす
るとともに、参照電圧を ＶＲ１＝ＶＲ１−ＶＤ１ として、第二回目の変換周期へ進む。以降、第ｉ番目の
変換周期には、 ＶＤｉ＝ＶＤ（ｉ−１）／２， ＶＲｉ＝ＶＲｉ＋ＶＤｉ と参照電圧を決定した後、それを入力信号ＶＩＮと比較
し、 ＶＩＮ≧ＶＲｉ ならば、逐次比較レジスタ９の第ｉビット目を“１”と
し、 ＶＩＮ＜ＶＲｉ ならば、逐次比較レジスタ９の第ｉビット目を“０”と
するとともに、参照電圧を ＶＲｉ＝ＶＲｉ−ＶＤｉ とする。上述の参照電圧の変化の様子を、図８に例示す
る。以上説明した如く、逐次比較方式は一度に１ビット
ずつＡＤ変換を行うので、Ｎビットの分解能を得るため
にはＮ回の変換が必要であるが、電圧比較器は一つしか
必要ではなく、また、同じ回路を各変換周期で繰り返し
使用するため、回路規模は極めて小さい。一方、パイプ
ライン方式は一度に複数ビットのＡＤ変換を行い、その
出力値を再びＤＡ変換し、その結果を入力電圧から引い
てその残差を増幅した後、次の段のＡＤ変換器に渡す。 そのため、逐次比較方式に比較して、電圧比較器の数が
増え、また、それが複数段分必要になるので、回路規模
は大きくなるが、変換の回数が減るために速度は向上す
る。
としては、逐次比較方式や、パイプライン方式等が知ら
れており、その詳細については、例えば、「トランジス
タ技術ＳＰＥＣＩＡＬ特集Ａ−Ｄ／Ｄ−Ａ変換回路技術
のすべて」に述べられている。図７は、逐次比較方式の
ＡＤ変換器の簡単な構成を示す図である。図中、１ｄは
電圧比較器、２ｂは参照電圧発生回路、３はサンプル・
ホールド（Ｓ／Ｈ）回路、５ｂは制御論理回路、６ｂは
クロック信号生成回路、７はアナログ信号入力端子、８
はディジタル信号出力端子、９は逐次比較レジスタを示
している。逐次比較方式の変換原理を簡単に説明すると
、次のようになる。最大入力振幅をＶＰＰ（＝ＶＴ−Ｖ
Ｂ：ここで、ＶＴは最大値、ＶＢは最小値）とすると、
第一回目の変換周期の参照電圧ＶＲ１を初期値として、
ＶＤ１＝ＶＰＰ／２，ＶＲ１＝ＶＤ１ と設定する。ここで、入力信号ＶＩＮと参照電圧ＶＲ１
とを比較し、 ＶＩＮ≧ＶＲ１ ならば逐次比較レジスタ９の第１ビット目を“１”とし
て、第二回目の変換周期へ進み、 ＶＩＮ＜ＶＲ１ ならば逐次比較レジスタ９の第１ビット目を“０”とす
るとともに、参照電圧を ＶＲ１＝ＶＲ１−ＶＤ１ として、第二回目の変換周期へ進む。以降、第ｉ番目の
変換周期には、 ＶＤｉ＝ＶＤ（ｉ−１）／２， ＶＲｉ＝ＶＲｉ＋ＶＤｉ と参照電圧を決定した後、それを入力信号ＶＩＮと比較
し、 ＶＩＮ≧ＶＲｉ ならば、逐次比較レジスタ９の第ｉビット目を“１”と
し、 ＶＩＮ＜ＶＲｉ ならば、逐次比較レジスタ９の第ｉビット目を“０”と
するとともに、参照電圧を ＶＲｉ＝ＶＲｉ−ＶＤｉ とする。上述の参照電圧の変化の様子を、図８に例示す
る。以上説明した如く、逐次比較方式は一度に１ビット
ずつＡＤ変換を行うので、Ｎビットの分解能を得るため
にはＮ回の変換が必要であるが、電圧比較器は一つしか
必要ではなく、また、同じ回路を各変換周期で繰り返し
使用するため、回路規模は極めて小さい。一方、パイプ
ライン方式は一度に複数ビットのＡＤ変換を行い、その
出力値を再びＤＡ変換し、その結果を入力電圧から引い
てその残差を増幅した後、次の段のＡＤ変換器に渡す。 そのため、逐次比較方式に比較して、電圧比較器の数が
増え、また、それが複数段分必要になるので、回路規模
は大きくなるが、変換の回数が減るために速度は向上す
る。
【０００３】
【発明が解決しようとする課題】上記従来技術のうちの
前者、すなわち、逐次比較方式によるＡＤ変換器は、回
路規模は小さくなるが、変換が終了するまでに時間がか
かる。また、パイプライン方式によるＡＤ変換器は、逐
次比較方式に比較して、変換時間は短くなるが、回路規
模は大きくなる。本発明は上記事情に鑑みてなされたも
ので、その目的とするところは、従来の技術における上
述の如き問題を解消し、逐次比較方式に比較して回路規
模をそれほど大きくせずに、しかも変換の高速化を実現
可能なＡＤ変換器を提供することにある。
前者、すなわち、逐次比較方式によるＡＤ変換器は、回
路規模は小さくなるが、変換が終了するまでに時間がか
かる。また、パイプライン方式によるＡＤ変換器は、逐
次比較方式に比較して、変換時間は短くなるが、回路規
模は大きくなる。本発明は上記事情に鑑みてなされたも
ので、その目的とするところは、従来の技術における上
述の如き問題を解消し、逐次比較方式に比較して回路規
模をそれほど大きくせずに、しかも変換の高速化を実現
可能なＡＤ変換器を提供することにある。
【０００４】
【課題を解決するための手段】本発明の上述の目的は、
入力信号を、基準となる参照電圧と比較することにより
前記入力信号の電圧レベルに応じたディジタル値を発生
するＡＤ変換器において、複数の参照電圧を発生する手
段と、前記複数の参照電圧と入力信号の電圧レベルを比
較する複数の並列比較形電圧比較器と、入力信号の電圧
レベルを変化させることなく、複数の変換周期の各変換
周期で前記複数の参照電圧のみを変化させる制御論理回
路とを設けて、前記制御論理回路により、各変換周期の
結果を求め、前回の変換結果を新たな参照電圧の決定に
利用することにより、参照電圧の範囲を順次狭めて行く
ことを特徴とするＡＤ変換器によって達成される。
入力信号を、基準となる参照電圧と比較することにより
前記入力信号の電圧レベルに応じたディジタル値を発生
するＡＤ変換器において、複数の参照電圧を発生する手
段と、前記複数の参照電圧と入力信号の電圧レベルを比
較する複数の並列比較形電圧比較器と、入力信号の電圧
レベルを変化させることなく、複数の変換周期の各変換
周期で前記複数の参照電圧のみを変化させる制御論理回
路とを設けて、前記制御論理回路により、各変換周期の
結果を求め、前回の変換結果を新たな参照電圧の決定に
利用することにより、参照電圧の範囲を順次狭めて行く
ことを特徴とするＡＤ変換器によって達成される。
【０００５】
【作用】本発明に係るＡＤ変換器においては、複数の参
照電圧を発生する手段と、上記複数の参照電圧と入力信
号の電圧レベルを比較する複数の並列比較形電圧比較器
とを設けて、ＡＤ変換の各変換周期の参照電圧を、順次
、入力信号に近付けて範囲を狭くしていくので、回路規
模をそれほど大きくせずに、しかも変換の高速化を実現
できるという効果を奏するものである。
照電圧を発生する手段と、上記複数の参照電圧と入力信
号の電圧レベルを比較する複数の並列比較形電圧比較器
とを設けて、ＡＤ変換の各変換周期の参照電圧を、順次
、入力信号に近付けて範囲を狭くしていくので、回路規
模をそれほど大きくせずに、しかも変換の高速化を実現
できるという効果を奏するものである。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の第一の実施例であるＡＤ
変換器の構成を示す図であり、内部に用いられる低分解
能のＡＤ変換器の分解能がｎ＝２ビットの場合の例であ
る。図中、１ａ〜１ｃは電圧比較器で、１ａが最下位ビ
ット（以下、「ＬＳＢ」という）用で、１ｃが最上位ビ
ット（以下、「ＭＳＢ」という）用である。２ａは参照
電圧発生回路、３はサンプル・ホールド回路、４は電圧
比較器群の出力をバイナリ値に変換するエンコーダ、５
ａは出力レジスタと、参照電圧発生回路用の制御信号を
作る論理回路から成る制御論理回路、６ａはクロック信
号生成回路、７はアナログ信号入力端子、８はディジタ
ル信号出力端子を示している。次に、上述の如く構成さ
れた本実施例の各部の動作を説明する。アナログ信号入
力端子７から入力されたアナログ信号は、サンプル・ホ
ールド回路３によって、一連の変換が終了するまで保持
される。 電圧比較器１ａ〜１ｃは、各変換周期毎に、参照電圧発
生回路２ａから供給される参照電圧ＶＲ０，ＶＲ１，Ｖ
Ｒ２と、サンプル・ホールド回路３に保持されているア
ナログ信号とを比較し、 ＶＬ（ＶＩＮ＜ＶＲｉのとき） ＶＨ（ＶＩＮ≧ＶＲｉのとき） を出力する。エンコーダ４は、その出力系を受けて、０
０（２）から１１（２）までの四つのバイナリコードに
変換して出力する。ここで、“（２）”は、その数値が
二進数であることを示すために用いられている。制御論
理回路５ａは、そのバイナリ出力を順次記憶しておき、
一連の変換が終了した後に、最終的な変換値として出力
する他、参照電圧発生回路２ａに次の変換周期に必要な
データを送る。
に説明する。図１は、本発明の第一の実施例であるＡＤ
変換器の構成を示す図であり、内部に用いられる低分解
能のＡＤ変換器の分解能がｎ＝２ビットの場合の例であ
る。図中、１ａ〜１ｃは電圧比較器で、１ａが最下位ビ
ット（以下、「ＬＳＢ」という）用で、１ｃが最上位ビ
ット（以下、「ＭＳＢ」という）用である。２ａは参照
電圧発生回路、３はサンプル・ホールド回路、４は電圧
比較器群の出力をバイナリ値に変換するエンコーダ、５
ａは出力レジスタと、参照電圧発生回路用の制御信号を
作る論理回路から成る制御論理回路、６ａはクロック信
号生成回路、７はアナログ信号入力端子、８はディジタ
ル信号出力端子を示している。次に、上述の如く構成さ
れた本実施例の各部の動作を説明する。アナログ信号入
力端子７から入力されたアナログ信号は、サンプル・ホ
ールド回路３によって、一連の変換が終了するまで保持
される。 電圧比較器１ａ〜１ｃは、各変換周期毎に、参照電圧発
生回路２ａから供給される参照電圧ＶＲ０，ＶＲ１，Ｖ
Ｒ２と、サンプル・ホールド回路３に保持されているア
ナログ信号とを比較し、 ＶＬ（ＶＩＮ＜ＶＲｉのとき） ＶＨ（ＶＩＮ≧ＶＲｉのとき） を出力する。エンコーダ４は、その出力系を受けて、０
０（２）から１１（２）までの四つのバイナリコードに
変換して出力する。ここで、“（２）”は、その数値が
二進数であることを示すために用いられている。制御論
理回路５ａは、そのバイナリ出力を順次記憶しておき、
一連の変換が終了した後に、最終的な変換値として出力
する他、参照電圧発生回路２ａに次の変換周期に必要な
データを送る。
【０００７】図２は、本実施例において、参照電圧がア
ナログ入力信号を追い込むようにして、範囲を狭めてい
く様子を示したものである。ここでは、一度の変換周期
において２ビットの変換を行う動作を４回行い、８ビッ
トの結果を得る場合の例を示しており、電圧を出力の数
値に変換して表わしており、アナログ入力信号の電圧の
最小値ＶＢを０、最大値ＶＴを２５５として扱っている
。 参照電圧の初期値は、０から２５６の値を四等分するよ
うに出力され、以後、アナログ入力信号の入っている範
囲の参照電圧を四等分するように、参照電圧が変化して
いく。参照電圧は、下からＶＲＬ，ＶＲ０，ＶＲ１，Ｖ
Ｒ２，ＶＲＵと名付けられ、実際に、電圧比較器に供給
されるのは、このうちのＶＲ０からＶＲ２である。この
例では、アナログ入力信号は「１３７」で、第一回目の
変換周期ではＶＲ１の１２８とＶＲ２の１９２の間にあ
る。第二回目の変換周期では、参照電圧は１２８と１９
２の間を四等分している。 以下、これを繰り返して、参照電圧の範囲を狭めていく
。図３は、前述の参照電圧発生回路２ａを二つのＤＡ変
換器を用いて実現した例を示すものである。図中、２１
ａおよび２１ｂはＤＡ変換器、２２ａ〜２２ｄはすべて
等しい抵抗値を持つ抵抗器である。ここで、ＤＡ変換器
２１ｂは参照電圧の上端値ＶＲＵを発生し、ＤＡ変換器
２１ａは参照電圧の下端値ＶＲＬを発生する。そして、
その電位差を抵抗列２２ａ〜２２ｄで分圧し、参照電圧
ＶＲ０からＶＲ２を発生する。参照電圧発生回路２ａは
、第一回目の変換周期は、初期値として、入力アナログ
信号の電圧の最大値ＶＴをＶＲＵとし、最小値ＶＢをＶ
ＲＬとする。 第二回目以降は、前変換周期のエンコーダ４の出力が０
０（２）の場合は、新しいＶＲＵを前回のＶＲ０，ＶＲ
Ｌを前回のＶＲＬとし、エンコーダ４の出力が０１（２
）の場合は、新しいＶＲＵを前回のＶＲ１，ＶＲＬを前
回のＶＲ０、エンコーダ４の出力が１０（２）の場合は
、新しいＶＲＵを前回のＶＲ２，ＶＲＬを前回のＶＲ１
、エンコーダ４の出力が１１（２）の場合は、新しいＶ
ＲＵを前回のＶＲＵ，ＶＲＬを前回のＶＲ２とする。
ナログ入力信号を追い込むようにして、範囲を狭めてい
く様子を示したものである。ここでは、一度の変換周期
において２ビットの変換を行う動作を４回行い、８ビッ
トの結果を得る場合の例を示しており、電圧を出力の数
値に変換して表わしており、アナログ入力信号の電圧の
最小値ＶＢを０、最大値ＶＴを２５５として扱っている
。 参照電圧の初期値は、０から２５６の値を四等分するよ
うに出力され、以後、アナログ入力信号の入っている範
囲の参照電圧を四等分するように、参照電圧が変化して
いく。参照電圧は、下からＶＲＬ，ＶＲ０，ＶＲ１，Ｖ
Ｒ２，ＶＲＵと名付けられ、実際に、電圧比較器に供給
されるのは、このうちのＶＲ０からＶＲ２である。この
例では、アナログ入力信号は「１３７」で、第一回目の
変換周期ではＶＲ１の１２８とＶＲ２の１９２の間にあ
る。第二回目の変換周期では、参照電圧は１２８と１９
２の間を四等分している。 以下、これを繰り返して、参照電圧の範囲を狭めていく
。図３は、前述の参照電圧発生回路２ａを二つのＤＡ変
換器を用いて実現した例を示すものである。図中、２１
ａおよび２１ｂはＤＡ変換器、２２ａ〜２２ｄはすべて
等しい抵抗値を持つ抵抗器である。ここで、ＤＡ変換器
２１ｂは参照電圧の上端値ＶＲＵを発生し、ＤＡ変換器
２１ａは参照電圧の下端値ＶＲＬを発生する。そして、
その電位差を抵抗列２２ａ〜２２ｄで分圧し、参照電圧
ＶＲ０からＶＲ２を発生する。参照電圧発生回路２ａは
、第一回目の変換周期は、初期値として、入力アナログ
信号の電圧の最大値ＶＴをＶＲＵとし、最小値ＶＢをＶ
ＲＬとする。 第二回目以降は、前変換周期のエンコーダ４の出力が０
０（２）の場合は、新しいＶＲＵを前回のＶＲ０，ＶＲ
Ｌを前回のＶＲＬとし、エンコーダ４の出力が０１（２
）の場合は、新しいＶＲＵを前回のＶＲ１，ＶＲＬを前
回のＶＲ０、エンコーダ４の出力が１０（２）の場合は
、新しいＶＲＵを前回のＶＲ２，ＶＲＬを前回のＶＲ１
、エンコーダ４の出力が１１（２）の場合は、新しいＶ
ＲＵを前回のＶＲＵ，ＶＲＬを前回のＶＲ２とする。
【０００８】以上が、変換の手順の概要である。以下、
詳細な手順を説明する。なお、説明の簡略化のため、電
圧をすべて出力の数値に換算する。前述の如く、一度の
変換は、ｎ＝２ビットを単位とし、それを４回繰り返し
て最終的にＮ＝８ビットの出力を得るものである。また
、入力アナログ信号の電圧の最大入力振幅をＶＰＰ（＝
ＶＴ−ＶＢ）とするとき、ＡＤ変換器はこのＶＰＰの電
圧を２５６（２８）等分し ０から２５５の数値に換算
して取り扱う。また、ＤＡ変換器２１ａおよび２１ｂの
１ＬＳＢは、ＡＤ変換器の４（２２）ＬＳＢに相当し
出力として０から２５６までの数値を発生する。ここで
、入力として、前述の数値換算して「１３７」のアナロ
グ信ＶＩＮが与えられたとする。第一回目の変換周期で
は、参照電圧発生回路２ａは、初期値としてＶＲＵを２
５６、ＶＲＬを０と設定する。この電位差を、図３に示
した抵抗列２２ａ〜２２ｄで分割することにより、ＶＲ
０は６４、ＶＲ１は１２８、ＶＲ２は１９２となり、１
ＬＳＢは６４となる。このとき、入力アナログ信号ＶＩ
ＮはＶＲ１とＶＲ２の間に入るので、エンコーダ４は、
バイナリ値１０（２）を出力する。 これで、入力信号電圧がＶＲ１とＶＲ２の間にあること
がわかったので、第二回目の変換周期では、参照電圧発
生回路２ａは、ＶＲＵを第一回目のＶＲ２とし、ＶＲＬ
を同じくＶＲ１と設定する。従って、新たなＶＲＬは１
２８、ＶＲ０は１４４、ＶＲ１は１６０、ＶＲ２は１７
６、ＶＲＵは１９２となり、１ＬＳＢは１６となり、第
一回目の変換周期の四分の一となる。このとき、入力値
はＶＲＬとＶＲ０の間に入るので、エンコーダ４は、バ
イナリ値００（２）を出力し、制御論理回路５ａは、そ
の値を前回までの出力の下位ビットに付け加え、出力は
１０００（２）となる。第三回目の変換周期では、参照
電圧発生回路２ａは、ＶＲＬは変化させずそのままとし
、ＶＲＵは前回のＶＲ０とする。従って、新たなＶＲＬ
は１２８、ＶＲ０は１３２、ＶＲ１は１３６、ＶＲ２は
１４０、ＶＲＵは１４４となり、１ＬＳＢは前変換周期
の四分の一の４となる。このとき、入力値はＶＲ１とＶ
Ｒ２の間に入るので、エンコーダ４は、バイナリ値１０
（２）を出力し、制御論理回路５ａに記憶されるこれま
での変換結果は１０００１０（２）となる。第四回目の
変換周期では、参照電圧発生回路２ａは、ＶＲＵは前回
のＶＲ２とし、ＶＲＬは前回のＶＲ１とする。これで、
新たなＶＲＬは１３６、ＶＲ０は１３７、ＶＲ１は１３
８、ＶＲ２は１３９、ＶＲＵは１４０となり、１ＬＳＢ
は前変換周期の四分の一の１となる。これは、本来の８
ビットＡＤ変換器の１ＬＳＢ分である。このとき、入力
アナログ信号ＶＩＮは、 ＶＩＮ≧ＶＲ０ なので、エンコーダ出力は０１（２）となり、最終的に
四回分のエンコーダ出力をまとめて、１３７の入力から
「１０００１００１（２）」の出力値が得られ、これは
１３７をバイナリ値で表現したものに等しい。
詳細な手順を説明する。なお、説明の簡略化のため、電
圧をすべて出力の数値に換算する。前述の如く、一度の
変換は、ｎ＝２ビットを単位とし、それを４回繰り返し
て最終的にＮ＝８ビットの出力を得るものである。また
、入力アナログ信号の電圧の最大入力振幅をＶＰＰ（＝
ＶＴ−ＶＢ）とするとき、ＡＤ変換器はこのＶＰＰの電
圧を２５６（２８）等分し ０から２５５の数値に換算
して取り扱う。また、ＤＡ変換器２１ａおよび２１ｂの
１ＬＳＢは、ＡＤ変換器の４（２２）ＬＳＢに相当し
出力として０から２５６までの数値を発生する。ここで
、入力として、前述の数値換算して「１３７」のアナロ
グ信ＶＩＮが与えられたとする。第一回目の変換周期で
は、参照電圧発生回路２ａは、初期値としてＶＲＵを２
５６、ＶＲＬを０と設定する。この電位差を、図３に示
した抵抗列２２ａ〜２２ｄで分割することにより、ＶＲ
０は６４、ＶＲ１は１２８、ＶＲ２は１９２となり、１
ＬＳＢは６４となる。このとき、入力アナログ信号ＶＩ
ＮはＶＲ１とＶＲ２の間に入るので、エンコーダ４は、
バイナリ値１０（２）を出力する。 これで、入力信号電圧がＶＲ１とＶＲ２の間にあること
がわかったので、第二回目の変換周期では、参照電圧発
生回路２ａは、ＶＲＵを第一回目のＶＲ２とし、ＶＲＬ
を同じくＶＲ１と設定する。従って、新たなＶＲＬは１
２８、ＶＲ０は１４４、ＶＲ１は１６０、ＶＲ２は１７
６、ＶＲＵは１９２となり、１ＬＳＢは１６となり、第
一回目の変換周期の四分の一となる。このとき、入力値
はＶＲＬとＶＲ０の間に入るので、エンコーダ４は、バ
イナリ値００（２）を出力し、制御論理回路５ａは、そ
の値を前回までの出力の下位ビットに付け加え、出力は
１０００（２）となる。第三回目の変換周期では、参照
電圧発生回路２ａは、ＶＲＬは変化させずそのままとし
、ＶＲＵは前回のＶＲ０とする。従って、新たなＶＲＬ
は１２８、ＶＲ０は１３２、ＶＲ１は１３６、ＶＲ２は
１４０、ＶＲＵは１４４となり、１ＬＳＢは前変換周期
の四分の一の４となる。このとき、入力値はＶＲ１とＶ
Ｒ２の間に入るので、エンコーダ４は、バイナリ値１０
（２）を出力し、制御論理回路５ａに記憶されるこれま
での変換結果は１０００１０（２）となる。第四回目の
変換周期では、参照電圧発生回路２ａは、ＶＲＵは前回
のＶＲ２とし、ＶＲＬは前回のＶＲ１とする。これで、
新たなＶＲＬは１３６、ＶＲ０は１３７、ＶＲ１は１３
８、ＶＲ２は１３９、ＶＲＵは１４０となり、１ＬＳＢ
は前変換周期の四分の一の１となる。これは、本来の８
ビットＡＤ変換器の１ＬＳＢ分である。このとき、入力
アナログ信号ＶＩＮは、 ＶＩＮ≧ＶＲ０ なので、エンコーダ出力は０１（２）となり、最終的に
四回分のエンコーダ出力をまとめて、１３７の入力から
「１０００１００１（２）」の出力値が得られ、これは
１３７をバイナリ値で表現したものに等しい。
【０００９】次に、図３に示したＤＡ変換器が各変換周
期に出力する電圧値をどのように決定するかの制御方法
を説明する。図４は、前述の制御論理回路５ａ内のＤＡ
変換器制御部分の構成例を示す図である。図中、５１ａ
および５１ｂはラッチ、５２ａおよび５２ｂはビットシ
フト回路、５３ａは定数加算回路である。各部の働きは
、以下の通りである。まず、ラッチ５１ａおよび５１ｂ
は、ビット数がＮ−１ビットで、エンコーダ４の出力を
、順次記憶する。ラッチ５１ａおよび５１ｂとも、入力
は下位のｎビットがエンコーダ４の出力のｎビットに接
続されており、上位Ｎ−１−ｎビットが、ラッチ５１ａ
の出力の下位Ｎ−１−ｎビットに接続されている。これ
により、ラッチ５１ａおよび５１ｂは、新たな入力を取
り込む際には、エンコーダ４の新たな出力を以前の自ら
の出力の下位ｎビットとして取り込む。定数加算回路５
３ａは、ラッチ５１ｂの出力に１を加える働きをしてい
る。ビッチシフト回路５２ａおよび５２ｂは、それぞれ
、ラッチ５１ａと定数加算回路５３ａの出力に接続され
ており、後に詳述する如く、入力された値をＭＳＢ側に
シフトするように動作する。なお、以下、説明を簡単に
するため、ＭＳＢ側にシフトすることを「左にシフトす
る」ということにする。
期に出力する電圧値をどのように決定するかの制御方法
を説明する。図４は、前述の制御論理回路５ａ内のＤＡ
変換器制御部分の構成例を示す図である。図中、５１ａ
および５１ｂはラッチ、５２ａおよび５２ｂはビットシ
フト回路、５３ａは定数加算回路である。各部の働きは
、以下の通りである。まず、ラッチ５１ａおよび５１ｂ
は、ビット数がＮ−１ビットで、エンコーダ４の出力を
、順次記憶する。ラッチ５１ａおよび５１ｂとも、入力
は下位のｎビットがエンコーダ４の出力のｎビットに接
続されており、上位Ｎ−１−ｎビットが、ラッチ５１ａ
の出力の下位Ｎ−１−ｎビットに接続されている。これ
により、ラッチ５１ａおよび５１ｂは、新たな入力を取
り込む際には、エンコーダ４の新たな出力を以前の自ら
の出力の下位ｎビットとして取り込む。定数加算回路５
３ａは、ラッチ５１ｂの出力に１を加える働きをしてい
る。ビッチシフト回路５２ａおよび５２ｂは、それぞれ
、ラッチ５１ａと定数加算回路５３ａの出力に接続され
ており、後に詳述する如く、入力された値をＭＳＢ側に
シフトするように動作する。なお、以下、説明を簡単に
するため、ＭＳＢ側にシフトすることを「左にシフトす
る」ということにする。
【００１０】以下、図４に示した回路の動作を詳細に説
明する。第一回目の変換周期では、初期値として、ラッ
チ５１ａおよび５１ｂとも、出力は０が設定される。ビ
ットシフト回路５２ａおよび５２ｂは、入力を６ビット
左にシフトする。従って、ビットシフト回路５２ａの出
力は０となり、ビットシフト回路５２ｂの出力は１００
００００となる。これで、ＤＡ変換器２１ａの出力は０
となり、先にも述べたとおり、ＤＡ変換器の１ＬＳＢは
ＡＤ変換器の４ＬＳＢ分に相当するので、ＤＡ変換器２
１ｂの出力は２５６となる。第二回目以降の変換周期で
は、まず、ラッチ５２ａおよび５２ｂは、エンコーダ４
の出力を下位ｎビットとして取り込む。これにより、ｉ
番目の変換周期には、ビットシフト回路は、入力された
値を、２×（４−ｉ）ビット左にシフトして、ＤＡ変換
器２１ａおよび２１ｂのコントロール入力として与える
。 先に挙げた例によって、具体的に手順を説明する。第二
回目の変換周期には、ラッチ５１ａおよび５１ｂには、
第一回目の変換結果として、バイナリ値１０（２）が保
存されている。この値に１を加えた後に、２×（４−２
）＝４ビット左にシフトした値は０１１００００（２）
となり、これは、第二回目の変換周期のＶＲＵの１９２
に等しく、また、そのまま、４ビット左にシフトした値
は０１０００００（２）となり、これは、第二回目の変
換周期のＶＲＬの１２８に等しい。第三回目の変換周期
には、ラッチ５１ａおよび５１ｂには、第二回目の変換
結果として、バイナリ値１０００（２）が保存されてい
る。この値に１を加えた後に、２ビット左にシフトした
値は０１００１００（２）となり、これは、第三回目の
変換周期のＶＲＵの１４４に等しく、また、そのまま、
２ビット左にシフトした値は０１０００００（２）とな
り、これは、ＶＲＬの１２８に等しい。第四回目の変換
周期にはビットシフトは行わない。前回までの変換結果
として保存されている値は１０００１０（２）で、これ
に１を加えた値は、０１０００１１（２）となり、これ
が、第四回目の変換周期のＶＲＵの１４０に等しく、そ
のままの値１０００１０（２）は、ＶＲＬの１３６に等
しい。以上詳細に説明した如く、本実施例によれば、図
７に例示した従来の逐次比較方式のＡＤ変換器に比較し
て、図１に示す如く、回路規模をそれほど大きくせずに
、変換の高速化を実現可能なＡＤ変換器を実現できると
いう効果が得られる。
明する。第一回目の変換周期では、初期値として、ラッ
チ５１ａおよび５１ｂとも、出力は０が設定される。ビ
ットシフト回路５２ａおよび５２ｂは、入力を６ビット
左にシフトする。従って、ビットシフト回路５２ａの出
力は０となり、ビットシフト回路５２ｂの出力は１００
００００となる。これで、ＤＡ変換器２１ａの出力は０
となり、先にも述べたとおり、ＤＡ変換器の１ＬＳＢは
ＡＤ変換器の４ＬＳＢ分に相当するので、ＤＡ変換器２
１ｂの出力は２５６となる。第二回目以降の変換周期で
は、まず、ラッチ５２ａおよび５２ｂは、エンコーダ４
の出力を下位ｎビットとして取り込む。これにより、ｉ
番目の変換周期には、ビットシフト回路は、入力された
値を、２×（４−ｉ）ビット左にシフトして、ＤＡ変換
器２１ａおよび２１ｂのコントロール入力として与える
。 先に挙げた例によって、具体的に手順を説明する。第二
回目の変換周期には、ラッチ５１ａおよび５１ｂには、
第一回目の変換結果として、バイナリ値１０（２）が保
存されている。この値に１を加えた後に、２×（４−２
）＝４ビット左にシフトした値は０１１００００（２）
となり、これは、第二回目の変換周期のＶＲＵの１９２
に等しく、また、そのまま、４ビット左にシフトした値
は０１０００００（２）となり、これは、第二回目の変
換周期のＶＲＬの１２８に等しい。第三回目の変換周期
には、ラッチ５１ａおよび５１ｂには、第二回目の変換
結果として、バイナリ値１０００（２）が保存されてい
る。この値に１を加えた後に、２ビット左にシフトした
値は０１００１００（２）となり、これは、第三回目の
変換周期のＶＲＵの１４４に等しく、また、そのまま、
２ビット左にシフトした値は０１０００００（２）とな
り、これは、ＶＲＬの１２８に等しい。第四回目の変換
周期にはビットシフトは行わない。前回までの変換結果
として保存されている値は１０００１０（２）で、これ
に１を加えた値は、０１０００１１（２）となり、これ
が、第四回目の変換周期のＶＲＵの１４０に等しく、そ
のままの値１０００１０（２）は、ＶＲＬの１３６に等
しい。以上詳細に説明した如く、本実施例によれば、図
７に例示した従来の逐次比較方式のＡＤ変換器に比較し
て、図１に示す如く、回路規模をそれほど大きくせずに
、変換の高速化を実現可能なＡＤ変換器を実現できると
いう効果が得られる。
【００１１】図５に、本発明の他の実施例に係る、参照
電圧発生回路２ａの構成例を示す。本実施例に示す参照
電圧発生回路２ａを、必要な参照電圧の数に等しい数の
ＤＡ変換器を用いて構成した例である。ここでは、ＤＡ
変換器の数は、ＶＲ０からＶＲ２までの三つ分となって
いる。図中、２１ｃから２１ｅがＤＡ変換器である。本
実施例の場合の変換手順は、前述の実施例の場合と同様
であるが、各変換周期毎にＶＲ０からＶＲ２を決定する
方式が、先の実施例がＤＡ変換器２１ｂで参照電圧の上
端値ＶＲＵを、ＤＡ変換器２１ａで参照電圧の下端値Ｖ
ＲＬを発生し、その電位差を抵抗列２２ａ〜２２ｄで分
圧して決定する方式であったのに対して、本実施例では
、三つのＤＡ変換器２１ｃ〜２１ｅによって直接ＶＲ０
からＶＲ２を決定する方式である点が異なるものである
。また、本実施例においては、ＤＡ変換器の１ＬＳＢは
ＡＤ変換器の１ＬＳＢに等しい。図６は、上述のＤＡ変
換器２１ｃ〜２１ｅを制御するための制御論理回路５ａ
内のＤＡ変換器制御部の構成例を示すものである。図中
、５１ｃはラッチ、５３ｂ〜５３ｄは定数加算回路、５
２ｃ〜５２ｆはビットシフト回路である。各部の働きは
下記の通りである。まず、ラッチ５１ｃはＮ−２ビット
、つまり、この例では６ビット構成である。入力の上位
Ｎ−ｎ−２ビット、つまり、４ビットは自分の出力の下
位Ｎ−ｎ−２ビットに接続されており、入力の下位ｎビ
ットは、エンコーダ４の出力のｎビット、つまり、２ビ
ットに接続されている。この構成により、ラッチ５１ｃ
は、新たなデータを取り込む際には、現在のエンコーダ
４の出力を必ず前回までの出力の下位ビットとして付け
加えることになる。ラッチ５１ｃの出力は、ビットシフ
ト回路５２ｃに接続されており、ビットシフト回路５２
ｃは入力された値を左に２ビットシフトする。ビットシ
フト回路５２ｃの出力はＮビットで、三つの定数加算回
路５３ｂ〜５３ｄに接続されており、５３ｂでは１，５
３ｃでは２，５３ｄでは３の定数が加えられる。上記定
数加算回路５３ｂ〜５３ｄの出力は、それぞれ、ビット
シフト回路５２ｄ〜５２ｆに接続され、ｉ番目の変換周
期には、２×（４−ｉ）ビット左にシフトされる。ビッ
トシフト回路５２ｄ〜５２ｆの出力はＮビットで、ＤＡ
変換器２１ｃ〜２１ｅの制御信号として用いられる。
電圧発生回路２ａの構成例を示す。本実施例に示す参照
電圧発生回路２ａを、必要な参照電圧の数に等しい数の
ＤＡ変換器を用いて構成した例である。ここでは、ＤＡ
変換器の数は、ＶＲ０からＶＲ２までの三つ分となって
いる。図中、２１ｃから２１ｅがＤＡ変換器である。本
実施例の場合の変換手順は、前述の実施例の場合と同様
であるが、各変換周期毎にＶＲ０からＶＲ２を決定する
方式が、先の実施例がＤＡ変換器２１ｂで参照電圧の上
端値ＶＲＵを、ＤＡ変換器２１ａで参照電圧の下端値Ｖ
ＲＬを発生し、その電位差を抵抗列２２ａ〜２２ｄで分
圧して決定する方式であったのに対して、本実施例では
、三つのＤＡ変換器２１ｃ〜２１ｅによって直接ＶＲ０
からＶＲ２を決定する方式である点が異なるものである
。また、本実施例においては、ＤＡ変換器の１ＬＳＢは
ＡＤ変換器の１ＬＳＢに等しい。図６は、上述のＤＡ変
換器２１ｃ〜２１ｅを制御するための制御論理回路５ａ
内のＤＡ変換器制御部の構成例を示すものである。図中
、５１ｃはラッチ、５３ｂ〜５３ｄは定数加算回路、５
２ｃ〜５２ｆはビットシフト回路である。各部の働きは
下記の通りである。まず、ラッチ５１ｃはＮ−２ビット
、つまり、この例では６ビット構成である。入力の上位
Ｎ−ｎ−２ビット、つまり、４ビットは自分の出力の下
位Ｎ−ｎ−２ビットに接続されており、入力の下位ｎビ
ットは、エンコーダ４の出力のｎビット、つまり、２ビ
ットに接続されている。この構成により、ラッチ５１ｃ
は、新たなデータを取り込む際には、現在のエンコーダ
４の出力を必ず前回までの出力の下位ビットとして付け
加えることになる。ラッチ５１ｃの出力は、ビットシフ
ト回路５２ｃに接続されており、ビットシフト回路５２
ｃは入力された値を左に２ビットシフトする。ビットシ
フト回路５２ｃの出力はＮビットで、三つの定数加算回
路５３ｂ〜５３ｄに接続されており、５３ｂでは１，５
３ｃでは２，５３ｄでは３の定数が加えられる。上記定
数加算回路５３ｂ〜５３ｄの出力は、それぞれ、ビット
シフト回路５２ｄ〜５２ｆに接続され、ｉ番目の変換周
期には、２×（４−ｉ）ビット左にシフトされる。ビッ
トシフト回路５２ｄ〜５２ｆの出力はＮビットで、ＤＡ
変換器２１ｃ〜２１ｅの制御信号として用いられる。
【００１２】次に、本実施例の動作の詳細を説明する。
先の実施例と同様に、入力として数値換算して「１３７
」のアナログ信号ＶＩＮが与えられたものとする。まず
、第一回目の変換周期では、ラッチ５１ｃの出力は０に
初期化される。その値は、ビットシフト回路５２ｃによ
り、左に２ビットシフトされ、各定数加算回路５３ｂ〜
５３ｄに与えられる。ここで、それぞれ、１〜３の定数
が加えられた後、ビットシフト回路５２ｄ〜５２ｆに値
が送られる。このとき、ビットシフト回路は、入力され
た値を左に２×（４−１）＝６ビットシフトするので、
ビットシフト回路５２ｄの出力は０１０００００（２）
、同５２ｅの出力は１００００００（２）、また、同５
２ｆの出力は１１０００００（２）となり、これらの値
は、第一回目の変換周期に必要な参照電圧である、６４
，１２８，１９２に等しい。このとき、エンコーダ４の
出力は１０（２）なので、第一回目の変換周期では、ラ
ッチ５１ｃの出力は１０（２）、ビットシフト回路５２
ｃの出力は１０００（２）、同５２ｄ〜５２ｆの出力は
、それぞれ、１００１０００（２），１０１０００００
（２），１０１１００００（２）となり、これらの値は
、第二回目の変換周期の参照電圧として必要な、１４４
，１６０，１７６になる。このようにして、第四回目の
変換周期まで、これが繰り返され、最終的に、ラッチ５
１ｃに保持されている値とエンコーダ４の出力とを合せ
て「１３７」の値を得ることができる。本実施例によっ
ても、回路規模をそれほど大きくせずに、変換の高速化
を実現可能なＡＤ変換器を実現できるという効果が得ら
れる。なお、上記各実施例は本発明の一例を示したもの
であり、本発明はこれらに限定されるべきものではない
ことは言うまでもない。
」のアナログ信号ＶＩＮが与えられたものとする。まず
、第一回目の変換周期では、ラッチ５１ｃの出力は０に
初期化される。その値は、ビットシフト回路５２ｃによ
り、左に２ビットシフトされ、各定数加算回路５３ｂ〜
５３ｄに与えられる。ここで、それぞれ、１〜３の定数
が加えられた後、ビットシフト回路５２ｄ〜５２ｆに値
が送られる。このとき、ビットシフト回路は、入力され
た値を左に２×（４−１）＝６ビットシフトするので、
ビットシフト回路５２ｄの出力は０１０００００（２）
、同５２ｅの出力は１００００００（２）、また、同５
２ｆの出力は１１０００００（２）となり、これらの値
は、第一回目の変換周期に必要な参照電圧である、６４
，１２８，１９２に等しい。このとき、エンコーダ４の
出力は１０（２）なので、第一回目の変換周期では、ラ
ッチ５１ｃの出力は１０（２）、ビットシフト回路５２
ｃの出力は１０００（２）、同５２ｄ〜５２ｆの出力は
、それぞれ、１００１０００（２），１０１０００００
（２），１０１１００００（２）となり、これらの値は
、第二回目の変換周期の参照電圧として必要な、１４４
，１６０，１７６になる。このようにして、第四回目の
変換周期まで、これが繰り返され、最終的に、ラッチ５
１ｃに保持されている値とエンコーダ４の出力とを合せ
て「１３７」の値を得ることができる。本実施例によっ
ても、回路規模をそれほど大きくせずに、変換の高速化
を実現可能なＡＤ変換器を実現できるという効果が得ら
れる。なお、上記各実施例は本発明の一例を示したもの
であり、本発明はこれらに限定されるべきものではない
ことは言うまでもない。
【００１３】
【発明の効果】以上、詳細に説明した如く、本発明によ
れば、複数の参照電圧を発生する手段と、上記複数の参
照電圧と入力信号の電圧レベルを比較する複数の並列比
較形電圧比較器とを設けて、ＡＤ変換の各変換周期の参
照電圧を、順次、入力信号に近付けて範囲を狭くしてい
くので、回路規模をそれほど大きくせずに、しかも変換
の高速化を実現できるという顕著な効果を奏するもので
ある。
れば、複数の参照電圧を発生する手段と、上記複数の参
照電圧と入力信号の電圧レベルを比較する複数の並列比
較形電圧比較器とを設けて、ＡＤ変換の各変換周期の参
照電圧を、順次、入力信号に近付けて範囲を狭くしてい
くので、回路規模をそれほど大きくせずに、しかも変換
の高速化を実現できるという顕著な効果を奏するもので
ある。
【００１４】
【図１】本発明の第一の実施例であるＡＤ変換器の構成
を示す図である。
を示す図である。
【図２】実施例において、参照電圧の範囲を狭めていく
様子を示す説明図である。
様子を示す説明図である。
【図３】参照電圧発生回路の詳細な構成を示す図である
。
。
【図４】制御論理回路内のＤＡ変換器制御部分の構成例
を示す図である。
を示す図である。
【図５】参照電圧発生回路の他の構成例を示す図である
。
。
【図６】図５に示した参照電圧発生回路を制御するため
の制御論理回路内のＤＡ変換器制御部の構成例を示す図
である
の制御論理回路内のＤＡ変換器制御部の構成例を示す図
である
【図７】従来の逐次比較方式のＡＤ変換器の構成例を示
す図である。
す図である。
【図８】図７に示したＡＤ変換器の動作説明図である。
１ａ〜１ｄ：電圧比較器、２ａ，２ｂ：参照電圧発生回
路、３：サンプル・ホールド回路、４：エンコーダ、５
ｂ，５ｂ：制御論理回路、６ａ，６ｂ：クロック信号生
成回路、７：アナログ信号入力端子、８：ディジタル信
号出力端子、９：逐次比較レジスタ、２１ａ，２１ｂ：
ＤＡ変換器、２２ａ〜２２ｄ：抵抗器、５１ａ〜５１ｃ
：ラッチ、５２ａ〜５２ｆ：ビットシフト回路、５３ａ
〜５３ｄ：定数加算回路。
路、３：サンプル・ホールド回路、４：エンコーダ、５
ｂ，５ｂ：制御論理回路、６ａ，６ｂ：クロック信号生
成回路、７：アナログ信号入力端子、８：ディジタル信
号出力端子、９：逐次比較レジスタ、２１ａ，２１ｂ：
ＤＡ変換器、２２ａ〜２２ｄ：抵抗器、５１ａ〜５１ｃ
：ラッチ、５２ａ〜５２ｆ：ビットシフト回路、５３ａ
〜５３ｄ：定数加算回路。
Claims (6)
- 【請求項１】 入力信号を、基準となる参照電圧と比
較することにより前記入力信号の電圧レベルに応じたデ
ィジタル値を発生するＡＤ変換器において、複数の参照
電圧を発生する手段と、前記複数の参照電圧と入力信号
の電圧レベルを比較する複数の並列比較形電圧比較器と
、入力信号の電圧レベルを変化させることなく、複数の
変換周期の各変換周期で前記複数の参照電圧のみを変化
させる制御論理回路とを設けて、前記制御論理回路によ
り、各変換周期の結果を求め、前回の変換結果を新たな
参照電圧の決定に利用することにより、参照電圧の範囲
を順次狭めて行くことを特徴とするＡＤ変換器。 - 【請求項２】 入力信号を、基準となる参照電圧と比
較することにより前記入力信号の電圧レベルに応じたデ
ィジタル値を発生するＡＤ変換器において、複数の参照
電圧を発生する手段と、前記複数の参照電圧と入力信号
の電圧レベルを比較する複数の電圧比較器と、前記電圧
比較器群の出力系を接続してバイナリコードに変換する
エンコーダと、前記バイナリコードを一巡の変換の以前
のエンコーダ出力の下位ビットとして記憶し、これを前
記複数の参照電圧を発生する手段の制御信号として用い
る制御論理回路とを有することを特徴とするＡＤ変換器
。 - 【請求項３】 前記複数の参照電圧を発生する手段と
して、二つのＤＡ変換器の出力を、抵抗値の等しい抵抗
器を、前記複数の並列比較形電圧比較器の数だけ直列接
続したものを以って接続し、前記各抵抗器の定められた
一端から前述の複数の参照電圧を引き出す如く構成した
ものを用いることを特徴とする請求項１または２記載の
ＡＤ変換器。 - 【請求項４】 前記制御論理回路による前記ＤＡ変換
器の制御方法が、ＡＤ変換結果で前回までの変換周期で
既に確定している部分と、該既に確定している部分の最
下位を１増加したものとを、前記二つのＤＡ変換器の制
御語として用いるものであることを特徴とする請求項１
〜３のいずれかに記載のＡＤ変換器。 - 【請求項５】 前記複数の参照電圧を発生する手段と
して、前記複数の並列比較形電圧比較器の数と等しい数
のＤＡ変換器を用い、かつ、該ＤＡ変換器の出力を、順
次、隣り合うものの間でその変換周期の１ＬＳＢに等し
い分だけ、電圧を異ならせる如く構成したものを用いる
ことを特徴とする請求項１または２記載のＡＤ変換器。 - 【請求項６】 前記ＤＡ変換器の出力の制御方法が、
ＡＤ変換結果の前回までの変換周期で既に確定している
部分の下位ビットを、前記複数の並列比較形電圧比較器
の数を表現できる分でけ拡張し、該拡張したデータを、
順次、１増加したものから順に下位のＤＡ変換器から、
前記制御論理回路の制御語として与えることを特徴とす
る請求項１，２または５記載のＡＤ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012985A JPH04235418A (ja) | 1991-01-10 | 1991-01-10 | Ａｄ変換器 |
| KR1019920000173A KR920015747A (ko) | 1991-01-10 | 1992-01-09 | Ad변환기 및 ad변환 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012985A JPH04235418A (ja) | 1991-01-10 | 1991-01-10 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04235418A true JPH04235418A (ja) | 1992-08-24 |
Family
ID=11820501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012985A Pending JPH04235418A (ja) | 1991-01-10 | 1991-01-10 | Ａｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04235418A (ja) |
| KR (1) | KR920015747A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009107352A1 (ja) * | 2008-02-25 | 2009-09-03 | Hasebe Tetsuya | ダイナミックａ／ｄ変換回路、及びｄ／ａ変換回路、並びにａ／ｄ変換・ｄ／ａ変換回路 |
| JP2010016466A (ja) * | 2008-07-01 | 2010-01-21 | Toshiba Corp | Ａ／ｄ変換器 |
| JP2012052855A (ja) * | 2010-08-31 | 2012-03-15 | Advantest Corp | サンプリング装置および試験装置 |
| JP2012182638A (ja) * | 2011-03-01 | 2012-09-20 | Fujitsu Semiconductor Ltd | アナログデジタル変換器 |
| JP2015103949A (ja) * | 2013-11-25 | 2015-06-04 | 株式会社ニコン | 固体撮像素子およびカメラ |
-
1991
- 1991-01-10 JP JP3012985A patent/JPH04235418A/ja active Pending
-
1992
- 1992-01-09 KR KR1019920000173A patent/KR920015747A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009107352A1 (ja) * | 2008-02-25 | 2009-09-03 | Hasebe Tetsuya | ダイナミックａ／ｄ変換回路、及びｄ／ａ変換回路、並びにａ／ｄ変換・ｄ／ａ変換回路 |
| JP2010016466A (ja) * | 2008-07-01 | 2010-01-21 | Toshiba Corp | Ａ／ｄ変換器 |
| JP2012052855A (ja) * | 2010-08-31 | 2012-03-15 | Advantest Corp | サンプリング装置および試験装置 |
| JP2012182638A (ja) * | 2011-03-01 | 2012-09-20 | Fujitsu Semiconductor Ltd | アナログデジタル変換器 |
| JP2015103949A (ja) * | 2013-11-25 | 2015-06-04 | 株式会社ニコン | 固体撮像素子およびカメラ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015747A (ko) | 1992-08-27 |
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