JPH04278724A - アナログ・デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ・デジタル変換
器（以下、ＡＤコンバータと称す）に関し、特に逐次比
較型のＡＤコンバータに関する。

【０００２】

【従来の技術】従来の逐次比較型ＡＤコンバータは、２
進重み付け容量アレイや比較器を用いて構成している。

【０００３】図１０は従来の一例を示す逐次比較型ＡＤ
コンバータのブロック図である。図１０に示すように、
かかる従来のＡＤコンバータはリファレンス電圧ＶＲお
よびアナログ電圧ＶＩＮを入力し２進の重み付けを行う
２進重み付け容量アレイ１５Ａと、この容量アレイ１５
の出力を入力する比較器１６と、比較器１６の出力を順
次入力して２進重み付け容量アレイ１５Ａに入力された
電荷を再分布するデジタル制御回路＆逐次比較デジタル
１７Ａとを有している。かかる回路は例えば米国特許４
，１２９，８６３等に記載された通りである。このＡＤ
コンバータにおける２進重み付け容量アレイ１５Ａに入
力された電荷ＶＩＮはリファレンス電圧ＶＲと参照され
、比較器１６によりデジタルデータに変換された結果が
逐次比較レジスタ１７Ａに入力される。かかる容量アレ
イ１５Ａは２進重み付けの容量素子を含み、容量値の大
きい容量から順次ＶＲと比較し、比較結果を逐次比較し
レジスタ１７Ａに入力し最小の容量まで比較される。 このデジタル制御＆逐次比較レジスタ１７Ａは制御信号
列２０Ａを通して容量アレイ１５Ａを制御するとともに
、変換結果を出力線２１Ａを通して出力する。

【０００４】図１１は図１０に示す２進重み付け容量ア
レイの４ビットの回路図である。図１１に示すように、
このアレイ１５Ａはデジタル制御のスイッチ列Ｓ１５〜
Ｓ２１と容量素子Ｃ〜Ｃ／８とを含み、比較器１６に接
続される。まず、スイッチＳ１５〜Ｓ２０を基準電位に
接続することにより、容量列Ｃ〜Ｃ／８の電荷を零にす
る。次に、スイッチＳ１６〜Ｓ２０をスイッチＳ２１に
接続し、スイッチＳ２１をＶＩＮに接続してから、スイ
ッチＳ１５を開け且つスイッチＳ１５〜Ｓ２０を基準電
位に接続することにより、ＶＩＮの電荷２ＣｖＩＮが容
量アレイＣ〜Ｃ／８に蓄積される。しかる後、スイッチ
Ｓ２１をＶＲに接続すると同時にスイッチＳ１６をスイ
ッチＳ２１に接続する。この時、容量アレイＣ〜Ｃ／８
の電圧は、−ｖＩＮ＋（ＶＲ／２）になるので、比較器
１６で正負を判定し、正ならば「１」を、逆に負ならば
「０」を出力する。同様に、スイッチＳ１７，Ｓ１８，
Ｓ１９，Ｓ２０を順次スイッチ２１に接続して容量アレ
イＣ〜Ｃ／８の出力の正負を判定し、順次デジタル出力
を求める。このデジタル出力は逐次比較レジスタ１７Ａ
に保持され、比較器１６の出力が正のビットのときは該
当するスイッチをスイッチＳ２１接続した状態にしてお
き、反対に比較器１６の出力が負の時は基準電位ＶＲに
戻す。かかる容量アレイの出力は全シーケンスが終了し
た時点で基準電位になる。

【０００５】上述した図１０の従来のＡＤコンバータの
変換時間は、例えば８ビットの逐次比較型ＡＤコンバー
タを例にとると、ほぼ１００μＳ程度の時間を必要とし
ている。

【０００６】

【発明が解決しようとする課題】上述した従来の逐次比
較ＡＤコンバータは、分解能を上げるためには２進重み
付け容量アレイの容量列を増やし且つより小さな容量を
必要とする。容量列を増やすことは逐次動作のため、処
理時間が増加することになり、一方より小さな容量を使
うことは容量の相対精度を悪くして変換誤差を大きくす
るという欠点がある。また、容量の相対精度を向上する
ために、半導体集積回路で単位容量を使用して実現する
と、単位容量を小さく出来ず、容量アレイ全体の容量お
よび面積が大きくなるという欠点がある。

【０００７】本発明の目的は、かかる容量列を増やすこ
となく変換時間を短縮し、アレイ全体の容量の面積を小
さくすることのできるＡＤコンバータを提供することに
ある。

【０００８】

【課題を解決するための手段】本発明のＡＤコンバータ
は、リファレンス電圧を２ｎ　等分する分圧器と、入力
電圧および前記分圧器の出力電圧を比較してデジタルデ
ータに変換する並列型比較器と、前記デジタルデータを
２進化コードに変換するセレクタエンコーダと、前記セ
レクタエンコーダの出力を保持する上位ビットラッチ回
路と、前記並列型比較器の変換結果により前記入力電圧
および前記リファレンス電圧の演算を行う演算器と、前
記演算器の出力を入力して前記並列型比較器の変換結果
により２進化デジタルコードに変換する逐次比較型アナ
ログデジタル変換部と、前記逐次比較型アナログデジタ
ル変換部の出力を保持する下位ビットラッチ回路とを有
して構成される。

【０００９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１０】図１は本発明の一実施例を示すＡＤコンバ
ータのブロック図である。図１に示すように、本実施例
はリファレンス電圧ＶＲ（＋），ＶＲ（−）を２ｎ　等
分する分圧器１と、２ｎ　等分された電圧および入力電
圧ＶＩＮは比較してデジタルデータに変換する並列型比
較器２と、セレクタエンコーダ３と、上位ビットＭＳＢ
〜ｍ−ｎ＋１ビットを出力する上位ビットラッチ回路４
と、入力電圧ＶＩＮおよびリファレンス電圧ＶＲ（＋）
，ＶＲ（−）の演算を行う演算器５と、演算器５の出力
を変換する逐次比較型ＡＤ変換部６と、下位ビットｍ−
ｎ〜ＬＳＢビットを出力する下位ビットラッチ回路７と
、クロックを入力し制御信号Ｔ１〜Ｔ２６を出力する制
御信号発生回路８とを有している。このＡＤコンバータ
における分圧器１はリファレンス電圧ＶＲ（＋）および
ＶＲ（−）を入力し、その分圧器１の出力およびアナロ
グ入力ＶＩＮが並列型比較器２に入力される。この並列
型比較器２のデジタル出力はセレクタエンコーダ３を通
して上位ビットラッチ回路４に入力される。一方、演算
器５はアナログ電圧ＶＩＮを入力してその演算出力を逐
次比較型ＡＤ変換部６に供給する。この逐次比較型ＡＤ
変換部６のデジタル出力は下位ビットラッチ回路７に入
力される。また、制御信号発生回路８はクロック信号を
入力し、発生した制御信号Ｔ１〜Ｔ２６は並列型比較器
２，上位ビットラッチ回路４，演算器５，逐次比較型Ａ
Ｄ変換部６，下位ビットラッチ回路７に供給する。これ
により、上位ビットラッチ回路４および下位ビットラッ
チ回路７の出力にアナログ−デジタル変換された２進の
デジタルコードＭＳＢ〜ＬＳＢが出力される。

【００１１】次に、上述したＡＤコンバータの動作につ
いて説明する。まず、分圧器１はリファレンス電圧ＶＲ
（＋）とＶＲ（−）の電位差｛ＶＲ（＋）−ＶＲ（−）
｝を２ｎ　ステップに等分し、この等分した電圧を出力
として並列型比較器２に供給する。この並列型比較器２
は２ｎ　−１個の比較器により入力ＶＩＮの電圧ｖＩＮ
および分圧器１の出力電圧を比較し、このｖＩＮが等分
された２ｎ　ステップのどの範囲にあるかを求め、２ｎ
　−１のデジタルデータに変換する。これにより、セレ
クタエンコーダ３は２ｎ　−１のデジタルデータをｎ個
の２進コードに変換し、この変換コードは上位ビットラ
ッチ回路４で保持される。すなわち、ｍビットの分解能
をもつＡＤコンバータを実現した場合、上位ビットラッ
チ回路４にはＭＳＢ（最上位ビット）ｍ−１，ｍ−２，
…，ｍ−ｎ＋１の上位ビットが出力される。例えば、分
解能ｍ＝１２ビット，２進コードｎ＝２とするとＭＳＢ
，１１ビット目が保持され、ｎ＝３とするとＭＳＢ，１
１ビット目，１０ビット目が保持される。

【００１２】一方、入力ＶＩＮが供給される演算器５は
入力電圧ｖＩＮをｎ倍し、このｖＩＮの入力レベルによ
って電圧を（ｎ−１）ＶＲ（＋）／ｎ又は（ｎ−１）Ｖ
Ｒ（−）／ｎだけシフトさせた電圧を出力する。例えば
、ｎ＝２のとき、ｖＩＮ＜ＶＲ（−）／２では演算器５
の出力電圧ｖＯはｖＯ＝２ｖＩＮ−ＶＲ（＋）となり、
ＶＲ（−）／２≦ｖＩＮ≦ＶＲ（＋）／２ではｖＯ＝２
ｖＩＮとなり、ｖＩＮ＞ＶＲ（＋）／２ではｖＯ＝２ｖ
ＩＮ−ＶＲ（−）の電圧を出力する。この演算器５の出
力を入力する逐次比較型ＡＤ変換部６は電荷再分布方式
により、演算器５の出力をＳＢ（最下位ビット）まで順
次デジタルコードに変換する。変換のシーケンスは制御
信号発生回路８から出力される制御信号Ｔ１〜Ｔ２６に
より制御される。この変換されたｍ−ｎ個のデジタルコ
ードを制御信号発生回路８の制御信号により下位ビット
ラッチ回路７に保持する。

【００１３】上述した上位ビットラッチ回路４および下
位ビットラッチ回路７により、アナログ入力電圧ｖＩＮ
をｍビットの２進デジタルコードに変換した結果が得ら
れる。

【００１４】図２は図１に示す分圧器，並列型比較器お
よびセレクタエンコーダのｎ＝２のときの回路図である
。図２に示すように、まず分圧器１は２２＝４個の等し
い直列抵抗Ｒを使用することにより、｛ＶＲ（＋）−Ｖ
Ｒ（−）｝のリファレンス電圧を４等分に電圧分割する
。例えば、ＶＲ（＋）＝２．０４８Ｖ，ＶＲ（−）＝−
２．０４８Ｖとすると、各抵抗Ｒの接続点は基準電位に
対してＶＲ１＝−１．０２４Ｖ，ＶＲ２＝０Ｖ，ＶＲ３
＝＋１．０２４Ｖとなる。次に、並列型比較器２は３個
の比較器９Ａ〜９Ｃにより構成され、各々の比較器９Ａ
〜９Ｃには分圧器１の出力ＶＲ１〜ＶＲ３がそれぞれ入
力されるとともに、入力端子ＶＩＮの電圧が共通に入力
される。これらの比較器９Ａ〜９Ｃは入力端子ＶＩＮの
電圧ｖＩＮがＶＲ（ｎ）の電圧より高い時に「０」を出
力する。更に、セレクタエンコーダ３は並列型比較器２
の３つのデジタル出力ＣＯ１〜ＣＯ３を２ビットの出力
に変換する。例えば、ＶＩＮが０．７Ｖの時に比較器９
Ａ，９Ｂ，９Ｃはそれぞれ０，０，１となり、セレクタ
エンコーダ３の出力ＥＮ１，ＥＮ２はそれぞれ０，１と
なる。すなわち、セレクタエンコーダ３の出力ＥＮ２が
ＭＳＢビットになり、ＥＮ１が次の上位ビットになる。 このセレクタエンコーダ３の出力ＥＮ１，ＥＮ２は制御
信号Ｔ０に制御されて上位ビットラッチ回路４に入力さ
れ、ＭＳＢ，ｍ−１ビット目の２ビットが保持される。 同様に、入力ＶＩＮの種々の電圧レベルに対してそれぞ
れＭＳＢ，ｍ−１ビット目のデータが得られる。これら
は、表１に入力ＶＩＮの電圧と並列型比較器２およびセ
レクタエンコーダ３の出力データの関係を示す。

【００１５】

【００１６】尚、図２に示す回路では動作を解り易くす
るために並列型比較器２の制御信号を省略しており、こ
の並列型比較器２の制御動作については、次の図３で説
明する。

【００１７】図３は図２に示す並列型比較器の一つの比
較回路の構成図である。図３に示すように、並列型比較
器は分圧器１の出力ＶＲ（Ｋ）が異なるだけで他の構成
は同じであり、同様の動作をするので１個の比較回路９
についての動作を説明する。まず、図３（ａ）に示すよ
うに、スイッチＳ１とＳ２はそれぞれＶＲ（Ｋ）とＶＩ
Ｎを容量Ｃに接続するスイッチであり、スイッチＳ３は
反転増幅器１０の入力と出力を短絡するスイッチであり
、またスイッチＳ４は反転増幅器１１と反転増幅器１２
を接続するスイッチである。ここで、スイッチＳ１，Ｓ
３が制御信号Ｔ１により閉じると、ＶＲ（Ｋ）の電圧が
容量Ｃに印加され、反転増幅器１０の入出力電圧が等し
くなる点をバイアス点とする自己バイアス方式により印
加電圧に相当する電荷が容量Ｃに蓄積される。尚、スイ
ッチＳ１，Ｓ３が閉じている時はスイッチＳ２，Ｓ４は
開いている。次に、図３（ｂ）に示すように、スイッチ
Ｓ１，Ｓ３が開き、制御信号Ｔ２によりスイッチＳ２，
Ｓ４が閉じると、入力端子ＶＩＮの入力電圧によって容
量Ｃに蓄積された電荷が加算又は減算され、ｖＩＮ＜Ｖ
Ｒ（Ｋ）のとき反転増幅器１０の出力は「０」になり、
逆にｖＩＮ＞ＶＲ（Ｋ）のとき反転増幅器１０の出力は
「１」になる。

【００１８】すなわち、図３に示す反転増幅器１０は入
力と増幅器を容量Ｃで結合し、直流分を除いた電圧変化
分だけを増幅する。尚、スイッチＳ１，Ｓ３は図１に示
す制御信号発生回路８の制御出力Ｔ１により制御され、
スイッチＳ２，Ｓ４は同じく制御出力Ｔ２により制御さ
れる。制御信号Ｔ１が「１」のときスイッチＳ１，Ｓ３
が閉じ、Ｔ１が「０」のときスイッチＳ１，Ｓ３が開く
。同様にＴ２が「１」のときスイッチＳ２，Ｓ４が閉じ
、Ｔ２が「０」のときスイッチＳ２，Ｓ４が開く。

【００１９】図４は図１に示す演算器の回路動作図であ
る。図４（ａ）に示すように、演算器５を構成する演算
増幅器１３の正入力はＶＩＮ、負入力は出力にそれぞれ
接続され、ＶＩＮの電圧を反転する。スイッチＳ５はＣ
／２の容量とＶＲ（＋），ＶＲ（−），基準電位との接
続の切換えを行い、スイッチＳ６は容量Ｃと演算増幅器
１３の出力および基準電位との接続の切換えを行い、ス
イッチＳ７は演算増幅器１４の負入力と出力を短絡する
。前記容量Ｃ／２の他方の端子は演算増幅器１４の負入
力に接続され、演算増幅器１４の負入力と演算増幅器１
４の出力の間に前記容量とは異なる容量Ｃ／２が接続さ
れ、さらに演算増幅器１４の正入力は基準電位に接続さ
れる。スイッチＳ５は制御信号Ｔ３，Ｔ４，Ｔ５で開閉
し、スイッチＳ６，Ｓ７は制御信号Ｔ６で開閉する。 まず、初期状態においては、スイッチＳ５，Ｓ６がそれ
ぞれ基準電位に接続され、スイッチＳ７を閉じることに
より、容量Ｃ，Ｃ／２の電荷はいずれも演算増幅器１４
のオフセット分を除いて零になる。次に、スイッチＳ７
を開け、スイッチＳ６をＶＩＮに接続する。ここで、ス
イッチＳ５はＶＩＮの電圧がｖＩＮ＜ＶＲ（−）／２の
ときＶＲ（＋）に接続され、ｖＩＮ＞ＶＲ（＋）／２の
ときＶＲ（−）に接続され、ＶＲ（−）／２≦ｖＩＮ≦
ＶＲ（＋）／２のとき基準電位に接続されるように制御
信号Ｔ３〜Ｔ５で制御する。

【００２０】次に、図４（ｂ）に示すように、ｖＩＮ＜
ＶＲ（−）／２の状態（不要な接続端子は省略してある
。以下同様）では、容量Ｃおよび２個の容量Ｃ／２に蓄
積される電荷量の和が零になることにより、次式が成立
する。

【００２１】 ｖＯ×Ｃ／２−Ｃ×ｖＩＮ＋ＶＲ（＋）×Ｃ／２＝０す
なわち、ｖＯ＝２ｖＩＮ−ＶＲ（＋）となる。尚、ここ
でのｖＯは演算増幅器１４の端子電圧である。

【００２２】次に、図４（ｃ）に示すように、この状態
は、ＶＲ（−）／２≦ｖＩＮ≦ＶＲ（＋）／２の状態を
示す。ここで、容量Ｃおよび２個の容量Ｃ／２に蓄積さ
れる電荷量の和が零なるので、Ｃ×ｖＯ／２−ＣｖＩＮ
＝０となり、この式よりｖＯ＝２ｖＩＮとなる。

【００２３】更に、図４（ｄ）に示すように、この状態
はｖＩＮ＞ＶＲ（＋）／２の状態を示し、容量Ｃおよび
２個の容量Ｃ／２の容量に蓄積される電荷量の和が零に
なるので、同様にＣ×ｖＯ／２−Ｃ×ｖＩＮ＋Ｃ×ＶＲ
（−）／２＝０となる。その結果、ｖＯ＝２ｖＩＮ−Ｖ
Ｒ（−）となる。

【００２４】要するに、図４（ｂ）では入力電圧の２倍
からＶＲ（＋）の電圧を引いた電圧が演算増幅器１４の
出力に得られ、同様にして図４（ｃ）では入力電圧の２
倍の出力電圧が得られ、図４（ｄ）では入力電圧の２倍
からＶＲ（−）の電圧を引いた出力電圧が得られる。

【００２５】図５は図４に示す演算器回路の入出力電圧
特性図である。図５に示すように、かかる演算器１４の
回路の入力電圧ｖＩＮと出力電圧ｖＯの関係において、
一番目はｖＩＮ＜ＶＲ（−）／２のｖＩＮとｖＯの関係
を示し、波線の波形はｖＩＮが２倍になった状態を示す
。同様に、二番目および三番目はそれぞれＶＲ（−）／
２≦ｖＩＮ≦ＶＲ（＋）／２，ｖＩＮ＞ＶＲ（＋）／２
の場合を示す。例えば、ＶＲ（＋）＝２．０４８Ｖ，Ｖ
Ｒ（−）＝−２．０４８Ｖ，ｖＩＮ＝１．２００Ｖとす
ると、ｖＯ＝１．２００×２−２．０４８＝０．３５２
Ｖとなる。この演算増幅器１４の出力が逐次比較型ＡＤ
変換部６の入力に接続される。

【００２６】図６は図１に示す逐次比較型ＡＤ変換部の
ブロック構成図である。図６に示すように、この逐次比
較型ＡＤ変換部６は下位ビットラッチ回路７に接続され
、２進重み付け容量アレイ１５と比較器１６および逐次
比較レジスタ＆制御回路１７とを有する。この２進重み
付け容量アレイ１５に入力電圧ｖＩを入力すると、制御
信号１８により容量アレイ１５に電荷を蓄積し、入力さ
れたＶＲ（＋）又はＶＲ（−）と係数化された容量アレ
イ１５により変動した容量アレイ１５の出力電圧を比較
器１６で「１」又は「０」のデジタルデータに変換し、
逐次比較レジスタ１７に入力する。この逐次比較レジス
タ＆制御回路１７は制御信号１９により容量アレイ１５
に対応した信号２０により容量アレイ１５の出力が基準
電位に等しくなるまで逐次比較動作を繰り返す。逐次比
較動作終了後、逐次比較レジスタ１７の結果は信号列２
１を介して下位ビットラッチ回路７に入力され、制御信
号Ｔ２２により信号列２２として出力される。

【００２７】図７は図６に示す逐次比較型ＡＤ変換部お
よび下位ビットラッチ回路の構成図である。図７に示す
ように、２進重み付け容量アレイ１５は容量Ｃ，Ｃ／２
，Ｃ／４，Ｃ／８，Ｃ／１６，Ｃ／１６で重み付けした
ものである。スイッチＳ７は容量アレイ１５と基準電位
を接続するスイッチであり、制御信号Ｔ２２で制御さる
。同様に、スイッチＳ８は、ＶＩ，ＶＲ（＋），ＶＲ（
−）のいずれかを容量アレイ１５に接続するスイッチで
あり、制御信号Ｔ２３〜Ｔ２５で制御される。また、ス
イッチＳ９〜Ｓ１４は容量アレイ１５と基準電位又はス
イッチＳ８のいずれかを接続するスイッチである。比較
器１６は容量アレイ１５の出力電圧を基準電位と比較し
、逐次比較レジスタ２３は比較器１６の出力を制御信号
Ｔ１６〜Ｔ２１により制御されて入力する６ビットのレ
ジスタであり、２入力ＮＯＲ回路２４〜２９は逐次比較
レジスタ２３の出力Ｑ１〜Ｑ６と制御信号Ｔ１０〜Ｔ１
５をそれぞれ入力する回路である。一方、下位６ビット
のラッチ回路７は逐次比較レジスタ２３の出力Ｑ６〜Ｑ
１を制御信号Ｔ９に制御されて入力Ｄ０〜Ｄ５にそれぞ
れ供給する。

【００２８】かかる構成の逐次比較型ＡＤ変換部におい
て、スイッチＳ７は制御信号Ｔ２２が「１」になること
により閉じて容量アレイ１５の出力を基準電位にし、こ
の基準電位に接続されるとスイッチＳ９〜Ｓ１４はＮＯ
Ｒ回路２４〜２９により容量アレイ１５の各容量の電荷
を零にする。同時に、逐次比較レジスタ２３はそのリセ
ット入力ＲＥに制御信号Ｔ２２が供給されるので、逐次
比較レジスタ２３の全ビットがリセットされ、その出力
Ｑ１〜Ｑ６は「０」になる。次に、制御信号Ｔ１０〜Ｔ
１５を「１」にすると、ＮＯＲ回路２４〜２９を介して
スイッチＳ９〜Ｓ１４をスイッチＳ８側に接続する。こ
の時、スイッチＳ８を制御信号Ｔ２３〜Ｔ２５により入
力電圧ＶＩに接続しておくことにより、ｖＩの電荷が容
量アレイ１５に蓄積される。この時の容量アレイ１５の
総電荷量Ｑｘ　はＱｘ　＝−２Ｃ×ｖＩとなる。次に、
制御信号Ｔ２２によりスイッチＳ７を開にする。さらに
、制御信号Ｔ１０〜Ｔ１５を「０」にすることによりＮ
ＯＲ回路２４〜２９を通してスイッチＳ９〜Ｓ１４を供
給電位に接続すると、容量アレイ１５の出力電圧Ｖｘ　
はＶｘ　＝−ｖＩＮとなり、同時に制御信号Ｔ２３〜Ｔ
２５によりスイッチＳ８をＶＲ（＋）又はＶＲ（−）に
接続する。ここで、ＶＲ（＋）とＶＲ（−）のいずれを
接続するかは、入力端子ＶＩＮの電圧による。すなち、
ｖＩＮ≧［基準電位］のときはＶＲ（＋）に、またｖＩ
Ｎ≦［基準電位］ときはＶＲ（−）にスイッチＳ８を接
続する。ここでは、ｖＩＮ≧［基準電位］のとき、すな
わちスイッチＳ８がＶＲ（＋）に接続された時について
述べる。次に、制御信号Ｔ１０を「１」にしＮＯＲ回路
２４を通してスイッチＳ９をスイッチＳ８側に接続する
と、容量アレイ１５の出力電位ｖＸ　はｖＸ　＝−ｖＩ
＋ＶＲ（＋）／２となる。これにより、比較器１６は出
力電圧ｖＸ　の正負を判定し、比較結果を制御信号Ｔ１
６により逐次比較レジスタ２３のＤ１に入力する。この
端子電圧ｖＸ　が正ならばＤ１に「１」を入力し、負な
らば「０」を入力するので、レジスタ２３の出力Ｑ１に
はＤ１に基づき「１」又は「０」が出力される。この出
力Ｑ１はＮＯＲ回路２４を通してスイッチＳ９を制御す
る。すなわち、制御信号Ｔ１０が「０」になると、スイ
ッチＳ９は出力Ｑ１の値で接続先が決定される。

【００２９】次に、制御信号Ｔ１１を「１」にしてスイ
ッチＳ１０をスイッチＳ８側に接続すると、容量アレイ
１５の出力電圧ｖＸ　は、Ｑ１の値が「１」のときにｖ
Ｘ　−ｖＩ＋ＶＲ（＋）／２＋ＶＲ（＋）／４となり、
Ｑ１の値が「０」のときにｖＸ　＝−ｖＩ＋ＶＲ（＋）
／４となる。このｖＸ　は比較器１６により正負を判定
し、比較結果を制御信号Ｔ１７により逐次比較レジスタ
２３のＤ２入力に入力する。その結果はＱ２に出力され
、ＮＯＲ２５に供給される。これは制御信号Ｔ１１が「
０」になった時、Ｑ２の結果によりスイッチＳ１０の接
続先を決定する。以下同様に、制御信号Ｔ１２〜Ｔ１５
を順次「１」にして容量アレイ１５の出力電圧ｖＸ　を
比較器１６で判定する。この判定結果制御信号Ｔ１２〜
Ｔ１５に対応した制御信号Ｔ１８〜Ｔ２１を順次「１」
にして逐次比較レジスタ２３の対応する入力Ｄ３〜Ｄ６
へ供給し、その結果を出力Ｑ３〜Ｑ６よりそれぞれ出力
すると、ＮＯＲ回路２６〜２９を通してスイッチＳ１１
〜Ｓ１４の接続先を決定する。

【００３０】しかるに、容量アレイ１５の出力電圧ｖＸ
　は、一般式として、

【００３１】

【００３２】で表される。但し、ａ０　〜ａ４　は「１
」又は「０」のいずれかの値をとり、比較器１６の正負
の結果で決定される。この出力電圧ｖＸ　はａ４　の値
が決定されたときにｖＸ　＝０となる。従って、逐次比
較レジスタ２３のＱ１〜Ｑ６が決定されると、制御信号
Ｔ９により逐次比較レジスタ２３のＱ１〜Ｑ６の結果を
下位ビットラッチ回路７の入力Ｄ５〜Ｄ０に入力し、そ
の結果を出力Ｑ５〜Ｑ１に出力することにより、下位ビ
ットのアナログ・デジタル変換が終了し、デジタルデー
タが得られる。

【００３３】一方、ｖＩＮ＜［基準電位］のときは、ス
イッチＳ８がＶＲ（−）に接続され、ｖＩＮ≧［基準電
位］のときと同様にしてデジタルデータが得られる。

【００３４】図８は図１に示す制御信号発生回路が発生
する各種制御信号のタイミング図である。図８に示すよ
うに、ここでは制御信号Ｔ１〜Ｔ２６の時間関係を表し
、ｔ０〜ｔ１１は基準の時刻である。時間ｔ１−ｔ０で
Ｔ１，Ｔ３，Ｔ６が「１」となっており、並列型比較器
２および演算器５を初期化する。また、時間ｔ２−ｔ１
でＴ２，Ｔ７が「１」，Ｔ６が「０」となり、並列型比
較器２では変換動作を行い且つ演算器５ではサンプリン
グを行う。更に、時間ｔ３−ｔ２で上位ビットラッチ回
路４に変換結果を出力し、このラッチ回路４の出力によ
りＴ３，Ｔ４，Ｔ５を「１」又は「０」にする。すなわ
ち、逐次比較型ＡＤ変換部６において、ｔ２−ｔ１の時
間に２進重み付け容量アレイ１５を初期化し、ｔ４−ｔ
２の時間に逐次比較型ＡＤ変換部６の入力電圧ＶＩで決
まる電荷を２進重み付け容量アレイ１５に移す。また、
時刻ｔ４からｔ１１まで順次電荷再分布により変換動作
を行い、時間ｔ１２−ｔ１１で制御信号Ｔ２６が「１」
になるので、下位ビットラッチ回路７に変換データがラ
ッチされる。

【００３５】上述した一実施例によれば、並列型比較器
２の変換および演算器５の演算が２μＳ、逐次比較型Ａ
Ｄ変換部６の変換が４２μＳであるので、合計しても４
４μＳの時間でＡＤ変換が終了することになり、前述し
た従来例の変換時間１００μＳと比較しても半分以下に
短縮される。

【００３６】尚、上述した実施例における分解能等につ
いては、ｍ＝７，ｎ＝２の場合について説明したが、ｍ
を８以上，ｎを３以上にしても、勿論より高速なＡＤ変
換を実現することが出来る。

【００３７】図９は本発明の他の実施例を示すＡＤコン
バータのブロック図である。図９に示すように、本実施
例はｐ個の入力を持ったマルチプレクサ３０を前述した
一実施例に付加した構成であり、選択信号の入力により
ｐ入力のいずれかを選択し、選択された入力を並列型比
較器２および演算器５に供給する回路である。すなわち
、本実施例は図１に示す一実施例の入力ＶＩＮに選択信
号で選択されるｐ入力（ＶＩＮ１〜ＶＩＮｐ）のマルチ
プレクサ３０を付加したものであり、並列型比較器２お
よび演算器５の入力容量を小さく出来るので、マルチプ
レクサ３０を付加しても４４μＳという比較的高速で動
作させることが出来る。このマルチプレクサ３０で選択
された後の動作は前述した一実施例の動作と同じである
。

【００３８】

【発明の効果】以上説明したように、本発明のＡＤコン
バータは、変換する上位ビットを並列比較器で変換し且
つ入力電圧をｎ倍しているので、２進重み付け容量アレ
イの容量列を増やさずに変換時間を半分以下に短縮でき
、しかも半導体集積回路で構成したときには３分の１以
下の容量の面積で実現出来るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＡＤコンバータのブロ
ック図である。

【図２】図１に示す分圧器，並列型比較器およびセレク
タエンコーダのｎ＝２のときの回路図である。

【図３】図２に示す並列型比較器の一つの比較回路の構
成図である。

【図４】図１に示す演算器の回路動作図である。

【図５】図４に示す演算器回路の入出力電圧特性図であ
る。

【図６】図１に示す逐次比較ＡＤ変換部のブロック構成
図である。

【図７】図６に示す逐次比較ＡＤ変換部および下位ビッ
トラッチ回路の構成図である。

【図８】図１に示す制御信号発生回路が発生する各制御
信号のタイミング図である。

【図９】本発明の他の実施例を示すＡＤコンバータのブ
ロック図である。

【図１０】従来の一例を示す逐次比較型ＡＤコンバータ
のブロック図である。

【図１１】図１０に示す２進重み付け容量アレイの４ビ
ットの回路図である。

【符号の説明】

１　　　　分圧器 ２　　　　並列型比較器 ３　　　　セレクタエンコーダ ４　　　　上位ビットラッチ回路 ５　　　　演算器 ６　　　　逐次比較型ＡＤ変換部 ７　　　　下位ビットラッチ回路 ８　　　　制御信号発生回路 ９，９Ａ〜９Ｃ　　　　比較回路 １０〜１２　　　　反転増幅器 １３，１４　　　　演算増幅器 １５　　　　２進重み付け容量アレイ １６　　　　比較器 １７　　　　逐次比較レジスタ＆制御回路２３　　　　
逐次比較レジスタ ２４〜２９　　　　ＮＯＲ回路 ３０　　　　マルチプレクサ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　リファレンス電圧を２ｎ　等分する分
   圧器と、入力電圧および前記分圧器の出力電圧を比較し
   てデジタルデータに変換する並列型比較器と、前記デジ
   タルデータを２進化コードに変換するセレクタエンコー
   ダと、前記セレクタエンコーダの出力を保持する上位ビ
   ットラッチ回路と、前記並列型比較器の変換結果により
   前記入力電圧および前記リファレンス電圧の演算を行う
   演算器と、前記演算器の出力を入力して前記並列型比較
   器の変換結果により２進化デジタルコードに変換する逐
   次比較型アナログデジタル変換部と、前記逐次比較型ア
   ナログデジタル変換部の出力を保持する下位ビットラッ
   チ回路とを有することを特徴とするアナログ・デジタル
   変換器。
2. 【請求項２】　　前記分圧器は、電圧分割を２ｎ　個の
   等しい値の抵抗によって構成することを特徴とする請求
   項１記載のアナログ・デジタル変換器。
3. 【請求項３】　　前記演算器は、演算増幅器と容量比で
   入力電圧の増幅率を決められる演算手段で構成すること
   を特徴とする請求項１記載のアナログ・デジタル変換器
   。
4. 【請求項４】　　前記逐次比較型アナログデジタル変換
   部は、２進重み付け容量アレイと比較回路および逐次比
   較レジスタ＆制御回路で構成したことを特徴とする請求
   項１記載のアナログ・デジタル変換器。