JP4357709B2 - パイプライン型a/dコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、A/Dコンバータに関し、特に、高速で動作するパイプライン型A/Dコンバータに関するものである。
【0002】
【従来の技術】
従来のパイプライン型A/Dコンバータとしては、例えば、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第32巻第3号3月号1997年のP312〜P320に記載のものが知られている(IEE Journal of Solid State Circuits.Vol.32.No3.March 1997.P312〜P320)。
【0003】
図11は、上記の文献に記載された従来のパイプライン型A/Dコンバータのブロック図である。
この従来のパイプライン型A/Dコンバータは、図11に示すように、NビットのA/D変換出力を得るべく、(N−1)個からなるステージ1が複数段縦列接続されるとともに、演算回路9を備えている。各ステージ1のうち、最上位桁(MSB)にかかる最初のステージ1はサンプルホールド回路として構成されている。その後のステージ1は、図11に示すように、基準電圧生成回路2、コンデンサC1、C2やスイッチSW1〜SW4からなるサンプルホールド回路3、演算増幅器4などからなる加減算回路、コンパレータ5、6やエンコーダ7からなる多値化回路8等から構成されている。
【0004】
このような構成からなる従来のパイプライン型A/Dコンバータの動作の概要について説明する。
図11に詳細に示すステージは、前段のステージの演算増幅器4からの残余の出力Vo(N−1)をサンプルホールド回路3でサンプルし、その後にそのサンプル値と基準電圧生成回路2の出力との加減算を演算増幅器4で行い、その算出値Vo(N)を後段のステージ1に出力する。ここで、基準電圧生成回路2は、前段のステージ1からのデジタル信号D(N−1)に基づき、正の基準電圧(+Vref)、零の電圧(0V)、または負の基準電圧(−Vr)のうちの1つを出力する。多値化回路8は、その演算増幅器4からの出力Vo(N)に基づいて「1」、「0」、または「−1」の3値データを生成し、この3値のデジタル信号D(N)を後段のステージ1の基準電圧生成回路2と演算回路9にそれぞれ出力する。
【0005】
このように、各ステージ1からの各デジタル信号D(N)が演算回路9に入力されると、演算回路9はそれらを所定の規則で加算して目的とするN桁のA/D変換データを出力する。
従って、このような従来のパイプライン型A/Dコンバータは、最上位桁から順にA/D変換出力を決定していく逐次変換型A/Dコンバータよりも高速であり、この高速性を活かして50〜100MHzでの高品位テレビ信号等のためのA/Dコンバータとして応用することが考えられている。
【0006】
【発明が解決しようとする課題】
ところで、図11に示すコンデンサC1、C2や演算増幅器4はスイッチトキャパシタを構成し、一般に集積回路化されている。集積回路化した場合には、コンデンサC1、C2のミスマッチが発生する。
このため、従来のパイプライン型A/Dコンバータのように、前段のステージの残余の出力を後段のステージに送る場合には、その容量比の誤差による影響が大きくなる。この結果、図11に示す従来のパイプライン型A/Dコンバータでは、A/D変換の分解能を16ビットというように大きくすると、A/D変換出力を高精度化できないという不都合がある。
【0007】
このような不都合を解消する方法として、サンプルホールド期間を第1の期間と第2の期間に分割し、この両期間においてサンプルホールド動作を時分割で2回行ってデジタルデータをそれぞれ出力するとともに、その両期間のホールド動作時には図11に示すコンデンサC1、C2の位置を入れ替え、このようにして得られたデジタルデータを最後に平均化する方法が考えられる。
【0008】
この方法について、図11を参照して説明する。まず、第1の期間のサンプル時には、前段のステージからの残余の出力Vo(N−1)をコンデンサC1、C2でサンプルし、そのホールド時には、コンデンサC2を演算増幅器4の帰還素子として使用し、コンデンサC1のサンプル値と基準電圧生成回路2の出力の加減算を演算増幅器4で行う。この第1の期間における演算増幅器4の積分性誤差(INL)は、例えば図12(A)に示すように誤差a、b、cとなり、その積分性誤差は基準電圧生成回路2からの出力の差異により異なる。
【0009】
一方、第2の期間のサンプル時には、前段のステージからの残余の出力Vo(N−1)をコンデンサC1、C2でサンプルし、そのホールド時には、コンデンサC1を演算増幅器4の帰還素子として使用し、コンデンサC2のサンプル値と基準電圧生成回路2の出力の加減算を演算増幅器4で行う。この第2の期間における積分性誤差は、例えば図12(B)に示すように誤差a’、b’、c’となり、同図(A)の積分性誤差と横軸を中心に対称になる。
【0010】
従って、第1の期間のホールド時の積分性誤差が図12(A)に示すようになり、第2の期間のホールド時の積分性誤差が同図(B)に示すようになるときには、その両者の平均は同図(C)に示すようになり、その積分性誤差を減少できる。
ところが、第1の期間と第2の期間の各ホールド時には、上記のようにコンデンサC1、C2のつなぎ替えを行うので、図12(A)(B)に示すように、積分性誤差の不連続点にずれが生じてしまう。このため、図12(C)に示すように積分性誤差が残ってしまうという不都合がある。
【0011】
さらに、第1と第2の各期間で得られるデジタルデータを最後に平均化するために量子化誤差が表れ、この量子化誤差を減らすことができないという不都合がある。
そこで、本発明の目的は、上記の点に鑑み、積分性誤差や量子化誤差をできるだけ排除するようにし、A/D変換の分解能を16ビットというように大きくしても、高精度のA/D変換出力が得られるようにしたパイプライン型A/Dコンバータを提供することにある。
【0012】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項1から請求項6に記載の各発明は以下のように構成した。
すなわち、請求項1に記載の発明は、入力アナログ信号を、上位側Nビットと下位側Mビットからなる(N+M)ビットのデジタル信号に変換するパイプライン型A/Dコンバータであって、縦列に複数段接続され、前段からのデジタル信号を所定のアナログ基準信号に変換するとともに、第1の期間と第2の期間に、前段からのアナログ信号と前記変換されたアナログ基準信号との加減算を時分割で行なってその各加減算に係る各アナログ信号をそれぞれ出力し、かつ、その両アナログ信号のうちの一方を前記上位側Nビットに係るデジタル信号に変換する複数のステージと、前記複数のステージのうちの最終段のステージから前記第1の期間と第2の期間にそれぞれ出力される前記両アナログ信号を平均化する平均化手段と、前記平均化手段で平均化されたアナログ信号を前記下位側Mビットのデジタル信号に変換して出力するA/D変換手段と、前記上位側Nビットのデジタル信号と、前記下位側Mビットのデジタル信号とに基づいて(N+M)ビットのデジタル信号を生成する出力手段と、を少なくとも備えたことを特徴とするものである。
【0013】
請求項2に記載の発明は、請求項1に記載のパイプライン型A/Dコンバータにおいて、前記各ステージは、前段からのデジタル信号を所定の前記アナログ基準信号に変換する基準信号生成手段と、演算増幅器、第1の受動素子、および第2の受動素子を含み、前記第1の期間と第2の期間には、前段のステージからのアナログ信号を前記両受動素子でサンプルしたのち、前記受動素子のいずれか一方を前記演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と前記所定のアナログ基準信号の加減算を前記演算増幅器で行うとともに、前記第1の期間と第2の期間では前記第1の受動素子と前記第2の受動素子が前記帰還素子として交互に使用されるようになっている信号処理手段と、前記演算増幅器からの第1の期間の出力と第2の期間の出力とをそれぞれ多値化する多値化手段と、から構成することを特徴とするものである。
【0014】
請求項3に記載の発明は、請求項1または請求項2に記載のパイプライン型A/Dコンバータにおいて、前記A/D変換手段は、フラッシュ型A/D変換器であることを特徴とするものである。
請求項4に記載の発明は、請求項2または請求項3に記載のパイプライン型A/Dコンバータにおいて、前記演算増幅器は前記加減算時においてほぼ2倍の利得を有し、前記多値化手段は「+1」、「0」、または「−1」の3値のデジタル信号を出力することを特徴とするものである。
【0015】
請求項5に記載の発明は、請求項4に記載のパイプライン型A/Dコンバータにおいて、前記受動素子はキャパシタからなり、前記基準信号生成手段は、前記デジタル信号の「+1」、「0」、「−1」に応じて、前記アナログ基準信号として正の基準電圧(+Vref)、零の電圧(0V)、負の基準電圧(−Vref)を生成するようになっていることを特徴とするものである。
【0016】
請求項6に記載の発明は、請求項4または請求項5に記載のパイプライン型A/Dコンバータにおいて、前記多値化手段は、前記演算増幅器の出力を所定の正負のしきい値で3値化(+1、0、−1)するコンパレータ手段を含むことを特徴とするものである。
このように本発明では、縦列に複数段ステージを接続し、各ステージは、前段のステージからのデジタル信号を所定のアナログ基準信号に変換するとともに、第1の期間と第2の期間に、前段のステージからのアナログ信号とその変換されたアナログ基準信号との加減算を、第1の期間と第2の期間に時分割で行なってその各加減算に係る各アナログ信号をそれぞれ出力し、かつ、その両アナログ信号のうちの一方を上位側Nビットに係るデジタル信号に変換するようにした。
【0017】
また、平均化手段は、複数のステージのうちの最終段のステージから第1の期間と第2の期間にそれぞれ出力される両アナログ信号を平均化し、A/D変換手段は、平均化手段で平均化されたアナログ信号を下位側Mビットのデジタル信号に変換して出力するようにした。さらに、出力手段は、その上位側Nビットのデジタル信号と、その下位側Mビットのデジタル信号とに基づいて(N+M)ビットのデジタル信号を生成するようにした。
【0018】
このため本発明では、上位側Nビットにおいては、各ステージのサンプルホールドにかかる2つのキャパシタ(例えば図4のコンデンサC11、C12)にミスマッチがある場合には、各ステージの演算増幅器から出力されるアナログ信号に積分性誤差が含まれるが、そのアナログ信号の積分性誤差を平均化手段で打ち消すことができる。一方、下位Mビット側では、その積分性誤差が排除されたアナログ信号がデジタル信号に変換されるので、量子化誤差も排除される。
【0019】
要するに、本発明では、上位側Nビットについては積分性誤差を含んだA/D変換を行う一方、下位側Mビットについてはその上位側で生じた積分性誤差を排除したA/D変化を行うようにした。このため、全体として各ステージの積分性誤差や量子化誤差が極力排除できるようになり、例えばA/D変換の分解能を16ビットというように大きくしても、高精度のA/D変換出力が得られる。
【0020】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明のパイプライン型A/Dコンバータの実施形態の構成について、図面を参照して説明する。
この実施形態のかかるパイプライン型A/Dコンバータは、図1に示すように、アナログ入力信号Ainを上位側Nビットと下位側Mビットからなる(N+M)ビットのデジタル出力信号DoutにA/D変換するために、サンプルホールド回路11−1と、複数段のステージ11−2〜11−Nと、平均化回路12と、MビットからなるA/D変換器13と、メモリ14と、加算回路15とを備えている。
【0021】
サンプルホールド回路11−1とステージ11−2〜11−kは縦列接続され、上位Nビットを決定するとともに、この決定した各ビットのデジタル信号をメモリ14に出力するようになっている。
すなわち、サンプルホールド回路11−1は、後述のように期間Tの間に実行される1回のサンプル・ホール動作により、アナログ入力信号Ainに基づいてデジタル値D1を決定し、この決定したデジタル値D1がメモリ14に格納されるようになっている。
【0022】
ステージ11−2〜11−Nは、後述のように、サンプルホールド回路11−1または前段のステージからのデジタル信号を所定のアナログ基準信号に変換するとともに、第1の期間と第2の期間とに、サンプルホールド回路11−1または前段のステージからのアナログ信号と、その変換されるアナログ基準信号との加減算を時分割で行なって、その各加減算にかかる各アナログ信号をそれぞれ出力し、かつ、その両アナログ信号のうちの一方を上位側Nビットにかかるデジタル信号に変換してメモリ14に出力するようになっている。
【0023】
平均化回路12は、ステージ11−2〜11−Nのうち最終段のステージ11−Nから、第1の期間T1と第2の期間T2にそれぞれ出力されるアナログ信号を平均化し、その平均化したアナログ信号を後段のA/D変換器13に出力するようになっている。
A/D変換器13は、フラッシュ型A/D変換器などからなり、平均化回路12から出力されるアナログ信号をMビットのデジタル信号に変換し、この変換したデジタル信号をメモリ14に出力するようになっている。
【0024】
メモリ14は、読み書き自在なメモリであり、サンプルホールド回路11−1、ステージ11−2〜11−N、A/D変換器13からの各デジタル信号を記憶するようになっている。
加算回路15は、メモリ14に格納される上位側Nビットのデジタル値とA/D変換器13からの下位側Mビットのデジタル値とを加算し、最終的なデジタル出力信号Doutを求めるようになっている。
【0025】
次に、上述のサンプルホールド回路11−1の具体的な回路の構成について、図2を参照して説明する。
このサンプルホールド回路11−1は、図2に示すように、スイッチSW1〜SW3、コンデンサC1、および演算増幅器21からなり、アナログ入力信号Ainをサンプルホールドするサンプルホールド部と、このサンプルホールド部でサンプルホールドされた電圧から3値データを生成する3値化回路22とから、少なくとも構成されている。
【0026】
さらに詳述すると、入力端子がスイッチSW1とコンデンサC1を介して演算増幅器(オペアンプ)21の−入力端子に接続自在になっているとともに、その−入力端子がスイッチSW2を介して接地自在になっている。演算増幅器21の+入力端子は接地されている。演算増幅器21は、その出力端子と−入力端子とが、スイッチSW3およびコンデンサC1を介して接続自在になっている。演算増幅器21のアナログ出力信号Vo1は、後段のステージ11−2と3値化回路22にそれぞれ供給されるようになっている。
【0027】
また、スイッチSW1、SW2は、図示しない制御回路からのサンプリングパルスφ1によりその接点の開閉が制御され、スイッチSW3はその制御回路からのサンプリングパルスφ1を反転した制御信号φ2によりその接点の開閉が制御されるようになっている(図6(A)(B)参照)。
次に、3値化回路22の具体的な構成について、図3のブロック図を参照して説明する。
【0028】
3値化回路22は、図3に示すように、2つのコンパレータ221、222と、デコーダ223とから構成されている。
コンパレータ221は、その+入力端子に演算増幅器21からのアナログ信号Vo1が入力されるとともに、その−入力端子に正のしきい値電圧(1/4×Vref)が入力され、かつその出力がデコーダ223に出力されるようになっている。コンパレータ222は、その+入力端子に演算増幅器21からのアナログ出力信号Vo1が入力されるとともに、その−入力端子に負のしきい値電圧(−(1/4)×Vref)が入力され、かつその出力がデコーダ223に出力されるようになっている。
【0029】
デコーダ223は、コンパレータ221とコンパレータ222の両出力に基づき、アナログ信号Vo1が(1/4×Vref)を上回る場合には「1」を出力し、アナログ信号Vo1が(1/4×Vref)と(−(1/4)×Vref)の間にある場合には「0」を出力し、アナログ信号Vo1が(−(1/4)×Vref)を下回る場合には「−1」を生成出力するようになっている。
【0030】
次に、上述の各ステージの具体的な構成について、図4の回路図を参照して説明する。なお、ステージ11−2〜11−Nは、その各構成がいずれも同一である。
各ステージは、図4に示すように、前段のステージからのデジタル信号D(N−1)に基づき所定のアナログ基準電圧に変換する基準電圧生成回路31と、この基準電圧生成回路31からのアナログ基準電圧と前段のステージからのアナログ信号Vo(N−1)に基づき、後述のように期間Tの間にサンプル・ホールド動作を時分割で2回行い、各サンプル・ホールド動作ごとにアナログ信号Vo(N)をそれぞれ出力する信号処理回路32と、この信号処理回路32からのアナログ信号Vo(N)が出力されるたびに、それに基づいて「1」、「0」、または「−1」のデジタル信号D(N)を生成出力する3値化回路33とを、少なくとも備えている。
【0031】
基準電圧生成回路31は、図4に示すように、スイッチSW11〜SW13を有し、前段のステージからのデジタル信号D(N−1)が「1」のときにはスイッチSW11のみの接点が閉となって正の基準電圧(+Vref)が選択され、それが「0」のときにはスイッチSW13のみの接点が閉となり零の電圧(0V)が選択され、それが「−1」のときにはスイッチSW12のみの接点が閉となり負の基準電圧(−Vref)が選択されるようになっている。
【0032】
信号処理回路32は、図4に示すように、スイッチSW21〜SW27と、コンデンサ(キャパシタ)C11、12と、演算増幅器34とから、少なくとも構成されている。
さらに詳述すると、入力端子35は、スイッチSW21とコンデンサC11を介して演算増幅器34の−入力端子と接続可能になっているとともに、スイッチSW22とコンデンサC12を介してその−入力端子と接続可能になっている。基準電圧生成回路31の出力端子は、スイッチSW24とコンデンサC11を介して演算増幅器34の−入力端子と接続可能になっているとともに、スイッチSW25とコンデンサC12を介してその−入力端子と接続可能になっている。
【0033】
また、演算増幅器34は、その−入力端子がスイッチSW23を介して接地自在になっているとともに、その+入力端子が接地されている。演算増幅器34は、その出力端子と−入力端子とが、スイッチSW26およびコンデンサC12を介して接続自在になっている。同様に、演算増幅器34の出力端子と−入力端子とは、スイッチSW27およびコンデンサC11を介して接続自在になっている。
【0034】
さらに、スイッチSW21〜SW23は、図示しない制御回路からのサンプリングパルスφ11によりその接点の開閉が制御され、スイッチSW24、SW26はその制御回路からの制御信号φ21によりその接点の開閉が制御され、スイッチSW25、SW27はその制御回路からの制御信号φ22によりその接点の開閉が制御されるようになっている(図7(B)(C)参照)。
【0035】
演算増幅器34から出力されるアナログ信号Vo(N)は、後段のステージに供給されるとともに、3値化回路33に供給されるようになっている。
3値化回路33は、図3に示す3値化回路22と同様に構成されている。従って、この3値化回路33の場合には、コンパレータ221の+入力端子に演算増幅器34からのアナログ出力信号Vo(N)が入力されるとともに、その−入力端子に正のしきい値電圧(1/4×Vref)が入力される。また、コンパレータ222の+入力端子に演算増幅器34からのアナログ出力信号Vo(N)が入力されるとともに、その−入力端子に負のしきい値電圧(−(1/4)×Vref)が入力される。
【0036】
次に、平均化回路12の具体的な構成について、図5の回路図を参照して説明する。
この平均化回路12は、図5に示すように、基準電圧生成回路41を備えている。この基準電圧生成回路41は、スイッチSW31〜SW33を有し、終段のステージ11−Nからのデジタル信号Dが「1」のときにはスイッチSW31のみの接点が閉となって正の基準電圧(+Vref)が選択され、それが「0」のときにはスイッチSW33のみの接点が閉となり零の電圧(0V)が選択され、それが「−1」のときにはスイッチSW32のみの接点が閉となり負の基準電圧(−Vref)が選択されるようになっている。
【0037】
また、この平均化回路12は、図5に示すように、ステージ11−Nからのアナログ信号を受け取る入力端子43、44を備えている。その入力端子43は、スイッチSW41とコンデンサC21を介して演算増幅器42の−入力端子と接続自在になっている。その入力端子44は、スイッチSW45とコンデンサC22を介して演算増幅器42の−入力端子と接続自在になっている。基準電圧生成回路41の出力端子は、スイッチSW46とコンデンサC21を介して演算増幅器42の−入力端子と接続自在になっている。スイッチSW45とコンデンサC22との共通接続点は、スイッチSW42を介して接地自在となっている。
【0038】
さらに、演算増幅器42は、その−入力端子がスイッチSW44を介して接地自在になっているとともに、その+入力端子が接地されている。演算増幅器42は、その出力端子とその−入力端子とが、スイッチSW47およびコンデンサC23を介して接続自在になっている。また、スイッチSW47とコンデンサC23との共通接続点は、スイッチSW43を介して接地自在となっている。
【0039】
また、スイッチSW41〜SW44は、図示しない制御回路からのサンプリングパルスφ1によりその接点の開閉が制御され、スイッチSW45〜SW47はその制御回路からの制御信号φ2’によりその接点の開閉が制御されるようになっている(図9(A)(B)参照)。
次に、このような構成からなる実施形態の各部の動作について、以下に説明する。
【0040】
まず、図2に示すサンプルホールド回路11−1の動作例について、図6を参照して説明する。
図6(A)に示す周期がTからなるサンプリングパルスφ1が「H」レベルの場合には、図2に示すスイッチSW1、SW2の各接点が閉じ、アナログ入力信号VinによりコンデンサC1が充電され、サンプル動作が行われる。
【0041】
一方、サンプリングパルスφ1が「H」レベルから「L」レベルに変化すると、図6(B)に示す制御信号φ2が「L」レベルから「H」レベルに変化する。このため、スイッチSW1、SW2の各接点は開き、スイッチSW3の接点が閉じた状態になるので、コンデンサC1に蓄積された電荷に応じた出力電圧Vo1が演算増幅器21の出力端子に出力される(図6(C)参照)。
【0042】
この演算増幅器21からの出力電圧Vo1が3値化回路22に供給されると、3値化回路22は、その出力電圧Vo1に基づいて「1」、「0」、または「−1」の出力データD1を生成出力する(図6(D)参照)。
次に、図4に示すステージの動作について、図7および図8を参照して説明する。
【0043】
図4に示すステージでは、図7(A)に示す周期がTの通常のサンプリングパルスφ1を基にして、図7(A)に示すような周期がT/2の高速のサンプリングパルスφ11を制御回路(図示せず)で生成し、そのサンプリングパルスφ11を用いて第1の期間T1と第2の期間T2に時分割でサンプルホールドを2回行うようにしている。
【0044】
そして、演算増幅器34からの出力Vo(N)は時分割で2回取り出すとともに、3値化回路33ではその演算増幅器34からの1回目の出力Vo(N)により3値化し、この3値化された出力D(N)を取り出すようにしている(図7(F)(G)参照)。
具体的に説明すると、図7(A)に示すように、サンプリングパルスφ11が時刻t1において「H」レベルになると、第1の期間T1のサンプル動作が開始され、図4に示すスイッチSW21〜SW23の各接点が閉状態になる。このときの信号処理回路32の等価回路は、図8(A)に示すようになり、図7(D)に示す前段のステージからのアナログ信号Vo(N−1)によりコンデンサC11、C12がともに充電される。
【0045】
その後、図7(A)に示すように、サンプリングパルスφ11が「H」レベルから「L」レベルに変化すると、図7(B)に示すように、制御信号φ21が「L」レベルから「H」レベルに変化し、第1の期間T1のホールド動作が開始する。この結果、スイッチSW21〜SW23の各接点が開状態になるとともに、スイッチSW24、SW26の各接点が閉状態になり、このときの信号処理回路32の等価回路は、図8(B)に示すようになる。
【0046】
図8(A)に状態にコンデンサC11、C12に保持される電荷Q1は、次式のようになる。
Q1=Vo(N−1)×(C11+C12)
また、図8(B)の状態でコンデンサC11、C12に保持される電荷Q2は次式のようになる。
【0047】
Q2=Vo(N)×C12±{0,Vref}×C11
ここで、{0,Vref}×C11は、{ }内の0とVrefとが選択的にC11と乗算されることを意味し、このような意味は以下同様である。
これらの状態で保持される電荷Q1と電荷Q2は不変であるので、次式が成立する。
【0048】
Vo(N−1)(C11+C12)=Vo(N)×C12±{0,Vref}×C11
この式を変形すると、次の式となる。
Vo(N)={(C11+C12)/C12}×Vo(N−1)±{0,Vref}×(C11/C12)
ここで、C11=C12であるので、上式は次の式となる。
【0049】
Vo(N)=2×Vo(N−1)±{0,Vref}
つまり、演算増幅器34からは、入力されるアナログ信号Vo(N−1)を2倍して基準電圧生成回路31の出力が加減算された出力が得られる。
その後、図7(A)に示すように、サンプリングパルスφ11が「L」レベルから「H」レベルに変化すると、図7(B)に示すように、制御信号φ21が「H」レベルから「L」レベルに変化し、第1の期間T1のホールド動作が終了すると同時に、第2の期間T2のサンプル動作を開始する。この結果、スイッチSW21〜SW23の各接点が再び閉状態になる。このときの信号処理回路32の等価回路は、図8(A)に示すようになり、前段のステージからのアナログ信号Vo(N−1)によりコンデンサC11、C12がともに充電される。
【0050】
一方、第2の期間T2が開始されると、図7(F)に示す演算増幅器34の出力Vo(N)に基づき、3値化回路33は、「1」、「0」または「−1」の3値化を行う(図7(G)参照)。この3値化回路33からの出力D(N)は、図7(G)に示すように、次の第2の期間T2まで変化しない。
その後、サンプリングパルスφ11が「H」レベルから「L」レベルに変化すると、図7(C)に示す制御信号φ22が「L」レベルから「H」レベルに変化し、第2の期間T2のホールド動作が開始する。この結果、スイッチSW21〜SW23の各接点が開状態になるとともに、スイッチSW25、SW27の各接点が閉状態になり、このときの信号処理回路32の等価回路は、図8(C)に示すようになる。このホールド動作時には、演算増幅器34では、コンデンサC12の充電電圧と基準電圧生成回路31の出力との加減算が行われ、その加減算値がほぼ2倍に増幅されて出力される。
【0051】
ここで、そのホールド動作時に、コンデンサC12が演算増幅器34の入力素子になるとともに、コンデンサC11が演算増幅器34の帰還素子になる。
次に、図5に示す平均化回路12の動作について、図9および図10を参照して説明する。
この平均化回路12は、図9に示す期間T内に、ステージ11−Nからの1回目と2回目の各出力電圧Voを加算することで平均電圧が求められ、この求めた平均電圧をA/D変換器13に出力する。
【0052】
さらに具体的に説明すると、図9(A)に示すように、サンプリングパルスφ1が時刻t1において「H」レベルになると、図5に示すスイッチSW41〜SW44の各接点が閉状態になり、このときの平均化回路12の等価回路は、図10(A)に示すようになる。このときには、図9(C)に示すように、期間T内においてステージ11−Nからの1回目の出力Voである入力アナログ電圧+VinによりコンデンサC21が充電されるとともに、コンデンサC22、C23の両端はいずれも接地されて放電状態になる。
【0053】
その後、図9(A)に示すように、サンプリングパルスφ1が「H」レベルから「L」レベルに変化すると、スイッチSW41〜SW44の各接点が開状態になる。そして、図9(B)に示すように、制御信号φ2’が「L」レベルから「H」レベルに変化すると、スイッチSW45〜SW47の各接点が閉状態になり、このときの平均化回路12の等価回路は、図10(B)に示すようになる。
【0054】
このときには、図10(B)からもわかるように、基準電圧生成回路41の出力電圧がコンデンサC21の充電電圧+Vinに加算されるとともに、その加算電圧と、期間T内においてステージ11−Nからの2回目の出力Voを反転した入力アナログ電圧−Vinとが演算増幅器42の−入力端子に印加される。
ここで、2回目の入力アナログ電圧を−Vin’とすると、図10(A)と図10(B)の状態の電荷は不変であるので次の式が成立する。
【0055】
Vin×C21=−Vin’×C22+Vo×C23±{0,Vref}
上式を変形すると次の式となる。
Vo={Vin×C21+Vin’×C22±{0,Vref}×C21}/C23
ここで、C21=C22=C23であるので、Voは次の式となる。
【0056】
Vo=Vin+Vin’±{0,Vref}
つまり、演算増幅器42は、その加算電圧と入力アナログ電圧−Vinを加算し、その加算電圧をから基準電圧生成回路41の出力を減算した電圧を出力する。このような演算増幅器42による演算処理は、ステージ11−Nから出力される1回目と2回目の両出力電圧をそれぞれ2倍して基準電圧を減算したものを平均した値、
Vo={2Vin±{0,Vref}+2Vin’±{0,Vref}}/2=Vin+Vin’±{0,Vref}
と同等である。
【0057】
このように平均化回路12でステージ11−Nの出力が平均化されることにより、例えばステージ11−2〜11−NのコンデンサC11、C12にミスマッチがあるような場合に、ステージ11−2〜11−Nで積分性誤差が発生されるが、その平均化によりその積分性誤差が打ち消される。
そして、A/D変換器13では、その積分性誤差が排除された平均化回路12からのアナログ信号がMビットに変換され、この変換されたMビットのデータはメモリ14に格納される。加算回路15は、メモリ14に格納される上位側Nビットのデジタル値とA/D変換器13からの下位側Mビットのデジタル値とを加算し、最終的なデジタル出力信号Doutを求める。
【0058】
以上説明したように、この実施形態にかかるパイプライン型A/Dコンバータでは、サンプルホールド回路11−1およびステージ11−2〜11−Nが上位側NビットのA/D変換を行うとともに、ステージ11−Nのアナログ出力の平均化を平均化回路12で行ってステージ11−2〜11−Nで発生する積分性誤差を打ち消すようにし、さらに、その積分性誤差が排除されたアナログ出力をA/D変換器13により下位側MビットにA/D変換するようにした。
【0059】
このため、この実施形態にかかるパイプライン型A/Dコンバータでは、全体として各ステージの積分性誤差や量子化誤差が極力排除できるようになり、例えばA/D変換の分解能を16ビットというように大きくしても、高精度のA/D変換出力が得られる。
【0060】
【発明の効果】
以上述べたように、本発明では、ステージが上位側NビットのA/D変換を行うとともに、最終段のステージのアナログ出力の平均化を行ってステージ発生する積分性誤差を打ち消すようにし、さらに、その積分性誤差が排除されたアナログ出力を下位側MビットにA/D変換するようにした。
【0061】
このため、本発明によれば、全体として各ステージの積分性誤差や量子化誤差が極力排除できるようになり、例えばA/D変換の分解能を16ビットというように大きくしても、高精度のA/D変換出力が得られる。
【図面の簡単な説明】
【図1】本発明の実施形態のパイプライン型A/Dコンバータの構成例を示す全体のブロック図である。
【図2】図1のサンプルホールド回路の構成例を示す回路図である。
【図3】図2の3値化回路の構成例を示すブロック図である。
【図4】図1の各ステージの構成例を示す回路図である。
【図5】図1の平均化回路の構成例を示す回路図である。
【図6】図2のサンプルホールド回路の動作を説明する各部の波形図である。
【図7】図4のステージの動作を説明する各部の波形図である。
【図8】図4の信号処理回路の各動作状態における等価回路である。
【図9】図5の平均化回路の動作を説明する各部の波形図である。
【図10】図5の平均化回路の各動作状態における等価回路である。
【図11】従来のパイプライン型A/Dコンバータの一例を示すブロック図である。
【図12】従来技術における積分性誤差の一例を示す図である。
【符号の説明】
SW1〜SW3 スイッチ
SW11〜SW13 スイッチ
SW21〜SW27 スイッチ
SW31〜SW33 スイッチ
SW41〜SW47 スイッチ
C1 コンデンサ(キャパシタ)
C11、C12 コンデンサ(キャパシタ)
C21〜23 コンデンサ(キャパシタ)
11−1 サンプルホールド回路
11−2〜11−N ステージ
12 平均化回路
13 A/D変換器
14 メモリ
15 加算回路
21 演算増幅器
22 3値化回路
31 基準電圧生成回路
32 信号処理回路
33 3値化回路
34 演算増幅器
41 基準電圧生成回路
42 演算増幅器
221、222 コンパレータ
223 デコーダ
Claims (6)
- 入力アナログ信号を、上位側Nビットと下位側Mビットからなる(N+M)ビットのデジタル信号に変換するパイプライン型A/Dコンバータであって、
縦列に複数段接続され、前段からのデジタル信号を所定のアナログ基準信号に変換するとともに、第1の期間と第2の期間に、前段からのアナログ信号と前記変換されたアナログ基準信号との加減算を時分割で行なってその各加減算に係る各アナログ信号をそれぞれ出力し、かつ、その両アナログ信号のうちの一方を前記上位側Nビットに係るデジタル信号に変換する複数のステージと、
前記複数のステージのうちの最終段のステージから前記第1の期間と第2の期間にそれぞれ出力される前記両アナログ信号を平均化する平均化手段と、
前記平均化手段で平均化されたアナログ信号を前記下位側Mビットのデジタル信号に変換して出力するA/D変換手段と、
前記上位側Nビットのデジタル信号と、前記下位側Mビットのデジタル信号とに基づいて(N+M)ビットのデジタル信号を生成する出力手段と、
を少なくとも備えたことを特徴とするパイプライン型A/Dコンバータ。 - 前記各ステージは、
前段からのデジタル信号を所定の前記アナログ基準信号に変換する基準信号生成手段と、
演算増幅器、第1の受動素子、および第2の受動素子を含み、前記第1の期間と第2の期間には、前段のステージからのアナログ信号を前記両受動素子でサンプルしたのち、前記受動素子のいずれか一方を前記演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と前記所定のアナログ基準信号の加減算を前記演算増幅器で行うとともに、前記第1の期間と第2の期間では前記第1の受動素子と前記第2の受動素子が前記帰還素子として交互に使用されるようになっている信号処理手段と、
前記演算増幅器からの第1の期間の出力と第2の期間の出力とをそれぞれ多値化する多値化手段と、
から構成することを特徴とする請求項1に記載のパイプライン型A/Dコンバータ。 - 前記A/D変換手段は、フラッシュ型A/D変換器であることを特徴とする請求項1または請求項2に記載のパイプライン型A/Dコンバータ。
- 前記演算増幅器は前記加減算時においてほぼ2倍の利得を有し、
前記多値化手段は「+1」、「0」、または「−1」の3値のデジタル信号を出力することを特徴とする請求項2または請求項3に記載のパイプライン型A/Dコンバータ。 - 前記受動素子はキャパシタからなり、
前記基準信号生成手段は、前記デジタル信号の「+1」、「0」、「−1」に応じて、前記アナログ基準信号として正の基準電圧(+Vref)、零の電圧(0V)、負の基準電圧(−Vref)を生成するようになっていることを特徴とする請求項4に記載のパイプライン型A/Dコンバータ。 - 前記多値化手段は、前記演算増幅器の出力を所定の正負のしきい値で3値化(+1、0、−1)するコンパレータ手段を含むことを特徴とする請求項4または請求項5に記載のパイプライン型A/Dコンバータ。
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