JP2015103949A

JP2015103949A - 固体撮像素子およびカメラ

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Publication number: JP2015103949A
Application number: JP2013242814A
Authority: JP
Inventors: 奏太中西; Sota Nakanishi
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2013-11-25
Filing date: 2013-11-25
Publication date: 2015-06-04
Anticipated expiration: 2033-11-25
Also published as: JP6331357B2

Abstract

【課題】固体撮像素子においてＡＤ変換時間を短縮すること。【解決手段】固体撮像素子３の複数の光電変換部に光電変換信号を読み出す対象の列と読み出す対象でない列とが存在する場合において、参照信号生成部２６、３６は、比較部２４、３４のうち読み出す対象の列に設けられた第１の比較部２４(n)、３４(n)で用いる第１参照信号と、比較部２４、３４のうち読み出す対象でない列に設けられた第２の比較部２４(n+2)、３４(n+2)で用いる第２参照信号とを生成するとともに、所定のタイミングで第１参照信号および第２参照信号をそれぞれ離散的に変化させる。変換部２６、３６は、読み出す対象の列の光電変換部からの光電変換信号を、第１の比較部２４(n)、３４(n)と第２の比較部２４(n+2)、３４(n+2)とで並行してアナログ−デジタル変換する。【選択図】図５

Description

本発明は、固体撮像素子およびカメラに関する。

画素からの信号を画素列ごとに並列に読み出し、読み出した信号を画素列ごとにＡＤ（アナログ−デジタル）変換するカラムＡＤ変換方式の固体撮像素子において、水平間引き読み出しの際に、読み出し対象の画素列のＡＤ変換部と、間引き対象の画素列のＡＤ変換部とで並列処理を行わせる技術が知られている（特許文献１参照）。

特開２０１１−３５６８９号公報

従来技術では、時間とともに参照信号レベルを線形に変化させてＡＤ変換する積分型ＡＤ変換方式が採用される。

本発明による固体撮像素子は、二次元状に配列された複数の光電変換部と、複数の光電変換部の列ごとに設けられ、列を構成する光電変換部による光電変換信号と所定の参照信号とを比較する複数の比較部と、所定のタイミングで所定レベルの参照信号を生成する参照信号生成部と、複数の比較部による所定のタイミングにおける複数の比較結果に基づいて、列ごとの光電変換信号をそれぞれアナログ−デジタル変換する変換部と、を備える。そして、複数の光電変換部に光電変換信号を読み出す対象の列と読み出す対象でない列とが存在する場合において、参照信号生成部は、比較部のうち読み出す対象の列に設けられた第１の比較部で用いる第１参照信号と、比較部のうち読み出す対象でない列に設けられた第２の比較部で用いる第２参照信号とを生成するとともに、所定のタイミングで第１参照信号および第２参照信号をそれぞれ離散的に変化させ、変換部は、読み出す対象の列の光電変換部からの光電変換信号を、第１の比較部と第２の比較部とで並行してアナログ−デジタル変換することを特徴とする。

本発明による固体撮像素子では、ＡＤ変換時間を短縮できる。

本発明の一実施の形態による固体撮像素子を搭載するデジタルカメラのブロック図である。固体撮像素子の概略構成を説明する図である。画素領域を説明する図である。全画素読み出しにおけるＡＤ変換を説明する図である。間引き読み出し時の状態を説明する図である。間引き読み出しにおけるＡＤ変換を説明する図である。

以下、図面を参照して本発明を実施するための形態について説明する。図１は、本発明の一実施の形態による固体撮像素子３を搭載するデジタルカメラ１を例示するブロック図である。デジタルカメラ１には、撮像光学系として撮影レンズ２が装着される。撮影レンズ２は、マイクロプロセッサ９から指示を受けたレンズ制御部２ａによって、フォーカシングレンズや絞りが駆動制御される。撮影レンズ２は、固体撮像素子３の撮像面に被写体像を結像させる。

固体撮像素子３は、マイクロプロセッサ９から指示を受けた撮像制御部４からの駆動信号に基づいて、被写体像を光電変換する。固体撮像素子３から出力される光電変換信号は、信号処理部５を介してメモリ７に一旦蓄積される。バス８には、レンズ制御部２ａ、撮像制御部４、メモリ７、マイクロプロセッサ９、焦点演算部（検出処理部）１０、記録部１１、画像圧縮部１２および画像処理部１３などが接続される。

マイクロプロセッサ９には、レリーズボタンなどの操作部９ａから操作信号が入力される。マイクロプロセッサ９は、操作部９ａからの操作信号に基づいて各ブロックへ指示を送り、デジタルカメラ１の撮影動作を制御する。焦点演算部１０は、例えば瞳分割方式を用いた位相差検出演算を行うことにより、撮像レンズ２による焦点調節状態（具体的にはデフォーカス量）を検出する。この位相差検出演算は、公知であるため説明を省略する。マイクロプロセッサ９は、デフォーカス量に応じてレンズ制御部２ａへフォーカシングレンズの駆動を指示する。

画像処理部１３は、メモリ７に蓄積された光電変換信号に対して所定の画像処理を行う。画像圧縮部１２は、画像処理後の画像データを所定形式でデータ圧縮する。記録部１１は、圧縮後の画像データを所定のファイル形式で記録媒体１１ａに記録する。記録媒体１１ａは、記録部１１に対して着脱自在のメモリカードなどで構成される。

上記デジタルカメラ１に搭載されている固体撮像素子３についてさらに説明する。図２は、固体撮像素子３の概略構成を例示する図である。固体撮像素子３は、マトリクス状に配置された複数の画素領域２０と、各画素領域２０からの信号を読み出すための周辺回路とを有する。画素領域２０は、複数（本例では、水平方向２個×垂直方向２個の計４個）の画素が集まった領域をいう。撮像領域３００は、画素領域２０がマトリクス状に配置されている領域をいう。図２の例では、撮像領域３００として水平方向２×垂直方向３の計６画素領域分の範囲を例示しているが、実際の画素領域数は、図２に例示するものよりはるかに多い。

各画素領域２０は、周辺回路からの駆動信号にしたがって光電変換を行い、光電変換信号を画素信号として出力する。第ｎ列目の画素列を例にとると、周辺回路は、スイッチ２１ａ(n)およびスイッチ２１ｂ(n)と、ゲインアンプ(PGA)２２(n)と、スイッチ２３(n)と、ＡＤ変換器(ADC)２４(n)と、スイッチ３１ａ(n)およびスイッチ３１ｂ(n)と、ゲインアンプ(PGA)３２(n)と、スイッチ３３(n)と、ＡＤ変換器(ADC)３４(n)と、を有する。

また、周辺回路は、画素列の奇数列間においてゲインアンプ(PGA)２２(n),２２(n+2),…の入力側にスイッチ２５(o)を有し、ゲインアンプ(PGA)３２(n),３２(n+2),…の入力側にスイッチ３５(o)を有する。さらに、画素列の偶数列間においてゲインアンプ(PGA)２２(n+1),２２(n+3),…の入力側にスイッチ２５(e)を有し、ゲインアンプ(PGA)３２(n+1),３２(n+3),…の入力側にスイッチ３５(e)を有する。

また、ＡＤ変換器２４(n),２４(n+1),２４(n+2),…の出力側に制御ロジック回路２６を有し、ＡＤ変換器３４(n),３４(n+1),３４(n+2),…の出力側に制御ロジック回路３６を有する。

制御ロジック回路２６および制御ロジック回路３６は、撮像制御部４からの指示に応じて所定の駆動信号を出力する。各画素領域２０は、制御ロジック回路２６および制御ロジック回路３６から出力される駆動信号によって駆動されることにより、光電変換と画素信号の読み出しとが行われる。本実施形態では、読み出し対象として画素領域２０が選択され、選択された画素領域２０に含まれる４つの画素（Ｒ、Ｇｒ、Ｇｂ、Ｂ）から略同時に画素信号を読み出すように構成されている。

スイッチ２１ａ(n),スイッチ２１ａ(n+2),スイッチ２１ａ(n+4),…は、Ｒ画素から画素信号が読み出される場合にオンされ、スイッチ３１ａ(n),スイッチ３１ａ(n+2),スイッチ３１ａ(n+4),…は、Ｒ画素から画素信号が読み出される場合にオフされる。

スイッチ３１ｂ(n),スイッチ３１ｂ(n+2),スイッチ３１ｂ(n+4),…は、Ｇｂ画素から画素信号が読み出される場合にオンされ、スイッチ２１ｂ(n),スイッチ２１ｂ(n+2),スイッチ２１ｂ(n+4),…は、Ｇｂ画素から画素信号が読み出される場合にオフされる。

同様に、スイッチ２１ｂ(n+1),スイッチ２１ｂ(n+3),スイッチ２１ｂ(n+5),…は、Ｂ画素から画素信号が読み出される場合にオンされ、スイッチ３１ｂ(n+1),スイッチ３１ｂ(n+3),スイッチ３１ｂ(n+5),…は、Ｂ画素から画素信号が読み出される場合にオフされる。

スイッチ３１ａ(n+1),スイッチ３１ａ(n+3),スイッチ３１ａ(n+5),…は、Ｇｒ画素から画素信号が読み出される場合にオンされ、スイッチ２１ａ(n+1),スイッチ２１ａ(n+3),スイッチ２１ａ(n+5),…は、Ｇｒ画素から画素信号が読み出される場合にオフされる。

ゲインアンプ(PGA)２２(n),２２(n+1),２２(n+2),…は、制御ロジック回路２６から出力される駆動信号によって駆動され、そのゲインが個別に制御可能に構成されている。ゲインアンプ(PGA)２２(n),２２(n+1),２２(n+2),…は、所定のゲインで画素信号を増幅し、それぞれ増幅後の信号をＡＤ変換器２４(n),２４(n+1),２４(n+2),…へ出力する。なお、ゲインアンプは、省略してもよい。

ＡＤ変換器２４(n),２４(n+1),２４(n+2),…はそれぞれ、入力された画素信号をアナログ−デジタル（ＡＤ）変換する。制御ロジック回路２６は、ＡＤ変換されたＲ画素についての画素信号を出力信号ライン２７Ｒへ出力する。また、制御ロジック回路２６は、ＡＤ変換されたＢ画素についての画素信号を出力信号ライン２７Ｂへ出力する。

ゲインアンプ(PGA)３２(n),３２(n+1),３２(n+2),…は、制御ロジック回路３６から出力される駆動信号によって駆動され、そのゲインが個別に制御可能に構成されている。ゲインアンプ(PGA)３２(n),３２(n+1),３２(n+2),…は、所定のゲインで画素信号を増幅し、それぞれ増幅後の信号をＡＤ変換器３４(n),３４(n+1),３４(n+2),…へ出力する。なお、ゲインアンプは、省略してもよい。

ＡＤ変換器３４(n),３４(n+1),３４(n+2),…はそれぞれ、入力された画素信号をアナログ−デジタル（ＡＤ）変換する。制御ロジック回路３６は、ＡＤ変換されたＧｂ画素についての画素信号を出力信号ライン３７Ｇｂへ出力する。また、制御ロジック回路３６は、ＡＤ変換されたＧｒ画素についての画素信号を、出力信号ライン３７Ｇｒへ出力する。

図３は、１つの画素領域２０を説明する回路図である。図３において、画素領域２０は、Ｒ画素、Ｇｂ画素、Ｇｒ画素およびＢ画素からなる４つの画素で構成される。各画素は、光電変換部としてフォトダイオードＰＤを有する。

各画素において、フォトダイオードＰＤは、入射光に応じた電荷を生成する。フォトダイオードＰＤで生成された信号電荷は、転送トランジスタＴｘを介してＦＤ(フローティング拡散)領域へ転送される。ＦＤ領域は信号電荷を受け取り、その信号電荷を電圧に変換する。ＦＤ領域の電位に応じた信号は、増幅トランジスタＳＦによって増幅される。そして、行選択トランジスタＳＥＬによって選択された行の信号として、対応する垂直信号線ＶＬ（Ｒ）、ＶＬ（Ｇｂ）、ＶＬ（Ｇｒ）、ＶＬ（Ｂ）を介して、信号処理部５へ読み出される。

図３では、Ｒ画素に対応する垂直信号線を符号ＶＬ（Ｒ）とし、Ｇｂ画素に対応する垂直信号線を符号ＶＬ（Ｇｂ）とし、Ｇｒ画素に対応する垂直信号線を符号ＶＬ（Ｇｒ）とし、Ｂ画素に対応する垂直信号線を符号ＶＬ（Ｂ）とする。リセットトランジスタＲＳＴは、対応するＦＤ領域の電位をリセットするリセット部として動作する。

＜全画素読み出し時におけるＡＤ変換＞
上述した固体撮像素子３のように、画素からの信号を画素列ごとに並列に読み出し、読み出した信号を画素列ごとにＡＤ変換する方式は、カラムＡＤ変換方式と呼ばれる。例えば静止画撮影においてフルサイズデータを読み出す場合などには、固体撮像素子３の撮像領域３００に設けられている全ての画素領域２０から画素信号を読み出す。このような全画素読み出し時における固体撮像素子３によるＡＤ変換を説明する。

全画素読み出しは、画素領域２０を水平方向に１行ずつ選択し、選択行を順次切り換えて読み出しを行う。選択された画素領域２０に含まれる４つの画素（Ｒ、Ｇｒ、Ｇｂ、Ｂ）から読み出された画素信号は、それぞれ対応する画素列に設けられているＡＤ変換器でＡＤ変換される。図２の例では、Ｒ１画素からの画素信号は、ＡＤ変換器(ADC)２４(n)でＡＤ変換され、Ｂ１画素からの画素信号は、ＡＤ変換器(ADC)２４(n+1)でＡＤ変換される。また、Ｇｂ１画素からの画素信号は、ＡＤ変換器(ADC)３４(n)でＡＤ変換され、Ｇｒ１画素からの画素信号は、ＡＤ変換器(ADC)３４(n+1)でＡＤ変換される。他の画素領域２０についても同様である。

図２の例では、撮像領域３００のうち上側の行に含まれる計３画素領域が読み出し対象である。なお、読み出し対象となる画素に符号に１〜３を付して、それぞれＲ１〜Ｒ３、Ｇｒ１〜Ｇｒ３、Ｇｂ１〜Ｇｂ３、Ｂ１〜Ｂ３と図示している。各スイッチの切り換え状態は、全画素読み出し時の状態を表している。

制御ロジック回路２６は、図２に例示したように、スイッチ２３(n),２３(n+1),２３(n+2),…をオンさせ、スイッチ２５(e)およびスイッチ２５(o)をオフさせ、スイッチ２１ａ(n),スイッチ２１ａ(n+2),スイッチ２１ａ(n+4),…をオンさせ、スイッチ２１ｂ(n+1),スイッチ２１ｂ(n+3),スイッチ２１ｂ(n+5),…をオンさせるとともに、スイッチ２１ｂ(n),スイッチ２１ｂ(n+2),スイッチ２１ｂ(n+4),…をオフさせ、スイッチ２１ａ(n+1),スイッチ２１ａ(n+3),スイッチ２１ａ(n+5),…をオフさせる。

制御ロジック回路３６は、図２に例示したように、スイッチ３３(n),３３(n+1),３３(n+2),…をオンさせ、スイッチ３５(e)およびスイッチ３５(o)をオフさせ、スイッチ３１ａ(n),スイッチ３１ａ(n+2),スイッチ３１ａ(n+4),…をオフさせ、スイッチ３１ｂ(n+1),スイッチ３１ｂ(n+3),スイッチ３１ｂ(n+5),…をオフさせるとともに、スイッチ３１ｂ(n),スイッチ３１ｂ(n+2),スイッチ３１ｂ(n+4),…をオンさせ、スイッチ３１ａ(n+1),スイッチ３１ａ(n+3),スイッチ３１ａ(n+5),…をオンさせる。

各画素列に設けられたＡＤ変換器２４(n),２４(n+1),２４(n+2),…、およびＡＤ変換器３４(n),３４(n+1),３４(n+2),…は、所定時間ごとに参照信号レベルが所定値に変化されるタイミングに合わせて、当該参照信号と画素信号とを逐次比較する。そして、上記所定時間ごとの比較器の出力の変化をＡＤ変換値とする。

図４は、全画素読み出しにおける逐次比較型ＡＤ変換を説明する図である。図４の上段は、あるＡＤ変換器２４（または３４）における入力電圧Ｖを表わし、図４の下段はＡＤ変換器２４（または３４）の出力を表す。図４の上段において、縦軸は入力電圧Ｖを表し、横軸は時間を表す。ＡＤ変換器２４（または３４）には、入力信号として上記ゲインアンプ２２（または３２）で増幅された画素信号が入力される。また、参照信号として上記制御ロジック回路２６（または３６）で生成された電圧がＡＤ変換器２４（または３４）に入力される。ＡＤ変換器に対する入力電圧Ｖの範囲は、下限値Ｖ_min（＝０Ｖ）から上限値Ｖ_maxまでとする。

図４の時刻Ｔ０において、ゲインアンプ２２（または３２）によって増幅された画素信号がＡＤ変換器２４（または３４）の入力信号として入力される。時刻Ｔ０から時刻Ｔ１において、制御ロジック回路２６（または３６）から、入力電圧範囲（Ｖ_min（＝０Ｖ）からＶ_maxまで）を２分割する電圧（すなわち１／２×Ｖ_max）がＡＤ変換器２４（または３４）の参照信号として入力される。

図４の例では、時刻Ｔ０から時刻Ｔ１における入力信号レベルが参照信号レベル（１／２×Ｖ_max）より高いので、ＡＤ変換器出力ADC_outがＨとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から１ビット目を「１」とする。

時刻Ｔ１から時刻Ｔ２において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を１／２×Ｖ_maxから３／４×Ｖ_maxまで変化させる。３／４×Ｖ_maxは、１／２×Ｖ_maxからＶ_maxまでの範囲を２等分する電圧である。

時刻Ｔ２から時刻Ｔ３において、入力信号レベルが参照信号レベル（３／４×Ｖ_max）より高いので、ＡＤ変換器出力ADC_outがＨとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から２ビット目を「１」とする。

時刻Ｔ３から時刻Ｔ４において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を３／４×Ｖ_maxから７／８×Ｖ_maxまで変化させる。７／８×Ｖ_maxは、３／４×Ｖ_maxからＶ_maxまでの範囲を２等分する電圧である。

時刻Ｔ４から時刻Ｔ５において、入力信号レベルが参照信号レベル（７／８×Ｖ_max）より低いので、ＡＤ変換器出力ADC_outがＬとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から３ビット目を「０」とする。

時刻Ｔ５から時刻Ｔ６において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を７／８×Ｖ_maxから１３／１６×Ｖ_maxまで変化させる。１３／１６×Ｖ_maxは、３／４×Ｖ_maxから７／８×Ｖ_maxまでの範囲を２等分する電圧である。

時刻Ｔ６から時刻Ｔ７において、入力信号レベルが参照信号レベル（１３／１６×Ｖ_max）より低いので、ＡＤ変換器出力ADC_outがＬとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から４ビット目を「０」とする。

時刻Ｔ７から時刻Ｔ８において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を１３／１６×Ｖ_maxから２５／３２×Ｖ_maxまで変化させる。２５／３２×Ｖ_maxは、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を２等分する電圧である。

時刻Ｔ８から時刻Ｔ９において、入力信号レベルが参照信号レベル（２５／３２×Ｖ_max）より高いので、ＡＤ変換器出力ADC_outがＨとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から５ビット目を「１」とする。

時刻Ｔ９から時刻Ｔ１０において、制御ロジック回路２６（または３６）は、ＡＤ変換器２４（または３４）の参照信号とする電圧を２５／３２×Ｖ_maxから５１／６４×Ｖ_maxまで変化させる。５１／６４×Ｖ_maxは、２５／３２×Ｖ_maxから２６／３２×Ｖ_maxまでの範囲を２等分する電圧である。

時刻Ｔ１０から時刻Ｔｆにおいて、入力信号レベルが参照信号レベル（５１／６４×Ｖ_max）より低いので、ＡＤ変換器出力ADC_outがＬとなる。このため、制御ロジック回路２６（または３６）は、ＡＤ変換値の上位から６ビット目を「０」とする。

以上説明したように、ＡＤ変換器出力ADC_outから出力される１ビットのデータを６つ並べて６ビットのデータ「１１００１０」を得る。すなわち、１ビットのＡＤ変換を６回行って６ビットのＡＤ変換を行う。

＜間引き読み出し時におけるＡＤ変換＞
一般に、動画撮影時においては、画素信号を読み出す画素列を間引きすることによってフレームレートを向上させる手法が採られる。本実施形態のようなカラムＡＤ変換方式の場合にも読み出す画素列の間引きを行うので、間引き読み出し時における固体撮像素子３によるＡＤ変換を説明する。

図５は、固体撮像素子３の概略構成を例示する図であって、各スイッチの切り換え状態は、間引き読み出し時の状態を表している。図５の例では、撮像領域３００のうち右側に位置する水平方向２×垂直方向２の計４画素領域が間引き対象である。また、撮像領域３００のうち上側の行に含まれ、かつ左端に位置する画素領域が読み出し対象である。

制御ロジック回路２６は、スイッチ２３(n),２３(n+1),２３(n+2),…をオンさせ、スイッチ２５(e)およびスイッチ２５(o)をオンさせる。スイッチ２５(e)およびスイッチ２５(o)をオンすることで、読み出し対象の画素列に設けられているＡＤ変換器と、間引き対象の画素列に設けられているＡＤ変換器とが並列に接続される。

制御ロジック回路２６はさらに、スイッチ２１ａ(n)をオンさせ、スイッチ２１ａ(n+2),スイッチ２１ａ(n+4),…をオフさせる。また、スイッチ２１ｂ(n+1)をオンさせ,スイッチ２１ｂ(n+3),スイッチ２１ｂ(n+5),…をオフさせる。さらにまた、スイッチ２１ｂ(n)、スイッチ２１ｂ(n+2),スイッチ２１ｂ(n+4),…をオフさせるとともに、スイッチ２１ａ(n+1),スイッチ２１ａ(n+3),スイッチ２１ａ(n+5),…をオフさせる

制御ロジック回路３６は、スイッチ３３(n),３３(n+1),３３(n+2),…をオンさせ、スイッチ３５(e)およびスイッチ３５(o)をオンさせる。スイッチ３５(e)およびスイッチ３５(o)をオンすることで、読み出し対象の画素列に設けられているＡＤ変換器と、間引き対象の画素列に設けられているＡＤ変換器とが並列に接続される。

制御ロジック回路３６はさらに、スイッチ３１ａ(n),スイッチ３１ａ(n+2),スイッチ３１ａ(n+4),…をオフさせるとともに、スイッチ３１ｂ(n+1),スイッチ３１ｂ(n+3),スイッチ３１ｂ(n+5),…をオフさせる。また、スイッチ３１ｂ(n)をオンさせ、スイッチ３１ｂ(n+2),スイッチ３１ｂ(n+4),…をオフさせる。さらにまた、スイッチ３１ａ(n+1)をオンさせ、スイッチ３１ａ(n+3),スイッチ３１ａ(n+5),…をオフさせる。

図６は、間引き読み出し時における逐次比較型ＡＤ変換を説明する図である。図６の上段は、ＡＤ変換器２４(n),２４(n+2),２４(n+4)（またはＡＤ変換器２４(n+1),２４(n+3),２４(n+5)、またはＡＤ変換器３４(n),３４(n+2),３４(n+4)、またはＡＤ変換器３４(n+1),３４(n+3),３４(n+5)）における入力電圧Ｖを表わし、図６の下段は上記ＡＤ変換器の出力を表す。図６の上段において、縦軸は入力電圧Ｖであり、横軸は時間である。

ＡＤ変換器２４(n),２４(n+2),２４(n+4)（またはＡＤ変換器２４(n+1),２４(n+3),２４(n+5)、またはＡＤ変換器３４(n),３４(n+2),３４(n+4)、またはＡＤ変換器３４(n+1),３４(n+3),３４(n+5)）は、それぞれ３つのＡＤ変換器を１組として扱い、同組の３つのＡＤ変換器に対し、入力信号として同じ画素信号を入力させる。３つのＡＤ変換器のうち１つを第１ＡＤ変換器とし、残り２つをそれぞれ第２ＡＤ変換器および第３ＡＤ変換器とする。

一方、同組の第１ＡＤ変換器、第２ＡＤ変換器、第３ＡＤ変換器には、参照信号として上記制御ロジック回路２６（または３６）で生成された３つの異なる電圧がそれぞれ入力される。

図６の時刻Ｔ０において、ゲインアンプ２２（または３２）によって増幅された画素信号が第１ＡＤ変換器〜第３ＡＤ変換器に入力信号として入力される。時刻Ｔ０から時刻Ｔ１において、制御ロジック回路２６（または３６）から、Ｖ_min（＝０Ｖ）からＶ_maxまでの範囲を３：１に分割する電圧（すなわち３／４×Ｖ_max）が、第１ＡＤ変換器の参照信号として入力される。また、制御ロジック回路２６（または３６）から、入力電圧範囲（Ｖ_min（＝０Ｖ）からＶ_maxまで）を２等分する電圧（すなわち１／２×Ｖ_max）が、第２ＡＤ変換器の参照信号として入力される。さらにまた、Ｖ_min（＝０Ｖ）からＶ_maxまでの範囲を１：３に分割する電圧（すなわち１／４×Ｖ_max）が、第３ＡＤ変換器の参照信号として入力される。

図６の例では、時刻Ｔ０から時刻Ｔ１における入力信号レベルが第１ＡＤ変換器の参照信号レベル（３／４×Ｖ_max）より高いので、第１ＡＤ変換器出力ADC1_outがＨとなる。また、入力信号レベルが第２ＡＤ変換器の参照信号レベル（１／２×Ｖ_max）より高いので、第２ＡＤ変換器出力ADC2_outがＨとなる。さらに、入力信号レベルが第３ＡＤ変換器の参照信号レベル（１／４×Ｖ_max）より高いので、第３ＡＤ変換器出力ADC3_outがＨとなる。制御ロジック回路２６（または３６）は、第１ＡＤ変換器出力ADC1_outと第２ＡＤ変換器出力ADC2_outとの出力に基づいて、ＡＤ変換値の上位２ビットを「１１」とする。

時刻Ｔ１からＴ２において、制御ロジック回路２６（または３６）は、第１ＡＤ変換器の参照信号とする電圧を３／４×Ｖ_maxから１５／１６×Ｖ_maxまで変化させる。１５／１６×Ｖ_maxは、３／４×Ｖ_maxからＶ_maxまでの範囲を３：１に分割する電圧である。また、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxからＶ_maxまでの範囲を２等分する電圧（すなわち７／８×Ｖ_max）を、第２ＡＤ変換器の参照信号として入力する。さらにまた、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxからＶ_maxまでの範囲を１：３に分割する電圧（すなわち１３／１６×Ｖ_max）を、第３ＡＤ変換器の参照信号として入力する。

時刻Ｔ２から時刻Ｔ３において、入力信号レベルが第１ＡＤ変換器の参照信号レベル（１５／１６×Ｖ_max）より低いので、第１ＡＤ変換器出力ADC1_outがＬとなる。また、入力信号レベルが第２ＡＤ変換器の参照信号レベル（７／８×Ｖ_max）より高いので、第２ＡＤ変換器出力ADC2_outがＬとなる。さらに、入力信号レベルが第３ＡＤ変換器の参照信号レベル（１３／１６×Ｖ_max）より低いので、第３ＡＤ変換器出力ADC3_outがＬとなる。制御ロジック回路２６（または３６）は、第２ＡＤ変換器出力ADC2_outと第３ＡＤ変換器出力ADC3_outとの出力に基づいて、ＡＤ変換値の第３ビットおよび第４ビットを「００」とする。

時刻Ｔ３からＴ４において、制御ロジック回路２６（または３６）は、第１ＡＤ変換器の参照信号とする電圧を１５／１６×Ｖ_maxから５１／６４×Ｖ_maxまで変化させる。５１／６４Ｖ_maxは、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を３：１に分割する電圧である。また、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を２等分する電圧（すなわち５０／６４×Ｖ_max）を、第２ＡＤ変換器の参照信号として入力する。さらにまた、制御ロジック回路２６（または３６）は、３／４×Ｖ_maxから１３／１６×Ｖ_maxまでの範囲を１：３に分割する電圧（すなわち４９／６４×Ｖ_max）を、第３ＡＤ変換器の参照信号として入力する。

時刻Ｔ４から時刻Ｔｆにおいて、入力信号レベルが第１ＡＤ変換器の参照信号レベル（１５１／６４×Ｖ_max）より低いので、第１ＡＤ変換器出力ADC1_outがＬとなる。また、入力信号レベルが第２ＡＤ変換器の参照信号レベル（５０／６４×Ｖ_max）より高いので、第２ＡＤ変換器出力ADC2_outがＨとなる。さらに、入力信号レベルが第３ＡＤ変換器の参照信号レベル（４９／６４×Ｖ_max）より高いので、第３ＡＤ変換器出力ADC3_outがＨとなる。制御ロジック回路２６（または３６）は、第１ＡＤ変換器出力ADC1_outと第２ＡＤ変換器出力ADC2_outとの出力に基づいて、ＡＤ変換値の第５ビットおよび第６ビットを「１０」とする。

以上説明したように、第１ＡＤ変換器出力ADC1_out〜第３ＡＤ変換器出力ADC3_outから３回出力される２ビットのデータに基づき、６ビットのデータ「１１００１０」を得る。まとめると、１ビットのＡＤ変換を並列に行うことで２ビットの出力とし、それを３回行って６ビットのＡＤ変換を行う。

以上説明した実施形態によれば、次の作用効果が得られる。
（１）固体撮像素子３は、二次元状に配列された複数の光電変換部ＰＤと、複数の光電変換部ＰＤの列ごとに設けられ、列を構成する光電変換部ＰＤによる光電変換信号と所定の参照信号とを比較する複数のＡＤ変換器２４、３４と、所定のタイミングで所定レベルの参照信号を生成する制御ロジック回路２６、３６と、複数のＡＤ変換器２４、３４による所定のタイミングにおける複数の比較結果に基づいて、列ごとの光電変換信号をそれぞれアナログ−デジタル変換する制御ロジック回路２６、３６と、を備える。制御ロジック回路２６、３６は、複数の光電変換部ＰＤに光電変換信号を読み出す対象の列と読み出す対象でない列とが存在する場合において、読み出す対象の列に設けられたＡＤ変換器２４(n)、３４(n)と、読み出す対象でない列に設けられたＡＤ変換器２４(n+2)、３４(n+2)とをともに用いて、読み出す対象の列の光電変換部ＰＤからの光電変換信号を並行してアナログ−デジタル変換する。これにより、全画素読み出し時（図４）のように、読み出す対象の列に設けられたＡＤ変換器２４(n)、３４(n)のみを用いてアナログ−デジタル変換する場合に比べて、アナログ−デジタル変換に要する時間を短縮できる。

（２）制御ロジック回路２６、３６は、ＡＤ変換器２４(n)、３４(n)用の第１参照信号と、ＡＤ変換器２４(n+2)、３４(n+2)用の第２参照信号とを生成するとともに、所定のタイミングで第１参照信号および第２参照信号をそれぞれ離散的に変化させるようにした。これにより、逐次ＡＤ変換を並行して適切に行うことができる。

（３）制御ロジック回路２６、３６は、ＡＤ変換器２４、３４の入力電圧範囲（Ｖ_min（＝０Ｖ）からＶ_maxまで）を複数に内分（例えば３：１に分割）する信号レベルである第１レベル（３／４×Ｖ_max）の第１参照信号と、複数に内分する信号レベルであって第１レベルと異なる第２レベル（例えば１／２×Ｖ_max）の第２参照信号とをそれぞれ生成し（時刻Ｔ０）、所定のタイミングで、内分された範囲を複数にさらに内分する信号レベル（例えば、３／４×Ｖ_maxからＶ_maxまでの範囲を３：１に分割）へ、第１参照信号および第２参照信号をそれぞれ離散的に変化させる。これにより、参照信号を変化させる回数を抑え、適切な逐次ＡＤ変換を行い得る。

（４）光電変換信号を読み出す対象の列と読み出す対象でない列との間の接／断を切り替えるスイッチ２５、３５を備えるので、間引き読み出し時において、読み出す対象でない列に設けられたＡＤ変換器２４(n+2)、３４(n+2)を、読み出す対象の列に設けられたＡＤ変換器２４(n)、３４(n)と並行してＡＤ変換に用いることができる。

（５）複数のＡＤ変換器２４、３４の入力側にそれぞれ設けられた複数のゲインアンプ(PGA)２２、３２を備え、スイッチ２５、３５は、複数のゲインアンプ(PGA)２２、３２の入力側において設けるようにしたので、ゲインアンプ(PGA)２２、３２の出力側において設ける場合に比べて、ＡＤ変換速度の面で有利となる。

（変形例１）
上述した実施形態では、画素領域２０を２列おきに読み出し対象とする間引き読み出しを例示したが、間引き読み出しする際の間引き間隔は、適宜変更して構わない。例えば、１列おきでも、３列おきでも、６列おきでもよい。

（変形例２）
また、上記説明では、間引き読み出し時におけるＡＤ変換に、読み出し対象でない画素領域２０の列に含まれるＡＤ変換器（つまり、空いているＡＤ変換器）を全て用いてＡＤ変換する例を説明した。ＡＤ変換を並列に行うＡＤ変換器の数（すなわち、並列に接続するＡＤ変換器の数）は適宜変更してよく、空いているＡＤ変換器を必ずしも全て用いなくてもよい。

（変形例３）
上述した固体撮像素子３は、１つの画素列（例えばＲ、Ｇｂ、…）に対して２本の垂直信号ライン（例えばＶＬ（Ｒ）、ＶＬ（Ｇｂ））を備える場合を例示したが、１つの画素列に対応させる垂直信号ラインの数は、１本でもよく、また３本以上であっても構わない。

（変形例４）
上記固体撮像素子３では、１つの画素列に対して双方向（図２、図５において撮像領域３００の上下２方向）にそれぞれＡＤ変換器を設ける例を説明したが、画素列に対して１方向にのみＡＤ変換器を設けるようにしてもよい。

（変形例５）
上記説明では、４つの画素を有する画素領域２０ごとに、それぞれ４つのフォトダイオードＰＤと、４つのリセットトランジスタＲＳＴと、４つの行選択トランジスタＳＥＬと、４つの増幅トランジスタＳＦと、をそれぞれ備える構成を説明した。この代わりに、固体撮像素子３の実装効率を高めるために、複数のトランジスタを垂直方向に隣接する画素間で共有する構成にしても構わない。

例えば、垂直方向に隣接する２つのフォトダイオードＰＤが、ＦＤ領域、リセットトランジスタＲＳＴ、行選択トランジスタＳＥＬ、および増幅トランジスタＳＦを共有するように構成してもよい。この場合、隣接する２つのフォトダイオードＰＤに対し、転送トランジスタＴｘが各１つ（計２個）と、リセットトランジスタＲＳＴ、行選択トランジスタＳＥＬ、および増幅トランジスタＳＦとの計５個のトランジスタを設ける。このように２つのフォトダイオードＰＤに対して５つのトランジスタを配置する構成は、２．５トランジスタと呼ばれている。

（変形例６）
複数の画素信号を足し合わせて１つの画素信号として扱う画素加算処理が知られている。上述した実施形態では、画素加算処理を行わない場合を例に説明したが、画素加算処理を行う場合においても上述した構成を適用してよい。すなわち、複数の画素信号を足し合わせた後の画素信号に対してＡＤ変換器でＡＤ変換を行う。

（変形例７）
空いているＡＤ変換器として、間引き対象（すなわち、読み出し対象でない）の画素領域２０の列に含まれるＡＤ変換器を例示した。間引き対象以外にも、固体撮像素子３の撮像領域３００のうち未使用領域の画素領域２０の列に含まれるＡＤ変換器を用いてもよい。

以上の説明はあくまで一例であり、上記の実施形態の構成に何ら限定されるものではない。

１…デジタルカメラ
３…固体撮像素子
９…マイクロプロセッサ
２０…画素領域
２１、２３、２５、３１、３３、３５…スイッチ
２２、３２…ゲインアンプ
２４、３４…ＡＤ変換器
２６、３６…制御ロジック回路
ＶＬ（Ｒ）、ＶＬ（Ｇｂ）、ＶＬ（Ｇｒ）、ＶＬ（Ｂ）…垂直信号線

Claims

二次元状に配列された複数の光電変換部と、
前記複数の光電変換部の列ごとに設けられ、前記列を構成する光電変換部による光電変換信号と所定の参照信号とを比較する複数の比較部と、
所定のタイミングで所定レベルの前記参照信号を生成する参照信号生成部と、
前記複数の比較部による前記所定のタイミングにおける複数の比較結果に基づいて、前記列ごとの前記光電変換信号をそれぞれアナログ−デジタル変換する変換部と、を備え、
前記複数の光電変換部に前記光電変換信号を読み出す対象の列と前記読み出す対象でない列とが存在する場合において、
前記参照信号生成部は、前記比較部のうち前記読み出す対象の列に設けられた第１の比較部で用いる第１参照信号と、前記比較部のうち前記読み出す対象でない列に設けられた第２の比較部で用いる第２参照信号とを生成するとともに、前記所定のタイミングで前記第１参照信号および前記第２参照信号をそれぞれ離散的に変化させ、
前記変換部は、前記読み出す対象の列の光電変換部からの前記光電変換信号を、前記第１の比較部と前記第２の比較部とで並行してアナログ−デジタル変換することを特徴とする固体撮像素子。
請求項１に記載の固体撮像素子において、
前記参照信号生成部は、前記比較部の入力範囲を複数に内分する信号レベルである第１レベルの前記第１参照信号と、前記複数に内分する信号レベルであって前記第１レベルと異なる第２レベルの前記第２参照信号とをそれぞれ生成し、前記所定のタイミングで、前記内分された範囲を前記複数にさらに内分する信号レベルへ前記第１参照信号および前記第２参照信号をそれぞれ変化させることを特徴とする固体撮像素子。
請求項１または２に記載の固体撮像素子において、
前記複数の比較部の入力側にそれぞれ設けられた複数の増幅部と、
前記複数の増幅部の入力側において設けられ、前記光電変換信号を読み出す対象の列と前記読み出す対象でない列との間の接／断を切り替えるスイッチ部材と、
を備えることを特徴とする固体撮像素子。
請求項１〜３のいずれか一項に記載する固体撮像素子を備えることを特徴とするカメラ。