JP2012060402A

JP2012060402A - 固体撮像素子、固体撮像素子の駆動方法およびカメラシステム

Info

Publication number: JP2012060402A
Application number: JP2010201386A
Authority: JP
Inventors: Yoji Kubo; 洋士久保; Masayuki Matsunaga; 誠之松長; Kunihiko Hara; 邦彦原
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-09-08
Filing date: 2010-09-08
Publication date: 2012-03-22
Also published as: WO2012032750A1

Abstract

【課題】リアルタイム性を要求される低解像度出力モードでのフレームレートを向上することが可能な固体撮像素子を提供する。
【解決手段】固体撮像素子は、入射光の量に応じた画素信号を出力する画素セル１１０−１〜１１０−８が行列状に配置されてなる画素アレイ１００と、画素セル１１０−１〜１１０−８の列に対応して設けられ、対応する画素セル１１０−１〜１１０−８の列の画素信号をデジタル信号に変換するためのＡＤ変換器５９０−１〜５９０−４と、ＡＤ変換器５９０−１〜５９０−４と、該ＡＤ変換器５９０−１〜５９０−４に対応する画素セル１１０−１〜１１０−８の列との接続と非接続とを切り替えるスイッチ３０１、３１１、３２１、３３１と、異なる画素セル１１０−１〜１１０−８の列の接続と非接続とを切り替えるスイッチ３５１、３５２とを備える。
【選択図】図２

Description

本発明は、２種類以上の解像度の画像の出力が可能な固体撮像素子に関し、特に低解像度の画像出力時に高フレームレートを実現可能な固体撮像素子の回路構成および駆動方法に関するものである。

携帯電話カメラ、およびデジタルスチルカメラなどの撮像装置では、取得画像をデータとして記録する用途では高解像度の画像、記録画像の仕上がりをリアルタイムに確認する用途では低解像度で高フレームレートの動画が要求されることがあり、取得画像の解像度を切り替えられる機能が付加されていることが多い。本機能はカメラシステム全体で実現されているものもあるが、搭載されている固体撮像素子（特にＭＯＳ型イメージセンサ）により実現されている場合もある。

図２８は特許文献１に開示されているＭＯＳ型イメージセンサのブロック図を示している。

このＭＯＳ型イメージセンサは、画素アレイ１００、画素データを出力する画素セルを画素アレイ１００から選択する行選択回路（ロードライバ）６００、複数の画素データを平均化するアナログ平均化回路１０００、および画素データをアナログ信号からデジタル信号に変換しデジタル信号を出力するデジタル信号出力回路１１００から構成されている。

また、画素アレイ１００がＮ列の画素セルで構成される場合、アナログ平均化回路１０００は、Ｎ個の個別要素回路から構成される。ＭＯＳ型イメージセンサは、Ｎ個の画素セルの信号（画素データ）を各々独立にＮ個のデータとして出力する高解像度出力モードと、Ｎ個の画素セルの信号を平均化し、Ｎ／Ｍ個のデータとして出力する低解像度出力モードとを備える。

さらに、デジタル信号出力回路１１００もＮ個の個別要素回路から構成される場合、ＭＯＳ型イメージセンサは、アナログ平均化回路１０００が高解像度出力モードで動作している際はＮ個の要素回路を動作させ、低解像度出力モードでＮ／Ｍ個のデータを出力している際はＮ／Ｍ個の要素回路のみを動作させる駆動モードを備える。

特開２００６−１４３１６号公報（第２図）

しかしながら、特許文献１のＭＯＳ型イメージセンサでは、低解像度出力モードで動作させる際、デジタル信号出力回路１１００は全Ｎ個の個別要素回路のうちＮ／Ｍ個の個別要素回路しか使用していないため、全Ｎ個の回路を使用できる場合と比較して、単位時間当たりに出力できるデータ数（フレームレート）が低い課題が発生する。

そこで、本発明は、かかる問題点に鑑み、リアルタイム性を要求される低解像度出力モードでのフレームレートを向上し、高速に画像データをデジタル化し出力することが可能な固体撮像素子、固体撮像素子の駆動方法およびカメラシステムを提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る固体撮像素子は、入射光の量に応じた画素信号を出力する単位セルが行列状に配置されてなるセルアレイと、前記単位セルの列に対応して設けられ、対応する前記単位セルの列の画素信号をデジタル信号に変換するための列ＡＤ変換器と、前記列ＡＤ変換器と、該列ＡＤ変換器に対応する前記単位セルの列との接続と非接続とを切り替えるＡＤ接続スイッチと、異なる前記単位セルの列の接続と非接続とを切り替える列接続スイッチとを備えることを特徴とする。

ここで、複数の前記ＡＤ接続スイッチおよび前記列接続スイッチは、異なる２つの列の一の行の前記単位セルの画素信号を混合し、前記異なる２つの列の他の行の前記単位セルの画素信号を混合する信号混合部を構成し、複数の前記列ＡＤ変換器は、混合された前記一の行の画素信号と、混合された前記他の行の画素信号とを異なる前記列ＡＤ変換器に保持し、並列に出力するＡＤ変換部を構成してもよい。

また、前記列ＡＤ変換器は、前記単位セルから出力される画素信号と、基準回路から出力されるランプ波形とを比較して、デジタル信号への変換を行ってもよい。

この態様によれば、ＡＤ接続スイッチおよび列接続スイッチの切り替えを制御することにより、複数列の単位セルで画素信号を混合する場合において、全ての列ＡＤ変換器に混合された画素信号を入力させてＡＤ変換動作をさせることができる。その結果、リアルタイム性を要求される低解像度出力モードでのフレームレートを向上させ、高速に画像データをデジタル化させて出力させることができる。

また、前記固体撮像素子は、さらに、前記単位セルのそれぞれに対応して設けられた色フィルタを備え、前記列接続スイッチは、同じ並びで前記色フィルタが設けられた異なる前記単位セルの列の接続と非接続を切り替えることが、より好ましい。

言い換えると、前記固体撮像素子は、ベイヤ配列の色フィルタを備え、前記列接続スイッチは、１列間をおいて行方向に並んだ２つの前記単位セルの列の接続と非接続とを切り替えることが、より好ましい。

この態様によれば、同色の単位セルの画素信号を平均化することができる。

また、本発明の一態様に係る固体撮像素子の駆動方法は、固体撮像素子の駆動方法であって、前記固体撮像素子は、入射光の量に応じた画素信号を出力する単位セルが行列状に配置されてなるセルアレイと、前記単位セルの列に対応して設けられ、対応する前記単位セルの列の画素信号をデジタル信号に変換するための列ＡＤ変換器と、前記列ＡＤ変換器と、該列ＡＤ変換器に対応する前記単位セルの列との接続と非接続とを切り替えるＡＤ接続スイッチと、異なる前記単位セルの列の接続と非接続とを切り替える列接続スイッチとを備え、第１モードでは、前記列接続スイッチを非接続状態とし、かつ前記列接続スイッチを介して非接続とされた複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチを接続状態とし、第２モードでは、前記列接続スイッチを接続状態とし、かつ前記列接続スイッチを介して接続された複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチのいずれか１つのみを接続状態として一の行の前記単位セルの画素信号を混合した後、前記列接続スイッチを介して接続された複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチのいずれか他の１つのみを接続状態として他の行の前記単位セルの画素信号を混合することを特徴とする。

ここで、前記単位セルは、リセット信号を出力し、前記第２モードでは、一の列および他の列の間の前記列接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを接続状態とし、かつ前記他の列のＡＤ接続スイッチを非接続状態とすることにより、一の行の前記単位セルのリセット信号を前記一の列の列ＡＤ変換器に読み出させ、次に、前記他の列のＡＤ接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを非接続状態とすることにより、他の行の前記単位セルのリセット信号を前記他の列の列ＡＤ変換器に読み出させ、次に、前記一の行の単位セルのリセット信号と前記他の行の単位セルのリセット信号とを前記一の列の列ＡＤ変換器と前記他の列の列ＡＤ変換器とから並列に出力させてもよい。

また、前記第２モードでは、一の列および他の列の間の前記列接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを接続状態とし、かつ前記他の列のＡＤ接続スイッチを非接続状態とすることにより、一の行の前記単位セルの画素信号を前記一の列の列ＡＤ変換器に読み出させ、次に、前記他の列のＡＤ接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを非接続状態とすることにより、他の行の前記単位セルの画素信号を前記他の列の列ＡＤ変換器に読み出させ、次に、前記一の行の単位セルの画素信号と前記他の行の単位セルの画素信号とを前記一の列の列ＡＤ変換器と前記他の列の列ＡＤ変換器とから並列に出力させてもよい。

この態様によれば、ＡＤ接続スイッチおよび列接続スイッチの切り替えを制御することにより、第２モード（低解像度出力モード）で全ての列ＡＤ変換器に混合された画素信号を入力させてＡＤ変換動作をさせることができる。その結果、リアルタイム性を要求される低解像度出力モードでのフレームレートを向上させ、高速に画像データをデジタル化させて出力させることができる。

また、本発明の一態様に係るカメラシステムは、上記固体撮像素子を搭載することを特徴とする。

この態様によれば、リアルタイム性を要求される低解像度出力モードでのフレームレートを向上させ、高速に画像データをデジタル化させて出力させることができる。

本発明の構成および駆動により、各列のＡＤ変換器を全て使用してＡＤ変換を実施するため、低解像度出力モードにおけるＡＤ変換速度が向上する。

本発明の第１の実施形態に係る固体撮像素子の構成を示すブロック図である。本発明の第１の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。本発明の第１の実施形態に係る固体撮像素子の高解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第１の実施形態１係る固体撮像素子の低解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第２の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。本発明の第２の実施形態に係る固体撮像素子の高解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第２の実施形態に係る固体撮像素子の低解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第３の実施形態に係る固体撮像素子の構成を示すブロック図である。本発明の第３の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。本発明の第３の実施形態に係る固体撮像素子の高解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第３の実施形態に係る固体撮像素子の低解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第４の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。本発明の第４の実施形態に係る固体撮像素子の高解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第４の実施形態に係る固体撮像素子の低解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第５の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。本発明の第５の実施形態に係る固体撮像素子の高解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第５の実施形態に係る固体撮像素子の低解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第６の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。本発明の第６の実施形態に係る固体撮像素子の高解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第６の実施形態に係る固体撮像素子の低解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第７の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。本発明の第７の実施形態に係る固体撮像素子の高解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第７の実施形態に係る固体撮像素子の低解像度出力モードでの動作を示す駆動タイミングチャートである。本発明の第８の実施形態に係るカメラシステムの構成を示すブロック図である。本発明の実施形態に係る裏面照射型の画素セルの構成を示す断面図である。本発明の実施形態に係る積層型の画素セルの構成を示す断面図である。本発明の実施形態に係る固体撮像素子の変形例の構成を示す図である。従来技術に係る固体撮像素子の構成を示すブロック図である。

以下、本発明の実施の形態における固体撮像素子、固体撮像素子の駆動方法およびカメラシステムについて、図面を参照しながら説明する。

なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像素子の構成を示すブロック図である。

この固体撮像素子は、画素アレイ（セルアレイ）１００、接続切替スイッチ部３００、列並列ＡＤ変換器（アナログデジタル変換器）５００、行選択回路６００および制御部７００を備えている。

画素アレイ１００は、光信号を電気信号に変換する機能をもった、つまり入射光の量に応じた画素信号を出力する複数の画素セル（単位セル）１１０を２次元状（行列状）に配置して構成されている。ここでは画素セル１１０をＩ行Ｎ列（ＩおよびＮは２以上の自然数）に配置しているとする。行選択回路６００は、画素アレイ１００にＩ本の配線により接続されている。接続切替スイッチ部３００は、画素アレイ１００とＮ本の配線により接続されている。列並列ＡＤ変換器５００は、Ｎ個のＡＤ変換器５９０から構成されており、各ＡＤ変換器５９０は接続切替スイッチ部３００に接続されている。

次に、本実施形態に係る固体撮像素子を詳細に説明する。

図２は、図１のブロック図から４列２行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。図３および図４は、図２の回路の駆動タイミングチャートである。

まず、本実施形態に係る固体撮像素子の回路構成について図２を用いて詳細に説明する。

画素アレイ１００は、画素セル１１０−１〜１１０−８で構成されている。画素セル１１０−１〜１１０−８は、それぞれ同一の構成であり、画素セル１１０−１について特に説明する。

画素セル１１０−１は、フォトダイオード（ＰＤ）１１、電荷転送トランジスタ１２、フローティングディフュージョン（ＦＤ）１３、リセットトランジスタ１４、増幅トランジスタ１５、および選択トランジスタ１６から構成される。

ＰＤ１１の一端はグランド電位のウェルに接続され、他端は電荷転送トランジスタ１２のソース電極に接続されている。電荷転送トランジスタ１２のゲート制御線ＴＧ１（ゲート電極）は行選択回路６００に接続されている。電荷転送トランジスタ１２のドレイン電極はＦＤ１３に接続されている。ＦＤ１３はリセットトランジスタ１４のソース電極と増幅トランジスタ１５のゲート電極に接続されている。リセットトランジスタ１４のゲート制御線ＲＧ１（ゲート電極）は行選択回路６００に接続されており、ドレイン電極は電源ＶＤＤ端子に接続されている。増幅トランジスタ１５のドレイン電極は電源端子に接続されており、ソース電極は選択トランジスタ１６のドレイン電極に接続されている。選択トランジスタ１６のゲート制御線ＳＧ１（ゲート電極）は行選択回路６００に接続されており、ソース電極は画素セルの画素信号を行単位で垂直方向（列方向）に伝達する行読み出し信号線（垂直信号線）２１１−１に接続されている。

画素アレイ１００と行選択回路６００とは、画素セル１１０−１、１１０−２、１１０−３、１１０−４について共通のゲート制御線ＴＧ１、ＲＧ１、ＳＧ１で接続されており、画素セル１１０−５、１１０−６、１１０−７、１１０−８については、共通のゲート制御線ＴＧ２、ＲＧ２、ＳＧ２で接続されている。

画素アレイ１００と電流源２００とは、画素セル１１０−１、１１０−５について共通の行読み出し信号線２１１−１で接続されており、画素セル１１０−２、１１０−６について共通の行読み出し信号線２１１−２で接続されており、画素セル１１０−３、１１０−７について共通の行読み出し信号線２１１−３で接続されており、画素セル１１０−４、１１０−８について共通の行読み出し信号線２１１−４で接続されている。

電流源２００は、列電流源２１０−１〜２１０−４と、行読み出し信号線２１１−１〜２１１−４とで構成されている。列電流源２１０−１〜２１０−４は、行読み出し信号線２１１−１〜２１１−４のそれぞれに対応して設けられ、対応する行読み出し信号線２１１−１〜２１１−４と接続されている。

接続切替スイッチ部３００は、スイッチ３０１、３１１、３２１、３３１、３５１、３５２で構成されている。行読み出し信号線２１１−１はスイッチ３０１の一端とスイッチ３５１の一端に接続されている。スイッチ３０１の他端は列並列ＡＤ変換器５００を構成するＡＤ変換器５９０−１に接続されている。スイッチ３５１の他端は行読み出し信号線２１１−３に接続され、行読み出し信号線２１１−３はスイッチ３２１の一端に接続されている。スイッチ３２１の他端はＡＤ変換器５９０−３に接続されている。行読み出し信号線２１１−２はスイッチ３１１の一端とスイッチ３５２の一端とに接続されている。スイッチ３１１の他端はＡＤ変換器５９０−２に接続されている。スイッチ３５２の他端は行読み出し信号線２１１−４に接続されており、行読み出し信号線２１１−４はスイッチ３３１の一端に接続されている。スイッチ３３１の他端はＡＤ変換器５９０−４に接続されている。

列並列ＡＤ変換器５００は、画素セルの列に対応して設けられ、対応する画素セルの列の画素信号をデジタル信号に変換するＡＤ変換器（列ＡＤ変換器）５９０−１〜５９０−４で構成されている。ＡＤ変換器５９０−１〜５９０−４は、対応する画素セルの列から出力される画素信号と、基準回路から出力されるランプ波形とを比較して、デジタル信号への変換を行う。ＡＤ変換器５９０−１〜５９０−４は同一の構成であり、ＡＤ変換器５９０−１について特に説明する。ＡＤ変換器５９０−１は、信号入力容量５０２、リファレンス入力容量５０３、アンプ（増幅器）５０１、リセットスイッチＡ５０４、リセットスイッチＢ５０５、デジタルカウンタ５０６で構成される。先に説明したスイッチ３０１の他端は信号入力容量５０２の一端に接続されている。信号入力容量５０２の他端はアンプ５０１の正転入力端子とリセットスイッチＡ５０４の一端に接続されている。リセットスイッチＡ５０４の他端はアンプ５０１の正転出力端子とデジタルカウンタ５０６とに接続されている。リファレンス入力容量５０３の一端は基準電圧Ｖｒ発生源に接続されている。リファレンス入力容量５０３の他端はアンプ５０１の反転入力端子とリセットスイッチＢ５０５の一端に接続されている。リセットスイッチＢ５０５の他端はアンプ５０１の反転出力端子に接続されている。

ここで、接続切替スイッチ部３００のスイッチ３０１、３１１、３２１、３３１は、ＡＤ変換器と、該ＡＤ変換器に対応する画素セルの列との接続と非接続とを切り替えるＡＤ接続スイッチを構成する。また、接続切替スイッチ部３００のスイッチ３５１、３５２は、異なる画素セルの列（異なる行読み出し信号線）の接続と非接続とを切り替える列接続スイッチを構成する。これら複数のＡＤ接続スイッチおよび列接続スイッチは、異なる２つの列の一の行の画素セルの画素信号を混合し、異なる２つの列の他の行の画素セルの画素信号を混合する信号混合部を構成する。そして、複数のＡＤ変換器は、混合された一の行の画素信号と、混合された他の行の画素信号とを異なるＡＤ変換器に保持し、並列に同じタイミングで出力するＡＤ変換部を構成する。また、複数のＡＤ接続スイッチおよび列接続スイッチは、異なる２つの列の一の行の画素セルが出力するリセット信号を混合し、異なる２つの列の他の行の画素セルが出力するリセット信号を混合する信号混合部を構成する。そして、複数のＡＤ変換器は、混合された一の行のリセット信号と、混合された他の行のリセット信号とを異なるＡＤ変換器に保持し、並列に同じタイミングで出力するＡＤ変換部を構成する。

また、制御部７００は、ＡＤ接続スイッチおよび列接続スイッチの接続および非接続のタイミングを制御する。具体的に、制御部７００は、高解像度出力モード（第１モード）では列接続スイッチを非接続状態とし、かつ列接続スイッチを介して非接続とされた複数の画素セルの列に対応して設けられた複数のＡＤ接続スイッチを全て接続状態とし、低解像度出力モード（第２モード）では列接続スイッチを接続状態とし、かつ列接続スイッチを介して接続された複数の画素セルの列に対応して設けられた複数のＡＤ接続スイッチのいずれか１つのみを接続状態として一の行の画素セルの画素信号を混合した後、列接続スイッチを介して接続された複数の画素セルの列に対応して設けられた複数のＡＤ接続スイッチのいずれか他の１つのみを接続状態として他の行の画素セルの画素信号を混合する。

また、制御部７００は、低解像度出力モードでは、まず一の列および他の列の間の列接続スイッチを接続状態とし、かつ一の列のＡＤ接続スイッチを接続状態とし、かつ他の列のＡＤ接続スイッチを非接続状態とすることにより、一の行の画素セルのリセット信号を一の列のＡＤ変換器に読み出させる。次に、他の列のＡＤ接続スイッチを接続状態とし、かつ一の列のＡＤ接続スイッチを非接続状態とすることにより、他の行の画素セルのリセット信号を第２列の列ＡＤ変換器に読み出させる。次に、一の行の画素セルのリセット信号と他の行の単位セルのリセット信号とを一の列のＡＤ変換器と他の列のＡＤ変換器とから並列に同じタイミングで出力させる。

また、制御部７００は、低解像度出力モードでは、一の列および他の列の間の列接続スイッチを接続状態とし、かつ一の列のＡＤ接続スイッチを接続状態とし、かつ他の列のＡＤ接続スイッチを非接続状態とすることにより、一の行の画素セルの画素信号を一の列のＡＤ変換器に読み出させる。次に、他の列のＡＤ接続スイッチを接続状態とし、かつ一の列のＡＤ接続スイッチを非接続状態とすることにより、他の行の画素セルの画素信号を他の列のＡＤ変換器に読み出させる。次に、一の行の画素セルの画素信号と他の行の画素セルの画素信号とを一の列のＡＤ変換器と他の列のＡＤ変換器とから並列に同じタイミングで出力させる。

また、固体撮像素子は、画素セルのそれぞれに対応して設けられた色フィルタを備えており、列接続スイッチは、同じ並びで色フィルタが設けられた（同じ色配列で色フィルタが設けられた）異なる画素セルの列の接続と非接続を切り替える。具体的に、固体撮像素子は、ベイヤ配列の色フィルタを備えており、列接続スイッチは、１列間をおいて行方向に並んだ２つの画素セルの列の接続と非接続とを切り替える。

次に本実施形態に係る固体撮像素子の動作について説明する。図３は高解像度出力モードでの駆動タイミングチャート、図４は低解像度出力モードでの駆動タイミングチャートを示している。

まず、図３に示した高解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ_n1より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１、３２１、３３１は短絡状態、スイッチ３５１、３５２は遮断状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ_n1時にリセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定される。リセット制御線ＲＧ１を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４は導通状態となりＦＤ１３、２３、３３、４３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１を高電位に設定することにより選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。

時刻Ｔ_n2時にリセット制御線ＲＧ１は低電位に設定され、リセットスイッチＡ５０４、５１４、５２４、５３４と、リセットスイッチＢ５０５、５１５、５２５、５３５とは遮断状態に切り替えられる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。また、リセットスイッチＡ５０４、５１４、５２４、５３４とリセットスイッチＢ５０５、５１５、５２５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４について初期化が終了され、基準電圧Ｖｒと接続切替スイッチ部３００からの入力とを比較できる状態となる。

時刻Ｔ_n3時には、基準電圧Ｖｒが比較のゼロレベルＶ０に設定され、デジタルカウンタ５０６、５１６、５２６、５３６は減算モードに設定される。基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ_n3からＴ_n4の間では基準電圧ＶｒがゼロレベルＶ０からリセットローレベルＶｒｌまで連続的に変化するように制御され、計測クロック発生源６１０から計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に基準電位が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３、Ｖｒｓｔ４とＶｃｍｐとの差分である、Ｖｃｍｐ−Ｖｒｓｔ１、Ｖｃｍｐ−Ｖｒｓｔ２、Ｖｃｍｐ−Ｖｒｓｔ３、Ｖｃｍｐ−Ｖｒｓｔ４を反映している。

時刻Ｔ_n4時には、計測クロック発生源６１０が停止し、基準電圧ＶｒはゼロレベルＶ０に設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４を保持したまま停止する。基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ_n5時に、電荷転送制御線ＴＧ１は高電位に設定される。これにより、電荷転送トランジスタ１２、２２、３２、４２は導通状態となり、ＰＤ１１、２１、３１、４１に保持された信号電荷がＦＤ１３、２３、３３、４３へ転送される。

時刻Ｔ_n6時に、電荷転送制御線ＴＧ１は低電位に設定される。これにより、電荷転送トランジスタ１２、２２、３２、４２は遮断状態となり、ＦＤ１３、２３、３３、４３は信号電荷を保持する。

時刻Ｔ_n7時に、デジタルカウンタ５０６、５１６、５２６、５３６は加算モードに設定され、計測クロックの入力が開始される。

時刻Ｔ_n7からＴ_n8の間では、基準電圧ＶｒはゼロレベルＶ０から信号ローレベルＶｓｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に信号電荷が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３、Ｖｓｉｇ４を反映した、Ｖｓｉｇ１−Ｖｒｓｔ１＋Ｖｃｍｐ、Ｖｓｉｇ２−Ｖｒｓｔ２＋Ｖｃｍｐ、Ｖｓｉｇ３−Ｖｒｓｔ３＋Ｖｃｍｐ、Ｖｓｉｇ４−Ｖｒｓｔ４＋Ｖｃｍｐを反映した値となっている。

時刻Ｔ_n8時には、基準電圧Ｖｒは基準電圧Ｖｃｍｐに設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４を保持したまま停止し、計測クロック発生源６１０は停止する。

時刻Ｔ_n9時に、選択制御線ＳＧ１は低電位に設定され、デジタルカウンタ５０６、５１６、５２６、５３６に保持されているカウンタ値のデジタルデータとしての出力が開始される。

時刻Ｔ_n9からＴ_n10の間に全てのデジタルカウンタ５０６、５１６、５２６、５３６に保持されているデジタル値が出力される。

これ以降の時刻Ｔ_(n+1)1からＴ_(n+1)10までの動作は、電荷転送制御線ＴＧ１、リセット制御線ＲＧ１、選択制御線ＳＧ１、リセットトランジスタ１４、２４、３４、４４、ＦＤ１３、２３、３３、４３、選択トランジスタ１６、２６、３６、４６、画素セル１１０−１、１１０−２、１１０−３、１１０−４、カウント値Ｃｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４、電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３、Ｖｒｓｔ４、電荷転送トランジスタ１２、２２、３２、４２、ＰＤ１１、２１、３１、４１、カウント値Ｃｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４、電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３、Ｖｓｉｇ４をそれぞれ、電荷転送制御線ＴＧ２、リセット制御線ＲＧ２、選択制御線ＳＧ２、リセットトランジスタ５４、６４、７４、８４、ＦＤ５３、６３、７３、８３、選択トランジスタ５６、６６、７６、８６、画素セル１１０−５、１１０−６、１１０−７、１１０−８、カウント値Ｃｒ５、Ｃｒ６、Ｃｒ７、Ｃｒ８、電位Ｖｒｓｔ５、Ｖｒｓｔ６、Ｖｒｓｔ７、Ｖｒｓｔ８、電荷転送トランジスタ５２、６２、７２、８２、ＰＤ５１、６１、７１、８１、カウント値Ｃｓ５、Ｃｓ６、Ｃｓ７、Ｃｓ８、電位Ｖｓｉｇ５、Ｖｓｉｇ６、Ｖｓｉｇ７、Ｖｓｉｇ８に置き換えた動作を繰り返し行う。本動作により、４列２行分の画素データを独立に読み出すことができ、高解像度にて画素データを出力できる。

次に、図４に示した低解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ₁より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１は短絡状態、各スイッチ３２１、３３１は遮断状態、スイッチ３５１、３５２は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５とは短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ₁時にリセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３２１、３３１は遮断状態に切り替えられる。リセット制御線ＲＧ１を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４は導通状態となり、ＦＤ１３、２３、３３、４３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１を高電位に設定することにより選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３がＡＤ変換器５９０−１と接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４がＡＤ変換器５９０−２と接続される。

時刻Ｔ₂時にリセット制御線ＲＧ１が低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に、選択制御線ＳＧ１が低電位に設定され、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５とが遮断状態とされる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。このとき画素セル１１０−１、１１０−３がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、３３に保持されている基準電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｒｓｔ１３とする。同時に、画素セル１１０−２、１１０−４がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３に保持されている基準電位が、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｒｓｔ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４が行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。また、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２について初期化が終了され、基準電位Ｖｒと信号入力容量５０２、５１２に保持された電位とを比較できる状態となる。

時刻Ｔ₃時にリセット制御線ＲＧ２と選択制御線ＳＧ２とが高電位に設定される。リセット制御線ＲＧ２を高電位に設定することによりリセットトランジスタ５４、６４、７４、８４は導通状態となり、ＦＤ５３、６３、７３、８３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ２を高電位に設定することにより選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれは列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−７がＡＤ変換器５９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−６、１１０−８がＡＤ変換器５９０−４と接続される。

時刻Ｔ₄時にリセット制御線ＲＧ２は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２が低電位に設定される。リセット制御線ＲＧ２を低電位に設定することによりリセットトランジスタ５４、６４、７４、８４は遮断状態となり、ＦＤ５３、６３、７３、８３に基準電位がそれぞれ保持される。このとき画素セル１１０−５、１１０−７がＡＤ変換器５９０−３と接続されているため、ＦＤ５３、７３に保持されている基準電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｒｓｔ５７とする。同時に、画素セル１１０−６、１１０−８がＡＤ変換器５９０−４と接続されているため、ＦＤ６３、８３に保持されている基準電位が、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｒｓｔ６８とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₅時にはリセットスイッチＡ５２４、５３４と、リセットスイッチＢ５２５、５３５とが遮断状態に切り替えられ、デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定された後に、基準電圧ＶｒがゼロレベルＶ０に設定される。リセットスイッチＡ５２４、５３４とリセットスイッチＢ５２５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−３、５９０−４について初期化が終了し、基準電位Ｖｒと信号入力容量５２２、５３２に保持された電位とを比較できる状態となる。また、基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ₅からＴ₆の間では基準電圧ＶｒはゼロレベルＶ０からリセットローレベルＶｒｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｒ１３、Ｃｍｒ２４、Ｃｍｒ５７、Ｃｍｒ６８とする。このカウント値は、Ｖｃｍｐ−Ｖｍｒｓｔ１３、Ｖｃｍｐ−Ｖｍｒｓｔ２４、Ｖｃｍｐ−Ｖｍｒｓｔ５７、Ｖｃｍｐ−Ｖｍｒｓｔ６８を反映している。

時刻Ｔ₆時には、計測クロック発生源６１０が停止し、基準電圧ＶｒはゼロレベルＶ０に設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｍｒ１３、Ｃｍｒ２４、Ｃｍｒ５７、Ｃｍｒ６８を保持したまま停止する。基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ₇時に、電荷転送制御線ＴＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３０１、３１１は短絡状態とされる。電荷転送制御線ＴＧ１を高電位に設定することにより、電荷転送トランジスタ１２、２２、３２、４２は導通状態となり、ＰＤ１１、２１、３１、４１に保持された信号電荷がＦＤ１３、２３、３３、４３へ転送される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３がＡＤ変換器５９０−１と接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４がＡＤ変換器５９０−２と接続される。

時刻Ｔ₈時に電荷転送制御線ＴＧ１は低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に選択制御線ＳＧ１は低電位に設定される。電荷転送制御線ＴＧ１を低電位に設定することにより電荷転送トランジスタ１２、２２、３２、４２は遮断状態となり、ＦＤ１３、２３、３３、４３に信号電荷がそれぞれ保持される。このとき画素セル１１０−１、１１０−３がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、３３に保持されている信号電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｓｉｇ１３とする。同時に、画素セル１１０−２、１１０−４がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３に保持されている信号電位が、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｓｉｇ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₉時に、電荷転送制御線ＴＧ２と選択制御線ＳＧ２とは高電位に設定される。電荷転送制御線ＴＧ２を高電位に設定することにより、電荷転送トランジスタ５２、６２、７２、８２は導通状態となり、ＰＤ５１、６１、７１、８１に保持された信号電荷はＦＤ５３、６３、７３、８３へ転送される。また、選択制御線ＳＧ２を高電位に設定することにより、選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−７がＡＤ変換器５９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−６、１１０−８がＡＤ変換器５９０−４と接続される。

時刻Ｔ₁₀時に電荷転送制御線ＴＧ２は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２は低電位に設定される。電荷転送制御線ＴＧ２を低電位に設定することにより電荷転送トランジスタ５２、６２、７２、８２は遮断状態となり、ＦＤ５３、６３、７３、８３に信号電荷がそれぞれ保持される。このとき画素セル１１０−５、１１０−７がＡＤ変換器５９０−３と接続されているため、ＦＤ５３、７３に保持されている信号電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｓｉｇ５７とする。同時に、画素セル１１０−６、１１０−８がＡＤ変換器５９０−４と接続されているため、ＦＤ６３、８３に保持されている信号電荷が、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｓｉｇ６８とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₁₁時に、デジタルカウンタ５０６、５１６、５２６、５３６は加算モードに設定され、計測クロックの入力が開始される。

時刻Ｔ₁₁からＴ₁₂の間では、基準電圧ＶｒはゼロレベルＶ０から信号ローレベルＶｓｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｓ１３、Ｃｍｓ２４、Ｃｍｓ５７、Ｃｍｓ６８とする。このカウント値は、電位Ｖｍｓｉｇ１３、Ｖｍｓｉｇ２４、Ｖｍｓｉｇ５７、Ｖｍｓｉｇ６８を反映した、Ｖｍｓｉｇ１３−Ｖｍｒｓｔ１３＋Ｖｃｍｐ、Ｖｍｓｉｇ２４−Ｖｍｒｓｔ２４＋Ｖｃｍｐ、Ｖｍｓｉｇ５７−Ｖｍｒｓｔ５７＋Ｖｃｍｐ、Ｖｍｓｉｇ６８−Ｖｍｒｓｔ６８＋Ｖｃｍｐを反映した値となっている。

時刻Ｔ₁₂時には、基準電圧Ｖｒは基準電圧Ｖｃｍｐに設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｍｓ１３、Ｃｍｓ２４、Ｃｍｓ５７、Ｃｍｓ６８を保持したまま停止し、計測クロック発生源６１０は停止する。

時刻Ｔ₁₂時に、デジタルカウンタ５０６、５１６、５２６、５３６に保持されているカウンタ値のデジタルデータとしての出力が開始される。

時刻Ｔ₁₂からＴ₁₃の間に全てのデジタルカウンタ５０６、５１６、５２６、５３６に保持されているデジタル値が出力される。

本動作により、４列２行分の画素データ、つまり画素セル１１０−１、１１０−３、１１０−２、１１０−４、１１０−５、１１０−７、１１０−６、１１０−８の画素データを混合し、２列１行分のデータとして低解像度にて出力できる。このとき、全てのＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４がＡＤ変換動作を行っており高速にデータを出力できる。

以上の回路構成および動作により、４個の回路（ＡＤ変換器）から構成された列並列ＡＤ変換器５００で、４列２行分の画素信号を各々独立に８個の画素データとして出力する高解像度出力モードと、４列２行分の画素信号を平均化し、２列１行分の４個の画素データとして、４個のＡＤ変換器全てを動作させて従来より高速に画像データを出力できる低解像度出力モードとを実現できる。このとき、低解像度出力モードにてデータを平均化する画素セルの位置が行方向にひとつおき毎になるため、画素セルの色配列がベイヤ配列のときに、同色を平均化する構成となっている。

なお、本実施形態では説明の簡便化のために４列２行分の画素セルと４列分のＡＤ変換器の例を記載したが、一般的なＮ列Ｉ行の画素アレイとＮ列分のＡＤ変換器についても同様の回路構成と動作により、高速な低解像度出力モードを実現できる。また、平均化する画素セルの数は２列分を例として示したが、Ｋ（Ｋは２以上の自然数）列分を平均し、Ｋ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。具体的には、図５は図１のブロック図から、４列２行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。図５の構成は接続切替スイッチ部３００以外は図２の構成と同一である。以下では、第１の実施形態との差分を中心に説明する。

接続切替スイッチ部３００は、スイッチ３０１、３１１、３２１、３３１、３５３、３５４で構成されている。行読み出し信号線２１１−１はスイッチ３０１の一端とスイッチ３５３の一端に接続されている。スイッチ３０１の他端は列並列ＡＤ変換器５００を構成するＡＤ変換器５９０−１に接続されている。スイッチ３５３の他端は行読み出し信号線２１１−２に接続され、行読み出し信号線２１１−２はスイッチ３１１の一端に接続されている。スイッチ３１１の他端はＡＤ変換器５９０−２に接続されている。行読み出し信号線２１１−３はスイッチ３２１の一端とスイッチ３５４の一端とに接続されている。スイッチ３２１の他端はＡＤ変換器５９０−３に接続されている。スイッチ３５４の他端は行読み出し信号線２１１−４に接続されており、行読み出し信号線２１１−４はスイッチ３３１の一端に接続されている。スイッチ３３１の他端はＡＤ変換器５９０−４に接続されている。

ここで、接続切替スイッチ部３００のスイッチ３０１、３１１、３２１、３３１は、ＡＤ変換器と、該ＡＤ変換器に対応する画素セルの列との接続と非接続とを切り替えるＡＤ接続スイッチを構成する。また、接続切替スイッチ部３００のスイッチ３５３、３５４は、異なる画素セルの列の接続と非接続とを切り替える列接続スイッチを構成する。これら複数のＡＤ接続スイッチおよび列接続スイッチは、異なる２つの列の一の行の画素セルの画素信号を混合し、異なる２つの列の他の行の画素セルの画素信号を混合する信号混合部を構成する。そして、複数のＡＤ変換器は、混合された一の行の画素信号と、混合された他の行の画素信号とを異なるＡＤ変換器に保持し、並列に同じタイミングで出力するＡＤ変換部を構成する。また、複数のＡＤ接続スイッチおよび列接続スイッチは、異なる２つの列の一の行の画素セルが出力するリセット信号を混合し、異なる２つの列の他の行の画素セルが出力するリセット信号を混合する信号混合部を構成する。そして、複数のＡＤ変換器は、混合された一の行のリセット信号と、混合された他の行のリセット信号とを異なるＡＤ変換器に保持し、並列に同じタイミングで出力するＡＤ変換部を構成する。

また、列接続スイッチは、行方向に隣接する２つの画素セルの列の接続と非接続とを切り替える。

次に本実施形態に係る固体撮像素子の動作について説明する。図６は高解像度出力モードでの駆動タイミングチャート、図７は低解像度出力モードでの駆動タイミングチャートを示している。

まず、図６に示した高解像度出力モードでの画像出力動作について説明する。本動作が第１の実施形態の動作（図３の動作）と異なる点は、スイッチ３５１、３５２が存在せず、スイッチ３５３、３５４が存在する点であり、その他の点は第１の実施形態の動作と同一である。

初期状態（時刻Ｔ_n1より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１、３２１、３３１は短絡状態、スイッチ３５３、３５４は遮断状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ_n2時にリセット制御線ＲＧ１は低電位に設定され、リセットスイッチＡ５０４、５１４、５２４、５３４と、リセットスイッチＢ５０５、５１５、５２５、５３５とは遮断状態に切り替えられる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。また、リセットスイッチＡ５０４、５１４、５２４、５３４とリセットスイッチＢ５０５、５１５、５２５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４について初期化が終了され、基準電位Ｖｒと接続切替スイッチ部３００からの入力とを比較できる状態となる。

時刻Ｔ_n3からＴ_n4の間では基準電圧ＶｒはゼロレベルＶ０からリセットローレベルＶｒｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に基準電位が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３、Ｖｒｓｔ４とＶｃｍｐとの差分である、Ｖｃｍｐ−Ｖｒｓｔ１、Ｖｃｍｐ−Ｖｒｓｔ２、Ｖｃｍｐ−Ｖｒｓｔ３、Ｖｃｍｐ−Ｖｒｓｔ４を反映している。

時刻Ｔ_n7からＴ_n8の間では、基準電圧ＶｒはゼロレベルＶ０から信号ローレベルＶｓｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に信号電荷が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３、Ｖｓｉｇ４を反映した、Ｖｓｉｇ1−Ｖｒｓｔ１＋Ｖｃｍｐ、Ｖｓｉｇ２−Ｖｒｓｔ２＋Ｖｃｍｐ、Ｖｓｉｇ３−Ｖｒｓｔ３＋Ｖｃｍｐ、Ｖｓｉｇ４−Ｖｒｓｔ４＋Ｖｃｍｐを示す値となっている。

次に、図７に示した低解像度出力モードの画像出力動作について説明する。本動作が第１の実施形態の動作（図４の動作）と異なる点は、スイッチ３５１、３５２が存在せず、スイッチ３５３、３５４が存在する点と、スイッチ３１１とスイッチ３２１の動作が入れ替わっている点と、リセットスイッチＡ５１４とリセットスイッチＡ５２４、リセットスイッチＢ５１５とリセットスイッチＢ５２５の動作が入れ替わっている点であり、その他の点は第１の実施形態の動作と同一である。

初期状態（時刻Ｔ₁より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３２１は短絡状態、各スイッチ３１１、３３１は遮断状態、スイッチ３５３、３５４は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ₁時にリセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３１１、３３１は遮断状態に切り替えられる。リセット制御線ＲＧ１を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４は導通状態となり、ＦＤ１３、２３、３３、４３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１を高電位に設定することにより選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５３が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−１、１１０−２がＡＤ変換器５９０−１と接続され、スイッチ３２１、３５４が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−３、１１０−４がＡＤ変換器５９０−３と接続される。

時刻Ｔ₂時にリセット制御線ＲＧ１が低電位に設定され、スイッチ３０１、３２１が遮断状態、スイッチ３１１、３３１が短絡状態に切り替えられた後に選択制御線ＳＧ１が低電位に設定され、リセットスイッチＡ５０４、５２４とリセットスイッチＢ５０５、５２５とが遮断状態とされる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。このとき画素セル１１０−１、１１０−２がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、２３に保持されている基準電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｒｓｔ１２とする。同時に、画素セル１１０−３、１１０−４がＡＤ変換器５９０−３と接続されているため、ＦＤ３３、４３に保持されている基準電位が、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｒｓｔ３４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−３に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４が行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。また、リセットスイッチＡ５０４、５２４とリセットスイッチＢ５０５、５２５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−３について初期化が終了され、基準電位Ｖｒと信号入力容量５０２、５２２に保持された電位とを比較できる状態となる。

時刻Ｔ₃時にリセット制御線ＲＧ２と選択制御線ＳＧ２とが高電位に設定される。リセット制御線ＲＧ２を高電位に設定することによりリセットトランジスタ５４、６４、７４、８４は導通状態となり、ＦＤ５３、６３、７３、８３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ２を高電位に設定することにより選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれは列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３１１、３５３が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−６がＡＤ変換器５９０−２と接続され、スイッチ３３１、３５４が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−７、１１０−８がＡＤ変換器５９０−４と接続される。

時刻Ｔ₄時にリセット制御線ＲＧ２は低電位に設定され、スイッチ３１１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２が低電位に設定される。リセット制御線ＲＧ２を低電位に設定することによりリセットトランジスタ５４、６４、７４、８４は遮断状態となり、ＦＤ５３、６３、７３、８３に基準電位がそれぞれ保持される。このとき画素セル１１０−５、１１０−６がＡＤ変換器５９０−２と接続されているため、ＦＤ５３、６３に保持されている基準電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｒｓｔ５６とする。同時に、画素セル１１０−７、１１０−８がＡＤ変換器５９０−４と接続されているため、ＦＤ７３、８３に保持されている基準電位が、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｒｓｔ７８とする。この状態で、スイッチ３１１、３３１を切り替えるため、ＡＤ変換器５９０−２、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₅時にはリセットスイッチＡ５１４、５３４と、リセットスイッチＢ５１５、５３５とが遮断状態に切り替えられ、デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定された後に、基準電圧ＶｒがゼロレベルＶ０に設定される。リセットスイッチＡ５１４、５３４とリセットスイッチＢ５１５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−２、５９０−４について初期化が終了し、基準電位Ｖｒと入力容量５１２、５３２に保持された電位とを比較できる状態となる。また、基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ₅からＴ₆の間では基準電圧ＶｒはゼロレベルＶ０からリセットローレベルＶｒｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｒ１２、Ｃｍｒ３４、Ｃｍｒ５６、Ｃｍｒ７８とする。このカウント値は、Ｖｃｍｐ−Ｖｍｒｓｔ１２、Ｖｃｍｐ−Ｖｍｒｓｔ３４、Ｖｃｍｐ−Ｖｍｒｓｔ５６、Ｖｃｍｐ−Ｖｍｒｓｔ７８を反映している。

時刻Ｔ₆時には、計測クロック発生源６１０が停止し、基準電圧ＶｒはゼロレベルＶ０に設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｍｒ１２、Ｃｍｒ３４、Ｃｍｒ５６、Ｃｍｒ７８を保持したまま停止する。基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ₇時に、電荷転送制御線ＴＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３０１、３２１は短絡状態とされる。電荷転送制御線ＴＧ１を高電位に設定することにより、電荷転送トランジスタ１２、２２、３２、４２は導通状態となり、ＰＤ１１、２１、３１、４１に保持された信号電荷がＦＤ１３、２３、３３、４３へ転送される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５３が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−１、１１０−２がＡＤ変換器５９０−１と接続され、スイッチ３２１、３５４が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−３、１１０−４がＡＤ変換器５９０−３と接続される。

時刻Ｔ₈時に電荷転送制御線ＴＧ１は低電位に設定され、スイッチ３０１、３２１が遮断状態、スイッチ３１１、３３１が短絡状態に切り替えられた後に選択制御線ＳＧ１は低電位に設定される。電荷転送制御線ＴＧ１を低電位に設定することにより電荷転送トランジスタ１２、２２、３２、４２は遮断状態となり、ＦＤ１３、２３、３３、４３に信号電荷がそれぞれ保持される。このとき画素セル１１０−１、１１０−２がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、２３に保持されている信号電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｓｉｇ１２とする。同時に、画素セル１１０−３、１１０−４がＡＤ変換器５９０−３と接続されているため、ＦＤ３３、４３に保持されている信号電位が、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｓｉｇ３４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−３に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₉時に、電荷転送制御線ＴＧ２と選択制御線ＳＧ２とは高電位に設定される。電荷転送制御線ＴＧ２を高電位に設定することにより、電荷転送トランジスタ５２、６２、７２、８２は導通状態となり、ＰＤ５１、６１、７１、８１に保持された信号電荷はＦＤ５３、６３、７３、８３へ転送される。また、選択制御線ＳＧ２を高電位に設定することにより、選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３１１、３５３が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素１１０−５、１１０−６がＡＤ変換器５９０−２と接続され、スイッチ３３１、３５４が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素１１０−７、１１０−８がＡＤ変換器５９０−４と接続される。

時刻Ｔ₁₀時に電荷転送制御線ＴＧ２は低電位に設定され、スイッチ３１１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２は低電位に設定される。電荷転送制御線ＴＧ２を低電位に設定することにより電荷転送トランジスタ５２、６２、７２、８２は遮断状態となり、ＦＤ５３、６３、７３、８３に信号電荷がそれぞれ保持される。このとき画素セル１１０−５、１１０−６がＡＤ変換器５９０−２と接続されているため、ＦＤ５３、６３に保持されている基準電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｓｉｇ５６とする。同時に、画素セル１１０−７、１１０−８がＡＤ変換器５９０−４と接続されているため、ＦＤ７３、８３に保持されている信号電荷が、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｓｉｇ７８とする。この状態で、スイッチ３１１、３３１を切り替えるため、ＡＤ変換器５９０−２、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₁₁からＴ₁₂の間では、基準電圧ＶｒはゼロレベルＶ０から信号ローレベルＶｓｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｓ１２、Ｃｍｓ３４、Ｃｍｓ５６、Ｃｍｓ７８とする。このカウント値は、電位Ｖｍｓｉｇ１２、Ｖｍｓｉｇ３４、Ｖｍｓｉｇ５６、Ｖｍｓｉｇ７８を反映した、Ｖｍｓｉｇ１２−Ｖｍｒｓｔ１２＋Ｖｃｍｐ、Ｖｍｓｉｇ３４−Ｖｍｒｓｔ３４＋Ｖｃｍｐ、Ｖｍｓｉｇ５６−Ｖｍｒｓｔ５６＋Ｖｃｍｐ、Ｖｍｓｉｇ７８−Ｖｍｒｓｔ７８＋Ｖｃｍｐを反映した値となっている。

時刻Ｔ₁₂時には、基準電圧Ｖｒは基準電圧Ｖｃｍｐに設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｍｓ１２、Ｃｍｓ３４、Ｃｍｓ５６、Ｃｍｓ７８を保持したまま停止し、計測クロック発生源６１０は停止する。

時刻Ｔ₁₂からＴ₁₃の間に全てのデジタルカウンタ５０６、５１６、５２６、５３に保持されているデジタル値が出力される。

本動作により、４列２行分の画素データ、つまり画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−５、１１０−６、１１０−７、１１０−８の画素データを混合し、２列１行分のデータとして低解像度にて出力できる。このとき、全てのＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４がＡＤ変換動作を行っており高速にデータを出力できる。

以上の回路構成および動作により、４個の回路（ＡＤ変換器）から構成された列並列ＡＤ変換器５００で、４列２行分の画素信号を各々独立に８個の画素データとして出力する高解像度出力モードと、４列２行分の画素信号を平均化し、２列１行分の４個の画素データとして、４個のＡＤ変換器全てを動作させて従来より高速に画像データを出力できる低解像度出力モードとを実現できる。このとき、低解像度出力モードにてデータを平均化する画素セルの位置が行方向に隣接しており、画素セルの色配列が単色配列のときに、最適な平均化をする構成となっている。

なお、本実施形態では説明の簡便化のために４列２行分の画素セルと４列分のＡＤ変換器の例を記載したが、一般的なＮ列Ｉ行の画素アレイとＮ列分のＡＤ変換器についても同様の回路構成と動作により、高速な低解像度出力モードを実現できる。また、平均化する画素セルの数は２列分を例として示したが、Ｋ列分を平均し、Ｋ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。

（第３の実施形態）
図８は、本発明の第３の実施形態に係る固体撮像素子の構成を示すブロック図である。図８の構成は列並列増幅器４００が追加されている以外は図１の構成と同一である。以下では、第１の実施形態との差分を中心に説明する。

列並列増幅器４００は、Ｎ個のＡＤ変換器５９０に対応して設けられたＮ個の増幅器４９０から構成されており、各増幅器４９０は接続切替スイッチ部３００に接続されている。また、列並列ＡＤ変換器５００は、Ｎ個のＡＤ変換器５９０から構成されており、各ＡＤ変換器５９０は対応する増幅器４９０に接続されている。

次に、本実施形態に係る固体撮像素子を詳細に説明する。

図９は、図８のブロック図から４列２行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。図１０および図１１は、図９の回路の駆動タイミングチャートである。

まず、本実施形態に係る固体撮像素子の回路構成について図９を用いて詳細に説明する。

本構成が第１の実施形態の構成（図２の構成）と異なる点は、接続切替スイッチ部３００と列並列ＡＤ変換器５００との間に列並列増幅器４００が追加されている点であり、その他の点は第１の実施形態の構成と同一である。以下では、図２の構成との差分を中心に説明する。

接続切替スイッチ部３００は、スイッチ３０１、３１１、３２１、３３１、３５１、３５２で構成されている。行読み出し信号線２１１−１はスイッチ３０１の一端とスイッチ３５１の一端に接続されている。スイッチ３０１の他端は列並列増幅器４００を構成する増幅器４９０−１に接続されている。増幅器４９０−１は、列並列ＡＤ変換器５００を構成するＡＤ変換器５９０−１に接続されている。スイッチ３５１の他端は行読み出し信号線２１１−３に接続され、行読み出し信号線２１１−３はスイッチ３２１の一端に接続されている。スイッチ３２１の他端は増幅器４９０−３に接続されている。増幅器４９０−３はＡＤ変換器５９０−３に接続されている。行読み出し信号線２１１−２はスイッチ３１１の一端とスイッチ３５２の一端に接続されている。スイッチ３１１の他端は増幅器４９０−２に接続されている。増幅器４９０−２はＡＤ変換器５９０−２に接続されている。スイッチ３５２の他端は行読み出し信号線２１１−４に接続されており、行読み出し信号線２１１−４はスイッチ３３１の一端に接続されている。スイッチ３３１の他端は増幅器４９０−４に接続されており、増幅器４９０−４はＡＤ変換器５９０−４に接続されている。

列並列増幅器４００は、ＡＤ接続スイッチおよび列接続スイッチとＡＤ変換器との間に、画素セルの列に対応して設けられ、対応する画素セルの列の画素信号を増幅するための増幅器４９０−１〜４９０−４で構成されている。増幅器４９０−１〜４９０−４は同一の構成であり、増幅器４９０−１について特に説明する。

増幅器４９０−１は、増幅器４０１、信号入力容量４０２、帰還容量４０３、およびリセットスイッチ４０４で構成される。先に説明したスイッチ３０１の他端は信号入力容量４０２の一端に接続されている。信号入力容量４０２の他端は増幅器４０１の反転入力端子と帰還容量４０３の一端とリセットスイッチ４０４の一端とに接続されている。帰還容量４０３の他端は、リセットスイッチ４０４の他端と増幅器４０１の出力端子とＡＤ変換器５９０−１とに接続されている。増幅器４０１の正転入力端子は基準電圧Ｖｒｅｆ発生源に接続されている。

次に本実施形態に係る固体撮像素子の動作について説明する。図１０は高解像度出力モードでの駆動タイミングチャート、図１１は低解像度出力モードでの駆動タイミングチャートを示している。本実施形態の駆動タイミングチャート（図１０および図１１の駆動タイミングチャート）と第１の実施形態の駆動タイミングチャート（図３および図４の駆動タイミングチャート）の異なる点は、リセットスイッチ４０４、４１４、４２４、４３４の動作が追加されている点であり、その他の点は図３および図４の駆動タイミングチャートと同一である。

まず、図１０に示した高解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ_n1より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１、３２１、３３１は短絡状態、スイッチ３５１、３５２は遮断状態、各リセットスイッチ４０４、４１４、４２４、４３４は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ_n1時にリセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定される。リセット制御線ＲＧ１を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４は導通状態となり、ＦＤ１３、２３、３３、４３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１を高電位に設定することにより選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。

時刻Ｔ_n2時にリセット制御線ＲＧ１は低電位に設定され、リセットスイッチ４０４、４１４、４２４、４３４と、リセットスイッチＡ５０４、５１４、５２４、５３４と、リセットスイッチＢ５０５、５１５、５２５、５３５とは遮断状態に切り替えられる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。また、リセットスイッチ４０４、４１４、４２４、４３４を遮断状態に切り替えることにより、増幅器４９０−１、４９０−２、４９０−３、４９０−４についての初期化が終了され、帰還容量４０３、４１３、４２３、４３３の容量値と信号入力容量４０２、４１２、４２２、４３２の容量値との比で決まる増幅率を持つ増幅器として動作する状態となる。さらに、リセットスイッチＡ５０４、５１４、５２４、５３４とリセットスイッチＢ５０５、５１５、５２５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４について初期化が終了され、基準電位Ｖｒと列並列増幅器４００からの入力とを比較できる状態となる。

時刻Ｔ_n3からＴ_n4の間では基準電圧ＶｒはゼロレベルＶ０からリセットハイレベルＶｒｈまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、列並列増幅器４００から入力される電位と基準電圧Ｖｒとに応じて高電位から低電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に基準電位が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３、Ｖｒｓｔ４とＶｃｍｐとの差分である、Ｖｃｍｐ−Ｖｒｓｔ１、Ｖｃｍｐ−Ｖｒｓｔ２、Ｖｃｍｐ−Ｖｒｓｔ３、Ｖｃｍｐ−Ｖｒｓｔ４を反映している。

時刻Ｔ_n7からＴ_n8の間では、基準電圧ＶｒはゼロレベルＶ０から信号ハイレベルＶｓｈまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、列並列増幅器４００から入力される電位と基準電圧Ｖｒとに応じて高電位から低電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に信号電荷が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３、Ｖｓｉｇ４を反映した、Ｖｓｉｇ1−Ｖｒｓｔ１＋Ｖｃｍｐ、Ｖｓｉｇ２−Ｖｒｓｔ２＋Ｖｃｍｐ、Ｖｓｉｇ３−Ｖｒｓｔ３＋Ｖｃｍｐ、Ｖｓｉｇ４−Ｖｒｓｔ４＋Ｖｃｍｐを反映した値となっている。

次に、図１１に示した低解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ₁より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１は短絡状態、各スイッチ３２１、３３１は遮断状態、スイッチ３５１、３５２は短絡状態、各リセットスイッチ４０４、４１４、４２４、４３４は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５とは短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ₁時にリセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３２１、３３１は遮断状態に切り替えられる。リセット制御線ＲＧ１を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４は導通状態となり、ＦＤ１３、２３、３３、４３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１を高電位に設定することにより選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３が増幅器４９０−１に接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４が増幅器４９０−２と接続される。

時刻Ｔ₂時にリセット制御線ＲＧ１が低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に、選択制御線ＳＧ１が低電位に設定され、リセットスイッチ４０４、４１４が遮断状態とされ、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５とが遮断状態とされる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。このとき画素セル１１０−１、１１０−３が増幅器４９０−１と接続されているため、ＦＤ１３、３３に保持されている基準電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、増幅器４９０−１に導入される。また、リセットスイッチ４０４が遮断状態に設定されるので、増幅器４９０−１について初期化が終了され、帰還容量４０３の容量値と信号入力容量４０２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−１から出力された電位はＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｒｓｔ１３とする。同時に、画素セル１１０−２、１１０−４がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３に保持されている基準電位が、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−２に導入される。また、リセットスイッチ４１４が遮断状態に設定されるので、増幅器４９０−２について初期化が終了され、帰還容量４１３の容量値と信号入力容量４１２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−２から出力された電位はＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｒｓｔ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４が行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。また、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２について初期化が終了され、基準電位Ｖｒと信号入力容量５０２、５１２に保持された電位とを比較できる状態となる。

時刻Ｔ₃時にリセット制御線ＲＧ２と選択制御線ＳＧ２とが高電位に設定される。リセット制御線ＲＧ２を高電位に設定することによりリセットトランジスタ５４、６４、７４、８４は導通状態となり、ＦＤ５３、６３、７３、８３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ２を高電位に設定することにより選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれは列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−７が増幅器４９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−６、１１０−８が増幅器４９０−４と接続される。

時刻Ｔ₄時にリセット制御線ＲＧ２は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後、リセットスイッチ４２４、４３４が遮断状態とされ、選択制御線ＳＧ２は低電位に設定される。リセット制御線ＲＧ２を低電位に設定することによりリセットトランジスタ５４、６４、７４、８４は遮断状態となり、ＦＤ５３、６３、７３、８３に基準電位がそれぞれ保持される。このとき画素セル１１０−５、１１０−７が増幅器４９０−３と接続されているため、ＦＤ５３、７３に保持されている基準電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、増幅器４９０−３に導入される。また、リセットスイッチ４２４が遮断状態に設定されるので、増幅器４９０−３について初期化が終了され、帰還容量４２３の容量値と信号入力容量４２２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−３から出力された電位はＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｒｓｔ５７とする。同時に、画素セル１１０−６、１１０−８が増幅器４９０−４と接続されているため、ＦＤ６３、８３に保持されている基準電位が、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−４に導入される。また、リセットスイッチ４３４が遮断状態に設定されるので、増幅器４９０−４について初期化が終了され、帰還容量４３３の容量値と信号入力容量４３２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−４から出力された電位はＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｒｓｔ６８とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₅時にはリセットスイッチＡ５２４、５３４と、リセットスイッチＢ５２５、５３５とが遮断状態に切り替えられ、デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定された後に、基準電圧ＶｒがゼロレベルＶ０に設定される。リセットスイッチＡ５２４、５３４とリセットスイッチＢ５２５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−３、５９０−４について初期化が終了され、基準電位Ｖｒと入力容量５２２、５３２に保持された電位とを比較できる状態となる。また、基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ₅からＴ₆の間では基準電圧ＶｒはゼロレベルＶ０からリセットハイレベルＶｒｈまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて高電位から低電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｒ１３、Ｃｍｒ２４、Ｃｍｒ５７、Ｃｍｒ６８とする。このカウント値は、Ｖｃｍｐ−Ｖｍｒｓｔ１３、Ｖｃｍｐ−Ｖｍｒｓｔ２４、Ｖｃｍｐ−Ｖｍｒｓｔ５７、Ｖｃｍｐ−Ｖｍｒｓｔ６８を反映している。

時刻Ｔ₇時に、電荷転送制御線ＴＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３０１、３１１は短絡状態とされる。電荷転送制御線ＴＧ１を高電位に設定することにより、電荷転送トランジスタ１２、２２、３２、４２は導通状態となり、ＰＤ１１、２１、３１、４１に保持された信号電荷がＦＤ１３、２３、３３、４３へ転送される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３が増幅器４９０−１と接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４が増幅器４９０−２と接続される。

時刻Ｔ₈時に電荷転送制御線ＴＧ１は低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に選択制御線ＳＧ１は低電位に設定される。電荷転送制御線ＴＧ１を低電位に設定することにより電荷転送トランジスタ１２、２２、３２、４２は遮断状態となり、ＦＤ１３、２３、３３、４３に信号電荷がそれぞれ保持される。このとき画素セル１１０−１、１１０−３が増幅器４９０−１と接続されているため、ＦＤ１３、３３に保持されている信号電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、増幅器４９０−１に導入される。増幅器４９０−１は信号を増幅して出力し、ＡＤ変換器５９０−１に導入する。ＡＤ変換器５９０−１に導入される電位をＶｍｓｉｇ１３とする。同時に、画素セル１１０−２、１１０−４が増幅器４９０−２と接続されているため、ＦＤ２３、４３に保持されている信号電位が、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−２に導入される。増幅器４９０−２は信号を増幅して出力し、ＡＤ変換器５９０−２に導入する。ＡＤ変換器５９０−２に導入される電位をＶｍｓｉｇ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₉時に、電荷転送制御線ＴＧ２と選択制御線ＳＧ２とは高電位に設定される。電荷転送制御線ＴＧ２を高電位に設定することにより、電荷転送トランジスタ５２、６２、７２、８２は導通状態となり、ＰＤ５１、６１、７１、８１に保持された信号電荷はＦＤ５３、６３、７３、８３へ転送される。また、選択制御線ＳＧ２を高電位に設定することにより、選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−７が増幅器４９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素１１０−６、１１０−８が増幅器４９０−４と接続される。

時刻Ｔ₁₀時に電荷転送制御線ＴＧ２は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２は低電位に設定される。電荷転送制御線ＴＧ２を低電位に設定することにより電荷転送トランジスタ５２、６２、７２、８２は遮断状態となり、ＦＤ５３、６３、７３、８３に信号電荷がそれぞれ保持される。このとき画素セル１１０−５、１１０−７が増幅器４９０−３と接続されているため、ＦＤ５３、７３に保持されている信号電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、増幅器４９０−３に導入される。増幅器４９０−３は信号を増幅して出力し、ＡＤ変換器５９０−３に導入する。ＡＤ変換器５９０−３に導入される電位をＶｍｓｉｇ５７とする。同時に、画素セル１１０−６、１１０−８が増幅器４９０−４と接続されているため、ＦＤ６３、８３に保持されている信号電荷が、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−４に導入される。増幅器４９０−４は信号を増幅して出力し、ＡＤ変換器５９０−４に導入する。ＡＤ変換器５９０−４に導入される電位をＶｍｓｉｇ６８とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₁₁からＴ₁₂の間では、基準電圧ＶｒはゼロレベルＶ０から信号ハイレベルＶｓｈまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて高電位から低電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｓ１３、Ｃｍｓ２４、Ｃｍｓ５７、Ｃｍｓ６８とする。このカウント値は、電位Ｖｍｓｉｇ１３、Ｖｍｓｉｇ２４、Ｖｍｓｉｇ５７、Ｖｍｓｉｇ６８を反映した、Ｖｍｓｉｇ１３−Ｖｍｒｓｔ１３＋Ｖｃｍｐ、Ｖｍｓｉｇ２４−Ｖｍｒｓｔ２４＋Ｖｃｍｐ、Ｖｍｓｉｇ５７−Ｖｍｒｓｔ５７＋Ｖｃｍｐ、Ｖｍｓｉｇ６８−Ｖｍｒｓｔ６８＋Ｖｃｍｐを反映した値となっている。

本動作により、４列２行分の画素データ、つまり画素１１０−１、１１０−３、１１０−２、１１０−４、１１０−５、１１０−７、１１０−６、１１０−８の画素データを混合し、２列１行分のデータとして低解像度にて出力できる。このとき、全てのＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４がＡＤ変換動作を行っており高速にデータを出力できる。

（第４の実施形態）
図１２は、本発明の第４の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。具体的には、図５は図１のブロック図から、４列２行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。図１２の構成は接続切替スイッチ部３００の構成以外は図９の構成と同一である。以下では、第３の実施形態との差分を中心に説明する。

まず、本実施形態に係る固体撮像素子の回路構成について図１２を用いて詳細に説明する。

接続切替スイッチ部３００は、スイッチ３０１、３１１、３２１、３３１、３５３、３５４で構成されている。行読み出し信号線２１１−１はスイッチ３０１の一端とスイッチ３５３の一端とに接続されている。スイッチ３０１の他端は列並列増幅器４００を構成する増幅器４９０−１に接続されている。増幅器４９０−１は、列並列ＡＤ変換器５００を構成するＡＤ変換器５９０−１に接続されている。スイッチ３５３の他端は行読み出し信号線２１１−２に接続され、行読み出し信号線２１１−２はスイッチ３１１の一端に接続されている。スイッチ３１１の他端は増幅器４９０−２に接続されている。増幅器４９０−２はＡＤ変換器５９０−２に接続されている。行読み出し信号線２１１−３はスイッチ３２１の一端とスイッチ３５４の一端とに接続されている。スイッチ３２１の他端は増幅器４９０−３に接続されている。増幅器４９０−３はＡＤ変換器５９０−３に接続されている。スイッチ３５４の他端は行読み出し信号線２１１−４に接続されており、行読み出し信号線２１１−４はスイッチ３３１の一端に接続されている。スイッチ３３１の他端は増幅器４９０−４に接続されており、増幅器４９０−４はＡＤ変換器５９０−４に接続されている。

次に本実施形態に係る固体撮像素子の動作について説明する。図１３は高解像度出力モードでの駆動タイミングチャート、図１４は低解像度出力モードでの駆動タイミングチャートを示している。本実施形態の駆動タイミングチャート（図１３および図１４の駆動タイミングチャート）と第３の実施形態のタイミングチャート（図１０および図１１の駆動タイミングチャート）の異なる点は、スイッチ３５１、３５２が存在せず、スイッチ３５３、３５４が存在する点と、スイッチ３１１とスイッチ３２１の動作が入れ替わっている点と、リセットスイッチ４１４とリセットスイッチ４２４の動作が入れ替わっている点と、リセットスイッチＡ５１４とリセットスイッチＡ５２４、リセットスイッチＢ５１５とリセットスイッチＢ５２５の動作が入れ替わっている点であり、その他の点は図１０および図１１の駆動タイミングチャートと同一である。

まず、図１３に示した高解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ_n1より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１、３２１、３３１は短絡状態、スイッチ３５３、３５４は遮断状態、各リセットスイッチ４０４、４１４、４２４、４３４は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ_n2時にリセット制御線ＲＧ１は低電位に設定され、リセットスイッチ４０４、４１４、４２４、４３４と、リセットスイッチＡ５０４、５１４、５２４、５３４と、リセットスイッチＢ５０５、５１５、５２５、５３５とは遮断状態に切り替えられる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。また、リセットスイッチ４０４、４１４、４２４、４３４を遮断状態に切り替えることにより、増幅器４９０−１、４９０−２、４９０−３、４９０−４について初期化が終了され、帰還容量４０３、４１３、４２３、４３３の容量値と信号入力容量４０２、４１２、４２２、４３２の容量値との比で決まる増幅率を持つ増幅器として動作する状態となる。さらに、リセットスイッチＡ５０４、５１４、５２４、５３４とリセットスイッチＢ５０５、５１５、５２５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４について初期化が終了され、基準電位Ｖｒと列並列増幅器４００からの入力とを比較できる状態となる。

時刻Ｔ_n7からＴ_n8の間では、基準電圧ＶｒはゼロレベルＶ０から信号ハイレベルＶｓｈまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、列並列増幅器４００から入力される電位と基準電圧Ｖｒに応じて高電位から低電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に信号電荷が保持されている状態の行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３、Ｖｓｉｇ４を反映した、Ｖｓｉｇ１−Ｖｒｓｔ１＋Ｖｃｍｐ、Ｖｓｉｇ２−Ｖｒｓｔ２＋Ｖｃｍｐ、Ｖｓｉｇ３−Ｖｒｓｔ３＋Ｖｃｍｐ、Ｖｓｉｇ４−Ｖｒｓｔ４＋Ｖｃｍｐを反映した値となっている。

次に、図１４に示した低解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ₁より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１は短絡状態、各スイッチ３２１、３３１は遮断状態、スイッチ３５３、３５４は短絡状態、各リセットスイッチ４０４、４１４、４２４、４３４は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５とは短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ₁時にリセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３２１、３３１は遮断状態に切り替えられる。リセット制御線ＲＧ１を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４は導通状態となり、ＦＤ１３、２３、３３、４３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１を高電位に設定することにより選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５３が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素１１０−１と画素１１０−２が増幅器４９０−１に接続され、スイッチ３２１、３５４が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−３、１１０−４が増幅器４９０−３と接続される。

時刻Ｔ₂時にリセット制御線ＲＧ１が低電位に設定され、スイッチ３０１、３２１が遮断状態、スイッチ３１１、３３１が短絡状態に切り替えられた後に、選択制御線ＳＧ１が低電位に設定され、リセットスイッチ４０４、４２４が遮断状態とされ、リセットスイッチＡ５０４、５２４とリセットスイッチＢ５０５、５２５とが遮断状態とされる。リセット制御線ＲＧ１を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４は遮断状態となり、ＦＤ１３、２３、３３、４３に基準電位がそれぞれ保持される。このとき画素セル１１０−１、１１０−２が増幅器４９０−１と接続されているため、ＦＤ１３、２３に保持されている基準電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、増幅器４９０−１に導入される。また、リセットスイッチ４０４が遮断状態に設定されるので、増幅器４９０−１について初期化が終了され、帰還容量４０３の容量値と信号入力容量４０２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−１から出力された電位はＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｒｓｔ１２とする。同時に、画素セル１１０−３、１１０−４がＡＤ変換器５９０−３と接続されているため、ＦＤ３３、４３に保持されている基準電位が、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−３に導入される。また、リセットスイッチ４２４が遮断状態に設定されるので、増幅器４９０−３について初期化が終了され、帰還容量４２３の容量値と信号入力容量４２２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−３から出力された電位はＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｒｓｔ３４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−３に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４が行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。また、リセットスイッチＡ５０４、５２４とリセットスイッチＢ５０５、５２５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−３について初期化が終了され、基準電位Ｖｒと信号入力容量５０２、５２２に保持された電位とを比較できる状態となる。

時刻Ｔ₃時にリセット制御線ＲＧ２と選択制御線ＳＧ２とが高電位に設定される。リセット制御線ＲＧ２を高電位に設定することによりリセットトランジスタ５４、６４、７４、８４は導通状態となり、ＦＤ５３、６３、７３、８３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ２を高電位に設定することにより選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれは列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３１１、３５３が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−６が増幅器４９０−２と接続され、スイッチ３３１、３５４が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−７、１１０−８が増幅器４９０−４と接続される。

時刻Ｔ₄時にリセット制御線ＲＧ２は低電位に設定され、スイッチ３１１、３３１が遮断状態に切り替えられた後、リセットスイッチ４１４、４３４が遮断状態とされ、選択制御線ＳＧ２は低電位に設定される。リセット制御線ＲＧ２を低電位に設定することによりリセットトランジスタ５４、６４、７４、８４は遮断状態となり、ＦＤ５３、６３、７３、８３に基準電位がそれぞれ保持される。このとき画素１１０−５、１１０−６が増幅器４９０−２と接続されているため、ＦＤ５３、６３に保持されている基準電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、増幅器４９０−２に導入される。また、リセットスイッチ４１４が遮断状態に設定されるので、増幅器４９０−２について初期化が終了され、帰還容量４１３の容量値と信号入力容量４１２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−２から出力された電位はＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｒｓｔ５６とする。同時に、画素セル１１０−７、１１０−８が増幅器４９０−４と接続されているため、ＦＤ７３、８３に保持されている基準電位が、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−４に導入される。また、リセットスイッチ４３４が遮断状態に設定されるので、増幅器４９０−４について初期化が終了され、帰還容量４３３の容量値と信号入力容量４３２の容量値との比によって決まる増幅率で信号増幅可能な状態となる。増幅器４９０−４から出力された電位はＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｒｓｔ７８とする。この状態で、スイッチ３１１、３３１を切り替えるため、ＡＤ変換器５９０−２、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₅時にはリセットスイッチＡ５１４、５３４と、リセットスイッチＢ５１５、５３５とが遮断状態に切り替えられ、デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定された後に、基準電圧ＶｒはゼロレベルＶ０に設定される。リセットスイッチＡ５１４、５３４とリセットスイッチＢ５１５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−２、５９０−４について初期化が終了され、基準電位Ｖｒと信号入力容量５１２、５３２に保持された電位とを比較できる状態となる。また、基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ₅からＴ₆の間では基準電圧ＶｒはゼロレベルＶ０からリセットハイレベルＶｒｈまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒに応じて高電位から低電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｒ１２、Ｃｍｒ３４、Ｃｍｒ５６、Ｃｍｒ７８とする。このカウント値は、Ｖｃｍｐ−Ｖｍｒｓｔ１２、Ｖｃｍｐ−Ｖｍｒｓｔ３４、Ｖｃｍｐ−Ｖｍｒｓｔ５６、Ｖｃｍｐ−Ｖｍｒｓｔ７８を反映している。

時刻Ｔ₆時には、計測クロック発生源６１０が停止し、基準電圧ＶｒはゼロレベルＶ０へ設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｍｒ１２、Ｃｍｒ３４、Ｃｍｒ５６、Ｃｍｒ７８を保持したまま停止する。基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ₇時に、電荷転送制御線ＴＧ１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３０１、３２１は短絡状態とされる。電荷転送制御線ＴＧ１を高電位に設定することにより、電荷転送トランジスタ１２、２２、３２、４２は導通状態となり、ＰＤ１１、２１、３１、４１に保持された信号電荷がＦＤ１３、２３、３３、４３へ転送される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５３が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−１、１１０−２が増幅器４９０−１と接続され、スイッチ３２１、３５４が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−３、１１０−４が増幅器４９０−３と接続される。

時刻Ｔ₈時に電荷転送制御線ＴＧ１は低電位に設定され、スイッチ３０１、３２１が遮断状態、スイッチ３１１、３３１が短絡状態に切り替えた後に選択制御線ＳＧ１は低電位に設定される。電荷転送制御線ＴＧ１を低電位に設定することにより電荷転送トランジスタ１２、２２、３２、４２は遮断状態となり、ＦＤ１３、２３、３３、４３に信号電荷がそれぞれ保持される。このとき画素セル１１０−１、１１０−２が増幅器４９０−１と接続されているため、ＦＤ１３、２３に保持されている信号電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、増幅器４９０−１に導入される。増幅器４９０−１は信号を増幅して出力し、ＡＤ変換器５９０−１に導入する。ＡＤ変換器５９０−１に導入される電位をＶｍｓｉｇ１２とする。同時に、画素セル１１０−３、１１０−４が増幅器４９０−３と接続されているため、ＦＤ３３、４３に保持されている信号電位が、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−３に導入される。増幅器４９０−３は信号を増幅して出力し、ＡＤ変換器５９０−３に導入する。ＡＤ変換器５９０−３に導入される電位をＶｍｓｉｇ３４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−３に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₉時に、電荷転送制御線ＴＧ２と選択制御線ＳＧ２とは高電位に設定される。電荷転送制御線ＴＧ２を高電位に設定することにより、電荷転送トランジスタ５２、６２、７２、８２は導通状態となり、ＰＤ５１、６１、７１、８１に保持された信号電荷はＦＤ５３、６３、７３、８３へ転送される。また、選択制御線ＳＧ２を高電位に設定することにより、選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３１１、３５３が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−６が増幅器４９０−２と接続され、スイッチ３３１、３５４が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−７、１１０−８が増幅器４９０−４と接続される。

時刻Ｔ₁₀時に電荷転送制御線ＴＧ２は低電位に設定され、スイッチ３１１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２は低電位に設定される。電荷転送制御線ＴＧ２を低電位に設定することにより電荷転送トランジスタ５２、６２、７２、８２は遮断状態となり、ＦＤ５３、６３、７３、８３に信号電荷がそれぞれ保持される。このとき画素セル１１０−５、１１０−６が増幅器４９０−２と接続されているため、ＦＤ５３、６３に保持されている信号電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路とで混合されて、増幅器４９０−２に導入される。増幅器４９０−２は信号を増幅して出力し、ＡＤ変換器５９０−２に導入する。ＡＤ変換器５９０−２に導入される電位をＶｍｓｉｇ５６とする。同時に、画素セル１１０−７、１１０−８が増幅器４９０−４と接続されているため、ＦＤ７３、８３に保持されている信号電荷が、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、増幅器４９０−４に導入される。増幅器４９０−４は信号を増幅して出力し、ＡＤ変換器５９０−４に導入する。ＡＤ変換器５９０−４に導入される電位をＶｍｓｉｇ７８とする。この状態で、スイッチ３１１、３３１を切り替えるため、ＡＤ変換器５９０−２、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₁₁からＴ₁₂の間では、基準電圧ＶｒはゼロレベルＶ０から信号ハイレベルＶｓｈまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて高電位から低電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｓ１２、Ｃｍｓ３４、Ｃｍｓ５６、Ｃｍｓ７８とする。このカウント値は、電位Ｖｍｓｉｇ１２、Ｖｍｓｉｇ３４、Ｖｍｓｉｇ５６、Ｖｍｓｉｇ７８を反映した、Ｖｍｓｉｇ１２−Ｖｍｒｓｔ１２＋Ｖｃｍｐ、Ｖｍｓｉｇ３４−Ｖｍｒｓｔ３４＋Ｖｃｍｐ、Ｖｍｓｉｇ５６−Ｖｍｒｓｔ５６＋Ｖｃｍｐ、Ｖｍｓｉｇ７８−Ｖｍｒｓｔ７８＋Ｖｃｍｐを反映した値となっている。

なお、本実施形態では説明の簡便化のために４列２行分の画素セルと４列分のＡＤ変換きの例を記載したが、一般的なＮ列Ｉ行の画素アレイとＮ列分のＡＤ変換器についても同様の回路構成と動作により、高速な低解像度出力モードを実現できる。また、平均化する画素セルの数は２列分を例として示したが、Ｋ列分を平均し、Ｋ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。

（第５の実施形態）
図１５は、本発明の第５の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。具体的には、図１５は図１のブロック図から、４列４行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。図１５の構成は画素セルが４列４行となっている以外は図２の構成と同一である。以下では、第１の実施形態との差分を中心に説明する。

画素アレイ１００は、画素セル１１０−１〜１１０−１６で構成されている。画素セル１１０−１〜１１０−１６は、それぞれ同一の構成である。

次に本実施形態に係る固体撮像素子の動作について説明する。図１６は高解像度出力モードでの駆動タイミングチャート、図１７は低解像度出力モードでの駆動タイミングチャートを示している。

まず、図１６に示した高解像度出力モードでの画像出力動作について説明する。

図１６の動作では、図３の動作に続いて、画素セル１１０−９〜１１０−１６の画素信号を読み出す動作が行われる。

具体的には、電荷転送制御線ＴＧ１、リセット制御線ＲＧ１、選択制御線ＳＧ１、リセットトランジスタ１４、２４、３４、４４、ＦＤ１３、２３、３３、４３、選択トランジスタ１６、２６、３６、４６、画素セル１１０−１、１１０−２、１１０−３、１１０−４、電荷転送トランジスタ１２、２２、３２、４２、ＰＤ１１、２１、３１、４１をそれぞれ、電荷転送制御線ＴＧ３、リセット制御線ＲＧ３、選択制御線ＳＧ３、リセットトランジスタ９４、１０４、１１４、１２４、ＦＤ９３、１０３、１１３、１２３、選択トランジスタ９６、１０６、１１６、１２６、画素セル１１０−９、１１０−１０、１１０−１１、１１０−１２、電荷転送トランジスタ９２、１０２、１１２、１２２、ＰＤ９１、１０１、１１１、１２１、に置き換えた動作がまず行われる。

その後、電荷転送制御線ＴＧ２、リセット制御線ＲＧ２、選択制御線ＳＧ２、リセットトランジスタ５４、６４、７４、８４、ＦＤ５３、６３、７３、８３、選択トランジスタ５６、６６、７６、８６、画素セル１１０−５、１１０−６、１１０−７、１１０−８、電荷転送トランジスタ５２、６２、７２、８２、ＰＤ５１、６１、７１、８１、をそれぞれ、電荷転送制御線ＴＧ４、リセット制御線ＲＧ４、選択制御線ＳＧ４、リセットトランジスタ１３４、１４４、１５４、１６４、ＦＤ１３３、１４３、１５３、１６３、選択トランジスタ１３６、１４６、１５６、１６６、画素セル１１０−１３、１１０−１４、１１０−１５、１１０−１６、電荷転送トランジスタ１３２、１４２、１５２、１６２、ＰＤ１３１、１４１、１５１、１６１に置き換えた動作が行われる。

本動作により、４列４行分の画素データを独立に読み出すことができ、高解像度にて画素データを出力できる。

次に、図１７に示した低解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ₁より前）では、各制御線ＴＧ１、ＲＧ１、ＳＧ１、ＴＧ２、ＲＧ２、ＳＧ２、ＴＧ３、ＲＧ３、ＳＧ３、ＴＧ４、ＲＧ４、ＳＧ４は低電位に設定されており、各トランジスタ１２、１４、１６、２２、２４、２６、３２、３４、３６、４２、４４、４６、５２、５４、５６、６２、６４、６６、７２、７４、７６、８２、８４、８６、９２、９４、９６、１０２、１０４、１０６、１１２、１１４、１１６、１２２、１２４、１２６、１３２、１３４、１３６、１４２、１４４、１４６、１５２、１５４、１５６、１６２、１６４、１６６は遮断状態となっている。また、各スイッチ３０１、３１１は短絡状態、各スイッチ３２１、３３１は遮断状態、スイッチ３５１、３５２は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５とは短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ₁時にリセット制御線ＲＧ１、ＲＧ３と選択制御線ＳＧ１、ＳＣ３とは高電位に設定され、スイッチ３２１、３３１は遮断状態に切り替えられる。リセット制御線ＲＧ１、ＲＧ３を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４、９４、１０４、１１４、１２４は導通状態となり、ＦＤ１３、２３、３３、４３、９３、１０３、１１３、１２３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１、ＳＧ３を高電位に設定することにより選択トランジスタ１６、２６、３６、４６、９６、１０６、１１６、１２６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−９、１１０−１０、１１０−１１、１１０−１２はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３、１１０−９、１１０−１１がＡＤ変換器５９０−１と接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４、１１０−１０、１１０−１２がＡＤ変換器５９０−２と接続される。

時刻Ｔ₂時にリセット制御線ＲＧ１、ＲＧ３が低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に、選択制御線ＳＧ１、ＳＧ３が低電位に設定され、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５とが遮断状態とされる。リセット制御線ＲＧ１、ＲＧ３を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４、９４、１０４、１１４、１２４は遮断状態となり、ＦＤ１３、２３、３３、４３、９３、１０３、１１３、１２３に基準電位がそれぞれ保持される。このとき画素セル１１０−１、１１０−３、１１０−９、１１０−１１がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、３３、９３、１１３に保持されている基準電位が、増幅トランジスタ１５、９５、選択トランジスタ１６、９６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、１１５、選択トランジスタ３６、１１６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｒｓｔ１３とする。同時に、画素セル１１０−２、１１０−４、１１０−１０、１１０−１２がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３、１０３、１２３に保持されている基準電位が、増幅トランジスタ２５、１０５、選択トランジスタ２６、１０６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、１２５、選択トランジスタ４６、１２６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｒｓｔ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１、ＳＧ３を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６、９６、１０６、１１６、１２６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−９、１１０−１０、１１０−１１、１１０−１２が行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。また、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２について初期化が終了され、基準電位Ｖｒと信号入力容量５０２、５１２に保持された電位とを比較できる状態となる。

時刻Ｔ₃時にリセット制御線ＲＧ２、ＲＧ４と選択制御線ＳＧ２、ＳＧ４とが高電位に設定される。リセット制御線ＲＧ２、ＲＧ４を高電位に設定することによりリセットトランジスタ５４、６４、７４、８４、１３４、１４４、１５４、１６４は導通状態となり、ＦＤ５３、６３、７３、８３、１３３、１４３、１５３、１６３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ２、ＳＧ４を高電位に設定することにより選択トランジスタ５６、６６、７６、８６、１３６、１４６、１５６、１６６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８、１１０−１３、１１０−１４、１１０−１５、１１０−１６のそれぞれは列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−７、１１０−１３、１１０−１５がＡＤ変換器５９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−６、１１０−８、１１０−１４、１１０−１６がＡＤ変換器５９０−４と接続される。

時刻Ｔ₄時にリセット制御線ＲＧ２、ＲＧ４は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２、ＳＧ４が低電位に設定される。リセット制御線ＲＧ２、ＲＧ４を低電位に設定することによりリセットトランジスタ５４、６４、７４、８４、１３４、１４４、１５４、１６４は遮断状態となり、ＦＤ５３、６３、７３、８３、１３３、１４３、１５３、１６３に基準電位がそれぞれ保持される。このとき画素セル１１０−５、１１０−７、１１０−１３、１１０−１５がＡＤ変換器５９０−３と接続されているため、ＦＤ５３、７３、１３３、１５３に保持されている基準電位が、増幅トランジスタ５５、１３５、選択トランジスタ５６、１３６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、１５５、選択トランジスタ７６、１５６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｒｓｔ５７とする。同時に、画素セル１１０−６、１１０−８、１１０−１４、１１０−１６がＡＤ変換器５９０−４と接続されているため、ＦＤ６３、８３、１４３、１６３に保持されている基準電位が、増幅トランジスタ６５、１４５、選択トランジスタ６６、１４６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、１６５、選択トランジスタ８６、１６６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｒｓｔ６８とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２、ＳＧ４を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６、１３６、１４６、１５６、１６６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８、１１０−１３、１１０−１４、１１０−１５、１１０−１６は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₇時に、電荷転送制御線ＴＧ１、ＴＧ３と選択制御線ＳＧ１、ＳＧ３とは高電位に設定され、スイッチ３０１、３１１は短絡状態とされる。電荷転送制御線ＴＧ１、ＴＧ３を高電位に設定することにより、電荷転送トランジスタ１２、２２、３２、４２、９２、１０２、１１２、１２２は導通状態となり、ＰＤ１１、２１、３１、４１、９１、１０１、１１１、１２１に保持された信号電荷がＦＤ１３、２３、３３、４３、９３、１０３、１１３、１２３へ転送される。また、選択制御線ＳＧ１、ＳＧ３を高電位に設定することにより、選択トランジスタ１６、２６、３６、４６、９６、１０６、１１６、１２６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−９、１１０−１０、１１０−１１、１１０−１２のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３、１１０−９、１１０−１１がＡＤ変換器５９０−１と接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４、１１０−１０、１１０−１２がＡＤ変換器５９０−２と接続される。

時刻Ｔ₈時に電荷転送制御線ＴＧ１、ＴＧ３は低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に選択制御線ＳＧ１、ＳＧ３は低電位に設定される。電荷転送制御線ＴＧ１、ＴＧ３を低電位に設定することにより電荷転送トランジスタ１２、２２、３２、４２、９２、１０２、１１２、１２２は遮断状態となり、ＦＤ１３、２３、３３、４３、９３、１０３、１１３、１２３に信号電荷がそれぞれ保持される。このとき画素セル１１０−１、１１０−３、１１０−９、１１０−１１がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、３３、９３、１１３に保持されている信号電位が、増幅トランジスタ１５、９５、選択トランジスタ１６、９６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、１１５、選択トランジスタ３６、１１６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｓｉｇ１３とする。同時に、画素セル１１０−２、１１０−４、１１０−１０、１１０−１２がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３、１０３、１２３に保持されている信号電位が、増幅トランジスタ２５、１０５、選択トランジスタ２６、１０６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、１２５、選択トランジスタ４６、１２６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｓｉｇ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１、ＳＧ３を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６、９６、１０６、１１６、１２６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−９、１１０−１０、１１０−１１、１１０−１２は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₉時に、電荷転送制御線ＴＧ２、ＴＧ４と選択制御線ＳＧ２、ＳＧ４とは高電位に設定される。電荷転送制御線ＴＧ２、ＴＧ４を高電位に設定することにより、電荷転送トランジスタ５２、６２、７２、８２、１３２、１４２、１５２、１６２は導通状態となり、ＰＤ５１、６１、７１、８１、１３１、１４１、１５１、１６１に保持された信号電荷はＦＤ５３、６３、７３、８３、１３３、１４３、１５３、１６３へ転送される。また、選択制御線ＳＧ２、ＳＧ４を高電位に設定することにより、選択トランジスタ５６、６６、７６、８６、１３６、１４６、１５６、１６６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８、１１０−１３、１１０−１４、１１０−１５、１１０−１６のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−７、１１０−１３、１１０−１５がＡＤ変換器５９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−６、１１０−８、１１０−１４、１１０−１６がＡＤ変換器５９０−４と接続される。

時刻Ｔ₁₀時に電荷転送制御線ＴＧ２、ＴＧ４は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２、ＳＧ４は低電位に設定される。電荷転送制御線ＴＧ２、ＴＧ４を低電位に設定することにより電荷転送トランジスタ５２、６２、７２、８２、１３２、１４２、１５２、１６２は遮断状態となり、ＦＤ５３、６３、７３、８３、１３３、１４３、１５３、１６３に信号電荷がそれぞれ保持される。このとき画素セル１１０−５、１１０−７、１１０−１３、１１０−１５がＡＤ変換器５９０−３と接続されているため、ＦＤ５３、７３、１３３、１５３に保持されている信号電位が、増幅トランジスタ５５、１３５、選択トランジスタ５６、１３６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、１５５、選択トランジスタ７６、１５６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｓｉｇ５７とする。同時に、画素セル１１０−６、１１０−８、１１０−１４、１１０−１６がＡＤ変換器５９０−４と接続されているため、ＦＤ６３、８３、１４３、１６３に保持されている信号電荷が、増幅トランジスタ６５、１４５、選択トランジスタ６６、１４６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、１６５、選択トランジスタ８６、１６６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｓｉｇ６８とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２、ＳＧ４を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６、１３６、１４６、１５６、１６６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８、１１０−１３、１１０−１４、１１０−１５、１１０−１６は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

本動作により、４列４行分の画素データ、つまり画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−５、１１０−６、１１０−７、１１０−８、１１０−９、１１０−１０、１１０−１１、１１０−１２、１１０−１３、１１０−１４、１１０−１５、１１０−１６の画素データを混合し、２列２行分のデータとして低解像度にて出力できる。このとき、全てのＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４がＡＤ変換動作を行っており高速にデータを出力できる。

以上の回路構成および動作により、４個の回路（ＡＤ変換器）から構成された列並列ＡＤ変換器５００で、４列４行分の画素信号を各々独立に１６個の画素データとして出力する高解像度出力モードと、４列４行分の画素信号を平均化し、２列２行分の４個の画素データとして、４個のＡＤ変換器全てを動作させて従来より高速に画像データを出力できる低解像度出力モードとを実現できる。このとき、低解像度出力モードにてデータを平均化する画素セルの位置が行方向にひとつおき毎になるため、画素セルの色配列がベイヤ配列のときに、同色を平均化する構成となっている。

なお、本実施形態では説明の簡便化のために４列４行分の画素セルと４列分のＡＤ変換器の例を記載したが、一般的なＮ列Ｉ行の画素アレイとＮ列分のＡＤ変換器についても同様の回路構成と動作により、高速な低解像度出力モードを実現できる。また、平均化する画素セルの数は２列分を例として示したが、Ｋ列分を平均し、Ｋ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。

（第６の実施形態）
図１８は、本発明の第６の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。具体的には、図１８は図１のブロック図から、４列２行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。図１８の構成は画素セルが多画素１セルの構造（画素セルが複数のＰＤを含む構造）となっている以外は図２の構成と同一である。以下では、第１の実施形態との差分を中心に説明する。

画素セル１１０−１は、ＰＤ１１−１、１１−２、電荷転送トランジスタ１２−１、１２―２、ＦＤ１３、リセットトランジスタ１４、増幅トランジスタ１５、および選択トランジスタ１６から構成される。

ＰＤ１１−１の一端はグランド電位のウェルに接続され、他端は電荷転送トランジスタ１２−１のソース電極に接続されている。ＰＤ１１−２の一端はグランド電位のウェルに接続され、他端は電荷転送トランジスタ１２−２のソース電極に接続されている。電荷転送トランジスタ１２−１のゲート制御線ＴＧ１−１（ゲート電極）は行選択回路６００に接続されている。電荷転送トランジスタ１２−２のゲート制御線ＴＧ１−２（ゲート電極）は行選択回路６００に接続されている。電荷転送トランジスタ１２−１、１２−２のドレイン電極はＦＤ１３に接続されている。

画素アレイ１００と行選択回路６００とは、画素セル１１０−１、１１０−２、１１０−３、１１０−４について共通のゲート制御線ＴＧ１−１、ＴＧ１−２、ＲＧ１、ＳＧ１で接続されており、画素セル１１０−５、１１０−６、１１０−７、１１０−８については、共通のゲート制御線ＴＧ２−１、ＴＧ２−２、ＲＧ２、ＳＧ２で接続されている。

次に本実施形態に係る固体撮像素子の動作について説明する。図１９は高解像度出力モードでの駆動タイミングチャート、図２０は低解像度出力モードでの駆動タイミングチャートを示している。

まず、図１９に示した高解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ_n1より前）では、各制御線ＴＧ１−１、ＴＧ１−２、ＲＧ１、ＳＧ１、ＴＧ２−１、ＴＧ２−２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２−１、１２−２、１４、１６、２２−１、２２−２、２４、２６、３２−１、３２−２、３４、３６、４２−１、４２−２、４４、４６、５２−１、５２−２、５４、５６、６２−１、６２−２、６４、６６、７２−１、７２−２、７４、７６、８２−１、８２−２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１、３２１、３３１は短絡状態、スイッチ３５１、３５２は遮断状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ_n3からＴ_n4の間では基準電圧ＶｒがゼロレベルＶ０からリセットローレベルＶｒｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に基準電位が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３、Ｖｒｓｔ４とＶｃｍｐとの差分である、Ｖｃｍｐ−Ｖｒｓｔ１、Ｖｃｍｐ−Ｖｒｓｔ２、Ｖｃｍｐ−Ｖｒｓｔ３、Ｖｃｍｐ−Ｖｒｓｔ４を反映している。

時刻Ｔ_n5時に、電荷転送制御線ＴＧ１−１は高電位に設定される。これにより、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１は導通状態となり、ＰＤ１１−１、２１−１、３１−１、４１−１に保持された信号電荷がＦＤ１３、２３、３３、４３へ転送される。

時刻Ｔ_n6時に、電荷転送制御線ＴＧ１−１は低電位に設定される。これにより、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１は遮断状態となり、ＦＤ１３、２３、３３、４３は信号電荷を保持する。

これ以降の時刻Ｔ_(n+1)1からＴ_(n+1)10までの動作は、電荷転送制御線ＴＧ１−１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１をそれぞれ、電荷転送制御線ＴＧ１−２、電荷転送トランジスタ１２−２、２２−２、３２−２、４２−２、ＰＤ１１−２、２１−２、３１−２、４１−２に置き換えた動作を繰り返し行う。

また、時刻Ｔ_(n+2)1からＴ_(n+2)10までの動作は、電荷転送制御線ＴＧ１−１、リセット制御線ＲＧ１、選択制御線ＳＧ１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１をそれぞれ、電荷転送制御線ＴＧ２−１、リセット制御線ＲＧ２、選択制御線ＳＧ２、電荷転送トランジスタ５２−１、６２−１、７２−１、８２−１、ＰＤ５１−１、６１−１、７１−１、８１−１に置き換えた動作を繰り返し行う。

また、時刻Ｔ_(n+3)1からＴ_(n+3)10までの動作は、電荷転送制御線ＴＧ１−１、リセット制御線ＲＧ１、選択制御線ＳＧ１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１をそれぞれ、電荷転送制御線ＴＧ２−２、リセット制御線ＲＧ２、選択制御線ＳＧ２、電荷転送トランジスタ５２−２、６２−２、７２−２、８２−２、ＰＤ５１−２、６１−２、７１−２、８１−２に置き換えた動作を繰り返し行う。

本動作により、４列２行分の画素データを独立に読み出すことができ、高解像度にて画素データを出力できる。

次に、図２０に示した低解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ₁より前）では、各制御線ＴＧ１−１、ＴＧ１―２、ＲＧ１、ＳＧ１、ＴＧ２−１、ＴＧ２−２、ＲＧ２、ＳＧ２は低電位に設定されており、各トランジスタ１２−１、１２―２、１４、１６、２２−１、２２―２、２４、２６、３２−１、３２―２、３４、３６、４２−１、４２―２、４４、４６、５２−１、５２―２、５４、５６、６２−１、６２―２、６４、６６、７２−１、７２―２、７４、７６、８２−１、８２―２、８４、８６は遮断状態となっている。また、各スイッチ３０１、３１１は短絡状態、各スイッチ３２１、３３１は遮断状態、スイッチ３５１、３５２は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５とは短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ₇時に、電荷転送制御線ＴＧ１−１と選択制御線ＳＧ１とは高電位に設定され、スイッチ３０１、３１１は短絡状態とされる。電荷転送制御線ＴＧ１−１を高電位に設定することにより、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１は導通状態となり、ＰＤ１１−１、２１−１、３１−１、４１−１に保持された信号電荷がＦＤ１３、２３、３３、４３へ転送される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６、４６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３がＡＤ変換器５９０−１と接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４がＡＤ変換器５９０−２と接続される。

時刻Ｔ₈時に電荷転送制御線ＴＧ１−１は低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に選択制御線ＳＧ１は低電位に設定される。電荷転送制御線ＴＧ１−１を低電位に設定することにより電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１は遮断状態となり、ＦＤ１３、２３、３３、４３に信号電荷がそれぞれ保持される。このとき画素セル１１０−１、１１０−３がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、３３に保持されている信号電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｓｉｇ１３とする。同時に、画素セル１１０−２、１１０−４がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３に保持されている信号電位が、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｓｉｇ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ₉時に、電荷転送制御線ＴＧ２−１と選択制御線ＳＧ２とは高電位に設定される。電荷転送制御線ＴＧ２−１を高電位に設定することにより、電荷転送トランジスタ５２−１、６２−１、７２−１、８２−１は導通状態となり、ＰＤ５１−１、６１−１、７１−１、８１−１に保持された信号電荷はＦＤ５３、６３、７３、８３へ転送される。また、選択制御線ＳＧ２を高電位に設定することにより、選択トランジスタ５６、６６、７６、８６は導通状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−５、１１０−７がＡＤ変換器５９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−６、１１０−８がＡＤ変換器５９０−４と接続される。

時刻Ｔ₁₀時に電荷転送制御線ＴＧ２−１は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ２は低電位に設定される。電荷転送制御線ＴＧ２−１を低電位に設定することにより電荷転送トランジスタ５２−１、６２−１、７２−１、８２−１は遮断状態となり、ＦＤ５３、６３、７３、８３に信号電荷がそれぞれ保持される。このとき画素セル１１０−５、１１０−７がＡＤ変換器５９０−３と接続されているため、ＦＤ５３、７３に保持されている信号電位が、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｓｉｇ５７とする。同時に、画素セル１１０−６、１１０−８がＡＤ変換器５９０−４と接続されているため、ＦＤ６３、８３に保持されている信号電荷が、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｓｉｇ６８とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ２を低電位に設定することにより、選択トランジスタ５６、６６、７６、８６は遮断状態となり、画素セル１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

これ以降の時刻Ｔ₁₃からＴ₂₆までの動作は、電荷転送制御線ＴＧ１−１、ＴＧ２−１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、５２−１、６２−１、７２−１、８２−１、ＰＤ１１−１、２１−１、３１−１、４１−１、５１−１、６１−１、７１−１、８１−１をそれぞれ、電荷転送制御線ＴＧ１−２、ＴＧ２−２、電荷転送トランジスタ１２−２、２２−２、３２−２、４２−２、５２−２、６２−２、７２−２、８２−２、ＰＤ１１−２、２１−２、３１−２、４１−２、５１−２、６１−２、７１−２、８１−２に置き換えた動作を繰り返し行う。

本動作により、４列４行分の画素データ、つまりＰＤ１１−１、２１−１、３１−１、４１−１、５１−１、６１−１、７１−１、８１−１、１１−２、２１−２、３１−２、４１−２、５１−２、６１−２、７１−２、８１−２の画素データを混合し、２列４行分のデータとして低解像度にて出力できる。このとき、全てのＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４がＡＤ変換動作を行っており高速にデータを出力できる。

以上の回路構成および動作により、４個の回路（ＡＤ変換器）から構成された列並列ＡＤ変換器５００で、４列４行分の画素信号を各々独立に１６個の画素データとして出力する高解像度出力モードと、４列４行分の画素信号を平均化し、２列４行分の８個の画素データとして、４個のＡＤ変換器全てを動作させて従来より高速に画像データを出力できる低解像度出力モードとを実現できる。このとき、低解像度出力モードにてデータを平均化する画素セルの位置が行方向にひとつおき毎になるため、画素セルの色配列がベイヤ配列のときに、同色を平均化する構成となっている。

なお、本実施形態では説明の簡便化のために４列４行分の画素セルと４列分のＡＤ変換器の例を記載したが、一般的なＮ列Ｉ行の画素アレイとＮ列分のＡＤ変換器についても同様の回路構成と動作により、高速な低解像度出力モードを実現できる。また、平均化する画素セルの数は２列分を例として示したが、Ｋ列分を平均し、Ｋ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。同様に、平均化する画素セルの数は４行分を例として示したが、Ｌ（Ｌは２以上の自然数）行分を平均し、Ｌ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。

（第７の実施形態）
図２１は、本発明の第７の実施形態に係る固体撮像素子の詳細な構成を示す回路図である。具体的には、図２１は図１のブロック図から、４列４行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。図２１の構成は画素セルが多画素１セルの構造（画素セルが複数のＰＤを含む構造）となっている以外は図２の構成と同一である。以下では、第１の実施形態との差分を中心に説明する。

画素セル１１０−１は、ＰＤ１１−１、１１−２、電荷転送トランジスタ１２−１、１２−２、ＦＤ１３、リセットトランジスタ１４、増幅トランジスタ１５、および選択トランジスタ１６から構成される。

ＰＤ１１―１の一端はグランド電位のウェルに接続され、他端は電荷転送トランジスタ１２−１のソース電極に接続されている。ＰＤ１１−２の一端はグランド電位のウェルに接続され、他端は電荷転送トランジスタ１２−２のソース電極に接続されている。電荷転送トランジスタ１２−１のゲート制御線ＴＧ１−１（ゲート電極）は行選択回路６００に接続されている。電荷転送トランジスタ１２−２のゲート制御線ＴＧ１−２（ゲート電極）は行選択回路６００に接続されている。電荷転送トランジスタ１２−１、１２−２のドレイン電極はＦＤ１３に接続されている。

画素アレイ１００と行選択回路６００とは、画素セル１１０−１、１１０−２、１１０−３、１１０−４について共通のゲート制御線ＴＧ１−１、ＴＧ１−２、ＲＧ１、ＳＧ１で接続されており、画素セル１１０−５、１１０−６、１１０−７、１１０−８については、共通のゲート制御線ＴＧ２−１、ＴＧ２−２、ＲＧ２、ＳＧ２で接続されている。また、画素セル１１０−９、１１０−１０、１１０−１１、１１０−１２について共通のゲート制御線ＴＧ３−１、ＴＧ３−２、ＲＧ３、ＳＧ３で接続されており、画素セル１１０−１３、１１０−１４、１１０−１５、１１０−１６については、共通のゲート制御線ＴＧ４−１、ＴＧ４−２、ＲＧ４、ＳＧ４で接続されている。

次に本実施形態に係る固体撮像素子の動作について説明する。図２２は高解像度出力モードでの駆動タイミングチャート、図２３は低解像度出力モードでの駆動タイミングチャートを示している。

まず、図２２に示した高解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ_n1より前）では、各制御線ＴＧ１−１、ＴＧ１−２、ＲＧ１、ＳＧ１、ＴＧ２−１、ＴＧ２−２、ＲＧ２、ＳＧ２、ＴＧ３−１、ＴＧ３−２、ＲＧ３、ＳＧ３、ＴＧ４−１、ＴＧ４−２、ＲＧ４、ＳＧ４は低電位に設定されており、各トランジスタ１２−１、１２−２、１４、１６、２２−１、２２−２、２４、２６、３２−１、３２−２、３４、３６、４２−１、４２−２、４４、４６、５２−１、５２−２、５４、５６、６２−１、６２−２、６４、６６、７２−１、７２−２、７４、７６、８２−１、８２−２、８４、８６、９２−１、９２−２、９４、９６、１０２−１、１０２−２、１０４、１０６、１１２−１、１１２−２、１１４、１１６、１２２−１、１２２−２、１２４、１２６、１３２−１、１３２−２、１３４、１３６、１４２−１、１４２−２、１４４、１４６、１５２−１、１５２−２、１５４、１５６、１６２−１、１６２−２、１６４、１６６は遮断状態となっている。また、各スイッチ３０１、３１１、３２１、３３１は短絡状態、スイッチ３５１、３５２は遮断状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ_n3時には、基準電位Ｖｒが比較のゼロレベルＶ０に設定され、デジタルカウンタ５０６、５１６、５２６、５３６は減算モードに設定される。基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ_n3からＴ_n4の間では基準電圧ＶｒがゼロレベルＶ０からリセットローレベルＶｒｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されていることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１、Ｃｒ２、Ｃｒ３、Ｃｒ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に基準電位が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３，２１１−４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３、Ｖｒｓｔ４とＶｃｍｐとの差分である、Ｖｃｍｐ−Ｖｒｓｔ１、Ｖｃｍｐ−Ｖｒｓｔ２、Ｖｃｍｐ−Ｖｒｓｔ３、Ｖｃｍｐ−Ｖｒｓ４を反映している。

時刻Ｔ_n6時に、電荷転送制御線ＴＧ１−１に低電位に設定される。これにより、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１は遮断状態となり、ＦＤ１３、２３、３３、４３は信号電荷を保持する。

時刻Ｔ_n7からＴ_n8の間では、基準電圧ＶｒはゼロレベルＶ０から信号ローレベルＶｓｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４とする。このカウント値は、ＦＤ１３、２３、３３、４３に信号電荷が保持されている状態での行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３、Ｖｓｉｇ４を反映した、Ｖｓｉｇ１−Ｖｒｓｔ１＋Ｖｃｍｐ、Ｖｓｉｇ２−Ｖｒｓｔ２＋Ｖｃｍｐ、Ｖｓｉｇ３−Ｖｒｓｔ３＋Ｖｃｍｐ、Ｖｓｉｇ４−Ｖｒｓｔ４＋Ｖｃｍｐに対応した値となっている。

また、時刻Ｔ_(n+3)1からＴ_(n+3)10までの動作は、電荷転送制御線ＴＧ１−１、リセット制御線ＲＧ１、選択制御線ＳＧ１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１、ＦＤ１３、２３、３３、４３、増幅トランジスタ１５、２５、３５、４５、選択トランジスタ１６、２６、３６、４６をそれぞれ、電荷転送制御線ＴＧ２−２、リセット制御線ＲＧ２、選択制御線ＳＧ２、電荷転送トランジスタ５２−２、６２−２、７２−２、８２−２、ＰＤ５１−２、６１−２、７１−２、８１−２、ＦＤ５３、６３、７３、８３、増幅トランジスタ５５、６５、７５、８５、選択トランジスタ５６、６６、７６、８６に置き換えた動作を繰り返し行う。

また、時刻Ｔ_(n+4)1からＴ_(n+4)10までの動作は、電荷転送制御線ＴＧ１−１、リセット制御線ＲＧ１、選択制御線ＳＧ１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１、ＦＤ１３、２３、３３、４３、増幅トランジスタ１５、２５、３５、４５、選択トランジスタ１６、２６、３６、４６をそれぞれ、電荷転送制御線ＴＧ３−１、リセット制御線ＲＧ３、選択制御線ＳＧ３、電荷転送トランジスタ９２−１、１０２−１、１１２−１、１２２−１、ＰＤ９１−１、１０１−１、１１１−１、１２１−１、ＦＤ９３、１０３、１１３、１２３、増幅トランジスタ９５、１０５、１１５、１２５、選択トランジスタ９６、１０６、１１６、１２６に置き換えた動作を繰り返し行う。

また、時刻Ｔ_(n+5)1からＴ_(n+5)10までの動作は、電荷転送制御線ＴＧ１−１、リセット制御線ＲＧ１、選択制御線ＳＧ１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１、ＦＤ１３、２３、３３、４３、増幅トランジスタ１５、２５、３５、４５、選択トランジスタ１６、２６、３６、４６をそれぞれ、電荷転送制御線ＴＧ３−２、リセット制御線ＲＧ３、選択制御線ＳＧ３、電荷転送トランジスタ９２−２、１０２−２、１１２−２、１２２−２、ＰＤ９１−２、１０１−２、１１１−２、１２１−２、ＦＤ９３、１０３、１１３、１２３、増幅トランジスタ９５、１０５、１１５、１２５、選択トランジスタ９６、１０６、１１６、１２６に置き換えた動作を繰り返し行う。

また、時刻Ｔ_(n+6)1からＴ_(n+6)10までの動作は、電荷転送制御線ＴＧ１−１、リセット制御線ＲＧ１、選択制御線ＳＧ１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１、ＦＤ１３、２３、３３、４３、増幅トランジスタ１５、２５、３５、４５、選択トランジスタ１６、２６、３６、４６をそれぞれ、電荷転送制御線ＴＧ４−１、リセット制御線ＲＧ４、選択制御線ＳＧ４、電荷転送トランジスタ１３２−１、１４２−１、１５２−１、１６２−１、ＰＤ１３１−１、１４１−１、１５１−１、１６１−１、ＦＤ１３３、１４３、１５３、１６３、増幅トランジスタ１３５、１４５、１５５、１６５、選択トランジスタ１３６、１４６、１５６、１６６に置き換えた動作を繰り返し行う。

また、時刻Ｔ_(n+7)1からＴ_(n+7)10までの動作は、電荷転送制御線ＴＧ１−１、リセット制御線ＲＧ１、選択制御線ＳＧ１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、ＰＤ１１−１、２１−１、３１−１、４１−１、ＦＤ１３、２３、３３、４３、増幅トランジスタ１５、２５、３５、４５、選択トランジスタ１６、２６、３６、４６をそれぞれ、電荷転送制御線ＴＧ４−２、リセット制御線ＲＧ４、選択制御線ＳＧ４、電荷転送トランジスタ１３２−２、１４２−２、１５２−２、１６２−２、ＰＤ１３１−２、１４１−２、１５１−２、１６１−２、ＦＤ１３３、１４３、１５３、１６３、増幅トランジスタ１３５、１４５、１５５、１６５、選択トランジスタ１３６、１４６、１５６、１６６に置き換えた動作を繰り返し行う。

本動作により、４列４行分の画素セルのデータ（４列８行分のＰＤのデータ）を独立に読み出すことができ、高解像度にて画素データを出力できる。

次に、図２３に示した低解像度出力モードでの画像出力動作について説明する。

初期状態（時刻Ｔ_n1より前）では、各制御線ＴＧ１−１、ＴＧ１−２、ＲＧ１、ＳＧ１、ＴＧ２−１、ＴＧ２−２、ＲＧ２、ＳＧ２、ＴＧ３−１、ＴＧ３−２、ＲＧ３、ＳＧ３、ＴＧ４−１、ＴＧ４−２、ＲＧ４、ＳＧ４は低電位に設定されており、各トランジスタ１２−１、１２−２、１４、１６、２２−１、２２−２、２４、２６、３２−１、３２−２、３４、３６、４２−１、４２−２、４４、４６、５２−１、５２−２、５４、５６、６２−１、６２−２、６４、６６、７２−１、７２−２、７４、７６、８２−１、８２−２、８４、８６、９２−１、９２−２、９４、９６、１０２−１、１０２−２、１０４、１０６、１１２−１、１１２−２、１１４、１１６、１２２−１、１２２−２、１２４、１２６、１３２−１、１３２−２、１３４、１３６、１４２−１、１４２−２、１４４、１４６、１５２−１、１５２−２、１５４、１５６、１６２−１、１６２−２、１６４、１６６は遮断状態となっている。また、各スイッチ３０１、３１１は短絡状態、各スイッチ３２１、３３１は遮断状態、スイッチ３５１、３５２は短絡状態、各リセットスイッチＡ５０４、５１４、５２４、５３４と各リセットスイッチＢ５０５、５１５、５２５、５３５は短絡状態となっている。また、デジタルカウンタ５０６、５１６、５２６、５３６は基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。基準電圧Ｖｒ発生源は一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。

時刻Ｔ_n1時にリセット制御線ＲＧ１、ＲＧ２と選択制御線ＳＧ１、ＳＧ２とは高電位に設定され、スイッチ３２１、３３１は遮断状態に切り替えられる。リセット制御線ＲＧ１、ＲＧ２を高電位に設定することによりリセットトランジスタ１４、２４、３４、４４、５４、６４、７４、８４は導通状態となり、ＦＤ１３、２３、３３、４３、５３、６３、７３、８３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ１、ＳＧ２を高電位に設定することにより選択トランジスタ１６、２６、３６、４６、５６、６６、７６、８６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−５、１１０−６、１１０−７、１１０−８はそれぞれ列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３、１１０−５、１１０−７がＡＤ変換器５９０−１と接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４、１１０−６、１１０−８がＡＤ変換器５９０−２に接続される。

時刻Ｔ_n2時にリセット制御線ＲＧ１、ＲＧ２が低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に、選択制御線ＳＧ１、ＳＧ２が低電位に設定され、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５が遮断状態とされる。リセット制御線ＲＧ１、ＲＧ２を低電位に設定することによりリセットトランジスタ１４、２４、３４、４４、５４、６４、７４、８４は遮断状態となり、ＦＤ１３、２３、３３、４３、５３、６３、７３、８３に基準電位がそれぞれ保持される。このとき画素セル１１０−１、１１０−３、１１０−５、１１０−７がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、３３、５３、７３に保持されている基準電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、選択トランジスタ３６、行読み出し線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ５５、選択トランジスタ５６、行読み出し線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、選択トランジスタ７６、行読み出し線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｒｓｔ１３とする。同時に、画素セル１１０−２、１１０−４、１１０−６、１１０−８がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３、６３、８３に保持されている基準電位が、増幅トランジスタ２５、選択トランジスタ２６、行読み出し線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路と、増幅トランジスタ６５、選択トランジスタ６６、行読み出し線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−２へ導入される。ＡＤ変換器５９０−２へ導入される電位をＶｍｒｓｔ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１、ＳＧ２を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６、５６、６６、７６、８６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−５、１１０−６、１１０−７、１１０−８が行読み出し信号線２１０−１、２１０−２、２１０−３、２１０−４から切り離される。また、リセットスイッチＡ５０４、５１４とリセットスイッチＢ５０５、５１５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−１、５９０−２について初期化が終了され、基準電位Ｖｒと信号入力容量５０２、５１２に保持された電位とを比較できる状態となる。

時刻Ｔ_n3時にリセット制御線ＲＧ３、ＲＧ４と選択制御線ＳＧ３、ＳＧ４とが高電位に設定される。リセット制御線ＲＧ３、ＲＧ４を高電位に設定することによりリセットトランジスタ９４、１０４、１１４、１２４、１３４、１４４、１５４、１６４は導通状態となり、ＦＤ９３、１０３、１１３、１２３、１３３、１４３、１５３、１６３に電源電位ＶＤＤが導入される。また選択制御線ＳＧ３、ＳＧ４を高電位に設定することにより選択トランジスタ９６、１０６、１１６、１２６、１３６、１４６、１５６、１６６は導通状態となり、画素セル１１０−９、１１０−１０、１１０−１１、１１０−１２、１１０−１３、１１０−１４、１１０−１５、１１０−１６のそれぞれは、列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−９、１１０−１１、１１０−１３、１１０−１５がＡＤ変換器５９０−３と接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−１０、１１０−１２、１１０−１４、１１０−１６がＡＤ変換器５９０−４に接続される。

時刻Ｔ_n4時にリセット制御線ＲＧ３、ＲＧ４は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ３、ＳＧ４が低電位に設定される。リセット制御線ＲＧ３、ＲＧ４を低電位に設定することによりリセットトランジスタ９４、１０４、１１４、１２４、１３４、１４４、１５４、１６４は遮断状態となり、ＦＤ９３、１０３、１１３、１２３、１３３、１４３、１５３、１６３に基準電位がそれぞれ保持される。このとき画素セル１１０−９、１１０−１１、１１０−１３、１１０−１５がＡＤ変換器５９０−３と接続されているため、ＦＤ９３、１１３、１３３、１５３に保持されている基準電位が、増幅トランジスタ９５、選択トランジスタ９６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ１１５、選択トランジスタ１１６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ１３５、選択トランジスタ１３６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ１５５、選択トランジスタ１５６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｒｓｔ９１１とする。同時に、画素セル１１０−１０、１１０−１２、１１０−１４、１１０−１６がＡＤ変換器５９０−４と接続されているため、ＦＤ１０３、１２３、１４３、１６３に保持されている基準電位が、増幅トランジスタ１０５、選択トランジスタ１０６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ１２５、選択トランジスタ１２６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ１４５、選択トランジスタ１４６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ１６５、選択トランジスタ１６６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｒｓｔ１０１２とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ３、ＳＧ４を低電位に設定することにより、選択トランジスタ９６、１０６、１１６、１２６、１３６、１４６、１５６、１６６は遮断状態となり、画素セル１１０−９、１１０−１０、１１０−１１、１１０−１２、１１０−１３、１１０−１４、１１０−１５、１１０−１６は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ_n5時にはリセットスイッチＡ５２４、５３４と、リセットスイッチＢ５２５、５３５とが遮断状態に切り替えられ、デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定された後に、基準電圧ＶｒがゼロレベルＶ０に設定される。リセットスイッチＡ５２４、５３４とリセットスイッチＢ５２５、５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０−３、５９０−４について初期化が終了し、基準電位Ｖｒと信号入力容量５２２、５３２に保持された電位とを比較できる状態となる。また、基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ_n5からＴ_n6の間では、基準電圧ＶｒはゼロレベルＶ０からリセットローレベルＶｒｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントを停止させる。停止したカウント値をそれぞれＣｍｒ１３、Ｃｍｒ２４、Ｃｍｒ９１１、Ｃｍｒ１０１２とする。このカウント値は、Ｖｃｍｐ−Ｖｍｒｓｔ１３、Ｖｃｍｐ−Ｖｍｒｓｔ２４、Ｖｃｍｐ−Ｖｍｒｓｔ９１１、Ｖｃｍｐ−Ｖｍｒｓｔ１０１２を反映している。

時刻Ｔ_n6時には、計測クロック発生源６１０が停止し、基準電圧ＶｒはゼロレベルＶ０に設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｍｒ１３、Ｃｍｒ２４、Ｃｍｒ９１１、Ｃｍｒ１０１２を保持したまま停止する。基準電圧ＶｒをＶ０に設定することにより、アンプ５０１、５１１、５２１、５３１から低電位がそれぞれデジタルカウンタ５０６、５１６、５２６、５３６に供給され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント可能状態となる。

時刻Ｔ_n7時に、電荷転送制御線ＴＧ１−１、ＴＧ２−１と選択制御線ＳＧ１、ＳＧ２とは高電位に設定され、スイッチ３０１、３１１は短絡状態とされる。電荷転送制御線ＴＧ１−１、ＴＧ２−１を高電位に設定することにより、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、５２−１、６２−１、７２−１、８２−１は導通状態となり、ＰＤ１１−１、２１−１、３１−１、４１−１、５１−１、６１−１、７１−１、８１−１に保持された信号電荷がＦＤ１３、２３、３３、４３、５３、６３、７３、８３へ転送される。また、選択制御線ＳＧ１、ＳＧ２を高電位に設定することにより、選択トランジスタ１６、２６、３６、４６、５６、６６、７６、８６は導通状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−５、１１０−６、１１０−７、１１０−８のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３０１、３５１が短絡状態、スイッチ３２１が遮断状態となっていることにより、画素セル１１０−１、１１０−３、１１０−５、１１０−７がＡＤ変換器５９０−１に接続され、スイッチ３１１、３５２が短絡状態、スイッチ３３１が遮断状態となっていることにより、画素セル１１０−２、１１０−４、１１０−６、１１０−８がＡＤ変換器５９０−２に接続される。

時刻Ｔ_n8時に電荷転送制御線ＴＧ１−１、ＴＧ２−１は低電位に設定され、スイッチ３０１、３１１が遮断状態、スイッチ３２１、３３１が短絡状態に切り替えられた後に選択制御線ＳＧ１、ＳＧ２は低電位に設定される。電荷転送制御線ＴＧ１−１、ＴＧ２−１を低電位に設定することにより電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、５２−１、６２−１、７２−１、８２−１は遮断状態となり、ＦＤ１３、２３、３３、４３、５３、６３、７３、８３に信号電荷がそれぞれ保持される。このとき画素セル１１０−１、１１０−３、１１０−５、１１０−７がＡＤ変換器５９０−１と接続されているため、ＦＤ１３、３３、５３、７３に保持されている信号電位が、増幅トランジスタ１５、選択トランジスタ１６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ３５、選択トランジスタ３６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ５５、選択トランジスタ５６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ７５、選択トランジスタ７６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されてＡＤ変換器５９０−１に導入される。ＡＤ変換器５９０−１に導入される電位をＶｍｓｉｇ１３とする。同時に、画素セル１１０−２、１１０−４、１１０−６、１１０−８がＡＤ変換器５９０−２と接続されているため、ＦＤ２３、４３、６３、８３に保持されている信号電位が、増幅トランジスタ２５、選択トランジスタ２６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ４５、選択トランジスタ４６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路と、増幅トランジスタ６５、選択トランジスタ６６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ８５、選択トランジスタ８６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されてＡＤ変換器５９０−２に導入される。ＡＤ変換器５９０−２に導入される電位をＶｍｓｉｇ２４とする。この状態で、スイッチ３０１、３１１、３２１、３３１を切り替えるため、ＡＤ変換器５９０−１、５９０−２に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ１、ＳＧ２を低電位に設定することにより、選択トランジスタ１６、２６、３６、４６、５６、６６、７６、８６は遮断状態となり、画素セル１１０−１、１１０−２、１１０−３、１１０−４、１１０−５、１１０−６、１１０−７、１１０−８は行読み出し信号線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ_n9時に、電荷転送制御線ＴＧ３−１、ＴＧ４−１と選択制御線ＳＧ３、ＳＧ４とは高電位に設定される。電荷転送制御線ＴＧ３−１、ＴＧ４−１を高電位に設定することにより、電荷転送トランジスタ９２−１、１０２−１、１１２−１、１２２−１、１３２−１、１４２−１、１５２−１、１６２−１は導通状態となり、ＰＤ９１−１、１０１−１、１１１−１、１２１−１、１３１−１、１４１−１、１５１−１、１６１−１に保持された信号電荷はＦＤ９３、１０３、１１３、１２３、１３３、１４３、１５３、１６３へ転送される。また、選択制御線ＳＧ３、ＳＧ４を高電位に設定することにより、選択トランジスタ９６、１０６、１１６、１２６、１３６、１４６、１５６、１６６は導通状態となり、画素セル１１０−９、１１０−１０、１１０−１１、１１０−１２、１１０−１３、１１０−１４、１１０−１５、１１０−１６のそれぞれが列電流源２１０−１、２１０−２、２１０−３、２１０−４に接続される。スイッチ３２１、３５１が短絡状態、スイッチ３０１が遮断状態となっていることにより、画素セル１１０−９、１１０−１１、１１０−１３、１１０−１５がＡＤ変換器５９０−３に接続され、スイッチ３３１、３５２が短絡状態、スイッチ３１１が遮断状態となっていることにより、画素セル１１０−１０、１１０−１２、１１０−１４、１１０−１６がＡＤ変換器５９０−４に接続される。

時刻Ｔ_n10時に電荷転送制御線ＴＧ３−１、ＴＧ４−１は低電位に設定され、スイッチ３２１、３３１が遮断状態に切り替えられた後に選択制御線ＳＧ３、ＳＧ４は低電位に設定される。電荷転送制御線ＴＧ３−１、ＴＧ４−１を低電位に設定することにより電荷転送トランジスタ９２−１、１０２−１、１１２−１、１２２−１、１３２−１、１４２−１、１５２−１、１６２−１は遮断状態となり、ＦＤ９３、１０３、１１３、１２３、１３３、１４３、１５３、１６３に信号電荷がそれぞれ保持される。このとき画素セル１１０−９、１１０−１１、１１０−１３、１１０−１５がＡＤ変換器５９０−３に接続されているため、ＦＤ９３、１１３、１３３、１５３に保持されている信号電位が、増幅トランジスタ９５、選択トランジスタ９６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ１１５、選択トランジスタ１１６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路と、増幅トランジスタ１３５、選択トランジスタ１３６、行読み出し信号線２１１−１、および列電流源２１０−１で構成されたソースフォロア回路と、増幅トランジスタ１５５、選択トランジスタ１５６、行読み出し信号線２１１−３、および列電流源２１０−３で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−３に導入される。ＡＤ変換器５９０−３に導入される電位をＶｍｓｉｇ９１１とする。同時に、画素セル１１０−１０、１１０−１２、１１０−１４、１１０−１６がＡＤ変換器５９０−４に接続されているため、ＦＤ１０３、１２３、１４３、１６３に保持されている信号電位が、増幅トランジスタ１０５、選択トランジスタ１０６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ１２５、選択トランジスタ１２６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路と、増幅トランジスタ１４５、選択トランジスタ１４６、行読み出し信号線２１１−２、および列電流源２１０−２で構成されたソースフォロア回路と、増幅トランジスタ１６５、選択トランジスタ１６６、行読み出し信号線２１１−４、および列電流源２１０−４で構成されたソースフォロア回路とで混合されて、ＡＤ変換器５９０−４に導入される。ＡＤ変換器５９０−４に導入される電位をＶｍｓｉｇ１０１２とする。この状態で、スイッチ３２１、３３１を切り替えるため、ＡＤ変換器５９０−３、５９０−４に導入された電位は、そのまま保持される。その後、選択制御線ＳＧ３、ＳＧ４を低電位に設定することにより、選択トランジスタ９６、１０６、１１６、１２６、１３６、１４６、１５６、１６６は遮断状態となり、画素セル１１０−９、１１０−１０、１１０−１１、１１０−１２、１１０−１３、１１０−１４、１１０−１５、１１０−１６は行読み出し線２１１−１、２１１−２、２１１−３、２１１−４から切り離される。

時刻Ｔ_n11時に、デジタルカウンタ５０６、５１６、５２６、５３６は加算モードに設定され、計測クロックの入力が開始される。

時刻Ｔ_n11からＴ_n12の間では、基準電圧ＶｒはゼロレベルＶ０から信号ローレベルＶｓｌまで連続的に変化するように制御され、計測クロックが入力される。デジタルカウンタ５０６、５１６、５２６、５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、アンプ５０１、５１１、５２１、５３１の出力は、信号入力容量５０２、５１２、５２２、５３２に保持されている電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、デジタルカウンタ５０６、５１６、５２６、５３６のカウントが停止される。停止したカウント値をそれぞれＣｍｒ１３、Ｃｍｓ２４、Ｃｍｓ９１１、Ｃｍｓ１０１２とする。このカウント値は、電位Ｖｍｓｉｇ１３、Ｖｍｓｉｇ２４、Ｖｍｓｉｇ９１１、Ｖｍｓｉｇ１０１２を反映した、Ｖｍｓｉｇ１３−Ｖｍｒｓｔ１３＋Ｖｃｍｐ、Ｖｍｓｉｇ２４−Ｖｍｒｓｔ２４＋Ｖｃｍｐ、Ｖｍｓｉｇ９１１−Ｖｍｒｓｔ９１１＋Ｖｃｍｐ、Ｖｍｓｉｇ１０１２−Ｖｍｒｓｔ１０１２＋Ｖｃｍｐに対応した値となっている。

時刻Ｔ_n12時に、基準電圧Ｖｒは基準電圧Ｖｃｍｐに設定され、デジタルカウンタ５０６、５１６、５２６、５３６はカウント値Ｃｍｓ１３、Ｃｍｓ２４、Ｃｍ９１１、Ｃｍ１０１２を保持したまま停止し、計測クロック発生源６１０は停止する。その後、デジタルカウンタ５０６、５１６、５２６、５３６に保持されているカウンタ値のデジタルデータとしての出力が開始される。

時刻Ｔ_n12からＴ_n13の間に全てのデジタルカウンタ５０６、５１６、５２６、５３６に保持されているデジタル値が出力される。

これ以降の時刻Ｔ_(n+1)1からＴ_(n+1)13までの動作は、電荷転送制御線ＴＧ１−１、ＴＧ２−１、ＴＧ３−１、ＴＧ４−１、電荷転送トランジスタ１２−１、２２−１、３２−１、４２−１、５２−１、６２−１、７２−１、８２−１、９２−１、１０２−１、１１２−１、１２２−１、１３２−１、１４２−１、１５２−１、１６２−１、ＰＤ１１−１、２１−１、３１−１、４１−１、５１−１、６１−１、７１−１、８１−１、９１−１、１０１−１、１１１−１、１２１−１、１３１−１、１４１−１、１５１−１、１６１−１をそれぞれ、電荷転送制御線ＴＧ１−２、ＴＧ２−２、ＴＧ３−２、ＴＧ４−２、電荷転送トランジスタ１２−２、２２−２、３２−２、４２−２、５２−２、６２−２、７２−２、８２−２、９２−２、１０２−２、１１２−２、１２２−２、１３２−２、１４２−２、１５２−２、１６２−２、ＰＤ１１−２、２１−２、３１−２、４１−２、５１−２、６１−２、７１−２、８１−２、９１−２、１０１−２、１１１−２、１２１−２、１３１−２、１４１−２、１５１−２、１６１−２に置き換えた動作を繰り返し行う。

本動作により、４列４行分の画素データ（４列８行分のＰＤデータ）、つまり、ＰＤ１１−１、２１−１、３１−１、４１−１、５１−１、６１−１、７１−１、８１−１、９１−１、１０１−１、１１１−１、１２１−１、１３１−１、１４１−１、１５１−１、１６１−１、１１−２、２１−２、３１−２、４１−２、５１−２、６１−２、７１−２、８１−２、９１−２、１０１−２、１１１−２、１２１−２、１３１−２、１４１−２、１５１−２、１６１−２のＰＤデータを混合し、２列２行分の画素データ（２列４行分のＰＤデータ）として低解像度にて出力できる。このとき、全てのＡＤ変換器５９０−１、５９０−２、５９０−３、５９０−４がＡＤ変換動作を行っており高速にデータを出力できる。

以上の回路構成および動作により、４個の回路（ＡＤ変換器）から構成された列並列ＡＤ変換器５００で、４列４行分の画素信号（４列８行分のＰＤ信号）を各々独立に１６個の画素データ（３２個のＰＤデータ）として出力する高解像度出力モードと、４列４行分の画素信号（４列８行分のＰＤデータ）を平均化し、２列２行分の４個の画素データ（２列４行分の８個のＰＤデータ）として、４個のＡＤ変換器全てを動作させて従来より高速に画像データを出力できる低解像度出力モードとを実現できる。このとき、低解像度出力モードにてデータを平均化する画素セルの位置が行方向にひとつおき毎になるため、画素セルの色配列がベイヤ配列のときに、同色を平均化する構成となっている。

なお、本実施形態では説明の簡便化のために４列４行分の画素セルと４列分のＡＤ変換器の例を記載したが、一般的なＮ列Ｉ行の画素アレイとＮ列分のＡＤ変換器についても同様の回路構成と動作により、高速な低解像度出力モードを実現できる。また、平均化する画素セルの数は２列分を例として示したが、Ｋ列分を平均化し、Ｋ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。同時に、平均化する画素セルの数は２行分を例として示したが、Ｌ（Ｌは２以上の自然数）行分を平均し、Ｌ行分を同時にＡＤ変換することにより、任意の画素セル数の画素信号を平均化することができる。

（第８の実施形態）
図２４は、本発明の第８の実施形態に係るカメラシステム１００００の構成を示すブロック図である。

カメラシステム１００００は、第１〜第７の実施形態に記した固体撮像素子５０００と制御回路部６０００とから構成されている。制御回路部６０００からは固体撮像素子５０００の解像度を選択する制御線ＭＳが出力されており、固体撮像素子５０００に入力されている。

次にカメラシステム１００００の動作について説明する。

ある時刻Ｔ₁において、固体撮像素子５０００の低解像度出力モードを選択する信号が制御回路部６０００から制御線ＭＳを通じて固体撮像素子５０００の制御部７００に出力されており、カメラシステム１００００（制御部７００）は低解像度出力モードにて動作している。

次に、ある時刻Ｔ₂において、固体撮像素子５０００の高解像度出力モードを選択する信号が制御回路部６０００から制御線ＭＳを通じて固体撮像素子５０００の制御部７００に出力され、カメラシステム１００００（制御部７００）は高解像度出力モードにて動作する。

以上のように、本実施形態に係るカメラシステムは、高解像度出力モードと低解像度出力モードとを切り替えて使用することが可能であり、取得画像をデータとして記録する用途では高解像度の画像、記録画像の仕上がりをリアルタイムに確認する用途では低解像度で高フレームレートの動画の両方を取得することが可能である。

以上、本発明の固体撮像素子、固体撮像素子の駆動方法およびカメラシステムについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。

例えば、上記実施形態において、画素セルの構成は特定されなかったが、画素セルは裏面照射型の画素セルであってもよいし、また積層型の構成であってもよい。

裏面照射型の画素セルは、例えば図２５の断面図に示されるような構成を有する。この画素セルでは、ＦＤ領域１４３ａによりＦＤが構成され、光電変換領域（活性領域）１４２ｂによりＰＤが構成されている。電荷転送トランジスタのゲート電極１４１ｂがＦＤ領域１４３ａと光電変換領域１４２ｂとの間に配置されている。増幅トランジスタは、ゲート電極１４６ａ、ソース領域１４７およびドレイン領域１４５ｂより構成されている。ＦＤ領域１４３ａ、ドレイン領域１４５ｂ、ソース領域１４７およびゲート電極１４６ａは、コンタクト部１５０、１５４ｂ、１５５、１５１ａを通して導電線に接続されている。増幅トランジスタとＰＤとは素子分離領域１６６ａにより電気的に分離されている。ＦＤ領域１４３ａ、光電変換領域１４２ｂ、素子分離領域１６６ａ、ドレイン領域１４５ｂおよびソース領域１４７は、半導体基板１６１内形成されている。導電線、ゲート電極１４６ａ、ゲート電極１４１ｂ、コンタクト部１５０、１５１ａ、１５４ｂおよび層間絶縁膜１６７は、半導体基板１６１表面に形成されている。入射光を光電変換領域１４２ｂに導くためのマイクロレンズ１６９およびカラーフィルタ１６８は、半導体基板１６１裏面に形成されている。入射光はカラーフィルタ１６８およびマイクロレンズ１６９を通過し、半導体基板１６１の裏面から光電変換領域１４２ｂに入る。

積層型の画素セルは、例えば図２６の断面図に示されるような構成を有する。この画素セルでは、半導体基板２３１内に形成された拡散層領域２５１、２５４と、半導体基板２３１に形成されたゲート電極２４３とからリセットトランジスタが構成されている。同様に、半導体基板２３１内に形成された拡散層領域２５１、２５２と、半導体基板２３１上に形成されたゲート電極２４１とから増幅トランジスタが構成されている。さらに、半導体基板２３１内に形成された拡散層領域２５２、２５３と、半導体基板２３１上に形成されたゲート電極２４２とから選択トランジスタが構成されている。半導体基板２３１の上方には、層間絶縁膜、画素電極２４６、光電変換膜２４５および透明電極２４７が順次積層されている。画素電極２４６は、層間絶縁膜２３５内のコンタクト２３６を介してゲート電極２４１および拡散層領域２５４と接続されている。透明電極２４７には定電圧が印加されており、光電変換膜２４５で発生した信号電荷は画素電極２４６により収集される。

また、上記実施形態において、２列の画素セルが列接続スイッチを介して接続され、２列の画素セルの画素信号が平均化されるとしたが、図２７に示されるように、３列の画素セル１１０がスイッチ（列接続スイッチ）３５１、３５２、３６１、３６２を介して接続され、３列の画素セル１１０の画素信号が平均化されてもよい。

また、上記実施形態において、固体撮像素子の全ての構成要素は、１チップで形成されてもよいし、制御部７００だけが別チップで形成されてもよい。

本発明は、固体撮像素子およびその駆動方法ならびにカメラシステムに有用であり、特に光や放射線など種々の物理量分布を検知するための撮像装置に有用である。

１１、１１−１、１１−２、２１、２１−１、２１−２、３１、３１−１、３１−２、４１、４１−１、４１−２、５１、５１−１、５１−２、６１、６１−１、６１−２、７１、７１−１、７１−２、８１、８１−１、８１−２、９１、９１−１、９１−２、１０１、１０１−１、１０１−２、１１１、１１１−１、１１１−２、１２１、１２１−１、１２１−２、１３１、１３１−１、１３１−２、１４１、１４１−１、１４１−２、１５１、１５１−１、１５１−２、１６１、１６１−１、１６１−２フォトダイオード
１２、１２−１、１２−２、２２、２２−１、２２−２、３２、３２−１、３２−２、４２、４２−１、４２−２、５２、５２−１、５２−２、６２、６２−１、６２−２、７２、７２−１、７２−２、８２、８２−１、８２−２、９２、９２−１、９２−２、１０２、１０２−１、１０２−２、１１２、１１２−１、１１２−２、１２２、１２２−１、１２２−２、１３２、１３２−１、１３２−２、１４２、１４２−１、１４２−２、１５２、１５２−１、１５２−２、１６２、１６２−１、１６２−２電荷転送トランジスタ
１３、２３、３３、４３、５３、６３、７３、８３、９３、１０３、１１３、１２３、１３３、１４３、１５３、１６３フローティングディフュージョン
１４、２４、３４、４４、５４、６４、７４、８４、９４、１０４、１１４、１２４、１３４、１４４、１５４、１６４リセットトランジスタ
１５、２５、３５、４５、５５、６５、７５、８５、９５、１０５、１１５、１２５、１３５、１４５、１５５、１６５増幅トランジスタ
１６、２６、３６、４６、５６、６６、７６、８６、９６、１０６、１１６、１２６、１３６、１４６、１５６、１６６選択トランジスタ
１００画素アレイ
１１０、１１０−１、１１０−２、１１０−３、１１０−４、１１０−５、１１０−６、１１０−７、１１０−８、１１０−９、１１０−１０、１１０−１１、１１０−１２、１１０−１３、１１０−１４、１１０−１５、１１０−１６画素セル
１４１ｂ、１４６ａ、２４１、２４２、２４３ゲート電極
１４２ｂ光電変換領域
１４３ａＦＤ領域
１４５ｂドレイン領域
１４７ソース領域
１５０、１５１ａ、１５４ｂ、１５５コンタクト部
１６１、２３１半導体基板
１６６ａ素子分離領域
１６７層間絶縁膜
１６８カラーフィルタ
１６９マイクロレンズ
２１０−１、２１０−２、２１０−３、２１０−４列電流源
２１１−１、２１１−２、２１１−３、２１１−４行読み出し信号線
２３５層間絶縁膜
２３６コンタクト
２４５光電変換膜
２４６画素電極
２４７透明電極
２５１、２５２、２５３、２５４拡散層領域
３００接続切替スイッチ部
３０１、３１１、３２１、３３１、３５１、３５２、３５３、３５４、３６１、３６２スイッチ
４００列並列増幅器
４０１、４１１、４２１、４３１、４９０増幅器
４０２、４１２、４２２、４３２、５０２、５１２、５２２、５３２信号入力容量
４０３、４１３、４２３、４３３帰還容量
４０４、４１４、４２４、４３４リセットスイッチ
５００列並列ＡＤ変換器
５０１、５１１、５２１、５３１アンプ
５０３、５１３、５２３、５３３リファレンス入力容量
５０４、５１４、５２４、５３４リセットスイッチＡ
５０５、５１５、５２５、５３５リセットスイッチＢ
５０６、５１６、５２６、５３６デジタルカウンタ
５９０、５９０−１、５９０−２、５９０−３、５９０−４ＡＤ変換器
６００行選択回路
６１０計測クロック発生源
７００制御部
１０００アナログ平均化回路
１１００デジタル信号出力回路
５０００固体撮像素子
６０００制御回路部
１００００カメラシステム

Claims

入射光の量に応じた画素信号を出力する単位セルが行列状に配置されてなるセルアレイと、
前記単位セルの列に対応して設けられ、対応する前記単位セルの列の画素信号をデジタル信号に変換するための列ＡＤ変換器と、
前記列ＡＤ変換器と、該列ＡＤ変換器に対応する前記単位セルの列との接続と非接続とを切り替えるＡＤ接続スイッチと、
異なる前記単位セルの列の接続と非接続とを切り替える列接続スイッチとを備える
固体撮像素子。
複数の前記ＡＤ接続スイッチおよび前記列接続スイッチは、異なる２つの列の一の行の前記単位セルの画素信号を混合し、前記異なる２つの列の他の行の前記単位セルの画素信号を混合する信号混合部を構成し、
複数の前記列ＡＤ変換器は、混合された前記一の行の画素信号と、混合された前記他の行の画素信号とを異なる前記列ＡＤ変換器に保持し、並列に出力するＡＤ変換部を構成する
請求項１記載の固体撮像素子。
前記固体撮像素子は、さらに、前記ＡＤ接続スイッチおよび前記列接続スイッチの接続および非接続のタイミングを制御する制御部を備え、
前記制御部は、
第１モードでは、前記列接続スイッチを非接続状態とし、かつ前記列接続スイッチを介して非接続とされた複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチを接続状態とし、
第２モードでは、前記列接続スイッチを接続状態とし、かつ前記列接続スイッチを介して接続された複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチのいずれか１つのみを接続状態として前記一の行の単位セルの画素信号を混合した後、前記列接続スイッチを介して接続された複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチのいずれか他の１つのみを接続状態として前記他の行の単位セルの画素信号を混合する
請求項２記載の固体撮像素子。
前記単位セルは、リセット信号を出力し、
複数の前記ＡＤ接続スイッチおよび前記列接続スイッチは、異なる２つの列の一の行の前記単位セルのリセット信号を混合し、前記異なる２つの列の他の行の前記単位セルのリセット信号を混合する信号混合部を構成し、
複数の前記列ＡＤ変換器は、混合された前記一の行のリセット信号と、混合された前記他の行のリセット信号とを異なる前記列ＡＤ変換器に保持し、並列に出力するＡＤ変換部を構成する
請求項１〜３のいずれか１項に記載の固体撮像素子。
前記固体撮像素子は、さらに、前記単位セルのそれぞれに対応して設けられた色フィルタを備え、
前記列接続スイッチは、同じ並びで前記色フィルタが設けられた異なる前記単位セルの列の接続と非接続を切り替える
請求項１〜４のいずれか１項に記載の固体撮像素子。
前記固体撮像素子は、ベイヤ配列の色フィルタを備え、
前記列接続スイッチは、１列間をおいて行方向に並んだ２つの前記単位セルの列の接続と非接続とを切り替える
請求項５記載の固体撮像素子。
前記列接続スイッチは、行方向に隣接する２つの前記単位セルの列の接続と非接続とを切り替える
請求項１〜４のいずれか１項に記載の固体撮像素子。
前記列ＡＤ変換器は、前記単位セルから出力される画素信号と、基準回路から出力されるランプ波形とを比較して、デジタル信号への変換を行う
請求項１〜７のいずれか１項に記載の固体撮像素子。
前記固体撮像素子は、さらに、前記ＡＤ接続スイッチおよび前記列接続スイッチと前記列ＡＤ変換器との間に、前記単位セルの列に対応して設けられ、対応する前記単位セルの列の画素信号を増幅するための増幅器を備える
請求項１〜８のいずれか１項に記載の固体撮像素子。
固体撮像素子の駆動方法であって、
前記固体撮像素子は、
入射光の量に応じた画素信号を出力する単位セルが行列状に配置されてなるセルアレイと、
前記単位セルの列に対応して設けられ、対応する前記単位セルの列の画素信号をデジタル信号に変換するための列ＡＤ変換器と、
前記列ＡＤ変換器と、該列ＡＤ変換器に対応する前記単位セルの列との接続と非接続とを切り替えるＡＤ接続スイッチと、
異なる前記単位セルの列の接続と非接続とを切り替える列接続スイッチとを備え、
第１モードでは、前記列接続スイッチを非接続状態とし、かつ前記列接続スイッチを介して非接続とされた複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチを接続状態とし、
第２モードでは、前記列接続スイッチを接続状態とし、かつ前記列接続スイッチを介して接続された複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチのいずれか１つのみを接続状態として一の行の前記単位セルの画素信号を混合した後、前記列接続スイッチを介して接続された複数の前記単位セルの列に対応して設けられた複数の前記ＡＤ接続スイッチのいずれか他の１つのみを接続状態として他の行の前記単位セルの画素信号を混合する
固体撮像素子の駆動方法。
前記単位セルは、リセット信号を出力し、
前記第２モードでは、
一の列および他の列の間の前記列接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを接続状態とし、かつ前記他の列のＡＤ接続スイッチを非接続状態とすることにより、一の行の前記単位セルのリセット信号を前記一の列の列ＡＤ変換器に読み出させ、
次に、前記他の列のＡＤ接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを非接続状態とすることにより、他の行の前記単位セルのリセット信号を前記他の列の列ＡＤ変換器に読み出させ、
次に、前記一の行の単位セルのリセット信号と前記他の行の単位セルのリセット信号とを前記一の列の列ＡＤ変換器と前記他の列の列ＡＤ変換器とから並列に出力させる
請求項１０記載の固体撮像素子の駆動方法。
前記第２モードでは、
一の列および他の列の間の前記列接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを接続状態とし、かつ前記他の列のＡＤ接続スイッチを非接続状態とすることにより、一の行の前記単位セルの画素信号を前記一の列の列ＡＤ変換器に読み出させ、
次に、前記他の列のＡＤ接続スイッチを接続状態とし、かつ前記一の列のＡＤ接続スイッチを非接続状態とすることにより、他の行の前記単位セルの画素信号を前記他の列の列ＡＤ変換器に読み出させ、
次に、前記一の行の単位セルの画素信号と前記他の行の単位セルの画素信号とを前記一の列の列ＡＤ変換器と前記他の列の列ＡＤ変換器とから並列に出力させる
請求項１０又は１１記載の固体撮像素子の駆動方法。
請求項１〜９のいずれか１項に記載の固体撮像素子を搭載した
カメラシステム。