WO2020255496A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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WO2020255496A1
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row
analog
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signal
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PCT/JP2020/010776
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佳朝 郷原
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels

Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that reads out a part of pixels in the pixel array unit, an image pickup device, and a control method for the solid-state image sensor.
  • a column ADC type solid-state image sensor in which ADCs (Analog to Digital Converters) are arranged for each column has been used in an image pickup device or the like.
  • ADCs Analog to Digital Converters
  • a solid-state image sensor has been proposed in which ADCs are arranged in each row and pixel addition can be performed by transferring charges to light-shielding pixels (see, for example, Patent Document 1).
  • this conventional solid-state image sensor when some pixels in the pixel array unit are read out as a region of interest (ROI: Region Of Interest), those pixels are read out without performing pixel addition.
  • ROI Region Of Interest
  • the number of AD conversions is reduced by adding pixels.
  • the AD conversion speed in other words, the reading speed
  • This technology was created in view of such a situation, and aims to improve the reading speed in a solid-state image sensor that reads out some pixels in the pixel array unit.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is a pixel array portion in which a predetermined number of rows each including a plurality of pixels are arranged, and the predetermined number of rows.
  • a scanning circuit that generates an analog signal for each of the plurality of pixels in the selected column selected from the columns, and a signal processing unit in which the predetermined number of analog-to-digital converters associated with the columns that are different from each other are arranged. For each of the selected columns, one of the analog signals of the selected column is output to the analog-to-digital converter corresponding to the selected column, and the above-mentioned selection is performed to the analog-digital converter corresponding to the unselected column.
  • a solid-state image sensor including a distribution circuit that outputs the rest of the analog signals in a row, and a control method thereof. This has the effect of reading a plurality of rows at the same time.
  • a pair of vertical signal lines are wired in each of the rows, horizontal wiring is wired in a predetermined horizontal direction in each of the distribution circuits, and the distribution circuit is in the row.
  • a plurality of selection transistors may be provided for each. This has the effect of distributing a pair of pixel signals.
  • the plurality of selection transistors include first, second and third selection transistors, and the first selection transistor is in one of the pair of vertical signal lines and in the row.
  • the path between the corresponding analog-to-digital converter is opened and closed
  • the second selection transistor opens and closes the path between the other of the pair of vertical signal lines and a predetermined node
  • the third selection transistor is opened and closed. Opens and closes the path between the predetermined node and the analog-to-digital converter corresponding to the row, and the horizontal wiring may be wired between the respective predetermined nodes in two different rows. This has the effect of reading two lines at the same time.
  • one end of the horizontal wiring is connected to one of the pair of vertical signal lines wired to one of two different rows, and the other end of the horizontal wiring is different from each other.
  • the plurality of selective transistors include first and third selective transistors, and the first selective transistor is the pair of vertical signals.
  • the path between one of the signal lines and the analog-digital converter corresponding to the row is opened and closed, and the third selection transistor is the analog-digital conversion corresponding to the other of the pair of vertical signal lines and the row.
  • the path to and from the vessel may be opened and closed. This has the effect of reducing the number of selected transistors.
  • the scanning circuit may drive the row in a certain unit. This has the effect of setting the ROI in certain units.
  • each of the plurality of pixels may output the analog signal to any one of the pair of vertical signal lines according to a predetermined selection signal. This has the effect of controlling the connection destination of the pixels.
  • the scanning circuit may generate a signal obtained by adding pixels of a predetermined number of the analog signals for each column. This has the effect of improving the reading speed.
  • the second aspect of the present technology is a pixel array unit in which a predetermined number of columns each including a plurality of pixels are arranged, and the plurality of pixels in the selected column selected from the predetermined number of columns.
  • a scanning circuit that generates an analog signal for each, a signal processing unit that arranges the predetermined number of analog digital converters associated with the different rows, and the analog digital corresponding to the selected row for each selected row.
  • a distribution circuit that outputs one of the analog signals of the selected sequence to the converter and outputs the rest of the analog signal of the selected sequence to the analog digital converter corresponding to the unselected column, and the above.
  • It is an image pickup apparatus including an image processing unit that processes image data from a signal processing unit. This has the effect that a plurality of rows are read out and processed at the same time.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the first embodiment of the present technology.
  • the image pickup device 100 is a device for capturing image data, and includes an optical unit 110, a solid-state image sensor 200, and a DSP (Digital Signal Processing) circuit 120. Further, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a digital camera such as a digital still camera, a smartphone having an image pickup function, a personal computer, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects the light from the subject and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 generates image data by photoelectric conversion in synchronization with the vertical synchronization signal VSYNC.
  • the vertical synchronization signal VSYNC is a periodic signal having a predetermined frequency indicating the timing of imaging.
  • the solid-state image sensor 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on the image data from the solid-state image sensor 200.
  • the DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to the operation of the user.
  • the bus 150 is a common route for the optical unit 110, the solid-state image sensor 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a row scanning circuit 210, a pixel array unit 220, a distribution circuit 240, a DAC (Digital to Analog Converter) 250, a signal processing unit 260, a timing control unit 270, a column scanning circuit 280, and an image processing unit 290. Be prepared.
  • a plurality of pixels are arranged in a two-dimensional grid pattern in the pixel array unit 220.
  • a set of pixels arranged in a predetermined horizontal direction is referred to as a "row”
  • a set of pixels arranged in a direction perpendicular to the row is referred to as a "column”.
  • the row scanning circuit 210 selects and drives a row, and outputs an analog signal as a pixel signal to each of the pixels in the row.
  • the distribution circuit 240 distributes a plurality of pixel signals from the row as needed and outputs them to the signal processing unit 260. The details of the distribution circuit 240 will be described later.
  • the DAC 250 generates a predetermined reference signal by DA (Digital to Analog) conversion and supplies it to the signal processing unit 260.
  • DA Digital to Analog
  • the signal processing unit 260 performs signal processing such as AD (Analog to Digital) conversion processing and CDS (Correlated Double Sampling) processing on the pixel signal for each column.
  • the signal processing unit 260 supplies the image data composed of the processed digital signal to the image processing unit 290.
  • the timing control unit 270 controls the operation timings of the row scanning circuit 210, the distribution circuit 240, and the signal processing unit 260 in synchronization with the vertical synchronization signal VSYNC.
  • the timing control unit 270 information regarding a read area indicating an area to be read in the pixel array unit is input.
  • the read area is set according to the user's operation or the like. In the initial state, all pixels are set as the read area.
  • the user can specify a part of the image data as (ROI: RegionOfInterest) by operating the touch panel while referring to the displayed image data.
  • ROI RegionOfInterest
  • that area is set as a new read area, and information indicating the range of the ROI is input to the timing control unit 270.
  • the column scanning circuit 280 selects columns in order and causes the signal processing unit 260 to output a digital signal.
  • the image processing unit 290 executes predetermined image processing such as demosaic processing and image recognition processing on the image data.
  • the image processing unit 290 outputs the processed data to the DSP circuit 120 via the signal line 209.
  • FIG. 3 is a plan view showing a configuration example of the pixel array unit 220 according to the first embodiment of the present technology.
  • a plurality of pixels 230 are arranged in a two-dimensional grid pattern in the pixel array unit 220. Further, in the pixel array unit 220, a pair of vertical signal lines are wired in the vertical direction for each row. Let one of the pair of vertical signal lines VSL (Vertical Signal Line) in the j (j is an integer) column be VSLL j and the other be VSLR j .
  • VSL Vertical Signal Line
  • FIG. 4 is a circuit diagram showing a configuration example of the pixel 230 according to the first embodiment of the present technology.
  • Each of the pixels 230 includes a photoelectric conversion element 231, a transfer transistor 232, a reset transistor 233, a floating diffusion layer 234, an amplification transistor 235, and a selection transistor 236.
  • the photoelectric conversion element 231 generates an electric charge by photoelectric conversion.
  • a photoelectric conversion element 231 for example, a photodiode is used.
  • the transfer transistor 232 transfers an electric charge from the photoelectric conversion element 231 to the floating diffusion layer 234 according to the transfer signal TRG i (i is an integer) from the row scanning circuit 210.
  • i indicates the number of lines, and the transfer signal TRG i is supplied to the i- th line.
  • the reset transistor 233 extracts the electric charge from the floating diffusion layer 234 according to the reset signal RST i from the row scanning circuit 210 and discharges the electric charge to the reset power supply VDDHPX to initialize the charge amount.
  • the floating diffusion layer 234 accumulates the transferred electric charge and generates a voltage according to the amount of electric charge.
  • the amplification transistor 235 amplifies the voltage of the floating diffusion layer 234.
  • the selection transistor 236 outputs an analog signal of the amplified voltage as a pixel signal according to the selection signal SEL i from the row scanning circuit 210. However, the odd-numbered line selection transistor 236 outputs the pixel signal to the vertical signal line VSLL j . On the other hand, the even-numbered selection transistor 236 outputs the pixel signal to the vertical signal line VSLR j . Pixel signals are supplied to the distribution circuit 240 via these vertical signal lines.
  • FIG. 5 is a block diagram showing a configuration example of the signal processing unit 260 according to the first embodiment of the present technology.
  • An ADC 261 and a latch 264 are arranged in each row in the signal processing unit 260.
  • the ADC 261 includes a comparator 262 and a counter 263.
  • the comparator 262 compares the reference signal RMP from the DAC 250 with the pixel signal Vin j from the corresponding column.
  • the comparator 262 supplies the comparison result to the counter 263.
  • the counter 263 counts the count value over a period until the comparison result is reversed.
  • the counter 263 outputs a digital signal indicating a count value to the latch 264 and holds it. Further, the counting operation of the counter 263 is controlled by the timing control unit 270.
  • the latch 264 holds the digital signal of the corresponding row.
  • the latch 264 outputs a digital signal to the image processing unit 290 under the control of the column scanning circuit 280.
  • the analog pixel signal is converted into a digital signal by the above-mentioned comparator 262 and counter 263.
  • An ADC having a simple configuration including a comparator and a counter in this way is called a single-slope ADC.
  • the signal processing unit 260 also performs CDS (Correlated Double Sampling) processing for obtaining the difference between the reset level and the signal level for each column.
  • the reset level is the level of the pixel signal at the time of initialization of the pixel 230
  • the signal level is the level of the pixel signal at the end of exposure.
  • the CDS processing is realized by the counter 263 performing one of the down count and the up count when converting the reset level, and the counter 263 performing the other of the down count and the up count when converting the signal level. It should be noted that the counter 263 may be configured to perform only upcounting, and a circuit for performing CDS processing may be added in the subsequent stage.
  • FIG. 6 is a circuit diagram showing a configuration example of the distribution circuit 240 according to the first embodiment of the present technology.
  • the distribution circuit 240 is provided with selection transistors 241 and 242 and 243 for each row. Further, in the distribution circuit 240, horizontal wiring HL j is wired in the horizontal direction for each row. Then, the distribution circuit 240, for each column, select signal SELL j from the timing control unit 270, SELR j and SELd j are input.
  • the selection transistor 241 opens and closes the path between the vertical signal line VSLL j and the ADC 261 in the j-th column according to the selection signal SELL j .
  • the selection transistor 242 opens and closes a path between the vertical signal line VSLR j and a predetermined node between the selection transistors 242 and 243 according to the selection signal SELR j .
  • the left end of the horizontal wiring HL j is connected to this node.
  • the right end of the horizontal wiring HL j is connected to the node between the selection transistors 242 and 243 in the j + N (N is an integer) column. For example, when j is set to "1" and N is set to "4", the nodes in the first row and the nodes in the fifth row are connected by the horizontal wiring HL 1 .
  • the total number of horizontal wiring HL js is JN.
  • the selection transistor 243 opens and closes the path between the node to which the horizontal wiring HL j is connected and the ADC 261 in the j-th row according to the selection signal SELd j .
  • the selective transistor 241 is an example of the first selective transistor described in the claims, and the selective transistor 242 is an example of the second selective transistor described in the claims.
  • the selection transistor 243 is an example of the third selection transistor described in the claims.
  • FIG. 7 is a circuit diagram showing an example of the state of the distribution circuit 240 when reading the ROI in the first embodiment of the present technology.
  • the diamond in the pixel indicates the connection node between the transistor in the pixel and the vertical signal line.
  • the white diamonds indicate nodes that are not driven, that is, nodes that do not output pixel signals.
  • the diagonal diamonds indicate the driven nodes, that is, the nodes that output the pixel signal.
  • the selection transistors 241 and 242 and 243 are represented by the symbol of the switch in order to clearly indicate the open / closed state.
  • the region of N rows or less can be set as the ROI.
  • the area of 2N columns or less can be set as the ROI.
  • the number of ROI lines is not limited. For example, it is assumed that N is "4" and the ROI of 4 rows ⁇ 4 columns is set. Further, the range of columns of ROI is, for example, 3 to 6 columns, and the range of rows is 1 to 4 rows.
  • the area surrounded by the alternate long and short dash line in the figure indicates the ROI.
  • the selection transistors 241 and 242 in the selected selection row shift to the closed state according to the control of the timing control unit 270.
  • the selection transistors 241 and 242 in the unselected rows shift to the open state.
  • the selection transistor 243 in the selected row shifts to the open state
  • the selection transistor 243 in the unselected row shifts to the closed state.
  • the row scanning circuit 210 drives the rows in the ROI in order of two rows and outputs a pixel signal.
  • the row scanning circuit 210 drives, for example, the first and second rows at the same time, and then drives the third and fourth rows.
  • the pixel signals of the odd-numbered lines are output via the vertical signal line VSLL j . Since the selection transistor 241 in the selection column is in the closed state, the pixel signals in the odd-numbered rows are supplied to the ADC 261 corresponding to the selection column.
  • the arrows in the figure indicate the transmission direction of the pixel signal.
  • the pixel signals of even-numbered lines are output via the vertical signal line VSLR j . Since the selection transistor 242 in the selection column and the selection transistor 243 in the non-selected column are in the closed state, the pixel signals in the even-numbered rows are transmitted through those transistors and the horizontal wiring HL j in the unselected column. It is supplied to the ADC 261 of. For example, in the second row, the pixel signals in the third and fourth columns are supplied to the ADC 261 in the seventh and eighth columns which are not selected, and the pixel signals in the fifth and sixth columns are selected. It is supplied to the ADC 261 in the first row and the second column which is not used.
  • the circuit in the subsequent stage (image processing unit 290, etc.) to rearrange the digital signals after AD conversion.
  • the image processing unit 290 and the like rearrange the addresses (2, 5), (2, 6), (2, 3) and (2, 4) on the second line.
  • the selection transistors 242 in all rows are in the closed state.
  • the selection transistor 241 shifts to the closed state when reading the odd-numbered rows, and shifts to the open state when reading the even-numbered rows.
  • the selection transistor 243 shifts to the open state when reading the odd-numbered rows, and shifts to the closed state when reading the even-numbered rows. Further, the row scanning circuit 210 is driven one row at a time.
  • FIG. 8 is a simplified diagram of the state of the distribution circuit 240 when reading the ROI in the first embodiment of the present technology.
  • the selection transistors 241 and 242 and 243 are omitted.
  • J rows are arranged in the pixel array unit 220.
  • Each column contains I (I is an integer) pixels 230.
  • J ADC 261s associated with different columns are arranged.
  • the timing control unit 270 selects the column in the ROI as the selection column. In the example of the figure, columns 3 to 6 are selected.
  • the row scanning circuit 210 simultaneously drives a plurality of pixels in the selected column for each selected column to generate an analog pixel signal.
  • the pixels in the odd-numbered rows and the pixels in the even-numbered rows are driven at the same time for each selected column.
  • the distribution circuit 240 outputs one of the pixel signals of the selected row to the ADC 261 corresponding to the selected row for each selected row, and outputs the rest of the pixel signals of the selected row to the ADC 261 corresponding to the unselected row. Output.
  • the distribution circuit 240 outputs an odd-numbered row of pixel signals to the ADC 261 corresponding to the selected column, and outputs an even-numbered row of pixel signals to the ADC 261 corresponding to the unselected column.
  • the solid-state image sensor 200 simultaneously performs AD conversion of two rows, an odd-numbered row and an even-numbered row. (In other words, read).
  • the row scanning circuit 210 is an example of the scanning circuit described in the claims.
  • the ADC 261 is an example of the analog-to-digital converter described in the claims.
  • FIG. 9 is a diagram showing an example of the state of the solid-state image sensor when reading the ROI in the comparative example.
  • this comparative example only one vertical signal line VSL j is wired for each column. Further, the pixels of all lines are connected to the ADC via the vertical signal line VSL j .
  • the row scan circuit drives the rows in the ROI row by row. Then, the ADC of the selected column AD-converts the pixel signal from the corresponding column. As illustrated in the figure, in the comparative example, since only the ADC of the selected column is used, the pixel signals are read out row by row.
  • the distribution circuit 240 when the distribution circuit 240 is arranged, in addition to the ADC 261 in the selected column, the ADC 261 in the unselected column can also be used, so that the pixel signal can be read out in two rows at a time.
  • the reading speed can be improved as compared with the comparative example.
  • focal plane distortion can be reduced.
  • FIG. 10 is a timing chart showing an example of the operation of the solid-state image sensor 200 when reading the ROI in the first embodiment of the present technology.
  • the solid-state image sensor 200 reads out the ROI.
  • the timing control unit 270 supplies the horizontal synchronization signal HSYNC to the timings T11, T12 and the like.
  • the signal processing unit 260 performs AD conversion in order of two lines in synchronization with the horizontal synchronization signal HSYNC.
  • the ROI column range is 3 to 6 columns and the row range is 1 to 4 rows.
  • the signal processing unit 260 may use the addresses (1, 3), (1, 4), (1, 5), (1, 6), (2, 3) (2, 4), ( The pixel signals of the respective pixels of 2, 5) and (2, 6) are AD-converted at the same time.
  • the signal processing unit 260 receives addresses (3, 3), (3, 4), (3, 5), (3, 6), (4, 3), (4, 4). ), (4, 5) and (4, 6) pixels are AD-converted at the same time.
  • FIG. 11 is a timing chart showing an example of the operation of the solid-state image sensor when reading the ROI in the comparative example.
  • the signal processing unit performs AD conversion line by line in order in synchronization with the horizontal synchronization signal HSYNC.
  • the signal processing unit simultaneously AD-converts the pixel signals of the pixels of the addresses (1, 3), (1, 4), (1, 5) and (1, 6).
  • the signal processing unit simultaneously AD-converts the pixel signals of the pixels of the addresses (2, 3), (2, 4), (2, 5) and (2, 6).
  • the signal processing unit 260 simultaneously AD-converts the pixel signals of the pixels of the addresses (3, 3), (3, 4), (3, 5) and (3, 6). To do.
  • the signal processing unit 260 simultaneously AD-converts the pixel signals of the pixels of the addresses (4, 3), (4, 4), (4, 5) and (4, 6).
  • the reading speed can be improved as compared with the comparative example.
  • FIG. 12 is a diagram showing an example of setting ROI in the first embodiment of the present technology.
  • the shaded area shows an example of the range that can be set as the ROI.
  • the gray part shows an example of the range that cannot be set as ROI.
  • the total number of columns to be read in the group is limited to N columns or less. For example, let N be "4".
  • the columns to be read in the group consisting of the first row and the second row are four columns, which does not violate the limitation. The same applies to the third and subsequent lines.
  • the solid-state image sensor 200 reads two lines at the same time, it can read three or more lines at the same time.
  • FIG. 13 is a circuit diagram showing a configuration example of a pixel array unit and a distribution circuit when three rows are simultaneously read out in the first embodiment of the present technology.
  • three vertical signal lines are wired for each row.
  • the first vertical signal line is connected to 3m (m is an integer of 0 or more) + 1 line
  • the second vertical signal line is connected to 3m + 2 lines
  • the third vertical signal line is connected to 3m + 3 lines. Will be done.
  • the selection transistors 244 and 245 having the same connection configuration as the selection transistors 242 and 243 are further added, and two horizontal wires are wired.
  • the right end of the first horizontal wiring is connected to the j + N row, and the right end of the second horizontal wiring is connected to the j + 2N row.
  • a vertical signal line, a selection transistor, and a horizontal wiring are similarly added.
  • FIG. 14 is a flowchart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. This operation is started, for example, when the ROI is set.
  • the timing control unit 270 controls the opening and closing of the selection transistors 241 to 243 in the distribution circuit 240 (step S901).
  • the row scanning circuit 210 selects and drives two rows in the ROI (step S902).
  • the ADC 261 in each row AD-converts the analog pixel signal in the selected row into a digital signal (step S903).
  • the row scanning circuit 210 determines whether or not the reading of the ROI is completed (step S904).
  • step S904 When the reading is not completed (step S904: No), the solid-state image sensor 200 repeatedly executes steps S902 and subsequent steps. On the other hand, when the reading is completed (step S904: Yes), the image processing unit 290 rearranges the digital signals and performs image processing (step S905). After step S905, the solid-state image sensor 200 ends the operation for reading the ROI.
  • the distribution circuit 240 transmits the pixel signals of the odd-numbered rows and the even-numbered rows to each ADC 261 of the selected column and the unselected column. Since it is output, two lines can be AD-converted at the same time. This makes it possible to improve the reading speed of the ROI.
  • the solid-state image sensor 200 reads out two rows in the ROI at the same time, but the larger the number of rows, the longer the time required for reading.
  • the solid-state image sensor 200 of the modification of the first embodiment is different from the first embodiment in that pixel addition is performed to further improve the reading speed.
  • FIG. 15 is a diagram showing a configuration example of the pixel array unit 220 in the modified example of the first embodiment of the present technology.
  • the 4m + 1st line and the 4m + 2nd line are connected to the vertical signal line VSLL j
  • the 4m + 3rd line and the 4m + 4th line are connected to the vertical signal line VSLR j .
  • the first and second lines are connected to the vertical signal line VSLL j
  • the third and fourth lines are connected to the vertical signal line VSLR j .
  • the row scanning circuit 210 of the modified example of the first embodiment drives four rows at a time.
  • a signal obtained by adding the pixel signal of the 4m + 1st line and the pixel signal of the 4m + 2nd line is supplied to the vertical signal line VSLL j .
  • a signal obtained by adding the pixel signal of the 4m + 3rd line and the pixel signal of the 4m + 4th line is supplied to the vertical signal line VSLR j .
  • FIG. 16 is a timing chart showing an example of the operation of the solid-state image sensor 200 when reading the ROI in the modified example of the first embodiment of the present technology.
  • the signal processing unit 260 performs AD conversion in order of 4 lines in synchronization with the horizontal synchronization signal HSYNC.
  • the ROI column range is 3 to 6 columns and the row range is 1 to 4 rows.
  • the signal processing unit 260 AD-converts the signal obtained by adding the pixel signals of the addresses (1, 3) and (2, 3).
  • the signal obtained by adding the pixel signals of the addresses (1, 4) and (2, 4) and the signal obtained by adding the pixel signals of the addresses (1, 5) and (2, 5) are also AD-converted.
  • the reading speed can be improved because four lines can be driven by pixel addition.
  • the row scanning circuit 210 may drive the 4m + 1st row and the 4m + 3rd row at the same time, and then drive the 4m + 2nd row and the 4m + 4th row at the same time.
  • the reading speed can be further improved. it can.
  • Second Embodiment> In the first embodiment described above, the selection transistors 241, 242 and 243 are arranged for each row in the distribution circuit 240, but in this configuration, the circuit scale of the distribution circuit 240 increases as the number of rows increases. It ends up.
  • the solid-state image sensor 200 of the second embodiment is different from the first embodiment in that the number of selective transistors is reduced.
  • FIG. 17 is a circuit diagram showing a configuration example of the distribution circuit 240 according to the second embodiment of the present technology.
  • the distribution circuit 240 of the second embodiment differs from the first embodiment in that the selection transistors 242 are reduced in all rows. Further, the left end of the horizontal wiring HL j is connected to the vertical signal line VSLR j , and the right end thereof is connected to the vertical signal line VSRL j + N , which is different from the first embodiment.
  • FIG. 18 is a circuit diagram showing a configuration example of the pixel 230 according to the second embodiment of the present technology. It is supplied selection signal SELL i from the first column to the N-th column, the selection signal SELR i supplied from N + 1 column to the 2N-th column. Thereafter, alternating every N rows and selection signal SELL i and SELR i supplied. For example, when the N is "4", is supplied a selection signal SELL i from the first column to the fourth column, the selection signal SELR i supplied from the fifth column to the eighth column.
  • FIG. 19 is a circuit diagram showing an example of the state of the distribution circuit when reading the ROI in the second embodiment of the present technology.
  • the column corresponding to the selection signal SELL i shall include both the column corresponding to the selection signal SELR i.
  • the range from columns 1 to 4 is set as the ROI.
  • the row scanning circuit 210 supplies selection signals SELL 1 to SELL 2 and drives columns 1 to 4 in the first and second rows.
  • the selection signal SELR i is not supplied and the 5th to 8th rows are not driven.
  • the selection transistors 241 in all rows shift to the closed state.
  • the selection transistors 243 in all rows shift to the open state.
  • the circuit scale of the distribution circuit 240 can be reduced.
  • the horizontal wiring HL j is connected to the vertical signal line VSLR j , but in this configuration, the ROI can be set only for each N column.
  • the solid-state image sensor 200 of the modification of the second embodiment is different from the second embodiment in that an arbitrary column can be set as the ROI by increasing the number of selection signals for each row. ..
  • FIG. 20 is a circuit diagram showing a configuration example of the pixel array unit 220 in the modified example of the second embodiment of the present technology.
  • Row scanning circuit 210 of the modification of the second embodiment is different from the selection signal SELa i, SELb i, the second embodiment in the point for supplying SELc i and SELd i for each row.
  • Selection signal SELa i for example, is supplied to the first column and second column selection signal SELb i, for example, is supplied to the third and fourth columns.
  • Selection signal SELc i for example, is supplied to the fifth column and the sixth column, the selection signal SELd i, for example, is supplied to the column 7 and 8 column. 9 subsequent columns, selection signals SELa i in two rows units, SELb i, SELc i and SELd i are supplied in sequence.
  • FIG. 21 is a circuit diagram showing an example of the state of the distribution circuit 240 when reading the ROI in the modified example of the second embodiment of the present technology. If 3 to 6 rows is set as ROI, row scanning circuit 210 supplies the selection signal SELb i and SELc i, drives the six rows of three. On the other hand, the selection signal SELa i and SELd i is not supplied, the first row, second row, lines 5 and 6 is not driven.
  • the ROI can be set in that unit (every 2 columns, etc.).
  • the number of selection signals may be increased and the row scanning circuit 210 may be driven in units of columns.
  • the row scanning circuit 210 drives the columns in a certain unit (two columns, etc.), the ROI can be set in that unit. it can.
  • FIG. 22 is a circuit diagram showing a configuration example of the pixel 230 according to the third embodiment of the present technology.
  • the pixel 230 of this third embodiment is different from the first embodiment in that it further includes a selection transistor 237.
  • the selection transistors 236 of all pixels are commonly connected to the vertical signal line VSLL j
  • the selection transistors 237 of all pixels are commonly connected to the vertical signal line VSLR j
  • the row scanning circuit 210 supplies the selection signal SELL i to the selection transistor 236 and supplies the selection signal SELR i to the selection transistor 237.
  • FIG. 23 is a circuit diagram showing an example of the state of the distribution circuit 240 when the ROI is read out according to the third embodiment of the present technology.
  • a row scanning circuit 210 when reading the odd and even rows at the same time, supplies a selection signal SELL i to the pixel 230 of the odd-numbered rows, and supplies the selection signals SELR i to the pixel 230 in an even row.
  • the odd-numbered lines output the pixel signal from the vertical signal line VSLL j
  • the even-numbered lines output the pixel signal from the vertical signal line VSLR j .
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 24 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 25 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 25 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • the technique according to the present disclosure can be applied to the imaging unit 12031, so that the response speed of the system can be improved.
  • the present technology can have the following configurations.
  • a pixel array unit in which a predetermined number of columns each including a plurality of pixels are arranged, and A scanning circuit that generates an analog signal for each of the plurality of pixels in the selected sequence selected from the predetermined number of columns.
  • a signal processing unit in which the predetermined number of analog-to-digital converters associated with the columns different from each other are arranged, and For each selection row, any of the analog signals in the selection row is output to the analog-to-digital converter corresponding to the selection row, and the selection row is output to the analog-digital converter corresponding to the unselected row.
  • a solid-state image sensor including a distribution circuit that outputs the rest of the analog signal.
  • a pair of vertical signal lines are wired for each row.
  • the distribution circuit horizontal wiring is wired in a predetermined horizontal direction for each row.
  • the solid-state imaging device wherein the distribution circuit includes a plurality of selection transistors for each row.
  • the plurality of selection transistors include first, second and third selection transistors.
  • the first selection transistor opens and closes a path between one of the pair of vertical signal lines and the analog-to-digital converter corresponding to the row.
  • the second selection transistor opens and closes the path between the other of the pair of vertical signal lines and a predetermined node.
  • the third selection transistor opens and closes the path between the predetermined node and the analog-to-digital converter corresponding to the row.
  • the solid-state imaging device wherein the horizontal wiring is wired between the predetermined nodes in two rows different from each other. (4) One end of the horizontal wiring is connected to one of the pair of vertical signal lines wired to one of two different rows. The other end of the horizontal wiring is connected to the other of the pair of vertical signal lines routed to the other of two different rows.
  • the plurality of selection transistors include first and third selection transistors. The first selection transistor opens and closes a path between one of the pair of vertical signal lines and the analog-to-digital converter corresponding to the row.
  • the solid-state imaging device wherein the third selection transistor opens and closes a path between the other of the pair of vertical signal lines and the analog-to-digital converter corresponding to the row.
  • a signal processing unit in which the predetermined number of analog-to-digital converters associated with the columns different from each other are arranged, and For each selection row, any of the analog signals in the selection row is output to the analog-to-digital converter corresponding to the selection row, and the selection row is output to the analog-digital converter corresponding to the unselected row.
  • a distribution circuit that outputs the rest of the analog signal
  • An image pickup apparatus including an image processing unit that processes image data from the signal processing unit. (9) A scanning procedure in which an analog signal is generated for each of the plurality of pixels in the selected selection column selected from the predetermined number of columns in the pixel array section in which a predetermined number of columns each including a plurality of pixels are arranged.
  • any of the analog signals in the selected row is output to the analog-to-digital converter corresponding to the selected row, and the analog signal in the selected row is output to the analog-digital converter corresponding to the unselected row.
  • a method for controlling a solid-state image sensor which comprises a distribution procedure for outputting the rest of an analog signal.
  • Image sensor 110 Optical unit 120
  • DSP (Digital Signal Processing) circuit 130 Display unit 140 Operation unit 150
  • Bus 160 Frame memory 170
  • Storage unit 180 Power supply unit 200
  • Solid-state image sensor 210 line scanning circuit 220
  • Photoelectric conversion element 232 Transfer transistor 233 Reset transistor 234 Floating diffusion layer 235
  • Selective transistor 240 Distribution circuit 250 DAC 260 signal processing unit 261 ADC 262 Comparator 263 Counter 264 Latch 270 Timing control unit 280 Row scanning circuit 290 Image processing unit 12031 Imaging unit

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Abstract

画素アレイ部における一部の画素を読み出す固体撮像素子において、読出し速度を向上させる。　画素アレイ部には、各々が複数の画素を含む所定数の列が配列される。走査回路は、所定数の列のうち選択された選択列内の複数の画素のそれぞれにアナログ信号を生成させる。信号処理部には、互いに異なる列に対応付けられた所定数のアナログデジタル変換器が配列される。分配回路は、選択列ごとに選択列に対応するアナログデジタル変換器へ選択列のアナログ信号のいずれかを出力するとともに、選択されていない列に対応するアナログデジタル変換器へ選択列のアナログ信号の残りを出力する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子に関する。詳しくは、画素アレイ部における一部の画素を読み出す固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、列ごとにＡＤＣ（Analog to Digital Converter）を配置するカラムＡＤＣ型の固体撮像素子が撮像装置などにおいて用いられている。例えば、列ごとにＡＤＣを配置し、遮光画素への電荷の転送により画素加算を行うことができる固体撮像素子が提案されている（例えば、特許文献１参照。）。また、この従来の固体撮像素子では、画素アレイ部における一部の画素を関心領域（ＲＯＩ：Region Of Interest）として読み出す場合、画素加算を行うことなく、それらの画素を読み出している。
特開２０１８－１９１９１号公報
　上述の固体撮像素子では、画素加算により、ＡＤ変換の回数の削減を図っている。しかしながら、上述の固体撮像素子では、画素加算を行わずにＲＯＩを読み出す場合において、１行ずつ順にＡＤ変換を行う必要がある。このため、ＲＯＩの行数が多くなるほど、ＡＤ変換の速度（言い換えれば、読出し速度）が低下してしまうという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、画素アレイ部における一部の画素を読み出す固体撮像素子において、読出し速度を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、各々が複数の画素を含む所定数の列が配列された画素アレイ部と、上記所定数の列のうち選択された選択列内の上記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、互いに異なる上記列に対応付けられた上記所定数のアナログデジタル変換器を配列した信号処理部と、上記選択列ごとに上記選択列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号のいずれかを出力するとともに、選択されていない上記列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号の残りを出力する分配回路とを具備する固体撮像素子、および、その制御方法である。これにより、複数の行が同時に読み出されるという作用をもたらす。
　また、この第１の側面において、上記列ごとに一対の垂直信号線が配線され、上記分配回路には、上記列ごとに所定の水平方向に横配線が配線され、上記分配回路は、上記列ごとに複数の選択トランジスタを備えてもよい。これにより、一対の画素信号が分配されるという作用をもたらす。
　また、この第１の側面において、上記複数の選択トランジスタは、第１、第２および第３の選択トランジスタを含み、上記第１の選択トランジスタは、上記一対の垂直信号線の一方と上記列に対応する上記アナログデジタル変換器との間の経路を開閉し、上記第２の選択トランジスタは、上記一対の垂直信号線の他方と所定ノードとの間の経路を開閉し、上記第３の選択トランジスタは、上記所定ノードと上記列に対応する上記アナログデジタル変換器との間の経路を開閉し、上記横配線は、互いに異なる２つの列のそれぞれの上記所定ノードの間に配線されてもよい。これにより、２行が同時に読み出されるという作用をもたらす。
　また、この第１の側面において、上記横配線の一端は、互いに異なる２つの列の一方に配線された上記一対の垂直信号線の一方に接続され、上記横配線の他端は、互いに異なる２つの列の他方に配線された上記一対の垂直信号線の他方に接続され、上記複数の選択トランジスタは、第１および第３の選択トランジスタを含み、上記第１の選択トランジスタは、上記一対の垂直信号線の一方と上記列に対応する上記アナログデジタル変換器との間の経路を開閉し、上記第３の選択トランジスタは、上記一対の垂直信号線の他方と上記列に対応する上記アナログデジタル変換器との間の経路を開閉してもよい。これにより、選択トランジスタが削減されるという作用をもたらす。
　また、この第１の側面において上記走査回路は、一定の単位で上記列を駆動してもよい。これにより、一定の単位でＲＯＩが設定されるという作用をもたらす。
　また、この第１の側面において、上記複数の画素のそれぞれは、所定の選択信号に従って上記一対の垂直信号線のいずれかへ上記アナログ信号を出力してもよい。これにより、画素の接続先が制御されるという作用をもたらす。
　また、この第１の側面において上記走査回路は、上記列ごとに所定数の上記アナログ信号を画素加算した信号を生成させてもよい。これにより、読出し速度が向上するという作用をもたらす。
　また、本技術の第２の側面は、各々が複数の画素を含む所定数の列が配列された画素アレイ部と、上記所定数の列のうち選択された選択列内の上記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、互いに異なる上記列に対応付けられた上記所定数のアナログデジタル変換器を配列した信号処理部と、上記選択列ごとに上記選択列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号のいずれかを出力するとともに、選択されていない上記列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号の残りを出力する分配回路と、上記信号処理部からの画像データを処理する画像処理部とを具備する撮像装置である。これにより、複数の行が同時に読み出されて、処理されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示す平面図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における分配回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。 本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路の状態を簡易化した図である。 比較例におけるＲＯＩを読み出すときの固体撮像素子の状態の一例を示す図である。 本技術の第１の実施の形態におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。 比較例におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＲＯＩの設定例を示す図である。 本技術の第１の実施の形態における３列を同時に読み出す場合の画素アレイ部および分配回路の一構成例を示す回路図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例における画素アレイ部の一構成例を示す図である。 本技術の第１の実施の形態の変形例におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における分配回路の一構成例を示す回路図である。 本技術の第２の実施の形態における画素の一構成例を示す回路図である。 本技術の第２の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。 本技術の第２の実施の形態の変形例における画素アレイ部の一構成例を示す回路図である。 本技術の第２の実施の形態の変形例におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。 本技術の第３の実施の形態における画素の一構成例を示す回路図である。 本技術の第３の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（列ごとに複数の画素信号を分配する例）
　２．第２の実施の形態（選択トランジスタを削減し、列ごとに複数の画素信号を分配する例）
　３．第３の実施の形態（接続先の垂直信号線を可変とし、列ごとに複数の画素信号を分配する例）
　４．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、行走査回路２１０、画素アレイ部２２０、分配回路２４０、ＤＡＣ（Digital to Analog Converter）２５０、信号処理部２６０、タイミング制御部２７０、列走査回路２８０および画像処理部２９０を備える。
　画素アレイ部２２０には、複数の画素が二次元格子状に配列される。以下、所定の水平方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
　行走査回路２１０は、行を選択して駆動し、その行内の画素のそれぞれにアナログ信号を画素信号として出力させるものである。
　分配回路２４０は、必要に応じて列からの複数の画素信号を分配して信号処理部２６０へ出力するものである。分配回路２４０の詳細については後述する。
　ＤＡＣ２５０は、ＤＡ（Digital to Analog）変換により、所定の参照信号を生成して信号処理部２６０へ供給するものである。
　信号処理部２６０は、列ごとに、ＡＤ（Analog to Digital）変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を画素信号に対して行うものである。この信号処理部２６０は、処理後のデジタル信号からなる画像データを画像処理部２９０に供給する。
　タイミング制御部２７０は、垂直同期信号ＶＳＹＮＣに同期して、行走査回路２１０、分配回路２４０および信号処理部２６０のそれぞれの動作タイミングを制御するものである。
　また、タイミング制御部２７０には、画素アレイ部において読み出すべき領域を示す読出し領域に関する情報が入力される。読出し領域は、ユーザの操作などに従って設定される。初期状態においては、全画素が読出し領域として設定される。例えば、ユーザは、表示された画像データを参照しながら、タッチパネルの操作などにより、その画像データの一部を（ＲＯＩ：Region Of Interest）として指定することができる。ＲＯＩが指定されると、その領域が新たな読出し領域として設定され、ＲＯＩの範囲を示す情報がタイミング制御部２７０に入力される。
　列走査回路２８０は、列を順に選択して、信号処理部２６０にデジタル信号を出力させるものである。
　画像処理部２９０は、画像データに対して、デモザイク処理や画像認識処理などの所定の画像処理を実行するものである。この画像処理部２９０は、処理後のデータを信号線２０９を介してＤＳＰ回路１２０に出力する。
　なお、画像処理部２９０の処理の一部または全てを、後段の回路（ＤＳＰ回路１２０など）が実行することもできる。
　［画素アレイ部の構成例］
　図３は、本技術の第１の実施の形態における画素アレイ部２２０の一構成例を示す平面図である。この画素アレイ部２２０には、複数の画素２３０が二次元格子状に配列される。また、画素アレイ部２２０には、列ごとに、一対の垂直信号線が垂直方向に配線される。ｊ（ｊは、整数）列目の一対の垂直信号線ＶＳＬ（Vertical Signal Line）の一方をＶＳＬＬｊとし、他方をＶＳＬＲｊとする。
　［画素の構成例］
　図４は、本技術の第１の実施の形態における画素２３０の一構成例を示す回路図である。画素２３０のそれぞれは、光電変換素子２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。
　光電変換素子２３１は、光電変換により電荷を生成するものである。光電変換素子２３１として、例えば、フォトダイオードが用いられる。
　転送トランジスタ２３２は、行走査回路２１０からの転送信号ＴＲＧｉ（ｉは、整数）に従って、光電変換素子２３１から浮遊拡散層２３４へ電荷を転送するものである。ここで、ｉは行数を示し、ｉ行目には、転送信号ＴＲＧｉが供給される。
　リセットトランジスタ２３３は、行走査回路２１０からのリセット信号ＲＳＴｉに従って、浮遊拡散層２３４から電荷を引き抜いてリセット電源ＶＤＤＨＰＸへ放出し、電荷量を初期化するものである。
　浮遊拡散層２３４は、転送された電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２３５は、浮遊拡散層２３４の電圧を増幅するものである。
　選択トランジスタ２３６は、行走査回路２１０からの選択信号ＳＥＬｉに従って、増幅された電圧のアナログ信号を画素信号として出力するものである。ただし、奇数行の選択トランジスタ２３６は、画素信号を垂直信号線ＶＳＬＬｊへ出力する。一方、偶数行の選択トランジスタ２３６は、画素信号を垂直信号線ＶＳＬＲｊへ出力する。これらの垂直信号線を介して画素信号は分配回路２４０に供給される。
　［信号処理部の構成例］
　図５は、本技術の第１の実施の形態における信号処理部２６０の一構成例を示すブロック図である。この信号処理部２６０には、列ごとにＡＤＣ２６１およびラッチ２６４が配置される。ＡＤＣ２６１は、比較器２６２およびカウンタ２６３を備える。
　比較器２６２は、ＤＡＣ２５０からの参照信号ＲＭＰと、対応する列からの画素信号Ｖｉｎｊとを比較するものである。この比較器２６２は、比較結果をカウンタ２６３に供給する。
　カウンタ２６３は、比較結果が反転するまでの期間に亘って計数値を計数するものである。このカウンタ２６３は、計数値を示すデジタル信号をラッチ２６４に出力し、保持させる。また、カウンタ２６３の計数動作は、タイミング制御部２７０により制御される。
　ラッチ２６４は、対応する列のデジタル信号を保持するものである。このラッチ２６４は、列走査回路２８０の制御に従ってデジタル信号を画像処理部２９０に出力する。
　上述の比較器２６２およびカウンタ２６３により、アナログの画素信号がデジタル信号に変換される。このように比較器およびカウンタからなる簡易な構成のＡＤＣは、シングルスロープ型のＡＤＣと呼ばれる。
　また、信号処理部２６０は、ＡＤ変換の他、リセットレベルと信号レベルとの差分を求めるＣＤＳ（Correlated Double Sampling）処理を列ごとに行う。ここで、リセットレベルは、画素２３０の初期化時の画素信号のレベルであり、信号レベルは、露光終了時の画素信号のレベルである。例えば、リセットレベルの変換時にカウンタ２６３がダウンカウントおよびアップカウントの一方を行い、信号レベルの変換時にカウンタ２６３がダウンカウントおよびアップカウントの他方を行うことにより、ＣＤＳ処理が実現される。なお、カウンタ２６３がアップカウントのみを行う構成とし、その後段にＣＤＳ処理を行う回路を追加することもできる。
　［分配回路の構成例］
　図６は、本技術の第１の実施の形態における分配回路２４０の一構成例を示す回路図である。この分配回路２４０には、列ごとに選択トランジスタ２４１、２４２および２４３が設けられる。また、分配回路２４０には、列ごとに、水平方向に横配線ＨＬｊが配線される。そして、分配回路２４０には、列ごとに、タイミング制御部２７０からの選択信号ＳＥＬＬｊ、ＳＥＬＲｊおよびＳＥＬｄｊが入力される。
　選択トランジスタ２４１は、選択信号ＳＥＬＬｊに従って、垂直信号線ＶＳＬＬｊと、ｊ列目のＡＤＣ２６１との間の経路を開閉するものである。
　選択トランジスタ２４２は、選択信号ＳＥＬＲｊに従って、垂直信号線ＶＳＬＲｊと、選択トランジスタ２４２および２４３の間の所定のノードとの間の経路を開閉するものである。このノードには、横配線ＨＬｊの左端が接続される。その横配線ＨＬｊの右端は、ｊ＋Ｎ（Ｎは整数）列目における、選択トランジスタ２４２および２４３の間のノードに接続される。例えば、ｊを「１」とし、Ｎを「４」とすると、１列目のノードと、５列目のノードとが、横配線ＨＬ１により接続される。ただし、列数をＪ（Ｊは、整数）とすると、Ｊ－Ｎ＋１列目からＪ列目のノードには、右端の接続先が無いため、そのノードを左端とする横配線ＨＬｊが配線されない。したがって横配線ＨＬｊの本数は、合計でＪ－Ｎ本となる。
　選択トランジスタ２４３は、選択信号ＳＥＬｄｊに従って、横配線ＨＬｊが接続されたノードと、ｊ列目のＡＤＣ２６１との間の経路を開閉するものである。
　なお、選択トランジスタ２４１は、特許請求の範囲に記載の第１の選択トランジスタの一例であり、選択トランジスタ２４２は、特許請求の範囲に記載の第２の選択トランジスタの一例である。選択トランジスタ２４３は、特許請求の範囲に記載の第３の選択トランジスタの一例である。
　図７は、本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路２４０の状態の一例を示す回路図である。同図において、画素内のひし形は、画素内のトランジスタと、垂直信号線との接続ノードを示す。また、白抜きのひし形は、駆動されていないノード、すなわち、画素信号を出力していないノードを示す。斜線のひし形は、駆動されたノード、すなわち、画素信号を出力しているノードを示す。また、同図において、選択トランジスタ２４１、２４２および２４３は、開閉状態を明示するために、スイッチの図記号により表されている。
　固体撮像素子２００は、全部で２Ｎ列の場合には、Ｎ列以下の領域をＲＯＩとして設定することができる。４Ｎ列の場合には、２Ｎ列以下の領域をＲＯＩとして設定することができる。ＲＯＩの行数は制限されない。例えば、Ｎを「４」とし、４行×４列のＲＯＩが設定されたものとする。また、ＲＯＩの列の範囲は、例えば、３乃至６列であり、行の範囲は、１乃至４行とする。同図における一点鎖線で囲まれた領域は、ＲＯＩを示す。
　ＲＯＩが設定されると、選択された選択列（例えば、３乃至６列）の選択トランジスタ２４１および２４２は、タイミング制御部２７０の制御に従って閉状態に移行する。一方、選択されていない列の選択トランジスタ２４１および２４２は、開状態に移行する。また、タイミング制御部２７０の制御に従って、選択列の選択トランジスタ２４３が開状態に移行し、選択されていない列の選択トランジスタ２４３が閉状態に移行する。
　また、行走査回路２１０は、ＲＯＩ内の行を２行ずつ順に駆動し、画素信号を出力させる。行走査回路２１０は、例えば、１行目および２行目を同時に駆動し、次に３行目および４行目を駆動する。
　奇数行（１行目など）の画素信号は、垂直信号線ＶＳＬＬｊを介して出力される。選択列の選択トランジスタ２４１が閉状態であるため、奇数行の画素信号は、その選択列に対応するＡＤＣ２６１へ供給される。同図における矢印は、画素信号の伝送方向を示す。
　一方、偶数行（２行目など）の画素信号は、垂直信号線ＶＳＬＲｊを介して出力される。選択列の選択トランジスタ２４２と、選択されていない列の選択トランジスタ２４３とが閉状態であるため、偶数行の画素信号は、それらのトランジスタと横配線ＨＬｊとを介して、選択されていない列のＡＤＣ２６１へ供給される。例えば、２行目において、３列目および４列目の画素信号は、選択されていない７行目および８列目のＡＤＣ２６１へ供給され、５列目および６列目の画素信号は、選択されていない１行目および２列目のＡＤＣ２６１へ供給される。
　１行目と２行目とが同時に読み出されるため、後段の回路（画像処理部２９０など）は、ＡＤ変換後のデジタル信号を並び替える必要がある。例えば、同図の例では、信号処理部２６０により、アドレス（２、５）、（２、６）、（１、３）、（１、４）、（１、５）、（１、６）、（２、３）および（２、４）の順で、そのアドレスのデジタル信号が出力される。この場合に、画像処理部２９０等は、アドレス（２、５）、（２、６）、（２、３）および（２、４）を２行目に並び替える。
　なお、ＲＯＩが設定されておらず、全画素を読み出す場合は、全列の選択トランジスタ２４２は閉状態である。選択トランジスタ２４１は、奇数行を読み出す際に閉状態に移行し、偶数行を読み出す際に開状態に移行する。選択トランジスタ２４３は、奇数行を読み出す際に開状態に移行し、偶数行を読み出す際に閉状態に移行する。また、行走査回路２１０は、１行ずつ順に駆動する。
　図８は、本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路２４０の状態を簡易化した図である。同図において選択トランジスタ２４１、２４２および２４３は省略されている。
　同図に例示するように画素アレイ部２２０には、Ｊ個の列が配列される。それぞれの列は、Ｉ（Ｉは、整数）個の画素２３０を含む。また、互いに異なる列に対応付けられたＪ個のＡＤＣ２６１が配置される。
　ＲＯＩが設定されると、タイミング制御部２７０は、ＲＯＩ内の列を選択列として選択する。同図の例では、３乃至６列が選択されている。
　行走査回路２１０は、ＲＯＩにおいて、選択列ごとに、その選択列内の複数の画素を同時に駆動してアナログの画素信号を生成させる。同図の例では、選択列ごとに、奇数行の画素と、偶数行の画素とが同時に駆動されている。
　そして、分配回路２４０は、選択列ごとに、その選択列に対応するＡＤＣ２６１へ選択列の画素信号のいずれかを出力し、選択されていない列に対応するＡＤＣ２６１へ選択列の画素信号の残りを出力する。同図の例では、分配回路２４０は、選択列に対応するＡＤＣ２６１へ奇数行の画素信号を出力し、選択されていない列に対応するＡＤＣ２６１へ偶数行の画素信号を出力している。
　上述したように、選択されていない１、２、７および８列のＡＤＣ２６１に、偶数行の画素信号を供給することにより、固体撮像素子２００は、奇数行および偶数行の２行を同時にＡＤ変換する（言い換えれば、読み出す）ことができる。
　なお、行走査回路２１０は、特許請求の範囲に記載の走査回路の一例である。ＡＤＣ２６１は、特許請求の範囲に記載のアナログデジタル変換器の一例である。
　ここで、比較例として、分配回路２４０が配置されない一般的な固体撮像素子を考える。
　図９は、比較例におけるＲＯＩを読み出すときの固体撮像素子の状態の一例を示す図である。この比較例では、列ごとに垂直信号線ＶＳＬｊが１本のみ配線される。また、全行の画素は、垂直信号線ＶＳＬｊを介してＡＤＣに接続される。この比較例においてＲＯＩが設定されると、行走査回路は、ＲＯＩ内の行を１行ずつ順に駆動する。そして、選択列のＡＤＣは、対応する列からの画素信号をＡＤ変換する。同図に例示するように、比較例では、選択列のＡＤＣしか用いられないため、画素信号が１行ずつ順に読み出される。
　これに対して、分配回路２４０を配置した場合、選択列のＡＤＣ２６１に加え、選択されてない列のＡＤＣ２６１も用いることができるため、画素信号を２行ずつ読み出すことができる。これにより、比較例と比較して読出し速度を向上させることができる。また、高速に読み出すことができるため、フォーカルプレーン歪みを低減することができる。
　図１０は、本技術の第１の実施の形態におけるＲＯＩを読み出すときの固体撮像素子２００の動作の一例を示すタイミングチャートである。垂直同期信号ＶＳＹＮＣが供給されたタイミングＴ０乃至Ｔ１の期間において、固体撮像素子２００は、ＲＯＩの読出しを行う。この期間内にタイミング制御部２７０は、水平同期信号ＨＳＹＮＣをタイミングＴ１１、Ｔ１２などに供給する。
　信号処理部２６０は、水平同期信号ＨＳＹＮＣに同期して２行ずつ順にＡＤ変換を行う。例えば、ＲＯＩの列の範囲を３乃至６列とし、行の範囲を１乃至４行とする。タイミングＴ０乃至Ｔ１１の期間において信号処理部２６０は、アドレス（１、３）、（１、４）、（１、５）、（１、６）、（２、３）（２、４）、（２、５）および（２、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
　次にタイミングＴ１１乃至Ｔ１２の期間において信号処理部２６０は、アドレス（３、３）、（３、４）、（３、５）、（３、６）、（４、３）、（４、４）、（４、５）および（４、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
　図１１は、比較例におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。比較例において信号処理部は、水平同期信号ＨＳＹＮＣに同期して１行ずつ順にＡＤ変換を行う。タイミングＴ０乃至Ｔ１１の期間において信号処理部は、アドレス（１、３）、（１、４）、（１、５）および（１、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。タイミングＴ１１乃至Ｔ１２の期間において信号処理部は、アドレス（２、３）、（２、４）、（２、５）および（２、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
　次にタイミングＴ１２乃至Ｔ１３の期間において信号処理部２６０は、アドレス（３、３）、（３、４）、（３、５）および（３、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。タイミングＴ１３乃至Ｔ１４の期間において信号処理部２６０は、アドレス（４、３）、（４、４）、（４、５）および（４、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
　図１０および図１１に例示したように、分配回路２４０を配置する構成では、比較例と比較して読出し速度を向上させることができる。
　図１２は、本技術の第１の実施の形態におけるＲＯＩの設定例を示す図である。同図において、斜線部分は、ＲＯＩとして設定することができる範囲の例を示す。灰色の部分は、ＲＯＩとして設定することができない範囲の例を示す。
　読み出す列のパターンが同一の行の集合を１つのグループとすると、例えば、グループ内の読出し対象の列の合計は、Ｎ列以下に制限される。例えば、Ｎを「４」とする。同図において１行目および２行目からなるグループの読出し対象の列は、４列であり、制限に反しない。３行目以降についても同様である。
　また、ＲＯＩを列単位で分割する場合には、読み出す対象の列の番号をＮで割った余りが同一となる列が生じてはならない。例えば、同図において、１行目および２行目は、１列目および２列目と、７列目および８列目とが読出し対象であるが、「１」、「２」、「７」および「８」を「４」で割った余りは、「１」、「２」、「３」および「０」であり、互いに余りが異なり、制限に反しない。３乃至６行目についても同様である。
　一方、７行目および８行目は、１列目および２列目と、５列目および６列目とが読出し対象であるが、「１」、「２」、「５」および「６」を「４」で割った余りは、「１」、「２」、「１」および「２」であり、余りが同一の列が生じ、分割時の制限に違反する。このため、７行目および８行目のグループは、ＲＯＩとして設定することができない。
　なお、固体撮像素子２００は、２行を同時に読み出しているが３行以上を同時に読み出すこともできる。
　図１３は、本技術の第１の実施の形態における３行を同時に読み出す場合の画素アレイ部および分配回路の一構成例を示す回路図である。この場合、列ごとに垂直信号線が３本配線される。１本目の垂直信号線は、３ｍ（ｍは、０以上の整数）＋１行に接続され、２本目の垂直信号線は、３ｍ＋２行に接続され、３本目の垂直信号線は、３ｍ＋３行に接続される。また、列ごとに、選択トランジスタ２４２および２４３と同じ接続構成の選択トランジスタ２４４および２４５がさらに追加され、２本の横配線が配線される。１本目の横配線の右端は、ｊ＋Ｎ列目に接続され、２本目の横配線の右端はｊ＋２Ｎ列に接続される。４行以上を同時に読み出す場合は、同様に、垂直信号線、選択トランジスタおよび横配線が追加される。
　［固体撮像素子の動作例］
　図１４は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、ＲＯＩが設定されたときに開始される。タイミング制御部２７０は、分配回路２４０内の選択トランジスタ２４１乃至２４３の開閉を制御する（ステップＳ９０１）。
　次に、行走査回路２１０は、ＲＯＩ内の２行を選択して駆動する（ステップＳ９０２）。各列のＡＤＣ２６１は、選択された列のアナログの画素信号をデジタル信号にＡＤ変換する（ステップＳ９０３）。行走査回路２１０は、ＲＯＩの読出しが完了したか否かを判断する（ステップＳ９０４）。
　読出しが完了していない場合に（ステップＳ９０４：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返し実行する。一方、読出しが完了した場合に（ステップＳ９０４：Ｙｅｓ）、画像処理部２９０は、デジタル信号を並び替え、画像処理を行う（ステップＳ９０５）。ステップＳ９０５の後に固体撮像素子２００は、ＲＯＩの読出しのための動作を終了する。
　このように、本技術の第１の実施の形態によれば、分配回路２４０は、選択列と選択されていない列とのそれぞれのＡＤＣ２６１に対して、奇数行および偶数行のそれぞれの画素信号を出力するため、２行を同時にＡＤ変換することができる。これにより、ＲＯＩの読出し速度を向上させることができる。
　［変形例］
　上述の第１の実施の形態では、固体撮像素子２００は、ＲＯＩ内の２行を同時に読み出していたが、行数が多いほど、読出しに要する時間が長くなる。この第１の実施の形態の変形例の固体撮像素子２００は、画素加算を行い、読出し速度をさらに向上させる点において第１の実施の形態と異なる。
　図１５は、本技術の第１の実施の形態の変形例における画素アレイ部２２０の一構成例を示す図である。この第１の実施の形態の変形例の画素アレイ部２２０は、４ｍ＋１行目および４ｍ＋２行目が、垂直信号線ＶＳＬＬｊに接続され、４ｍ＋３行目および４ｍ＋４行目が、垂直信号線ＶＳＬＲｊに接続される点において第１の実施の形態と異なる。例えば、１行目および２行目が垂直信号線ＶＳＬＬｊに接続され、３行目および４行目が、垂直信号線ＶＳＬＲｊに接続される。
　また、第１の実施の形態の変形例の行走査回路２１０は、４行ずつ行を駆動する。これにより、４ｍ＋１行目の画素信号と４ｍ＋２行目の画素信号とを加算した信号が垂直信号線ＶＳＬＬｊに供給される。また、４ｍ＋３行目の画素信号と４ｍ＋４行目の画素信号とを加算した信号が垂直信号線ＶＳＬＲｊに供給される。
　図１６は、本技術の第１の実施の形態の変形例におけるＲＯＩを読み出すときの固体撮像素子２００の動作の一例を示すタイミングチャートである。
　信号処理部２６０は、水平同期信号ＨＳＹＮＣに同期して４行ずつ順にＡＤ変換を行う。例えば、ＲＯＩの列の範囲を３乃至６列とし、行の範囲を１乃至４行とする。タイミングＴ０乃至Ｔ１１の期間において信号処理部２６０は、アドレス（１、３）および（２、３）のそれぞれの画素信号を加算した信号をＡＤ変換する。同様に、アドレス（１、４）および（２、４）の画素信号を加算した信号や、アドレス（１、５）および（２、５）の画素信号を加算した信号もＡＤ変換される。
　同図に例示したように、画素加算により、４行ずつ駆動することができるため、読出し速度を向上させることができる。なお、画素加算せずにＲＯＩを読み出す場合、行走査回路２１０は、４ｍ＋１行目と４ｍ＋３行目とを同時に駆動し、次に４ｍ＋２行目と４ｍ＋４行目とを同時に駆動すればよい。
　このように、本技術の第１の実施の形態の変形例によれば、行走査回路２１０が、列ごとに複数の画素信号を加算した信号を生成させるため、読出し速度をさらに向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、分配回路２４０において列ごとに選択トランジスタ２４１、２４２および２４３を配置していたが、この構成では、列数が多くなるほど、分配回路２４０の回路規模が増大してしまう。この第２の実施の形態の固体撮像素子２００は、選択トランジスタの個数を削減した点において第１の実施の形態と異なる。
　図１７は、本技術の第２の実施の形態における分配回路２４０の一構成例を示す回路図である。この第２の実施の形態の分配回路２４０は、全ての列において選択トランジスタ２４２が削減されている点において第１の実施の形態と異なる。また、横配線ＨＬｊの左端が、垂直信号線ＶＳＬＲｊに接続され、その右端が垂直信号線ＶＳＬＬｊ＋Ｎに接続される点において第１の実施の形態と異なる。
　図１８は、本技術の第２の実施の形態における画素２３０の一構成例を示す回路図である。１列目からＮ列目までに選択信号ＳＥＬＬｉが供給され、Ｎ＋１列目から２Ｎ列目までに選択信号ＳＥＬＲｉが供給される。以降は、Ｎ列ごとに交互に選択信号ＳＥＬＬｉとＳＥＬＲｉとが供給される。例えば、Ｎを「４」とすると、１列目から４列目までに選択信号ＳＥＬＬｉが供給され、５列目から８列目までに選択信号ＳＥＬＲｉが供給される。
　図１９は、本技術の第２の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。第２の実施の形態において、ＲＯＩ内には、選択信号ＳＥＬＬｉに対応する列と、選択信号ＳＥＬＲｉに対応する列との両方が含まれてはならない。この制限の下で、例えば、１から４列目の範囲がＲＯＩとして設定される。
　行走査回路２１０は、選択信号ＳＥＬＬ１乃至ＳＥＬＬ２を供給し、１行目および２行目における１から４列を駆動する。選択信号ＳＥＬＲｉは、供給されず、５乃至８列は駆動されない。
　ＲＯＩが設定されると、全列の選択トランジスタ２４１は、閉状態に移行する。また、全ての列の選択トランジスタ２４３が開状態に移行する。なお、全画素を読み出す場合には、奇数行を読み出す場合に選択トランジスタ２４１のみが閉状態に移行し、偶数行を読み出す場合に選択トランジスタ２４３のみが閉状態に移行する。
　なお、第２の実施の形態に、第１の実施の形態の変形例を適用することができる。
　このように、本技術の第２の実施の形態によれば、全ての列において選択トランジスタ２４２を削減したため、分配回路２４０の回路規模を削減することができる。
　［変形例］
　上述の第２の実施の形態では、垂直信号線ＶＳＬＲｊに横配線ＨＬｊを接続していたが、この構成では、Ｎ列ごとにしかＲＯＩを設定することができない。この第２の実施の形態の変形例の固体撮像素子２００は、行ごとの選択信号数の増大により、任意の列をＲＯＩとして設定することを可能とした点において第２の実施の形態と異なる。
　図２０は、本技術の第２の実施の形態の変形例における画素アレイ部２２０の一構成例を示す回路図である。この第２の実施の形態の変形例の行走査回路２１０は、選択信号ＳＥＬａｉ、ＳＥＬｂｉ、ＳＥＬｃｉおよびＳＥＬｄｉを行ごとに供給する点において第２の実施の形態と異なる。選択信号ＳＥＬａｉは、例えば、１列目および２列目に供給され、選択信号ＳＥＬｂｉは、例えば、３列目および４列目に供給される。選択信号ＳＥＬｃｉは、例えば、５列目および６列目に供給され、選択信号ＳＥＬｄｉは、例えば、７列目および８列目に供給される。９列目以降は、２列単位で選択信号ＳＥＬａｉ、ＳＥＬｂｉ、ＳＥＬｃｉおよびＳＥＬｄｉが順に供給される。
　図２１は、本技術の第２の実施の形態の変形例におけるＲＯＩを読み出すときの分配回路２４０の状態の一例を示す回路図である。３から６列がＲＯＩとして設定された場合、行走査回路２１０は、選択信号ＳＥＬｂｉおよびＳＥＬｃｉを供給して、３から６列を駆動する。一方、選択信号ＳＥＬａｉおよびＳＥＬｄｉは供給されず、１行目、２行目、５行目および６行目は駆動されない。
　同図に例示したように、Ｎ（４など）未満の一定の単位（２列など）で選択信号を供給することにより、その単位（２列ごとなど）でＲＯＩを設定することができる。なお、１列の単位でＲＯＩを設定する場合には、選択信号の個数を増大し、行走査回路２１０が、列単位で駆動すればよい。
　なお、第２の実施の形態の変形例に、第１の実施の形態の変形例を適用することができる。
　このように、本技術の第２の実施の形態の変形例によれば、行走査回路２１０が、一定の単位（２列など）で列を駆動するため、その単位でＲＯＩを設定することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、奇数行の画素を垂直信号線ＶＳＬＬｊに接続し、偶数行の画素を垂直信号線ＶＳＬＲｊに接続していたが、接続先の垂直信号線を可変にすることもできる。この第３の実施の形態の固体撮像素子２００は、画素の接続先の垂直信号線を変更することができる点において第１の実施の形態と異なる。
　図２２は、本技術の第３の実施の形態における画素２３０の一構成例を示す回路図である。この第３の実施の形態の画素２３０は、選択トランジスタ２３７をさらに備える点において第１の実施の形態と異なる。
　全画素の選択トランジスタ２３６は、垂直信号線ＶＳＬＬｊに共通に接続され、全画素の選択トランジスタ２３７は、垂直信号線ＶＳＬＲｊに共通に接続される。また、行走査回路２１０は、選択信号ＳＥＬＬｉを選択トランジスタ２３６に供給し、選択信号ＳＥＬＲｉを選択トランジスタ２３７に供給する。
　図２３は、本技術の第３の実施の形態におけるＲＯＩを読み出すときの分配回路２４０の状態の一例を示す回路図である。例えば、奇数行と偶数行とを同時に読み出す際に行走査回路２１０は、奇数行の画素２３０に選択信号ＳＥＬＬｉを供給し、偶数行の画素２３０に選択信号ＳＥＬＲｉを供給する。これにより、奇数行は、垂直信号線ＶＳＬＬｊから画素信号を出力し、偶数行は、垂直信号線ＶＳＬＲｊから画素信号を出力する。
　なお、第３の実施の形態に、第１の実施の形態の変形例、第２の実施の形態、第２の実施の形態の変形例のいずれかを適用することができる。
　このように、本技術の第３の実施の形態によれば、垂直信号線ＶＳＬＬｊに接続するための選択トランジスタ２３６と、垂直信号線ＶＳＬＲｊに接続するための選択トランジスタ２３７とを画素毎に配置したため、接続先の垂直信号線を変更することができる。
　＜４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２５は、撮像部１２０３１の設置位置の例を示す図である。
　図２５では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ＲＯＩの読出し速度を向上させることができるため、システムの応答速度を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
　前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
　互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
　前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と
を具備する固体撮像素子。
（２）前記列ごとに一対の垂直信号線が配線され、
　前記分配回路には、前記列ごとに所定の水平方向に横配線が配線され、
　前記分配回路は、前記列ごとに複数の選択トランジスタを備える
前記（１）記載の固体撮像素子。
（３）前記複数の選択トランジスタは、第１、第２および第３の選択トランジスタを含み、
　前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
　前記第２の選択トランジスタは、前記一対の垂直信号線の他方と所定ノードとの間の経路を開閉し、
　前記第３の選択トランジスタは、前記所定ノードと前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
　前記横配線は、互いに異なる２つの列のそれぞれの前記所定ノードの間に配線される
前記（２）記載の固体撮像素子。
（４）前記横配線の一端は、互いに異なる２つの列の一方に配線された前記一対の垂直信号線の一方に接続され、
　前記横配線の他端は、互いに異なる２つの列の他方に配線された前記一対の垂直信号線の他方に接続され、
　前記複数の選択トランジスタは、第１および第３の選択トランジスタを含み、
　前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
　前記第３の選択トランジスタは、前記一対の垂直信号線の他方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉する
前記（２）記載の固体撮像素子。
（５）前記走査回路は、一定の単位で前記列を駆動する
前記（４）記載の固体撮像素子。
（６）前記複数の画素のそれぞれは、所定の選択信号に従って前記一対の垂直信号線のいずれかへ前記アナログ信号を出力する
前記（２）から（５）のいずれかに記載の固体撮像素子。
（７）前記走査回路は、前記列ごとに所定数の前記アナログ信号を画素加算した信号を生成させる
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
　前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
　互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
　前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と、
　前記信号処理部からの画像データを処理する画像処理部と
を具備する撮像装置。
（９）各々が複数の画素を含む所定数の列が配列された画素アレイ部内の前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査手順と、
　前記選択列ごとに前記選択列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ（Digital Signal Processing）回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２１０　行走査回路
　２２０　画素アレイ部
　２３０　画素
　２３１　光電変換素子
　２３２　転送トランジスタ
　２３３　リセットトランジスタ
　２３４　浮遊拡散層
　２３５　増幅トランジスタ
　２３６、２３７、２４１～２４５　選択トランジスタ
　２４０　分配回路
　２５０　ＤＡＣ
　２６０　信号処理部
　２６１　ＡＤＣ
　２６２　比較器
　２６３　カウンタ
　２６４　ラッチ
　２７０　タイミング制御部
　２８０　列走査回路
　２９０　画像処理部
　１２０３１　撮像部

Claims (9)

  1. 　各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
    　前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
    　互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
    　前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と
    を具備する固体撮像素子。
  2. 　前記列ごとに一対の垂直信号線が配線され、
    　前記分配回路には、前記列ごとに所定の水平方向に横配線が配線され、
    　前記分配回路は、前記列ごとに複数の選択トランジスタを備える
    請求項１記載の固体撮像素子。
  3. 　前記複数の選択トランジスタは、第１、第２および第３の選択トランジスタを含み、
    　前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
    　前記第２の選択トランジスタは、前記一対の垂直信号線の他方と所定ノードとの間の経路を開閉し、
    　前記第３の選択トランジスタは、前記所定ノードと前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
    　前記横配線は、互いに異なる２つの列のそれぞれの前記所定ノードの間に配線される
    請求項２記載の固体撮像素子。
  4. 　前記横配線の一端は、互いに異なる２つの列の一方に配線された前記一対の垂直信号線の一方に接続され、
    　前記横配線の他端は、互いに異なる２つの列の他方に配線された前記一対の垂直信号線の他方に接続され、
    　前記複数の選択トランジスタは、第１および第３の選択トランジスタを含み、
    　前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
    　前記第３の選択トランジスタは、前記一対の垂直信号線の他方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉する
    請求項２記載の固体撮像素子。
  5. 　前記走査回路は、一定の単位で前記列を駆動する
    請求項４記載の固体撮像素子。
  6. 　前記複数の画素のそれぞれは、所定の選択信号に従って前記一対の垂直信号線のいずれかへ前記アナログ信号を出力する
    請求項２記載の固体撮像素子。
  7. 　前記走査回路は、前記列ごとに所定数の前記アナログ信号を画素加算した信号を生成させる
    請求項１記載の固体撮像素子。
  8. 　各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
    　前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
    　互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
    　前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と、
    　前記信号処理部からの画像データを処理する画像処理部と
    を具備する撮像装置。
  9. 　各々が複数の画素を含む所定数の列が配列された画素アレイ部内の前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査手順と、
    　前記選択列ごとに前記選択列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配手順と
    を具備する固体撮像素子の制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7346376B2 (ja) * 2020-12-24 2023-09-19 キヤノン株式会社 光電変換装置、光電変換システム、移動体、半導体基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060402A (ja) * 2010-09-08 2012-03-22 Panasonic Corp 固体撮像素子、固体撮像素子の駆動方法およびカメラシステム
JP2014532361A (ja) * 2011-10-06 2014-12-04 アイシス イノヴェイション リミテッド アクティブピクセル画像センサ
JP2015023312A (ja) * 2013-07-16 2015-02-02 オリンパス株式会社 撮像素子、焦点検出装置
JP2018007035A (ja) * 2016-07-01 2018-01-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP2018195991A (ja) * 2017-05-17 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 撮像素子、および撮像素子の制御方法、撮像装置、並びに電子機器
WO2019049923A1 (ja) * 2017-09-06 2019-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその制御方法と駆動方法、並びに電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060402A (ja) * 2010-09-08 2012-03-22 Panasonic Corp 固体撮像素子、固体撮像素子の駆動方法およびカメラシステム
JP2014532361A (ja) * 2011-10-06 2014-12-04 アイシス イノヴェイション リミテッド アクティブピクセル画像センサ
JP2015023312A (ja) * 2013-07-16 2015-02-02 オリンパス株式会社 撮像素子、焦点検出装置
JP2018007035A (ja) * 2016-07-01 2018-01-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP2018195991A (ja) * 2017-05-17 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 撮像素子、および撮像素子の制御方法、撮像装置、並びに電子機器
WO2019049923A1 (ja) * 2017-09-06 2019-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその制御方法と駆動方法、並びに電子機器

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