JP7334567B2 - 撮像素子、及び、撮像装置 - Google Patents

Description

本発明は、撮像素子、及び、撮像装置に関する。

画素の１列に対して２本の垂直信号線と１つのカラム処理部が設けられた撮像素子が知られている（特許文献１）。従来から、消費電力の低減が求められている。

特開２０１６－１２９０３号公報

発明の第１の態様によると、撮像素子は、光電変換により電荷を生成する第１の光電変換部と第２の光電変換部と、前記第１の光電変換部で生成された電荷に基づく第１信号が出力される第１の信号線と、前記第２の光電変換部で生成された電荷に基づく第２信号が出力される第２の信号線と、前記第１の信号線と前記第２の信号線とに接続され、前記第１信号と前記第２信号とをアナログ信号からデジタル信号に変換するＡＤ変換部と、前記第１の信号線と前記第２の信号線とに電流を供給し、前記ＡＤ変換部で前記第１信号がデジタル信号に変換される間、前記第２信号が出力されるときよりも小さい電流を前記第２の信号線に供給する、または電流を前記第２の信号線に供給しない供給部と、を備える。
発明の第２の態様によると、撮像装置は、第１の態様による撮像素子と、前記撮像素子から出力される信号に基づいて画像データを生成する生成部と、を備える。

第１の実施の形態に係る撮像装置の構成例を示す図である。 第１の実施の形態に係る撮像素子の構成例を示す図である。 第１の実施の形態に係る撮像素子の画素の構成例を示す図である。 第１の実施の形態に係る撮像素子の一部の構成例を示す図である。 第１の実施の形態に係る撮像素子の動作例を示す図である。 変形例に係る撮像素子の一部の構成例を示す図である。 変形例に係る撮像素子の一部の配置例を示す図である。 変形例に係る撮像素子の動作例を示す図である。 変形例に係る撮像素子の一部の配置例を示す図である。 変形例に係る撮像素子の一部の配置例を示す図である。 撮像素子の供給部の一部の構成例を示す図である。

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の一例であるカメラ１の構成例を示す図である。カメラ１は、撮影光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮影光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び開口絞りを有し、撮像素子３に被写体像を結像する。なお、撮影光学系２は、カメラ１から着脱可能にしてもよい。

撮像素子３は、ＣＭＯＳイメージセンサ、ＣＣＤイメージセンサ等の撮像素子である。撮像素子３は、撮影光学系２を通過した光束を受光し、撮影光学系２により形成される被写体像を撮像する。撮像素子３には、光電変換部を有する複数の画素が二次元状（行方向及び列方向）に配置される。光電変換素子は、フォトダイオード（ＰＤ）によって構成される。撮像素子３は、受光した光を光電変換して信号を生成し、生成した信号を制御部４に出力する。

メモリ５は、メモリカード等の記録媒体である。メモリ５には、画像データ、制御プログラム等が記録される。メモリ５へのデータの書き込み、及びメモリ５からのデータの読み出しは、制御部４によって制御される。表示部６は、画像データに基づく画像、シャッター速度、絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチ、各種モードを切り替えるためのスイッチなどの各種設定スイッチ等を含み、それぞれの操作に基づく信号を制御部４へ出力する。

制御部４は、ＣＰＵ、ＦＰＧＡ、ＡＳＩＣ等のプロセッサ、及びＲＯＭ、ＲＡＭ等のメモリにより構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は、撮像素子３を制御する信号を撮像素子３に供給して、撮像素子３の動作を制御する。制御部４は、静止画撮影を行う場合、動画撮影を行う場合、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合等に、撮像素子３に被写体像を撮像させて信号を出力させる。

制御部４は、撮像素子３から出力される信号に各種の画像処理を行って画像データを生成する。制御部４は、画像データを生成する生成部４でもあり、撮像素子３から出力される信号に基づいて静止画像データ、動画像データを生成する。画像処理には、階調変換処理、色補間処理等の画像処理が含まれる。

図２は、第１の実施の形態に係る撮像素子の構成例を示すブロック図である。撮像素子３は、画素１０が複数設けられた第１基板１１１と、アナログ／デジタル変換部（ＡＤ変換部）４０を含む処理部６０が複数設けられた第２基板１１２とを積層して構成される。第１基板１１１及び第２基板１１２は、それぞれ半導体基板を用いて構成される。第１基板１１１に設けられた回路、及び第２基板１１２に設けられた回路は、バンプ、電極等により電気的に接続される。

第１基板１１１は、二次元状に配置される複数の画素１０を有する。画素１０は、後述する光電変換信号及びダーク信号を第２基板１１２へ出力する。図２においては、行方向６画素×列方向１２画素の７２個の画素１０を図示している。なお、撮像素子３に配置される画素の数及び配置は、図示した例に限られない。

第１基板１１１は、複数の画素１０がそれぞれ配置される複数の領域２０を有する。図２に示す例では、第１基板１１１は、領領２０（１，１）から領域２０（４，２）までの８つの領域２０を有する。これら８つの領域２０は、それぞれ、第１基板１１１の画素１０が配置される領域を、３画素×３画素の９画素を含む領域に分けたときの１つの領域を示している。領領２０（１，１）～領域２０（４，２）には、それぞれ３画素×３画素の９画素が設けられる。なお、各領域２０は、部分的に重なっていてもよいし、重なっていなくてもよい。各領域２０の画素の数は、２画素×２画素の４画素であってもよいし、４画素×４画素の１６画素であってもよく、任意の数としてよい。なお、以下では、領域２０を画素ブロック２０と称する。

各画素ブロック２０は、縦方向、即ち列方向（垂直方向）に並んだ複数の画素１０の列ごとに、信号線１８（図２では信号線１８ａ～信号線１８ｃ）とスイッチＳＷ１（図２ではスイッチＳＷ１ａ～スイッチＳＷ１ｃ）を有する。信号線１８ａは第１列目の画素列に接続され、信号線１８ｂは第２列目の画素列に接続され、信号線１８ｃは第３列目の画素列に接続される。

スイッチＳＷ１ａは、信号線１８ａと信号線２５とを電気的に接続又は切断する。スイッチＳＷ１ａは、オン状態の場合に、信号線１８ａに出力された画素の信号を信号線２５に出力する。スイッチＳＷ１ｂは、信号線１８ｂと信号線２５とを電気的に接続又は切断する。スイッチＳＷ１ｂは、オン状態の場合に、信号線１８ｂに出力された画素の信号を信号線２５に出力する。スイッチＳＷ１ｃは、信号線１８ｃと信号線２５とを電気的に接続又は切断する。スイッチＳＷ１ｃは、オン状態の場合に、信号線１８ｃに出力された画素の信号を信号線２５に出力する。スイッチＳＷ１ａ～スイッチＳＷ１ｃは、それぞれトランジスタにより構成される。

図３は、第１の実施の形態に係る撮像素子の画素の構成例を示す図である。画素１０は、光電変換部１１と、転送部１２と、リセット部１３と、フローティングディフュージョン（ＦＤ）１４と、増幅部１５と、選択部１６とを有する。光電変換部１１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する。

転送部１２は、信号ＴＸにより制御されるトランジスタＭ１から構成され、光電変換部１１で光電変換された電荷をＦＤ１４に転送する。トランジスタＭ１は、転送トランジスタである。ＦＤ１４は、ＦＤ１４に転送された電荷を蓄積（保持）する。

増幅部１５は、ゲート（端子）がＦＤ１４に接続されるトランジスタＭ３から構成され、ＦＤ１４に蓄積された電荷による信号を増幅して出力する。増幅部１５は、選択部１６を介して信号線１８に接続される。トランジスタＭ３は、増幅トランジスタである。増幅部１５と選択部１６とは、光電変換部１１により生成された電荷に基づく信号を生成し出力する出力部を構成する。

リセット部１３は、信号ＲＳＴにより制御されるトランジスタＭ２から構成され、ＦＤ１４に蓄積された電荷を排出し、ＦＤ１４の電圧をリセットする。トランジスタＭ２は、リセットトランジスタである。選択部１６は、信号ＳＥＬにより制御されるトランジスタＭ４から構成され、増幅部１５と信号線１８とを電気的に接続又は切断する。選択部１６のトランジスタＭ４は、オン状態の場合に、増幅部１５からの信号を信号線１８に出力する。トランジスタＭ４は、選択トランジスタである。

画素１０は、ＦＤ１４の電圧をリセットしたときの信号（ダーク信号）と、転送部１２により光電変換部１１からＦＤ１４に転送された電荷に応じた信号（光電変換信号）とを、信号線１８に順次出力する。ダーク信号は、光電変換信号に対する基準レベルを示すアナログ信号となり、光電変換信号の補正に用いられる。また、光電変換信号は、光電変換部１１によって光電変換された電荷に基づいて生成されるアナログ信号である。画素１０から順次出力されるダーク信号及び光電変換信号は、信号線１８とスイッチＳＷ１と信号線２５とを介して、処理部６０に入力される。

図２において、第２基板１１２は、複数の画素ブロック２０毎に設けられる処理部６０と、読み出し制御部７０とを有する。本実施の形態では、処理部６０は、隣り合う２つの画素ブロック２０毎に設けられる。図２においては、４つの処理部６０を図示している。処理部６０（１，１）は、画素ブロック２０（１，１）及び画素ブロック２０（２，１）に対して設けられる。処理部６０（１，２）は、画素ブロック２０（１，２）及び画素ブロック２０（２，２）に対して設けられる。また、処理部６０（２，１）は、画素ブロック２０（３，１）及び画素ブロック２０（４，１）に対して設けられ、処理部６０（２，２）は、画素ブロック２０（３，２）及び画素ブロック２０（４，２）に対して設けられる。

処理部６０に接続される２つの画素ブロック２０のうち一方の画素ブロック２０の信号線２５（信号線２５ａと称する）は、その一方の画素ブロック２０と処理部６０とを結ぶ信号線となり、他方の画素ブロック２０の信号線２５（信号線２５ｂと称する）は、その他方の画素ブロック２０と処理部６０とを結ぶ信号線となる。信号線２５ａ、２５ｂは、バンプ、電極等を用いた信号線である。

読み出し制御部７０は、複数の画素１０及び複数の処理部６０に共通に設けられる。読み出し制御部７０は、タイミングジェネレータを含む複数の回路により構成され、第２基板１１２に配置される。なお、読み出し制御部７０は、第１基板１１１と第２基板１１２に分けて配置してもよいし、第１基板１１１に配置してもよい。また、読み出し制御部７０を、第１基板１１２と第２基板１１３とは異なる基板に配置してもよい。

読み出し制御部７０は、カメラ１の制御部４によって制御され、上述した信号ＴＸ、信号ＲＳＴ、信号ＳＥＬなどの信号を各画素１０に供給して、各画素１０の動作を制御する。読み出し制御部７０は、画素１０の各トランジスタのゲートに信号を供給して、トランジスタをオン状態（接続状態、導通状態、短絡状態）又はオフ状態（切断状態、非導通状態、開放状態、遮断状態）とする。

読み出し制御部７０は、スイッチＳＷ１ａ～スイッチＳＷ１ｃ及び各画素１０の選択部１６をオンオフ制御することにより、信号線２５と電気的に接続される画素１０を選択（設定）する。これにより、読み出し制御部７０は、画素ブロック２０内の任意の画素１０から信号（光電変換信号、ダーク信号）を信号線２５に読み出すことができる。

処理部６０は、スイッチＳＷ２ａとスイッチＳＷ２ｂとＡＤ変換部５０とを有し、２つの画素ブロック２０毎に共通に設けられる。スイッチＳＷ２ａは、信号線２５ａとＡＤ変換部５０とを電気的に接続又は切断する。スイッチＳＷ２ｂは、信号線２５ｂとＡＤ変換部５０とを電気的に接続又は切断する。スイッチＳＷ２ａ及びスイッチＳＷ２ｂは、それぞれトランジスタにより構成され、読み出し制御部７０によりオンオフ制御される。本実施の形態では、処理部６０（１，１）～処理部６０（２，２）の各々のスイッチＳＷ２ａは、読み出し制御部７０から出力される同一の信号によって制御される。また、処理部６０（１，１）～処理部６０（２，２）の各々のスイッチＳＷ２ｂは、読み出し制御部７０から出力される同一の信号によって制御される。なお、図４を用いて後述するが、撮像素子３には、信号線２５に電流を供給する供給部が設けられる。

ＡＤ変換部５０は、比較部４０及び記憶部４５を有する。比較部４０は、コンパレータ回路を含んで構成される。比較部４０の第１端子４１には、スイッチＳＷ２ａ又はスイッチＳＷ２ｂからの画素の信号（光電変換信号、ダーク信号）が、直接又は不図示の増幅回路により増幅されて入力される。比較部４０の第２端子４２には、不図示の信号生成回路から時間経過とともに変化する基準信号であるランプ信号ＲＡＭＰが入力される。比較部４０は、画素の信号と基準信号とを比較し、比較結果である出力信号を出力端子４３から出力する。

記憶部４５は、記憶されるデジタル信号のビット数に対応して複数のラッチ回路により構成される。各ラッチ回路の一方の入力端子には、比較部４０による比較結果を示す出力信号が入力される。各ラッチ回路の他方の入力端子には、不図示のカウンタ回路からカウント値を示すクロック信号ＣＬＫが入力される。

記憶部４５は、比較部４０の出力信号とカウンタ回路からのクロック信号とに基づいて、比較部４０による比較開始から比較結果が反転するまでの経過時間に応じたカウント値をデジタル信号として記憶する。換言すると、記憶部４５は、比較部４０から出力される信号に基づき、画素１０から出力された信号のレベルと基準信号のレベルとの大小関係が変化する（反転する）までの時間に応じたカウント値をデジタル信号として記憶する。

画素１０のダーク信号が比較部４０に入力されると、比較部４０は、ダーク信号と基準信号とを比較して、比較結果を記憶部４５に出力する。記憶部４５は、比較部４０による比較結果とクロック信号とに基づいて、比較部４０による比較開始時から比較結果の反転時までの経過時間に応じたカウント値をダーク信号に基づくデジタル信号として記憶する。また、画素１０の光電変換信号が比較部４０に入力されると、比較部４０は、光電変換信号と基準信号とを比較して、比較結果を記憶部４５に出力する。記憶部４５は、比較部４０による比較結果とクロック信号とに基づいて、比較部４０による比較開始時から比較結果の反転時までの経過時間に応じたカウント値を光電変換信号に基づくデジタル信号として記憶する。このように、ＡＤ変換部５０は、アナログ信号である光電変換信号を所定のビット数のデジタル信号に変換し、アナログ信号であるダーク信号を所定のビット数のデジタル信号に変換する。

処理部６０は、ＡＤ変換部５０によりデジタル信号に変換された画素の信号を、不図示の信号処理部に出力する。信号処理部には、デジタル信号に変換された画素の信号（ダーク信号に基づくデジタル信号、光電変換信号に基づくデジタル信号）が入力される。信号処理部は、光電変換信号に基づくデジタル信号とダーク信号に基づくデジタル信号との減算によって光電変換信号を補正する相関二重サンプリング、コードを変換する処理等の信号処理を行う。処理部６０は、信号処理後の各画素１０の信号を、カメラ１の制御部４に出力する。

図４は、第１の実施の形態に係る撮像素子の一部の構成例を示す図である。図４では、撮像素子３に設けられた複数の画素ブロック２０のうちの２つの画素ブロック２０（画素ブロック２０ａ、画素ブロック２０ｂと称する）と、１つの処理部６０と、読み出し制御部７０とを示している。処理部６０は、スイッチＳＷ３ａ及びスイッチＳＷ３ｂと、供給部３０と、上述したスイッチＳＷ２ａ及びスイッチＳＷ２ｂと、ＡＤ変換部５０とを有する。

撮像素子３では、画素ブロック２０ａの信号線２５ａに対してスイッチＳＷ３ａが設けられ、画素ブロック２０ｂの信号線２５ｂに対してスイッチＳＷ３ｂが設けられる。スイッチＳＷ３ａは、信号線２５ａと供給部３０とを電気的に接続又は切断する。スイッチＳＷ３ｂは、信号線２５ｂと供給部３０とを電気的に接続又は切断する。スイッチＳＷ３ａ及びスイッチＳＷ３ｂは、それぞれトランジスタにより構成され、読み出し制御部７０によりオンオフ制御される。なお、本実施の形態では、処理部６０（１，１）～処理部６０（２，２）の各々のスイッチＳＷ３ａは、読み出し制御部７０から出力される同一の信号によって制御される。また、処理部６０（１，１）～処理部６０（２，２）の各々のスイッチＳＷ３ｂは、読み出し制御部７０から出力される同一の信号によって制御される。

供給部３０は、電流源３１ａ及び電流源３１ｂを有し、信号線２５ａと信号線２５ｂとに電流を供給する。電流源３１ａは、スイッチＳＷ３ａ及び信号線２５ａ及びスイッチＳＷ１（図２、図３参照）を介して、画素ブロック２０ａの各画素１０に接続される。電流源３１ｂは、スイッチＳＷ３ｂ及び信号線２５ｂ及びスイッチＳＷ１を介して、画素ブロック２０ｂの各画素１０に接続される。電流源３１ａ及び電流源３１ｂは、それぞれ、各画素１０から信号を読み出すための電流を生成する。電流源３１ａは、生成した電流を信号線２５ａと、画素ブロック２０ａの各画素１０の選択部１６及び増幅部１５とに供給する。同様に、電流源３１ｂは、生成した電流を信号線２５ｂと、画素ブロック２０ｂの各画素１０の選択部１６及び増幅部１５とに供給する。

読み出し制御部７０は、スイッチＳＷ２ａ及びスイッチＳＷ２ｂを制御することにより、信号線２５ａ又は信号線２５ｂをＡＤ変換部５０に電気的に接続させる。スイッチＳＷ２ａがオン状態であり、スイッチＳＷ２ｂがオフ状態である場合、信号線２５ａに出力された画素ブロック２０ａの画素１０の信号は、ＡＤ変換部５０に入力される。また、スイッチＳＷ２ａがオフ状態であり、スイッチＳＷ２ｂがオン状態である場合には、信号線２５ｂに出力された画素ブロック２０ｂの画素１０の信号は、ＡＤ変換部５０に入力される。これにより、１つのＡＤ変換部５０によって、画素ブロック２０ａの各画素の信号のＡＤ変換と、画素ブロック２０ｂの各画素の信号のＡＤ変換とを行うことが可能となる。本実施の形態に係る撮像素子３は、画素ブロック２０毎にＡＤ変換部５０を設ける必要はなく、２つの画素ブロック２０が１つのＡＤ変換部５０を共有する構成となる。このため、画素ブロック２０毎にＡＤ変換部を設ける場合と比較して、ＡＤ変換部の数が１／２になり、撮像素子３のＡＤ変換部の消費電力を１／２にすることが可能となる。また、撮像素子の面積の増大、製造コストの増大を防ぐことができる。

読み出し制御部７０は、各画素１０及びスイッチＳＷ２ａ、ＳＷ２ｂを制御して、信号線２５ａ、２５ｂのうちの一方の信号線に出力された画素の信号のＡＤ変換をＡＤ変換部５０に行わせると共に、他方の信号線への画素１０からの信号の読み出しを行う。画素ブロック２０ａから信号線２５ａ及びスイッチＳＷ２ａを介して入力された画素の信号のＡＤ変換がＡＤ変換部５０において行われる場合、読み出し制御部７０は、画素ブロック２０ｂから信号線２５ｂへの画素の信号の読み出しを行う。また、画素ブロック２０ｂから信号線２５ｂ及びスイッチＳＷ２ｂを介して入力された画素の信号のＡＤ変換がＡＤ変換部５０において行われる場合、読み出し制御部７０は、画素ブロック２０ａから信号線２５ａへの画素の信号の読み出しを行う。このように、撮像素子３では、２つの画素ブロック２０のうちの一方の画素ブロック２０から出力された画素の信号のＡＤ変換部５０によるＡＤ変換と、他方の画素ブロック２０からの信号の読み出しとが同時に（並列に）行われる。

一般的に、信号線２５の長さが短い場合、信号線２５に接続される画素１０の数が少ない場合等には、信号線２５への画素の信号の読み出しに要する時間が、画素の信号のＡＤ変換に要する時間と比較して、より短くなる。画素の信号の静定時間が、画素の信号に対するＡＤ変換の時間よりも、より短くなるともいえる。このため、一方の画素ブロック２０の画素の信号のＡＤ変換が行われる間、他方の画素ブロック２０の画素１０に接続される信号線２５に供給部３０から常に電流を供給すると、余計にその信号線２５に画素の信号を保持している時間が生じる。

そこで、本実施の形態に係る撮像素子３は、ＡＤ変換部５０で一方の画素ブロック２０の画素の信号がデジタル信号に変換される期間の一部において、その他方の画素ブロック２０に接続される信号線２５に電流を供給しない処理を行う。なお、撮像素子３は、ＡＤ変換部５０で一方の画素ブロック２０の画素の信号がデジタル信号に変換される間に、他方の画素ブロック２０から画素の信号を読み出すときに供給する電流よりも小さい電流を、その他方の画素ブロック２０に接続される信号線２５に供給するようにしてもよい。このとき、他方の画素ブロック２０に接続される信号線２５への電流の大きさ（電流値）は０であってもよく、上述した小さい電流は「０」も含む。

読み出し制御部７０は、一方の画素ブロック２０の画素の信号のＡＤ変換処理を開始してから所定時間の間は、他方の画素ブロック２０に接続される信号線２５への電流の供給を停止させる。撮像素子３は、一方の画素ブロック２０の画素の信号のＡＤ変換処理を開始してから所定時間の経過後に、他方の画素ブロック２０に接続される信号線２５への電流の供給を開始させる。このため、他方の画素ブロック２０に接続される信号線２５において、余計に画素の信号を保持している時間を減らすことができ、撮像素子３の消費電力を低減することができる。

図５は、第１の実施の形態に係る撮像素子の動作例を示す図である。図５（ａ）～図５（ｃ）は、それぞれ、画素ブロック２０ａに接続される信号線２５ａ、画素ブロック２０ｂに接続される信号線２５ｂ、ＡＤ変換部５０の駆動状態を示している。なお、図５（ａ）～図５（ｃ）は、画素ブロック２０ａと画素ブロック２０ｂとから交互に画素の信号を読み出す場合について、同一の時間軸上に示している。

図５に示す時刻ｔ１においては、画素ブロック２０ａの画素１０に供給される信号ＲＳＴがハイレベルになる。信号ＲＳＴがハイレベルになることで、画素ブロック２０ａの画素１０のリセット部１３のトランジスタＭ２がオンになる。これにより、画素ブロック２０ａの画素１０のＦＤ１４の電荷が排出され、ＦＤ１４の電圧がリセット電圧になる。また、スイッチＳＷ３ａはオン状態にされ、スイッチＳＷ３ｂはオフ状態にされる。これにより、信号線２５ａには、スイッチＳＷ３ａを介して、供給部３０の電流源３１ａから電流が供給される。

また、時刻ｔ１では、画素ブロック２０ａの画素１０に供給される信号ＳＥＬがハイレベルになる。信号ＳＥＬがハイレベルになることで、画素ブロック２０ａの画素１０のリセット電圧に基づくダーク信号が、増幅部１５及び選択部１６により信号線１８及びスイッチＳＷ１を介して信号線２５ａに出力される。即ち、画素ブロック２０ａの画素１０のＦＤ１４の電荷を排出した後の信号（ダーク信号）が、信号線２５ａに出力される。

時刻ｔ２では、スイッチＳＷ２ａはオン状態にされ、スイッチＳＷ２ｂはオフ状態にされる。スイッチＳＷ２ａがオン状態になることで、信号線２５ａを介して、画素ブロック２０ａの画素１０のダーク信号がＡＤ変換部５０に入力される。また、時刻ｔ２から時刻ｔ４までの期間において、スイッチＳＷ３ａはオン状態のままであり、信号線２５ａには電流源３１ａから電流が供給される。これにより、信号線２５ａでは、画素ブロック２０ａの画素１０のダーク信号が保持される。時刻ｔ２から時刻ｔ４までの期間において、ＡＤ変換部５０は、画素ブロック２０ａから信号線２５ａを介して入力されるダーク信号をデジタル信号に変換する。

時刻ｔ３では、画素ブロック２０ｂの画素１０に供給される信号ＲＳＴがハイレベルになる。信号ＲＳＴがハイレベルになることで、画素ブロック２０ｂの画素１０のＦＤ１４の電荷が排出され、ＦＤ１４の電圧がリセット電圧になる。また、時刻ｔ３では、スイッチＳＷ３ｂがオン状態にされる。スイッチＳＷ３ｂがオン状態になることで、信号線２５ｂには、スイッチＳＷ３ｂを介して、供給部３０の電流源３１ｂから電流が供給される。

また、時刻ｔ３では、画素ブロック２０ｂの画素１０に供給される信号ＳＥＬがハイレベルになる。信号ＳＥＬがハイレベルになることで、画素ブロック２０ｂの画素１０のダーク信号が、増幅部１５及び選択部１６により信号線１８及びスイッチＳＷ１を介して信号線２５ｂに出力される。

時刻ｔ４では、スイッチＳＷ３ａがオフ状態にされる。スイッチＳＷ３ａがオフ状態になることで、供給部３０の電流源３１ａからの電流の供給が休止（停止）される。時刻ｔ４から時刻ｔ５までの期間では、スイッチＳＷ３ａがオフ状態のままであり、信号線２５ａは、供給部３０の電流源３１ａから電流が供給されずに休止状態となる。

また、時刻ｔ４では、スイッチＳＷ２ａはオフ状態にされ、スイッチＳＷ２ｂはオン状態にされる。スイッチＳＷ２ｂがオン状態になることで、画素ブロック２０ｂの画素１０のダーク信号が、信号線２５ｂを介してＡＤ変換部５０に入力される。時刻ｔ４から時刻ｔ６までの期間において、スイッチＳＷ３ｂはオン状態のままであり、信号線２５ｂには電流源３１ｂから電流が供給される。これにより、信号線２５ｂでは、画素ブロック２０ｂの画素１０のダーク信号が保持される。時刻ｔ４から時刻ｔ６までの期間において、ＡＤ変換部５０は、画素ブロック２０ｂから信号線２５ｂを介して入力されるダーク信号をデジタル信号に変換する。

時刻ｔ５では、画素ブロック２０ａの画素１０に供給される信号ＴＸがハイレベルになることで、画素１０の転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷が、ＦＤ１４に転送される。また、時刻ｔ５では、画素ブロック２０ａの画素１０に供給される信号ＳＥＬがハイレベルであるため、光電変換部１１で生成された電荷に基づく光電変換信号が、増幅部１５及び選択部１６により信号線１８及びスイッチＳＷ１を介して信号線２５ａに出力される。

時刻ｔ６では、スイッチＳＷ３ｂがオフ状態にされ、供給部３０の電流源３１ｂからの電流の供給が休止される。時刻ｔ６から時刻ｔ７までの期間では、スイッチＳＷ３ｂがオフ状態のままであり、信号線２５ｂは休止状態となる。

また、時刻ｔ６では、スイッチＳＷ２ａはオン状態にされ、スイッチＳＷ２ｂはオフ状態にされる。スイッチＳＷ２ａがオン状態になることで、信号線２５ａを介して、画素ブロック２０ａの画素１０の光電変換信号がＡＤ変換部５０に入力される。時刻ｔ６から時刻ｔ８までの期間において、スイッチＳＷ３ａはオン状態のままであり、信号線２５ａには電流源３１ａから電流が供給される。これにより、信号線２５ａでは、画素ブロック２０ａの画素１０の光電変換信号が保持される。時刻ｔ６から時刻ｔ８までの期間において、ＡＤ変換部５０は、画素ブロック２０ａから信号線２５ａを介して入力される光電変換信号をデジタル信号に変換する。

時刻ｔ７では、画素ブロック２０ｂの画素１０に供給される信号ＴＸがハイレベルになることで、光電変換部１１で光電変換された電荷が、ＦＤ１４に転送される。また、時刻ｔ７では、画素ブロック２０ｂの画素１０に供給される信号ＳＥＬがハイレベルであるため、光電変換部１１で生成された電荷に基づく光電変換信号が、増幅部１５及び選択部１６により信号線１８及びスイッチＳＷ１を介して信号線２５ｂに出力される。

時刻ｔ８では、スイッチＳＷ３ａがオフ状態にされ、供給部３０の電流源３１ａからの電流の供給が休止される。時刻ｔ８から時刻ｔ９までの期間では、スイッチＳＷ３ａがオフ状態のままであり、信号線２５ａは休止状態となる。

また、時刻ｔ８では、スイッチＳＷ２ａはオフ状態にされ、スイッチＳＷ２ｂはオン状態にされる。スイッチＳＷ２ｂがオン状態になることで、画素ブロック２０ｂの画素１０の光電変換信号が、信号線２５ｂを介してＡＤ変換部５０に入力される。時刻ｔ８から時刻ｔ１０までの期間において、スイッチＳＷ３ｂはオン状態のままであり、信号線２５ｂには電流源３１ｂから電流が供給される。これにより、信号線２５ｂでは、画素ブロック２０ｂの画素１０の光電変換信号が保持される。時刻ｔ８から時刻ｔ１０までの期間において、ＡＤ変換部５０は、画素ブロック２０ｂから信号線２５ｂを介して入力される光電変換信号をデジタル信号に変換する。

このように、本実施の形態では、読み出し制御部７０は、画素ブロック２０ａの画素の信号のＡＤ変換処理を開始してから所定時間の間（図５では時刻ｔ２～時刻ｔ３、時刻ｔ６～時刻ｔ７）は、信号線２５ｂへの電流の供給を停止させる。また、読み出し制御部７０は、画素ブロック２０ｂの画素の信号のＡＤ変換処理を開始してから所定時間の間（図５では時刻ｔ４～時刻ｔ５、時刻ｔ８～時刻ｔ９）は、信号線２５ａへの電流の供給を停止させる。このため、信号線２５ｂにおいて余計に画素の信号を保持している時間、及び信号線２５ａにおいて余計に画素の信号を保持している時間を短縮し、撮像素子３の消費電力を削減することができる。

上述した実施の形態によれば、次の作用効果が得られる。
（１）光電変換により電荷を生成する第１の光電変換部と第２の光電変換部と、第１の光電変換部で生成された電荷に基づく第１信号が出力される第１の信号線と、第２の光電変換部で生成された電荷に基づく第２信号が出力される第２の信号線と、第１の信号線と第２の信号線とに接続され、第１信号と第２信号とをアナログ信号からデジタル信号に変換するＡＤ変換部５０と、第１の信号線と第２の信号線とに電流を供給し、ＡＤ変換部５０で第１信号がデジタル信号に変換される間、第２信号が出力されるときよりも小さい電流を第２の信号線に供給する、または電流を第２の信号線に供給しない供給部３０と、を備える。本実施の形態では、撮像素子３は、ＡＤ変換部５０で一方の画素ブロック２０の画素の信号がデジタル信号に変換される期間内に、他方の画素ブロック２０に接続される信号線２５への電流を供給しない処理を行う。このため、撮像素子３の消費電力を低減することができる。

（２）供給部３０は、ＡＤ変換部５０で第１信号がデジタル信号に変換される間のうち第２信号が出力される前は、第２信号が出力されるときよりも小さい電流を第２の信号線に供給する、または電流を第２の信号線に供給しない。本実施の形態では、供給部３０は、一方の画素ブロック２０の画素の信号のＡＤ変換処理を開始してから所定時間の間は、他方の画素ブロック２０に接続される信号線２５への電流の供給を停止する。このため、他方の画素ブロック２０に接続される信号線２５において余計に画素の信号を保持する時間を減らすことができ、撮像素子３の消費電力を低減することができる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。

（変形例１）
図６は、変形例１に係る撮像素子の一部の構成例を示す図である。また、図７は、変形例１に係る撮像素子の一部の配置例を示す図である。本変形例では、処理部６０（１，１）～処理部６０（２，２）の各々のスイッチＳＷ２ａ（ＳＷ２ａ１～ＳＷ２ａ４）、スイッチＳＷ２ｂ（ＳＷ２ｂ１～ＳＷ２ｂ４）、スイッチＳＷ３ａ（ＳＷ３ａ１～ＳＷ３ａ４）、スイッチＳＷ３ｂ（ＳＷ３ｂ１～ＳＷ３ｂ４）は、それぞれ互いに異なる信号によってオンオフ制御される。

図７において、ＳＷ２ａ１～ＳＷ２ａ４、ＳＷ２ｂ１～ＳＷ２ｂ４、ＳＷ３ａ１～ＳＷ３ａ４、ＳＷ３ｂ１～ＳＷ３ｂ４は、それぞれ、読み出し制御部７０からスイッチＳＷ２ａ１～ＳＷ２ａ４、スイッチＳＷ２ｂ１～ＳＷ２ｂ４、スイッチＳＷ３ａ１～ＳＷ３ａ４、スイッチＳＷ３ｂ１～ＳＷ３ｂ４に入力される制御信号を示している。これら制御信号が供給される各信号線は、図７に模式的に示すように個別に設けらて、各処理部６０に接続される。これにより、読み出し制御部７０は、処理部６０（１，１）～処理部６０（２，２）の各スイッチを個別に（独立に）制御することができる。読み出し制御部７０は、処理部６０（１，１）～処理部６０（２，２）の各スイッチをオンオフするタイミングを異ならせることが可能となる。

図８は、変形例１に係る撮像素子の動作例を示す図である。図８では、ダーク信号をＤ信号と表記し、光電変換信号をＳ信号と表記している。図８に示すように供給部３０による電流の供給を休止させる時間を処理部６０毎にずらすことによって、撮像素子３の消費電力のピークを分散させることができ、画素の信号に混入するノイズを低減することが可能となる。

図９及び図１０は、それぞれ、変形例１に係る撮像素子の一部の別の配置例を示す図である。図９に示す例のように、読み出し制御部７０を、処理部６０毎に設けるようにしてもよい。例えば、処理部６０（１，１）に対して設けられた読み出し制御部７０は、処理部６０（１，１）内のスイッチＳＷ２ａ、スイッチＳＷ２ｂ、スイッチＳＷ３ａ、及びスイッチＳＷ３ｂを制御する。処理部６０（１，２）に対して設けられた読み出し制御部７０は、処理部６０（１，２）内のスイッチＳＷ２ａ、スイッチＳＷ２ｂ、スイッチＳＷ３ａ、及びスイッチＳＷ３ｂを制御する。また、図１０に示す例のように、読み出し制御部７０を、複数の処理部６０毎に設けるようにしてもよい。なお、読み出し制御部７０は、各処理部６０のスイッチＳＷ２ａ、スイッチＳＷ２ｂ、スイッチＳＷ３ａ、及びスイッチＳＷ３ｂをオンオフさせるタイミングを、処理部６０毎に異なるように制御してもよいし、複数の処理部６０毎に異なるように制御してもよい。

（変形例２）
図１１は、撮像素子の供給部の一部の構成例を示す図である。供給部３０の電流源３１（電流源３１ａ及び電流源３１ｂの各々）は、例えば図１１（ａ）、（ｂ）に示すように、１つのトランジスタにより構成されてもよい。なお、電流源３１ａ及び電流源３１ｂは、それぞれ、複数のランジスタのカスコード接続によって構成されてもよい。

図１１（ａ）に示す例では、読み出し制御部７０は、上述した実施の形態のように、スイッチＳＷ３をオフ状態とすることによって、電流源３１と信号線２５とを電気的に切断し、電流源３１から信号線２５への電流の供給を停止してもよい。なお、読み出し制御部７０は、電流源３１のトランジスタのゲートに供給される電圧を調整することにより、電流源３１から信号線２５に供給される電流の大きさを調整してもよい。図１１（ｂ）に示す例のように、読み出し制御部７０は、電流源３１のトランジスタのゲートに接続されるスイッチＳＷ４をオフ状態とすることにより、電流源３１から信号線２５への電流の供給を停止してもよい。

（変形例３）
上述した実施の形態では、撮像素子３が第１基板１１１と第２基板１１２とを積層して構成される例について説明した。しかし、第１基板１１１と第２基板１１２とは積層されていなくてもよい。

（変形例４）
上述した実施の形態および変形例では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜（有機光電膜）を用いるようにしてもよい。

（変形例５）
上述の実施の形態及び変形例で説明した撮像素子及び撮像装置は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

１…撮像装置、３…撮像素子、４…制御部、１０…画素、１１…光電変換部、３０…供給部、５０…ＡＤ変換部、６０…処理部、７０…読み出し制御部

Claims (17)

1. 光電変換により電荷を生成する第１の光電変換部と第２の光電変換部と、
   前記第１の光電変換部で生成された電荷に基づく第１信号が出力される第１の信号線と、
   前記第２の光電変換部で生成された電荷に基づく第２信号が出力される第２の信号線と、
   前記第１の信号線と前記第２の信号線とに接続され、前記第１信号と前記第２信号とをアナログ信号からデジタル信号に変換するＡＤ変換部と、
   前記第１の信号線と前記第２の信号線とに電流を供給し、前記ＡＤ変換部で前記第１信号がデジタル信号に変換される間、前記第２信号が出力されるときよりも小さい電流を前記第２の信号線に供給する、または電流を前記第２の信号線に供給しない供給部と、を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第２の信号線は、前記ＡＤ変換部で前記第１信号がデジタル信号に変換される間に前記第２信号が出力される撮像素子。
3. 請求項１または請求項２に記載の撮像素子において、
   前記供給部は、前記ＡＤ変換部で前記第１信号がデジタル信号に変換される間のうち前記第２信号が出力される前は、前記第２信号が出力されるときよりも小さい電流を前記第２の信号線に供給する、または電流を前記第２の信号線に供給しない撮像素子。
4. 請求項１から請求項３までのいずれか一項に記載の撮像素子において、
   前記第１の信号線は、前記第１信号を補正するための第３信号が出力され、
   前記第２の信号線は、前記第２信号を補正するための第４信号が出力され、
   前記ＡＤ変換部は、前記第３信号と前記第４信号とをアナログ信号からデジタル信号に変換する撮像素子。
5. 請求項４に記載の撮像素子において、
   前記第１の信号線は、前記ＡＤ変換部で前記第２信号がデジタル信号に変換される間に、前記第３信号が出力され、
   前記供給部は、前記ＡＤ変換部で前記第２信号がデジタル信号に変換される間、前記第３信号が出力されるときよりも小さい電流を前記第１の信号線に供給する、または電流を前記第１の信号線に供給しない撮像素子。
6. 請求項４または請求項５に記載の撮像素子において、
   前記供給部は、前記ＡＤ変換部で前記第２信号がデジタル信号に変換される間のうち前記第３信号が出力される前は、前記第３信号が出力されるときよりも小さい電流を前記第１の信号線に供給する、または電流を前記第１の信号線に供給しない撮像素子。
7. 請求項４から請求項６までのいずれか一項に記載の撮像素子において、
   前記第２の信号線は、前記ＡＤ変換部で前記第３信号がデジタル信号に変換される間に、前記第４信号が出力され、
   前記供給部は、前記ＡＤ変換部で前記第３信号がデジタル信号に変換される間、前記第４信号が出力されるときよりも小さい電流を前記第２の信号線に供給する、または電流を前記第２の信号線に供給しない撮像素子。
8. 請求項４から請求項７までのいずれか一項に記載の撮像素子において、
   前記供給部は、前記ＡＤ変換部で前記第３信号がデジタル信号に変換される間のうち前記第４信号が出力される前は、前記第４信号が出力されるときよりも小さい電流を前記第２の信号線に供給する、または電流を前記第２の信号線に供給しない撮像素子。
9. 請求項４から請求項８までのいずれか一項に記載の撮像素子において、
   前記第１の信号線は、前記ＡＤ変換部で前記第４信号がデジタル信号に変換される間に、前記第１信号が出力され、
   前記供給部は、前記ＡＤ変換部で前記第４信号がデジタル信号に変換される間、前記第１信号が出力されるときよりも小さい電流を前記第１の信号線に供給する、または電流を前記第１の信号線に供給しない撮像素子。
10. 請求項４から請求項９までのいずれか一項に記載の撮像素子において、
    前記供給部は、前記ＡＤ変換部で前記第４信号がデジタル信号に変換される間のうち前記第１信号が出力される前は、前記第１信号が出力されるときよりも小さい電流を前記第１の信号線に供給する、または電流を前記第１の信号線に供給しない撮像素子。
11. 請求項１から請求項１０までのいずれか一項に記載の撮像素子において、
    前記第１の信号線と前記供給部とを接続又は切断可能な第１の接続部と、
    前記第２の信号線と前記供給部とを接続又は切断可能な第２の接続部と、
    を備え、
    前記供給部が前記第１の信号線に電流を供給しないとき、前記第１の接続部は前記第１の信号線と前記供給部とを切断し、前記供給部が前記第２の信号線に電流を供給しないとき、前記第２の接続部は前記第２の信号線と前記供給部とを切断する撮像素子。
12. 請求項１から請求項１０までのいずれか一項に記載の撮像素子において、
    前記供給部が前記第１の信号線または前記第２の信号線に電流を供給しないとき、前記供給部を休止させる制御部を備える撮像素子。
13. 請求項１から請求項１２までのいずれか一項に記載の撮像素子において、
    前記第１の信号線と前記ＡＤ変換部とを接続又は切断可能な第３の接続部と、
    前記第２の信号線と前記ＡＤ変換部とを接続又は切断可能な第４の接続部と、
    を備え、
    前記ＡＤ変換部が前記第１の信号線に出力されたアナログ信号をデジタル信号に変換するとき、前記第３の接続部は前記第１の信号線と前記ＡＤ変換部とを接続し、前記第４の接続部は前記第２の信号線と前記ＡＤ変換部とを切断し、
    前記ＡＤ変換部が前記第２の信号線に出力されたアナログ信号をデジタル信号に変換するとき、前記第３の接続部は前記第１の信号線と前記ＡＤ変換部とを切断し、前記第４の接続部は前記第２の信号線と前記ＡＤ変換部とを接続する撮像素子。
14. 請求項１から請求項１３までのいずれか一項に記載の撮像素子において、
    複数の前記第１の光電変換部は、第１領域において、第１方向及び前記第１方向とは異なる第２方向に設けられ、
    複数の前記第２の光電変換部は、前記第１領域と異なる第２領域において、前記第１方向及び前記第２方向に設けられ、
    複数の前記第１信号がそれぞれ出力される複数の前記第１の信号線と、
    複数の前記第２信号がそれぞれ出力される複数の前記第２の信号線と、を備える撮像素子。
15. 請求項１から請求項１３までのいずれか一項に記載の撮像素子において、
    複数の前記第１の光電変換部は、第１領域において、第１方向及び前記第１方向とは異なる第２方向に設けられ、
    複数の前記第２の光電変換部は、前記第１領域と異なる第２領域において、前記第１方向及び前記第２方向に設けられ、
    前記第１の信号線は、複数の前記第１信号が出力され、
    前記第２の信号線は、複数の前記第２信号が出力される撮像素子。
16. 請求項１から請求項１５までのいずれか一項に記載の撮像素子において、
    前記ＡＤ変換部は、前記第１信号または前記第２信号と、基準信号とを比較する比較部と、前記比較部から出力される信号に基づいてデジタル信号を記憶する記憶部とを有し、
    前記第１の光電変換部及び前記第２の光電変換部が設けられる第１基板と、
    前記第１基板に積層され、前記比較部及び前記記憶部のうち少なくとも１方が設けられる第２基板と、を備える撮像素子。
17. 請求項１から請求項１６までのいずれか一項に記載の撮像素子と、
    前記撮像素子から出力される信号に基づいて画像データを生成する生成部と、
    を備える撮像装置。

Images