WO2009107352A1 - ダイナミックａ／ｄ変換回路、及びｄ／ａ変換回路、並びにａ／ｄ変換・ｄ／ａ変換回路 - Google Patents

ダイナミックａ／ｄ変換回路、及びｄ／ａ変換回路、並びにａ／ｄ変換・ｄ／ａ変換回路 Download PDF

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power supply
conversion circuit
high power
low power
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鉄也 長谷部
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Hasebe Tetsuya
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    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
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    • H03M1/76—Simultaneous conversion using switching tree

Definitions

  • the present invention relates to an A / D conversion circuit and a D / A conversion circuit used as an interface circuit for connecting a digital signal and an analog signal in a semiconductor integrated circuit or the like, and in particular, dynamic A / D conversion capable of dynamically setting a resolution.
  • the present invention relates to a circuit, a D / A conversion circuit, and a dynamic A / D conversion / D / A conversion circuit.
  • Digital systems that perform various types of control using electronic circuits such as microcomputers are used in various forms such as mobile phones and automobile control systems.
  • the one that exhibits an important function is an analog-to-digital conversion circuit that converts input analog data into digital data according to a predetermined standard and generates various digital data used for desired digital control ( A / D conversion circuit) and a digital / analog conversion circuit (D / A conversion circuit) that performs the reverse conversion.
  • an A / D conversion circuit is mounted on a CPU control system such as a microcomputer or ECU used for fuel injection control (EFI) of an automobile engine, and plays an important role in driving control of the automobile.
  • the fuel injection control of the automobile performs the fuel injection control by performing A / D conversion with the same resolution regardless of whether the automobile travels on a highway at a constant speed or travels on a winding road at a variable speed. .
  • the originally required resolution differs between when driving on a highway at a constant speed and when driving at a variable speed while the driving conditions change from moment to moment.
  • the conventional A / D conversion circuit has a problem that its resolution cannot be dynamically changed according to the situation at that time.
  • an A / D conversion circuit having one fixed resolution is used, so that the resolution is always fixed.
  • the unit quantization width when an analog signal having an input voltage range of 5 V is A / D converted by a 2-bit A / D conversion circuit is 5 V / 2 2. ⁇ 1.25V, which is always constant over the entire input voltage range.
  • general A / D conversion is performed with 8 bits.
  • 5V / 2 8 ⁇ 0.0195V
  • the resolution is 1/256.
  • a / D conversion circuit it is not possible to A / D convert a part of the entire input voltage range of the analog signal with a resolution different from that of the other parts. For this reason, an A / D conversion circuit having the highest desired resolution must be used, and even when high resolution is not required, or when it is desired to lower the resolution, the A / D conversion circuit has the same high resolution as other parts. D conversion is performed.
  • Patent Document 1 The A / D converter for A / D converting the input analog signal is described in Patent Documents 1 and 2 below.
  • the following Patent Document 1 applies a reference voltage in which a plurality of A / D converters having the same bit configuration, for example, two 8-bit A / D converters, one of which is shifted by 1/2 of the resolution with respect to the other.
  • a technique for realizing a high-resolution A / D converter without expanding the input voltage range by adding the outputs of two A / D converters to obtain a digital output is disclosed. is doing.
  • Patent Document 2 is for A / D conversion of an input signal with double resolution or A / D conversion at double speed by two A / D conversion circuits of the same specification. That is, at the time of high-speed conversion, the sample hold circuit 1a and the A / D conversion circuit 2a, and the sample hold circuit 1b and the A / D conversion circuit 2b are periodically operated while being shifted by t / 2 hours, and the circuit 2a 2b, an n-bit conversion value is obtained alternately in a cycle t / 2, and at the time of high resolution conversion, an upper n-bit conversion value is obtained in a cycle t from the circuits 1a, 2a, and the circuits 1b, 2a, D A technique is disclosed in which lower-order n-bit conversion values are periodically obtained from the / A conversion circuit 3, the differential amplifier circuit 4 and the circuit 2b.
  • a / D conversion or D / A conversion When A / D conversion or D / A conversion is performed on an input signal, it is necessary to perform A / D conversion or D / A conversion on the input signal with high resolution in a specific field or apparatus. On the other hand, it may be necessary to perform A / D conversion or D / A conversion with low resolution. Thus, enabling the input signal to be dynamically set from low resolution conversion to high resolution conversion economically converts the input analog signal from A / D or D / A.
  • the present invention was devised in view of such circumstances, and an object of the present invention is to provide a dynamic A / A capable of dynamically setting the resolution from low resolution (2 bits) to high resolution (infinite bits).
  • An object of the present invention is to provide a D conversion circuit, a D / A conversion circuit, and an A / D conversion / D / A conversion circuit.
  • the invention according to claim 1 is a dynamic A / D conversion circuit capable of dynamically setting a resolution, comprising a plurality of resistance elements connected in series between a high power supply voltage and a low power supply voltage.
  • 2 n ⁇ 1 for comparing a reference voltage unit having a resistor string and an input analog voltage value with a divided voltage value at a connection point between the resistor elements and outputting a comparison result as an n-bit digital signal
  • the invention according to claim 2 is a dynamic A / D conversion circuit comprising a resistance string comprising a plurality of resistance elements connected in series between a high power supply voltage and a low power supply voltage.
  • 2 n -1 comparators for comparing the voltage unit, the input analog voltage value and the divided voltage value at the connection point between the resistance elements, and outputting the comparison result as an n-bit digital signal, and the comparison Based on the result, either one of the divided voltages or the voltage of the high power supply is newly applied to the resistor string, and the other one of the divided voltages or the voltage of the low power supply is A serial A / D conversion circuit in which a plurality of reference voltage / comparison units including a voltage holding unit for holding as a low power supply voltage newly applied to the resistor string are serially connected in multiple stages, and the serial A / D conversion circuit Means for converting / storing the digital signal from each reference voltage / comparator to be configured according to a predetermined rule, and converting / storing the digital signal up to the number
  • a dynamic A / D conversion circuit comprising a resistor string comprising a plurality of resistance elements connected in series between a high power supply voltage and a low power supply voltage.
  • 2 n -1 comparators for comparing the voltage unit, the input analog voltage value and the divided voltage value at the connection point between the resistance elements, and outputting the comparison result as an n-bit digital signal, and the comparison Based on the result, either one of the divided voltages or the voltage of the high power supply is newly applied to the resistor string, and the other one of the divided voltages or the voltage of the low power supply is A parallel A / D conversion circuit in which a plurality of reference voltage / comparison units including a voltage holding unit that holds a voltage of a low power supply newly applied to the resistor string are connected in parallel in multiple stages, and the parallel A / D conversion circuit Means for converting / storing the digital signal from each reference voltage / comparator to be configured according to a predetermined rule, and converting / storing
  • a dynamic A / D conversion circuit comprising a resistor string comprising a plurality of resistance elements connected in series between a high power supply voltage and a low power supply voltage.
  • An analog signal input unit that inputs an analog signal and inputs any one of the analog signals to any of the plurality of comparators, and the analog signal so that the analog signal is converted into a digital signal with a desired resolution.
  • a control unit that controls connection between the input unit and the plurality of comparison units is provided.
  • the invention according to claim 5 is a dynamic D / A conversion circuit capable of dynamically setting the resolution, and includes a plurality of resistance elements connected in series between a high power supply voltage and a low power supply voltage.
  • a reference voltage unit including a resistor string, an n-bit input digital signal, and a divided voltage value at a connection point between the resistor elements, and either the divided voltage value or the voltage of the high power supply, A new high power supply voltage to be applied to the resistor string, any other or the low power supply voltage as a new low power supply voltage, and returned to the voltage holding unit, 2 n ⁇ 1 comparators, and the voltage holding The number of the comparators and the desired resolution between the strings, with the high power supply voltage value and the low power supply voltage value held by the unit as the high power supply voltage applied to the string and the low power supply voltage.
  • the invention according to claim 6 is a dynamic D / A conversion circuit comprising a resistance string comprising a plurality of resistance elements connected in series between a high power supply voltage and a low power supply voltage. From the voltage unit, the n-bit input digital signal, and the divided voltage at the connection point between the resistance elements, either the divided voltage or the voltage of the high power supply is connected in series to the reference voltage of the next stage A high power supply voltage of the comparison unit, and any other or low power supply voltage is a low power supply voltage and returned to the voltage holding unit, 2 n -1 comparators, and the high power returned from the comparator
  • a serial D / A conversion circuit in which a plurality of reference voltage / comparison units including a power supply voltage and a low voltage power supply voltage holding unit are serially connected in multiple stages, and the serial D / A conversion circuit are configured. Voltage holding section of each reference voltage / comparison section A control unit including means for outputting, as a converted analog voltage value, a voltage held by the voltage holding unit of the number of stages determined from
  • the invention according to claim 7 is a dynamic D / A conversion circuit comprising a resistance string comprising a plurality of resistance elements connected in series between a high power supply voltage and a low power supply voltage. From the voltage unit, the n-bit input digital signal, and the divided voltage at the connection point between the resistance elements, either the divided voltage or the voltage of the high power supply is connected in parallel to the next stage reference voltage A high power supply voltage of the comparison unit, and any other or low power supply voltage is a low power supply voltage and returned to the voltage holding unit, 2 n -1 comparators, and the high power returned from the comparator A parallel D / A conversion circuit in which a plurality of reference voltage / comparison units including a voltage of a power supply and a voltage holding unit that holds the voltage of a low power supply are connected in parallel in multiple stages and the parallel D / A conversion circuit are configured Voltage holding section of each reference voltage / comparison section A control unit including means for outputting, as a converted analog voltage value, a voltage held by the voltage holding unit of the number of
  • the invention according to claim 8 is a dynamic A / D conversion circuit, wherein the dynamic A / D conversion circuit according to claim 2 and the dynamic A / D conversion circuit according to claim 3 are arranged in a matrix. It is connected.
  • the invention according to claim 9 is a dynamic D / A conversion circuit, wherein the dynamic D / A conversion circuit according to claim 6 and the dynamic D / A conversion circuit according to claim 7 are arranged in a matrix. It is connected.
  • the invention described in claim 10 is a dynamic A / D conversion / D / A conversion circuit, wherein the dynamic A / D conversion circuit according to claim 1 and the dynamic D / A conversion circuit according to claim 5 are provided. It is characterized by having.
  • the invention described in claim 11 is a dynamic A / D conversion / D / A conversion circuit, wherein the dynamic A / D conversion circuit according to claim 2 and the dynamic D / A conversion circuit according to claim 6 are provided. It is characterized by having
  • the invention described in claim 12 is a dynamic A / D conversion / D / A conversion circuit, wherein the dynamic A / D conversion circuit according to claim 3 and the dynamic D / A conversion circuit according to claim 7 are provided. It is characterized by having.
  • a dynamic A / D conversion circuit and a D / A conversion circuit capable of dynamically setting the resolution from low resolution (2 bits) to high resolution (infinite bit) can be realized.
  • a / D conversion circuit with a means capable of operating in reverse, A / D conversion and D / A conversion can be dynamically resolved from low resolution (2 bits) to high resolution (infinite bit).
  • a settable A / D conversion / D / A conversion circuit can be provided.
  • FIG. 1 is a block diagram showing an analog / digital conversion circuit (A / D conversion circuit) / digital / analog conversion circuit (D / A conversion circuit) according to an embodiment of the present invention; Diagram showing details of voltage holding unit, reference voltage unit, and comparator circuit Diagram showing digital signal output pattern A / D conversion flowchart Timing chart for A / D conversion D / A conversion flowchart Timing chart for D / A conversion
  • the figure which shows the A / D * D / A conversion circuit which is the 2nd Example of this invention A / D conversion flowchart of the second embodiment of the present invention Timing chart at the time of A / D conversion of the second embodiment of the present invention D / A conversion flowchart of the second embodiment of the present invention Timing chart at the time of D / A conversion of the second embodiment of the present invention
  • a / D conversion flowchart of the third embodiment of the present invention Timing chart at the
  • Analog / digital conversion circuit (A / D conversion circuit) / Digital / analog conversion circuit (D / A conversion circuit) 10 ... Voltage holding unit 20,410 ... reference voltage unit 30 ... comparator 40,120,220,320,450 ... control unit 41 ... input port 42 ... output port 110, 210, 310 ... reference voltage / comparator 400 ... analog / digital conversion circuit (A / D conversion circuit) 420, 430 ... comparison unit 440 ... analog signal input unit
  • FIG. 1 is a block diagram of an analog / digital conversion circuit (A / D conversion circuit) / digital / analog conversion circuit (D / A conversion circuit) 1 according to the present invention.
  • the reference voltage unit 20 includes a resistor string (R1) composed of four resistance elements connected in series between a high power source (Vh) and a low power source (Vl) as shown in FIG. To R4).
  • Vh is the voltage value of the high power supply
  • Vcc Vh
  • As an initial voltage value for example, 5 V is applied as Vcc.
  • Vl in the figure is an initial voltage value of the low power supply, and for example, a ground voltage (0 V) is applied as the initial voltage value.
  • the voltage value of the high power source and the voltage value of the low power source applied to the reference voltage unit 20 are configured to be switched by the switches SOA and SOB and SIA and SIB.
  • this conversion circuit operates as an A / D conversion circuit will be described first.
  • the switches SOB and SIA are open, and the switches SOA and SIB are closed.
  • 5V is applied to the reference voltage unit 20 as the initial voltage value of the high power supply
  • 0V is applied as the initial voltage value of the low power supply.
  • the divided voltage value of the resistor string is input to the comparator 30.
  • the comparator 30 compares the divided voltage with the analog voltage. Based on the comparison result, the high power supply voltage and the low power supply voltage to be held by the voltage holding unit 10 are determined.
  • the determined high power supply voltage is such that the switch SOA is opened and the switch SOB is closed, and Vh is applied to the reference voltage unit 20 instead of the initial voltage (Vcc).
  • the low power supply voltage is applied to the reference voltage unit 20 as Vl instead of the initial voltage (ground voltage) with the switch SIB opened and the switch SIA closed.
  • the divided voltage values (V1 to V3) divided by the resistor string of the reference voltage unit 20 are applied to the input terminals of the comparator 30, respectively.
  • the comparator 30 is provided with three comparators (30a to 30c), but the number of comparators is required to be 2 n -1 when there are n-bit outputs. Since the conversion circuit of this embodiment has a 2-bit configuration, the number of conversion circuits is 3. However, an n-bit configuration may be used as necessary.
  • the divided voltage values (V1 to V3) input to the comparator 30 are compared with the input analog voltage value (Va).
  • the comparison result is output to the control unit 40 as a digital signal (D1 to D3).
  • the divided voltage values (V1 to V3) that are higher than the input analog voltage value and closest to the input analog voltage value are shown in FIG.
  • the switch is returned to the voltage holding unit 10 by closing the switch SX1.
  • the switch SX1 shown in FIG. 1 is a switch corresponding to each of the comparators 30a to 30c, and details will be described with reference to FIG.
  • an AD / DA input port P in 1 for setting whether the conversion circuit operates as an A / D conversion circuit or a D / A conversion circuit is input to an input port 41 of the control unit 40.
  • digital signal input ports P in 2 and P in 3 for operating as a D / A conversion circuit, P in 4 for setting resolution, and clock and reset ports P in 5 and P in 6 are provided. Yes.
  • the output port 42 is provided with signal output ports Po1 and Po2 for converting an analog signal into a digital signal according to a predetermined rule and outputting it as a binary digital signal, and a data valid output port Po3.
  • the output values (D1 to D3) from the comparator 30 are output as “1” or “0” digital signals.
  • the voltage value (Vh) of the high power source is 5V
  • the voltage value (Vl) of the low power source is 0V
  • Va 3.45V
  • Va 2.
  • the digital signal output from the comparators (30a to 30c) is “0” when the divided voltage value> analog voltage value, and “1” when the divided voltage value ⁇ analog voltage value. Shall.
  • the outputs of D1 to D3 are four ways of “111”, “011”, “001”, and “000”. That is, a combination of “110”, “101”, “100”, and “010” is not output. This is because the divided voltage is generated by the resistor. Accordingly, the output value from the control unit 40, 2-bit binary number (2 2 4 ways: A0, BO) can be expressed as.
  • the control unit 40 includes the voltage holding unit 10, the reference voltage unit 20, and the comparison unit 30 in order to perform A / D conversion or D / A conversion based on the resolution instructed from the input port (P in 4). Control. Details of the control will be described later.
  • the voltage holding unit 10 uses the high power supply voltage value (Vh) and the low power supply voltage value (Vl) returned from the comparator 30 as the new high power supply voltage value (Vh) and the low power supply voltage value (Vl). ) And apply these voltages to the reference voltage unit 20.
  • FIG. 2 is a diagram showing details of a circuit of the voltage holding unit 10, the reference voltage unit 20, and the comparator 30 as one embodiment.
  • FIG. 2A is a circuit example of the voltage holding unit 10.
  • the switches S1 to S3 in the figure correspond to the switch SX1 in FIG. That is, when it is determined that the divided voltage value (V1) of the comparator 30a is the voltage value (Vh) of the next high power supply to be applied, the switch S1 is closed.
  • the switch S2 is closed.
  • the switch S3 is closed.
  • the voltage holding unit 10 holds the voltage value Vh at OP4, and closes the switches S7 and SOB, so that the voltage applied to the reference voltage unit 20 as a new high power supply voltage value (Vh) has been applied so far. Apply instead of value.
  • the switches S4 to S6 in the figure correspond to the switch SX2 in FIG. That is, when the divided voltage value (V1) of the comparator 30a is the low power supply voltage value (Vl), the switch S4 is closed. Similarly, when the divided voltage value (V2) of the comparator 30b is the low power supply voltage value (Vl), the switch S5 is closed and the divided voltage value (V3) of the comparator 30c is the low power supply voltage. When the value is (Vl), the switch S6 is closed. By holding this voltage at OP5 and closing the switch S8 and the switch SIA, the voltage is applied to the reference voltage unit 20 as a new low power supply voltage value (Vl).
  • FIG. 2B is a circuit example of the reference voltage unit 20.
  • the voltage (Vh ⁇ Vl) applied to the reference voltage unit 20 is divided by the four resistance strings of the resistance elements R1 to R4.
  • the divided divided voltage value is input to the comparators 30a to 30c and compared with the input analog voltage value.
  • FIG. 2C is a circuit example of the comparator 30a.
  • the comparators 30b and 30c have the same circuit configuration.
  • the input analog voltage value and the divided voltage value (V1) from the reference voltage unit 20 are input, the divided voltage value (V1) is compared with the input analog voltage value, and D1 is output.
  • the switch SA1 is opened, and the switch SB1 and SH1 are closed, so that the voltage of V1 A value is held, and the voltage value can be returned to the voltage holding unit 10.
  • the switch S1 of the voltage holding unit 10 is closed and the switches S7 and SOB are closed to apply the voltage to the reference voltage unit 20 as a new high power supply voltage.
  • V1 is a low power supply voltage
  • the switch SB1 and the like are closed, the switch S4 of the voltage holding unit 10 is closed, the switches S8 and SIA are closed, and the voltage is supplied to the reference voltage unit 20. Is newly applied as a low power supply voltage. In this case, the voltage of the high power supply is maintained as it is.
  • FIG. 4 is an A / D conversion flowchart when this conversion circuit is operated as an A / D conversion circuit
  • FIGS. 5A and 5B are timing charts at that time. The A / D conversion operation will be described with reference to FIGS. 1 to 3 as appropriate based on FIGS. 4, 5A, and 5B.
  • step S1 the switches SOA and SIB are on and the SOB and SIA are off.
  • Vcc 5V
  • 5V is applied to the reference voltage unit 20.
  • the input analog voltage value is 3.45V.
  • the input analog voltage value (3.45 V) and the divided voltage value (V1 to V3) are compared, and the result is output as a digital signal (D1 to D3) of “1” or “0”. (Step S2).
  • V1 is the voltage value of the high power supply
  • V2 is the voltage value of the low power supply (step S3).
  • SOA and SIB are turned off, SOB and SIA are turned on, and switches SX1 (in this case, switch S1 in FIG. 2) and SX2 (in this case, switch S5 in FIG. 2) are turned on.
  • the voltage value (Vh) of the high power supply held by the voltage holding unit 10 is V1 (3.75 V)
  • Vl voltage value of the low power supply
  • the reference voltage unit 20 has 3. 75V and 2.5V are applied.
  • V1 3.4375V
  • V2 3.125V
  • V3 2.8125V.
  • V1 3.75V- (3.75V-2.5V) / 4
  • V2 3.75V- (3.75V-2.5V) / 2
  • V3 3.75V- (3.75V- This is because 2.5V) ⁇ (3/4).
  • the output of the second cycle is “111”.
  • This “111” is digitally output by the control unit 40 as binary 2 bits “11” (see FIG. 3).
  • FIG. 6 is a D / A conversion flowchart when the conversion circuit of this embodiment is operated as a D / A conversion circuit
  • FIGS. 7A and 7B are timing charts at that time. The D / A conversion operation will be described with reference to FIGS. 1 to 3 as appropriate based on FIGS. 6, 7A, and 7B.
  • the input digital signal is “10110000”, but in the first cycle, the first two bits “10” are converted to “011” and output from the control unit 40 to the output terminal of the comparison unit 30 (step S8). . Since the output of the comparator 30 is “011”, the divided voltage value (V1) input to the comparator 30a is the high power supply voltage value (Vh), and the divided voltage value (V2) is the low power supply voltage. It is held as a value (Vl) (step S9).
  • the switches SOA and SIB are turned off, the corresponding switches SX1 (here, the switch S1 shown in FIG. 2) and SX2 (here, the switch S5 shown in FIG. 2) are turned on, and the high power supply held by the voltage holding unit 10 Is set to V1 (3.75 V), and the voltage value of the low power supply is set to V2 (2.5 V).
  • the voltage value (Vh) of the high power source applied to the reference voltage unit 20 is 3.75V
  • the voltage value (Vl) of the low power source is 2.5V.
  • the timing chart of the above-described operation is up to one cycle shown in FIG. That is, at the same time that the switches SOA and SIB are turned off from the on state, the switch SX1 (here, the switch S1 shown in FIG. 2) and the switch SX2 (here, the switch S5 shown in FIG. 2) are turned on, and the voltage value of V1 A certain 3.75V becomes the voltage value (Vh) of the high power supply, and V2 becomes the voltage value (Vl) of the low power supply.
  • the analog output voltage value is 3.75V of OP4.
  • the switches SOB and SIA are turned on and applied to the reference voltage unit 20, and the second cycle is started. Since the 1/256 the resolution in this embodiment, since it is 2 if the bit output 2 8, repeated four cycles, and outputs the result as a digital signal.
  • V1 3.4375V
  • V2 3.125V
  • V1 3.6671875V (3.75V- (3.75V-3.4375) / 4
  • V2 3.59375V (3.75V- (3.75V-3.4375) / 2)
  • V3 3.515625V (3.75V- (3.75V-3.4375) ⁇ 3/4).
  • V1 3.452184375V
  • V2 3.4447265625V
  • V3 3.4423828125V.
  • the digital signal “10110000” is outputted as an analog voltage of 3.4573125 V, which is the value of Vh.
  • 3.4521484375V of V1 or 3.4447265625V of V2 may be output as an analog voltage from the output terminal of the analog voltage.
  • FIG. 8 is a diagram showing a circuit of an A / D conversion / D / A conversion circuit 100 according to the second embodiment of the present invention.
  • the A / D conversion / D / A conversion circuit shown in FIG. 8 includes a reference voltage generation circuit and a reference voltage / comparison provided with a comparator that compares the divided voltage value of the resistor from the analog voltage value.
  • the unit 110 is connected to four circuits (110a, 110b, 110c, 110d) serially, and the control unit 120 controls each conversion circuit.
  • FIG. 9 The operation of the A / D conversion / D / A conversion circuit will be described with reference to the flowchart shown in FIG. 9 and the timing charts shown in FIGS. 10A shows the first cycle and the second cycle, and FIG. 10B shows the third cycle and the fourth cycle.
  • initial voltage value (Vcc) is 5V
  • the resolution is 1/256 (4-bit output is 4 times: 4 4)
  • the analog input value is 3.45V.
  • the switches SW1, SW3, SW12, SW14, SW23, SW25, and SW34, SW36 are turned on, and the other switches are turned off (step S1).
  • step S2 the switches SW15 and SW17 are turned on, and 3.75V and 2.5V are applied to the second-stage reference voltage / comparator 110b (step S2).
  • “1” is output from OP6, “1” from OP7, and “1” from OP8.
  • 3.75V is output from OP9 and 3.4375V is output from OP10.
  • “0” is output from OP11, “0” from OP12, and “0” from OP13.
  • Step S4 “0” is output from OP16, “0” from OP17, “0” from OP18, and the digital signal “10110000” is output as the final output.
  • the preconditions in this circuit are an initial voltage value (Vcc) of 5 V and a resolution of 1/256 (4 bit output is 4 times: 4 4 ).
  • the switches SW1, SW3, SW12, SW14, SW23, SW25, and SW34, SW36 are turned on, and the other switches are turned off (step S1).
  • the input digital value is “10110000” (step S2).
  • the first two bits “10” of the input digital value are converted to “011”, thereby turning on the switches SW5 and SW8 as shown in FIG. 12A (step S3).
  • 3.75 V is applied to OP4 and 2.5 V is applied to OP5.
  • step S4 the next two bits “11” of the input digital value “10110000” are converted to “111” and the switches SW15 and SW17 are turned on (step S4), as shown in FIG. OP9 outputs 3.75V and OP10 outputs 3.4375V. Thereafter, in the same manner, by turning on the switches SW31 and SW33 (step S5) and then turning on the switch SW41 (step S6), 3.4375V is output as an analog voltage value as shown in FIG.
  • step S5 the switches SW31 and SW33
  • step S6 3.4375V is output as an analog voltage value as shown in FIG.
  • FIG. 13 is a diagram showing a circuit of an A / D conversion / D / A conversion circuit 200 according to the third embodiment of the present invention.
  • the A / D conversion / D / A conversion circuit shown in FIG. 13 includes a reference voltage generation circuit and a reference voltage / comparison provided with a comparator that compares the divided voltage value of the resistor from the analog voltage value.
  • the unit 210 is connected to four circuits (210a, 210b, 210c, 210d) in parallel, and control of each conversion circuit is executed by the control unit 220.
  • the initial voltage value (Vcc) is 5 V, and the resolution of this circuit is 1/13 (3 bits ⁇ 4 + 1 bits).
  • the switch SW1 and the switches SW3 to SW12 are all turned on.
  • the remaining switch SW2 and the switches SW13 to SW26 are turned off (step S1).
  • the input analog voltage value and the divided voltage value of each resistor are compared by the reference voltage / comparison unit (210a to 210d).
  • the result is output by OP1 to OP12, and the digital value is stored in the control unit 220 and output as a digital signal.
  • FIGS. 15A and 15B are timing charts showing how a digital signal is output according to an input analog voltage value.
  • the digital signal is “0000” until the input analog voltage value is 0.3V. This is because the divided voltage value of the resistors R15 and R16 having the lowest voltage is about 0.3333V, which is higher than the input analog voltage value (0.3V). However, when the input analog voltage value becomes 0.6V, the divided voltage value (about 0.3333V) of the resistors R15 and R16 is higher than the input analog voltage value, but the other divided voltage values. Is lower than the input analog voltage value. As a result, “0001” is output. Thereafter, the output of the digital signal when the input analog voltage value is up to 4.5 V is as shown in FIG.
  • the output is in the third embodiment, since it is 13 kinds, can be represented by 4 bits (2 4 combinations), the values obtained by converting the 4-bit output of D0 ⁇ D13 shown in FIG. 13 FIG. 15 (a ) And DIGITAL OUT in (b).
  • this circuit as a D / A conversion circuit will be described with reference to the flowchart shown in FIG. 16 and the timing charts shown in FIGS.
  • the initial voltage value (Vcc) is 5 V
  • the resolution of this circuit is 1/13 (3 bits ⁇ 4 + 1 bits).
  • FIG. 17A when the input digital signal is “0000”, the output analog voltage value is 0V. However, when the input digital signal is “0001”, the divided voltage value (5 V / 13 ⁇ 0.385 V) of the resistors R15 and R16 is output as an analog voltage value. Similarly, for example, when the input digital signal is “0010”, the output analog voltage value is 0.385V, and when the input digital signal is “0011”, the output analog voltage value is 0.769V. Is done. In FIG. 17B, when the input digital signal is “0110”, 2.692 V is output.
  • FIG. 18 is a diagram showing a circuit of an A / D conversion / D / A conversion circuit 300 according to the fourth embodiment of the present invention.
  • the A / D conversion / D / A conversion circuit shown in FIG. 18 includes an A / D conversion / D / A conversion circuit (310a, 310b) in which the reference voltage / comparator 110 is serially connected to the second embodiment, and the third embodiment.
  • a / D ⁇ D / A conversion circuit (310c, 310d) connected in parallel with the reference voltage / comparison unit 210 of the A / D ⁇ D / This is an A conversion circuit 300.
  • the A / D conversion / D / A conversion circuit shown in the second embodiment and the A / D conversion / D / A conversion circuit shown in the third embodiment may be arranged in a matrix.
  • step S2 “0” is output from OP1, “1” from OP2, and “1” from OP3 (step S2). Further, as shown in the timing chart of FIG. 20A, 3.75V is output from OP4 and 2.5V is output from OP5.
  • step S3 the switches SW15 and SW17 are turned on (step S3), and 3.75V and 2.5V are applied to the second-stage reference voltage / comparator 310b.
  • “1” is output from OP6, “1” from OP7, and “1” from OP8 (step S4).
  • step S4 3.75V is output from OP9 and 3.4375V is output from OP10.
  • step S5 by turning on the switches SW23 and SW25 to SW28 (step S5), the digital signal “000000” is output by OP11 to OP16.
  • a digital output “1001101 DIGITAL OUT [0] to [6])” is output.
  • step S1 the operation as a D / A conversion circuit will be described.
  • the switches SW1, SW3, SW12, SW14, SW23, and SW25 to SW28 are turned on.
  • the other switches are turned off (step S1).
  • step S2 As the digital input value, “1001101 (DIGITAL IN [0] to [6])” is converted into “10110000” according to a predetermined rule (step S2).
  • the switches SW5 and SW8 are turned on by the first two bits of this digital input (step S3).
  • 3.75 V is applied to OP4 and 2.5 V is applied to OP5.
  • step S4 the switches SW15 and SW17 are turned on (step S4), and 3.75V from OP9 and 3.4375V from OP10 are output. Thereafter, the operation is performed as in the third embodiment, and an analog voltage output value of 3.4375 V is output.
  • FIG. 23 shows a fifth embodiment of the A / D conversion circuit.
  • the A / D conversion circuit 400 includes a reference voltage unit 410, comparison units 420 (420a, 420b, 420c), 430, an analog signal input unit 440, and a control unit 450.
  • the resistor string of the reference voltage unit 410 is composed of four resistor elements (R1 to R4).
  • V1 3.75V
  • V2 2.5V
  • V3 1.25V
  • V1 3.75V as a comparison reference voltage in the voltage holder OP1.
  • V2 2.5V is input to the voltage holder OP2
  • V3 1.25V is input to the voltage holder OP3.
  • the analog signal input to CH1 of the analog signal input unit 440 is, for example, a voltage of 2.7 V and is digitally converted with a resolution of 1/256.
  • SW1 of the analog signal input unit 440 is turned on, and 2.7 V that is the analog voltage value of CH1 is input to the comparators OP4 to OP6 of the comparison unit 420a. Since the reference voltage (V1) of the comparator OP4 is 3.75 V, the comparator OP4 outputs “0” (see FIG. 3). Next, since the reference voltage (V2) of the comparator OP5 is 2.5 V, the comparator OP5 outputs “1” (see FIG. 3). Since the reference voltage (V3) of the comparator OP6 is 1.25 V, the comparator OP6 outputs “1” (see FIG. 3).
  • the analog voltage value 2.7V of CH1 is also input to the comparator OP7 of the comparison unit 420a.
  • SW14 of the comparison unit 420a is turned on, and the reference voltage (V2) of 2.5 V is input to the comparator OP7.
  • the SWs 13 and 15 remain off, and the control is performed by the control unit 450. This is because, from the output values of the comparators OP4 to OP6, the voltage value of the analog signal of CH1 is higher than the reference voltage value (2.5V) of the comparator OP5 and is higher than the reference voltage value (3.75V) of the comparator OP4. This is because it is understood that the value is also low.
  • the reference voltage (V2) 2.5V is subtracted from the input analog voltage 2.7V.
  • the difference value between the analog voltage 2.7V and the reference voltage 2.5V is 0.2V. Since the initial voltage value (Vcc) is divided by four resistor strings, the differential voltage of 0.2V is quadrupled by the quadruple voltage amplifier T1 to 0.8V. This 0.8 V is input as an analog voltage to the comparators OP8 to OP10 of the next comparison unit 420b when the SW16 of the comparison unit 420a is turned on.
  • the reference voltages of the comparators OP8 to OP10 are 3.75V for the comparator OP8, 2.5V for the comparator OP9, and 1.25V for the comparator OP10.
  • the reference voltage values of the comparators OP8 to OP10 are each higher than the input analog voltage value 0.8V. Therefore, “0” is output from each of the comparators OP8 to OP10. Accordingly, “0” is output to all of the input ports D8, D7, and D6 of the control unit 450.
  • the comparison unit 420b converts the analog voltage 0.8V, which has been differenced by the comparator OP7 and quadrupled by the quadruple voltage amplifier T1, into a digital signal of “000”.
  • the digital signal “000” is stored in the memory of the control unit 450 as a 2-bit digital signal “00” as shown in FIG.
  • the analog voltage 0.8V is also input to the comparator OP11 of the comparison unit 420b.
  • SW02 of the comparison unit 420b is turned on, and 0 V of the ground voltage is input to the comparator OP11. This is because it can be seen from the output values of the comparators OP8 to OP10 that the voltage value of the analog signal is lower than the reference voltage value (1.25 V) of OP10. Note that the SWs 17, 18, and 19 of the comparison unit 420 b remain off, and the control is performed by the control unit 450.
  • the analog voltage 0.8V and the ground voltage 0V are differentiated, and the difference value of 0.8V becomes 3.2V by the quadruple voltage amplifier T2.
  • This 3.2 V is input as an analog voltage to the comparators OP12 to OP14 of the comparator 420c at the next stage.
  • the reference voltages of the comparators OP12 to OP14 are 3.75V for the comparator OP12, 2.5V for the comparator OP13, and 1.25V for the comparator OP14. Since the reference voltage of the comparator OP12 is 3.75V, the comparator OP12 outputs “0”.
  • the comparison unit 420c converts the analog voltage 3.2V into a digital signal “011”. This “011” is stored in the memory of the control unit 450 as a 2-bit digital signal “10” as shown in FIG.
  • the analog signal 3.2V is input to the comparator OP15.
  • SW22 of the comparison unit 420c is turned on, and the reference voltage (V2) of 2.5 V is input to the comparator OP15.
  • the SWs 21 and 23 remain off, and the control is performed by the control unit 450. This is because the voltage value of the analog signal is higher than the reference voltage value (2.5 V) of the comparator OP13 and lower than the reference voltage value (3.75 V) of the comparator OP12 from the output values of the comparators OP12 to OP14. This is because it is understood to be a value.
  • the input analog voltage 3.2V and the reference voltage 2.5V are differentiated, and the difference value 0.7V becomes 2.8V by the quadruple voltage amplifier T3.
  • This 2.8V is input as an analog voltage to the comparators OP16 to OP18 of the last comparator 430.
  • the reference voltages of the comparators OP16 to OP18 are 3.75V for the comparator OP16, 2.5V for the comparator OP17, and 1.25V for the comparator OP18. Since the reference voltage of the comparator OP16 is 3.75V, the comparator OP16 outputs “0”. Next, since the reference voltage of the comparator OP17 is 2.5V, the comparator OP17 outputs “1”.
  • the comparison unit 430 has converted the analog voltage 2.8 V into a digital signal “011”.
  • This “011” is stored in the memory of the control unit 450 as a 2-bit digital signal “10” as shown in FIG.
  • the four digital signals stored in the memory of the control unit 450 are output as “10001010” (DIGITAL OUT [0] to [7]).
  • Vcc is 5V and a circuit having a resolution of 1/256 is used, so the divided voltage value is 5V / 256 ⁇ 0.0195325V.
  • the final output digital signal “10001010” is converted into a decimal number to be 138 (2 7 +2 3 +2 1 ). In this case, it can be seen that the digital signal “10001010” corresponds to an analog voltage of 2.69 V (138 ⁇ 0.0195325).
  • an A / D conversion device with a resolution of 1/256 is obtained.
  • an analog signal having a voltage of 2.7 V is output as a “10001010” digital signal.
  • a / D conversion circuit shown in FIG. 23 Another example of use of the A / D conversion circuit shown in FIG. 23 will be described. For example, it is a case where two signals CH1 and CH2 are simultaneously converted as analog signals with a resolution of 1/16. In such a case, SW1 and SW8 of the analog signal input unit 440 are turned on, and the other SWs are turned off. Further, the SW 20 of the comparison unit 420b is always off. As a result, the analog signal of CH1 is A / D converted at a resolution of 1/16 by the comparison units 420a and 420b as described above. Similarly, the analog signal of CH2 is A / D converted by the comparison units 420c and 430 with a resolution of 1/16.
  • a / D conversion can also be performed using all of CH1 to CH3 of the analog signal input unit 440 simultaneously.
  • CH1 and CH2 are A / D converted with 1/4 resolution
  • CH3 is A / D converted with 1/16 resolution.
  • SW1, SW5, and SW9 of the analog signal input unit 440 are turned on, and SW16 of the comparison unit 420a and SW20 of the comparison unit 420b are always off.
  • the analog signal of CH1 is A / D converted by the comparator 420a
  • the analog signal of CH2 is A / D converted by the comparator 420b with a resolution of 1/4.
  • the analog signal of CH3 is A / D converted by the comparison units 420c and 430 with a resolution of 1/16.
  • the analog signals can be A / D converted simultaneously and with a desired resolution.

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Abstract

　分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路及びＤ／Ａ変換回路、並びにＡ／Ｄ変換・Ｄ／Ａ変換回路を提供する。 　高電源の電圧と低電源の電圧との間に直列に接続された複数の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ－１個の比較器と、前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と、前記比較器の個数と所望の分解能とから決まる回数、前記電圧保持部が保持する前記高電源と前記低電源とを、前記抵抗ストリング間に繰り返して印加する手段と、前記デジタル信号を所定の規則により変換・格納し、所望の分解能のデジタル信号として出力する手段とを備えた制御部とを備える。

Description

ダイナミックＡ／Ｄ変換回路、及びＤ／Ａ変換回路、並びにＡ／Ｄ変換・Ｄ／Ａ変換回路
　本発明は、半導体集積回路等において、デジタル信号とアナログ信号とを結ぶインターフェイス回路として用いられるＡ／Ｄ変換回路、及びＤ／Ａ変換回路に関し、特に分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路、及びＤ／Ａ変換回路、並びにダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路に関する。
　マイコン等の電子回路を用いて各種の制御を行うデジタルシステムが、携帯電話、自動車の制御システム等、多分野にわたり多様な形態で使用されている。その中でも重要な機能を発揮しているものに、入力されるアナログデータを所定の基準に従ってデジタルデータに変換して、所望のデジタル制御に使用する各種のデジタルデータを発生させるアナログ・デジタル変換回路（Ａ／Ｄ変換回路）、及び、その逆の変換を行うデジタル・アナログ変換回路（Ｄ／Ａ変換回路）がある。
　例えば、Ａ／Ｄ変換回路は、自動車のエンジンの燃料噴射制御（ＥＦＩ）に使用されているマイコンあるいはＥＣＵ等のＣＰＵ制御システムに搭載され、自動車の走行制御において重要な役割を果たしている。ここで自動車の燃料噴射制御は、自動車が高速道路を一定速度で走行する場合も、ワインディングロードを可変速で走行する場合も、同じ分解能でＡ／Ｄ変換を行い、燃料噴射制御を行っている。
　しかし、高速道路を一定速度で走行する場合と、走行条件が時々刻々と変化するなかで可変速走行する場合とでは、本来求められる分解能は異なる。しかし、従来のＡ／Ｄ変換回路には、その分解能をそのときの状況に応じてダイナミックに変更することができないという問題があった。すなわち、従来、アナログ信号をデジタル信号に変換する場合、１つの決まった分解能を持つＡ／Ｄ変換回路を用いるため、その分解能は常に固定となってしまうという問題があった。
　例えば、入力電圧範囲が５Ｖのアナログ信号を２ビットのＡ／Ｄ変換回路によりＡ／Ｄ変換したときの単位量子化幅は、５Ｖ／２２
≒１．２５Ｖであり、これは全入力電圧範囲において常に一定である。
　また、一般的なＡ／Ｄ変換は８ビットで行われているが、この場合は、５Ｖ／２８ ≒０．０１９５Ｖであり、その分解能は１／２５６である。８ビットによる分解能は、２ビットによる分解能の６４倍（２８／２２
＝６４）である。
　このように、従来のＡ／Ｄ変換回路においては、アナログ信号の全入力電圧範囲のうち一部分を他の部分とは異なる分解能でＡ／Ｄ変換するといったことができない。そのため、所望とする最も高い分解能をもったＡ／Ｄ変換回路を用いざるを得ず、高い分解能を必要としない、むしろ分解能を低くしたい場合においても、他の部分と同様に高い分解能でＡ／Ｄ変換されてしまうことになる。
　入力アナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換器としては、下記特許文献１、２に記載されている。下記特許文献１は、同一ビット構成の複数のＡ／Ｄ変換器、例えば８ビットの２個のＡ／Ｄ変換器を、一方を他方に対し分解能の１／２ずらした基準電圧を印加するようにし、２個のＡ／Ｄ変換器の出力を加算してデジタル出力を得るように構成することで、入力電圧範囲を拡大することなく、高分解能のＡ／Ｄ変換器を実現する技術を開示している。
　また、下記特許文献２は、２個の同一仕様のＡ／Ｄ変換回路によって、入力信号を２倍の分解能でＡ／Ｄ変換、または２倍の速度でＡ／Ｄ変換するものである。すなわち、高速変換時は、サンプルホールド回路１ａおよびＡ／Ｄ変換回路２ａと、サンプルホールド回路１ｂおよびＡ／Ｄ変換回路２ｂとをｔ／２時間分ずらした状態で周期的に動作せしめ、回路２ａ、２ｂから周期ｔ／２的に交互にｎビット変換値を得、また、高分解能変換時は、回路１ａ、２ａから周期ｔ的に上位ｎビット変換値を、また、回路１ｂ、２ａ、Ｄ／Ａ変換回路３、差動増幅回路４および回路２ｂからは周期ｔ的に下位ｎビット変換値を得るという技術を開示している。
　しかし、高分解能を備えたＡ／Ｄ変換器は一般に高価であり、特許文献１、２に記載の技術では複数のＡ／Ｄ変換器を必要とする。また、変換対象のアナログ信号に応じて、その分解能をダイナミックに変更することができないという問題がある。
特開平３―７９１２８号公報 特開平８－１６２９５４号公報
　入力信号をＡ／Ｄ変換、又はＤ／Ａ変換する場合、特定の分野、あるいは装置においては、入力信号を高分解能でＡ／Ｄ変換、又はＤ／Ａ変換する必要がある。一方において、それとは逆に低分解能でＡ／Ｄ変換、又はＤ／Ａ変換する必要がある場合もある。このように、入力信号を低分解能変換から高分解能変換までダイナミックに設定可能とすることは、入力アナログ信号を経済的にＡ／Ｄ変換、又はＤ／Ａ変換することになる。
　本発明はこのような事情に鑑みて創案されたものであって、本発明の課題は、低分解能（２ビット）から高分解能（無限大ビット）まで、分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路及びＤ／Ａ変換回路、並びにＡ／Ｄ変換・Ｄ／Ａ変換回路を提供することにある。
　請求項１に記載の発明は、分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ－１個の比較器と、前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と、前記比較器の個数と所望の分解能とから決まる回数、前記電圧保持部が保持する前記高電源の電圧と前記低電源の電圧とを、前記抵抗ストリング間に繰り返して印加する手段と、前記デジタル信号を所定の規則により変換・格納し、所望の分解能のデジタル信号として出力する手段とを備えた制御部とを備えたことを特徴とする。
　請求項２に記載の発明は、ダイナミックＡ／Ｄ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ－１個の比較器と、前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部とを含む基準電圧・比較部を、複数個、シリアルに多段接続したシリアルＡ／Ｄ変換回路と、前記シリアルＡ／Ｄ変換回路を構成する各基準電圧・比較部からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部とを備えたことを特徴とする。
　請求項３に記載の発明は、ダイナミックＡ／Ｄ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ－１個の比較器と、前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部とを含む基準電圧・比較部を、複数個、パラレルに多段接続したパラレルＡ／Ｄ変換回路と、前記パラレルＡ／Ｄ変換回路を構成する各基準電圧・比較部からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部とを備えたことを特徴とする。
　請求項４に記載の発明は、ダイナミックＡ／Ｄ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する複数の比較器を含む比較部と、複数のアナログ信号を入力するとともに、前記アナログ信号のいずれかを前記複数の比較器のいずれかに入力せしめるアナログ信号入力部と、所望の分解能で前記アナログ信号がデジタル信号に変換されるよう、前記アナログ信号入力部と前記複数の比較部との接続を制御する制御部とを備えたことを特徴とする。
　請求項５に記載の発明は、分解能をダイナミックに設定可能なダイナミックＤ／Ａ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧値とから、前記分圧電圧値のいずれか又は前記高電源の電圧を、前記抵抗ストリングに印加する新たな高電源の電圧とし、他のいずれか又は前記低電源の電圧を新たな低電源の電圧とし、電圧保持部に戻す２ｎ－１個の比較器と、前記電圧保持部が保持する前記高電源の電圧値と前記低電源の電圧値とを、前記ストリングに印加する高電源の電圧、及び低電源の電圧として前記ストリング間に、前記比較器の個数と所望の分解能とから決まる回数、繰り返して印加する手段と、所望の回数繰り返して印加した後の前記高電源の電圧値、又は前記低電源の電圧値、あるいは前記高電源の電圧値と前記低電源の電圧値との平均値を、アナログ電圧値として出力する手段とを備えた制御部とを備えたことを特徴とする。
　請求項６に記載の発明は、ダイナミックＤ／Ａ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、シリアル接続されている次段の基準電圧・比較部の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ－１個の比較器と、前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部とを含む基準電圧・比較部を、複数個、シリアルに多段接続したシリアルＤ／Ａ変換回路と、前記シリアルＤ／Ａ変換回路を構成する各基準電圧・比較部の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部とを備えたことを特徴とする。
　請求項７に記載の発明は、ダイナミックＤ／Ａ変換回路であって、高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、パラレル接続されている次段の基準電圧・比較部の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ－１個の比較器と、前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部とを含む基準電圧・比較部を、複数個、パラレルに多段接続したパラレルＤ／Ａ変換回路と、前記パラレルＤ／Ａ変換回路を構成する各基準電圧・比較部の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部とを備えたことを特徴とする。　
　請求項８に記載の発明は、ダイナミックＡ／Ｄ変換回路であって、請求項２に記載のダイナミックＡ／Ｄ変換回路と、請求項３に記載のダイナミックＡ／Ｄ変換回路とをマトリクス状に接続したことを特徴とする。
　請求項９に記載の発明は、ダイナミックＤ／Ａ変換回路であって、請求項６に記載のダイナミックＤ／Ａ変換回路と、請求項７に記載のダイナミックＤ／Ａ変換回路とをマトリクス状に接続したことを特徴とする。
　請求項１０に記載の発明は、ダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路であって、請求項１に記載のダイナミックＡ／Ｄ変換回路と請求項５に記載のダイナミックＤ／Ａ変換回路とを備えた事を特徴とする。
　請求項１１に記載の発明は、ダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路であって、請求項２に記載のダイナミックＡ／Ｄ変換回路と請求項６に記載のダイナミックＤ／Ａ変換回路とを備えた事を特徴とする
　請求項１２に記載の発明は、ダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路であって、請求項３に記載のダイナミックＡ／Ｄ変換回路と請求項７に記載のダイナミックＤ／Ａ変換回路とを備えた事を特徴とする。
　本発明により、低分解能（２ビット）から高分解能（無限大ビット）まで、分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路及びＤ／Ａ変換回路が実現できる。また、かかるＡ／Ｄ変換回路に逆動作可能な手段を付与することにより、Ａ／Ｄ変換、Ｄ／Ａ変換を低分解能（２ビット）から高分解能（無限大ビット）まで、ダイナミックに分解能を設定可能なＡ／Ｄ変換・Ｄ／Ａ変換回路を提供することができる。
本発明の一実施例であるアナログ・デジタル変換回路（Ａ／Ｄ変換回路）・デジタル・アナログ変換回路（Ｄ／Ａ変換回路）を示すブロック図 電圧保持部、基準電圧部、比較器の回路の詳細を示す図 デジタル信号の出力パターンを示す図 Ａ／Ｄ変換フローチャート Ａ／Ｄ変換時のタイミングチャート Ｄ／Ａ変換フローチャート Ｄ／Ａ変換時のタイミングチャート 本発明の第２の実施例であるＡ／Ｄ・Ｄ／Ａ変換回路を示す図 本発明の第２の実施例のＡ／Ｄ変換フローチャート 本発明の第２の実施例のＡ／Ｄ変換時のタイミングチャート 本発明の第２の実施例のＤ／Ａ変換フローチャート 本発明の第２の実施例のＤ／Ａ変換時のタイミングチャート 本発明の第３の実施例であるＡ／Ｄ・Ｄ／Ａ変換回路を示す図 本発明の第３の実施例のＡ／Ｄ変換フローチャート 本発明の第３の実施例のＡ／Ｄ変換時のタイミングチャート 本発明の第３の実施例のＤ／Ａ変換フローチャート 本発明の第３の実施例のＤ／Ａ変換時のタイミングチャート 本発明の第４の実施例であるＡ／Ｄ・Ｄ／Ａ変換回路を示す図 本発明の第４の実施例のＡ／Ｄ変換フローチャート 本発明の第４の実施例のＡ／Ｄ変換時のタイミングチャート 本発明の第４の実施例のＤ／Ａ変換フローチャート 本発明の第４の実施例のＤ／Ａ変換時のタイミングチャート 本発明の第５の実施例であるＡ／Ｄ変換回路を示す図
符号の説明
１，１００，２００，３００・・・アナログ・デジタル変換回路（Ａ／Ｄ変換回路）・デジタル・アナログ変換回路（Ｄ／Ａ変換回路）
１０・・・電圧保持部
２０，４１０・・・基準電圧部
３０・・・比較器
４０，１２０，２２０，３２０，４５０・・・制御部
４１・・・入力ポート
４２・・・出力ポート
１１０，２１０，３１０・・・基準電圧・比較部
４００・・・アナログ・デジタル変換回路（Ａ／Ｄ変換回路）
４２０，４３０・・・比較部
４４０・・・アナログ信号入力部
　以下、実施例に基づいて本発明の好ましい実施形態について詳細に説明するが、本発明はこれに限定されるものではない。
　[実施例１]
　図１は、本発明にかかるアナログ・デジタル変換回路（Ａ／Ｄ変換回路）・デジタル・アナログ変換回路（Ｄ／Ａ変換回路）１のブロック図である。図１において、基準電圧部２０は、図２（ｂ）に示すような高電源（Ｖｈ）と低電源（Ｖｌ）との間に直列に接続された４個の抵抗素子からなる抵抗ストリング（Ｒ１～Ｒ４）を備えている。
　図１において、Ｖｈは高電源の電圧値であり、初期電圧値はＶｃｃ＝Ｖｈとなる。初期電圧値として、例えば５ＶをＶｃｃとして印加する。また、図中のＶｌは低電源の初期電圧値であり、例えば初期電圧値としてグランド電圧（０Ｖ）を印加する。
　基準電圧部２０に印加される高電源の電圧値と低電源の電圧値は、スイッチＳＯＡとＳＯＢ、ＳＩＡとＳＩＢとにより切り替えられるように構成されている。
　この変換回路が、Ａ／Ｄ変換回路として動作する場合についてまず説明する。初期状態においては、スイッチＳＯＢ、ＳＩＡは開、スイッチＳＯＡ、ＳＩＢは閉状態であり、高電源の初期電圧値として、例えば５Ｖ、低電源の初期電圧値として０Ｖが基準電圧部２０に印加され、抵抗ストリングの分圧電圧値が比較器３０に入力される。
　比較器３０は、分圧電圧とアナログ電圧とを比較する。そして、その比較結果に基づいて、電圧保持部１０が保持すべき高電源の電圧と低電源の電圧とが決定される。決定された高電源の電圧は、スイッチＳＯＡを開、スイッチＳＯＢを閉とし、初期電圧（Ｖｃｃ）に代えてＶｈが基準電圧部２０に印加される。
　また低電源の電圧は、スイッチＳＩＢを開、スイッチＳＩＡを閉とし、初期電圧（グランド電圧）に代えてＶｌとして基準電圧部２０に印加される。
　基準電圧部２０の抵抗ストリングにより分圧された分圧電圧値（Ｖ１～Ｖ３）は、比較器３０の入力端子にそれぞれ印加される。
　ここで、比較器３０には３個の比較器（３０ａ～３０ｃ）を設けているが、比較器の数は、ｎビットの出力がある場合には、２ｎ－１個が必要である。本実施例の変換回路は２ビット構成としているため３個としているが、必要に応じｎビット構成とすれば良い。
　比較器３０に入力された分圧電圧値（Ｖ１～Ｖ３）は、入力アナログ電圧値（Ｖａ）と比較される。比較結果はデジタル信号（Ｄ１～Ｄ３）として制御部４０に出力される。また、分圧電圧値（Ｖ１～Ｖ３）のうち、入力アナログ電圧値よりも高い電圧で入力アナログ電圧値に最も近い分圧電圧値（Ｖ１～Ｖ３）は、高電源の電圧として図１に示すスイッチＳＸ１を閉じることにより電圧保持部１０に戻される。
　また、分圧電圧値（Ｖ１～Ｖ３）のうち、入力アナログ電圧値よりも低い電圧で入力アナログ電圧値に最も近い分圧電圧値（Ｖ１～Ｖ３）は、低電源の電圧として図１に示すスイッチＳＸ２を閉じることにより電圧保持部１０に戻される。
　ここで、図１に示すスイッチＳＸ１は、比較器３０ａ～３０ｃのそれぞれに対応するスイッチであり、詳細については図２において説明する。
　図１において、制御部４０の入力ポート４１には、この変換回路をＡ／Ｄ変換回路として動作させるのか、又はＤ／Ａ変換回路として動作させるのかをセットするＡＤ／ＤＡ入力ポートＰｉｎ１、あるいはＤ／Ａ変換回路として動作させる場合のデジタル信号の入力ポートＰｉｎ２、Ｐｉｎ３、分解能を設定するＰｉｎ４、その他、クロックとリセットのポートＰｉｎ５、Ｐｉｎ６が設けられている。
　また、出力ポート４２には、アナログ信号を所定のルールによりデジタル信号に変換し、２進数のデジタル信号として出力する信号出力ポートＰo１、Ｐo２、及びデータバリッドの出力ポートＰo３が設けられている。
　次に、この変換回路のＡ／Ｄ変換の動作について説明する。比較器３０からの出力値（Ｄ１～Ｄ３）は、“１”又は“０”のデジタル信号として出力される。かかるデジタル信号の出力値（Ｄ１～Ｄ３）は、図３に示すように４通りある。Ｄ１～Ｄ３の出力値は、本来であれば２３通り（８通り）の組み合わせが考えられるが、次の理由により４通りの組み合わせしか出力されない。
　図３において、高電源の電圧値（Ｖｈ）＝５Ｖ、低電源の電圧値（Ｖｌ）＝０Ｖとし、入力アナログ電圧値（Ｖａ）をＶａ＝３．８５Ｖ、Ｖａ＝３．４５Ｖ、Ｖａ＝２．４５Ｖ、Ｖａ＝０．４５Ｖの４通りの場合について検討してみる。なお、比較器（３０ａ～３０ｃ）から出力されるデジタル信号は、分圧電圧値＞アナログ電圧値の場合は“０”、分圧電圧値＜アナログ電圧値の場合は“１”が出力されるものとする。
　上記の条件下において、Ｄ１～Ｄ３の出力は、“１１１”、“０１１”、“００１”、“０００”の４通りである。すなわち、“１１０”、“１０１”、“１００”、“０１０”の組み合わせが出力されることはない。分圧電圧が抵抗により生成されるためである。従って、制御部４０から出力値は、２進数で２ビット（２２で４通り：Ａ０、ＢＯ）として表現することができる。
　制御部４０は、入力ポート（Ｐｉｎ４）から指示される分解能に基づき、Ａ／Ｄ変換、又はＤ／Ａ変換を行うために、電圧保持部１０、基準電圧部２０、そして比較部３０を制御する。その制御の詳細については後述する。
　電圧保持部１０は、比較器３０から戻された高電源の電圧値（Ｖｈ）と低電源の電圧値（Ｖｌ）とを新たな高電源の電圧値（Ｖｈ）、低電源の電圧値（Ｖｌ）として保持し、それらの電圧を基準電圧部２０に印加する。
　図２は、一実施例として、電圧保持部１０、基準電圧部２０、比較器３０の回路の詳細を示した図である。図２（ａ）は、電圧保持部１０の回路例である。図中のスイッチＳ１～Ｓ３は、図１におけるスイッチＳＸ１に対応する。すなわち、比較器３０ａの分圧電圧値（Ｖ１）が、次に印加する高電源の電圧値（Ｖｈ）であると決定された場合には、スイッチＳ１が閉となる。
　同様に、比較器３０ｂの分圧電圧値（Ｖ２）が高電源の電圧値（Ｖｈ）であると決定された場合には、スイッチＳ２が閉となる。また、比較器３０ｃの分圧電圧値（Ｖ３）が高電源の電圧値（Ｖｈ）と決定された場合はスイッチＳ３が閉となる。電圧保持部１０は、かかる電圧値ＶｈをＯＰ４で保持し、スイッチＳ７、ＳＯＢを閉じることにより、基準電圧部２０に新たな高電源の電圧値（Ｖｈ）として、それまでに印加されていた電圧値に代えて印加する。
　次に、図中のスイッチＳ４～Ｓ６は、図１におけるスイッチＳＸ２に対応する。すなわち、比較器３０ａの分圧電圧値（Ｖ１）が低電源の電圧値（Ｖｌ）であるときは、スイッチＳ４が閉となる。同様に、比較器３０ｂの分圧電圧値（Ｖ２）が低電源の電圧値（Ｖｌ）であるときは、スイッチＳ５が閉となり、比較器３０ｃの分圧電圧値（Ｖ３）が低電源の電圧値（Ｖｌ）であるときは、スイッチＳ６が閉となる。この電圧をＯＰ５で保持し、スイッチＳ８、スイッチＳＩＡを閉じることにより、基準電圧部２０にその電圧を新たな低電源の電圧値（Ｖｌ）として印加する。
　図２（ｂ）は、基準電圧部２０の回路例である。基準電圧部２０に印加された電圧（Ｖｈ－Ｖｌ）は、抵抗素子Ｒ１～Ｒ４の４つの抵抗ストリングにより分圧される。分圧された分圧電圧値は比較器３０ａ～３０ｃに入力され、入力アナログ電圧値と比較される。
　図２（ｃ）は、比較器３０ａの回路例である。なお、比較器３０ｂ、３０ｃも同じ回路構成となっている。図中のＯＰ１には、入力アナログ電圧値と基準電圧部２０からの分圧電圧値（Ｖ１）が入力され、分圧電圧値（Ｖ１）と入力アナログ電圧値とが比較され、Ｄ１が出力される。ここで、比較器３０ａ～３０ｃにより比較された結果により、例えばＶ１が高電源の電圧値と決定された場合には、スイッチＳＡ１を開とし、スイッチＳＢ１、そしてＳＨ１を閉じることで、Ｖ１の電圧値を保持し、電圧保持部１０にその電圧値を戻すことができるように構成されている。
　上述したように電圧保持部１０のスイッチＳ１を閉とし、スイッチＳ７、ＳＯＢを閉じることにより、基準電圧部２０にその電圧を新たな高電源の電圧として印加する。
　Ｖ１が低電源の電圧であると決定された場合には、スイッチＳＢ１等が閉となり、電圧保持部１０のスイッチＳ４が閉となり、スイッチＳ８、ＳＩＡが閉となり、基準電圧部２０に、その電圧が低電源の電圧として新たに印加される。なお、この場合の高電源の電圧は、そのまま維持されることになる。
　図４は、この変換回路をＡ／Ｄ変換回路として動作させたときのＡ／Ｄ変換フローチャートであり、図５（ａ）、（ｂ）は、そのときのタイミングチャートである。図４、図５（ａ）、（ｂ）に基づいて、Ａ／Ｄ変換の動作を図１～図３を適宜参照しながら説明する。
　Ａ／Ｄ変換のスタート時（初期状態）では、スイッチＳＯＡ、ＳＩＢはオン、ＳＯＢ、ＳＩＡはオフの状態である（ステップＳ１）。例えばＶｃｃ＝５Ｖの場合、基準電圧部２０には５Ｖが印加される。なお、入力アナログ電圧値は３．４５Ｖとする。
　基準電圧部２０の抵抗ストリングは４つの抵抗素子により構成されているため、Ｖ１＝３．７５Ｖ、Ｖ２＝２．５Ｖ、Ｖ３＝１．２５Ｖとなる。入力アナログ電圧値（３．４５Ｖ）と分圧電圧値（Ｖ１～Ｖ３）とが比較され、その結果が“１”、又は“０“のデジタル信号（Ｄ１～Ｄ３）として出力され、制御部４０のメモリに記憶される（ステップＳ２）。
　次に、比較器３０の出力を電圧レベルに切り替える。ここでＶ１は高電源の電圧値であり、Ｖ２は低電源の電圧値である（ステップＳ３）。
　次に、ＳＯＡ、ＳＩＢをオフとし、ＳＯＢ、ＳＩＡをオン、また、スイッチＳＸ１（この場合は、図２のスイッチＳ１）、ＳＸ２（この場合は、図２のスイッチＳ５）をオンとする。電圧保持部１０が保持する高電源の電圧値（Ｖｈ）はＶ１（３．７５Ｖ）であり、低電源の電圧値（Ｖｌ）はＶ２（２．５Ｖ）となり、基準電圧部２０には３．７５Ｖと２．５Ｖとが印加される。
　ここで、比較器３０ａからは、第１サイクルとして“０１１”が出力され、これは制御部４０において、２進数の２ビット値である“１０”として記憶される（図３参照）。
　図５（ａ）のタイミングチャートにより上述した動作を説明する。まず、スイッチＳＯＡ、ＳＩＢがオンの状態からオフになると同時に、図１に示すスイッチＳＸ１（図２のスイッチＳ１）、図１に示すスイッチＳＸ２（図２のスイッチＳ５）がオンとなり、Ｖ１の電圧値である３．７５ＶがＶｈの電圧値となり、Ｖ２の電圧値である２．５Ｖが、Ｖｌの電圧値となる。そしてスイッチＳＯＢとＳＩＡがオンとなり、基準電圧部２０に印加され、第２サイクルが開始される。
　この実施例では分解能を１／２５６としているので、２ビット出力であれば２８であるので、４サイクル繰り返せば所望の分解能となる。
　第２サイクルは、Ｖｈ＝３．７５Ｖ、Ｖｌ＝２．５Ｖであるから、Ｖ１＝３．４３７５Ｖ、Ｖ２＝３．１２５Ｖ、Ｖ３＝２．８１２５Ｖとなる。これは、Ｖ１＝３．７５Ｖ－（３．７５Ｖ－２．５Ｖ）／４、Ｖ２＝３．７５Ｖ－（３．７５Ｖ－２．５Ｖ）／２、Ｖ３＝３．７５Ｖ－（３．７５Ｖ－２．５Ｖ）×（３／４）となるためである。
　第２サイクルの出力は、“１１１”となる。この“１１１”は、制御部４０により２進数の２ビット、“１１”としてデジタル出力される（図３参照）。
　以下同様にして、図５（ｂ）に示すように、第３サイクルでは、“０００”が出力され、これは制御部４０により、“００”として記憶される。第４サイクルは、“０００”が出力され、これは制御部４０により、“００”として記憶される。この結果、制御部４０のメモリには、“１０１１００００”が記憶され、入力アナログ電圧が１／２５６の分解能のデジタルデータに変換される。
　図６は、本実施例の変換回路をＤ／Ａ変換回路として動作させたときのＤ／Ａ変換フローチャート、図７（ａ）、（ｂ）はそのときのタイミングチャートである。図６、図７（ａ）、（ｂ）に基づいて、Ｄ／Ａ変換の動作を図１～図３を適宜参照しながら説明する。
　スタート時（初期状態）では、スイッチＳＯＡ、ＳＩＢはオン、ＳＯＢ、ＳＩＡはオフ状態である（ステップＳ１）。Ｖｃｃ＝５Ｖであれば、基準電圧部２０には５Ｖが印加され、Ｖｌには０Ｖ（グランド電圧）が印加される。ここで、基準電圧部２０の抵抗ストリングは４つの抵抗素子により構成されているため、Ｖ１＝３．７５Ｖ、Ｖ２＝２．５Ｖ、Ｖ３＝１．２５Ｖとなる。
　入力デジタル信号は、“１０１１００００”であるが、第１サイクルでは最初の２ビット“１０”が、“０１１”に変換され、制御部４０から比較部３０の出力端に出力される（ステップＳ８）。比較器３０の出力が“０１１”であるから、比較器３０ａに入力されている分圧電圧値（Ｖ１）が高電源の電圧値（Ｖｈ）、分圧電圧値（Ｖ２）が低電源の電圧値（Ｖｌ）として保持される（ステップＳ９）。
　次に、スイッチＳＯＡ、ＳＩＢをオフとし、該当するスイッチＳＸ１（ここでは図２に示すスイッチＳ１）、ＳＸ２（ここでは図２に示すスイッチＳ５）をオンとし、電圧保持部１０が保持する高電源の電圧値をＶ１（３．７５Ｖ）、低電源の電圧値をＶ２（２．５Ｖ）とする。これにより、基準電圧部２０に印加される高電源の電圧値（Ｖｈ）は３．７５Ｖ、低電源の電圧値（Ｖｌ）は２．５Ｖとなる。
　図７（ａ）に示す１サイクルまでが上述した動作のタイミングチャートである。すなわち、スイッチＳＯＡ、ＳＩＢがオンの状態からオフになると同時に、スイッチＳＸ１（ここでは図２に示すスイッチＳ１）、スイッチＳＸ２（ここでは図２に示すスイッチＳ５）がオンとなり、Ｖ１の電圧値である３．７５Ｖが高電源の電圧値（Ｖｈ）となり、Ｖ２が低電源の電圧値（Ｖｌ）となる。アナログ出力電圧値は、ＯＰ４の３．７５Ｖとなる。
　そしてスイッチＳＯＢとＳＩＡがオンとなり、基準電圧部２０に印加され、２サイクル目が開始される。この実施例では分解能を１／２５６としているので、２ビット出力であれば２８であるので、４サイクル繰り返し、その結果をデジタル信号として出力する。
　第１サイクルは、Ｖｈ＝３．７５Ｖ、Ｖｌ＝２．５Ｖであるから、Ｖ１＝３．４３７５Ｖ、Ｖ２＝３．１２５Ｖ、Ｖ３＝２．８１２５Ｖとなる。これは、Ｖ１＝３．７５Ｖ－（３．７５Ｖ－２．５Ｖ）／４、Ｖ２＝３．７５Ｖ－（３．７５Ｖ－２．５Ｖ）／２、Ｖ３＝３．７５Ｖ－（３．７５Ｖ－２．５Ｖ）×（３／４）となるためである。
　第１サイクル目は“１０１１００００”の“１０”が“０１１”に変換され、比較器３０ａ～３０ｃに出力される。その結果、Ｖｈ＝３．７５Ｖ、Ｖｌ＝２．５Ｖとなり、これらの電圧値が電圧保持部１０に保持され、基準電圧部２０に印加される。この結果、Ｖ１＝３．４３７５Ｖ、Ｖ２＝３．１２５Ｖ、Ｖ３＝２．８１２５Ｖとなる。
　第２サイクルは、“１０１１００００”の“１１”であるから、Ｖｈ＝３．７５Ｖ、Ｖｌ＝３．４３７５Ｖとなる。この結果、第２サイクルでは、Ｖ１＝３．６７１８７５Ｖ（３．７５Ｖ－（３．７５Ｖ－３．４３７５）／４）、Ｖ２＝３．５９３７５Ｖ（３．７５Ｖ－（３．７５Ｖ－３．４３７５）／２）、Ｖ３＝３．５１５６２５Ｖ（３．７５Ｖ－（３．７５Ｖ－３．４３７５）×３／４）となる。
　第３サイクルは“１０１１００００”の“００”が“０００”に変換され、比較器３０ａ～３０ｃに出力される。この結果、Ｖｈ＝３．５１５６２５Ｖ、Ｖｌ＝３．４３７５Ｖとなり、この電圧が基準電圧部２０に印加される。その結果、Ｖ１＝３．４９６０９３７５Ｖ、Ｖ２＝３．４７６５６２５Ｖ、Ｖ３＝３．４５７０３１２５Ｖとなる。
　図７（ｂ）に示す第３サイクルで、１０１１００００”の“００”が“０００”に変換されると、Ｖｈ＝３．４５７０３１２５Ｖ、Ｖｌ＝３．４３７５Ｖとなる。その結果、Ｖ１＝３．４５２１４８４３７５Ｖ、Ｖ２＝３．４４７２６５６２５Ｖ、Ｖ３＝３．４４２３８２８１２５Ｖとなる。
　以上により、本実施例の変換回路において“１０１１００００”のデジタル信号は、Ｖｈの値である３．４５７０３１２５Ｖがアナログ電圧として出力される。なお、変換回路の組み方により、アナログ電圧の出力端からＶ１の３．４５２１４８４３７５Ｖ、又はＶ２の３．４４７２６５６２５Ｖがアナログ電圧として出力されるようにしてもよい。
　[実施例２]
　図８は、本発明の第２の実施例であるＡ／Ｄ変換・Ｄ／Ａ変換回路１００の回路を示した図である。図８に示すＡ／Ｄ変換・Ｄ／Ａ変換回路は、基準電圧の発生回路と、そこからの抵抗の分圧電圧値とアナログ電圧値とを比較する比較器とを備えた基準電圧・比較部１１０が４回路（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）シリアルに接続され、各変換回路の制御を制御部１２０が実行するものである。
　図９に示すフローチャート、図１０（ａ）、（ｂ）に示すタイミングチャートを適宜参照しながら、このＡ／Ｄ変換・Ｄ／Ａ変換回路の動作について説明する。なお、図１０（ａ）のタイミングチャートは第１サイクル、第２サイクルを、図１０（ｂ）は第３サイクル、及び第４サイクルを示す。
　この回路の動作の前提条件は、初期電圧値（Ｖｃｃ）が５Ｖ、分解能が１／２５６（４ビット出力が４回：４４）、アナログ入力値が３．４５Ｖである。まず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５、そしてＳＷ３４、ＳＷ３６をオンとし、その他のスイッチはオフとする（ステップＳ１）。
　これにより、ＯＰ１からは“０”、ＯＰ２からは“１”、ＯＰ３からは“１”が出力される。また、図１０（ａ）のタイミングチャートに示すように、ＯＰ４からは３．７５Ｖ、ＯＰ５からは２．５Ｖが出力される。
　次に、スイッチＳＷ１５、ＳＷ１７をオンとし、第２段目の基準電圧・比較部１１０ｂに３．７５Ｖと２．５Ｖを印加する（ステップＳ２）。これにより、ＯＰ６から“１”、ＯＰ７から“１”、ＯＰ８から“１”が出力される。また、図１０（ａ）のタイミングチャートに示すように、ＯＰ９からは３．７５Ｖ、ＯＰ１０からは３．４３７５Ｖが出力される。
　これにより、ＯＰ１１から“０”、ＯＰ１２から“０”、ＯＰ１３から“０”が出力される。
　その結果、次にスイッチＳＷ３１、ＳＷ３３がオンとなり、第３段目の基準電圧・比較部１１０ｃにおいて、ＯＰ１４＝３．５１５６２５Ｖ、ＯＰ１５＝３．４３７５Ｖとなり、これらの電圧が第４段目の抵抗ストリングに印加される（ステップＳ４）。この結果、ＯＰ１６から“０”、ＯＰ１７から“０”、ＯＰ１８から“０”が出力され、最終出力として、デジタル信号“１０１１００００”が出力される。
　次に、このＡ／Ｄ変換・Ｄ／Ａ変換回路のＤ／Ａ変換動作について図１１、及び図１２（ａ）、（ｂ）を適宜参照しながら説明する。この回路における前提条件は、初期電圧値（Ｖｃｃ）が５Ｖ、分解能が１／２５６（４ビット出力が４回：４４）である。
　まず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５、そしてＳＷ３４、ＳＷ３６をオンとし、その他のスイッチはオフとする（ステップＳ１）。入力デジタル値は、“１０１１００００”である（ステップＳ２）。この入力デジタル値の最初の２ビット“１０”は、“０１１”に変換され、これにより、図１２（ａ）に示すようにスイッチＳＷ５、ＳＷ８がオンとなる（ステップＳ３）。これにより、ＯＰ４に３．７５Ｖ、ＯＰ５に２．５Ｖが印加される。
　次に、入力デジタル値の“１０１１００００”の次の２ビット“１１”が“１１１”に変換され、スイッチＳＷ１５、ＳＷ１７をオンとすることで（ステップＳ４）、図１２（ａ）に示すようにＯＰ９からは３．７５Ｖ、ＯＰ１０からは３．４３７５Ｖが出力される。
　以降同様にして、スイッチＳＷ３１、ＳＷ３３をオン（ステップＳ５）、次にスイッチＳＷ４１をオン（ステップＳ６）とすることで、図１２（ｂ）に示すようにアナログ電圧値として３．４３７５Ｖが出力される。
　[実施例３]
　図１３は、本発明の第３の実施例であるＡ／Ｄ変換・Ｄ／Ａ変換回路２００の回路を示した図である。図１３に示すＡ／Ｄ変換・Ｄ／Ａ変換回路は、基準電圧の発生回路と、そこからの抵抗の分圧電圧値とアナログ電圧値とを比較する比較器とを備えた基準電圧・比較部２１０が４回路（２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ）パラレルに接続され、各変換回路の制御は制御部２２０により実行されるものである。
　図１４に示すフローチャート、図１５（ａ）、（ｂ）に示すタイミングチャートを適宜参照しながら、まず、この変換回路のＡ／Ｄ変換の動作について説明する。
　この回路における前提条件として、初期電圧値（Ｖｃｃ）は５Ｖ、この回路の分解能は１／１３（３ビット×４＋１ビット）である。まず、図１４において、スイッチＳＷ１、及びスイッチＳＷ３～ＳＷ１２を全てオンとする。残りのスイッチＳＷ２、及びスイッチＳＷ１３～ＳＷ２６はオフとする（ステップＳ１）。入力アナログ電圧値と、各抵抗の分圧電圧値とが基準電圧・比較部（２１０ａ～２１０ｄ）で比較される。その結果がＯＰ１～ＯＰ１２により出力され、そのデジタル値が制御部２２０に記憶され、デジタル信号として出力される。
　図１５（ａ）、（ｂ）は、入力アナログ電圧値により、どのようにデジタル信号が出力されるかを示したタイミングチャートである。入力アナログ電圧値が０．３Ｖまではデジタル信号は“００００”である。これは、最も低電圧となる抵抗Ｒ１５とＲ１６との分圧電圧値が、約０．３３３３Ｖであり、入力アナログ電圧値（０．３Ｖ）よりも高いためである。しかし、入力アナログ電圧値が０．６Ｖとなった場合には、抵抗Ｒ１５とＲ１６との分圧電圧値（約０．３３３３Ｖ）は、入力アナログ電圧値よりも高いが、その他の分圧電圧値は入力アナログ電圧値よりも低い。その結果“０００１”が出力される。以降、入力アナログ電圧値が４．５Ｖまでの場合についてのデジタル信号の出力は、図１５（ａ）に示すようになる。なお、実施例３における出力は、１３通りであることから、４ビット（２４通り）で表すことができ、図１３に示すＤ０～Ｄ１３の出力を４ビットに変換した値が図１５（ａ）、（ｂ）のＤＩＧＩＴＡＬ　ＯＵＴとして示してある。
　次に、この回路のＤ／Ａ変換回路としての動作について、図１６に示すフローチャート、及び図１７（ａ）、（ｂ）に示すタイミングチャートにより説明する。
　この回路における前提条件として、初期電圧値（Ｖｃｃ）は５Ｖ、この回路の分解能は１／１３（３ビット×４＋１ビット）である。まず、図１６において、スイッチＳＷ１、及びスイッチＳＷ３～ＳＷ１２を全てオンとする。残りのスイッチＳＷ２、及びスイッチＳＷ１３～ＳＷ２６はオフとする（ステップＳ１）。入力デジタル信号に該当するスイッチＳＷ１３～ＳＷ２６をオンとして、アナログ電圧を出力する（ステップＳ２）。
　図１７（ａ）において、入力デジタル信号が“００００”のときには、出力アナログ電圧値は０Ｖである。しかし、入力デジタル信号が“０００１”のときには、抵抗Ｒ１５とＲ１６との分圧電圧値（５Ｖ／１３≒０．３８５Ｖ）がアナログ電圧値として出力される。以降同様にして、例えば、入力デジタル信号が“００１０”の場合は、出力アナログ電圧値として０．３８５Ｖが、入力デジタル信号が“００１１”の場合は、出力アナログ電値圧として０．７６９Ｖが出力される。また、図１７（ｂ）において、入力デジタル信号が“０１１０”の場合は、２．６９２Ｖが出力される。
　[実施例４]
　図１８は、本発明の第４の実施例であるＡ／Ｄ変換・Ｄ／Ａ変換回路３００の回路を示した図である。図１８に示すＡ／Ｄ変換・Ｄ／Ａ変換回路は、実施例２に基準電圧・比較部１１０をシリアル接続したＡ／Ｄ変換・Ｄ／Ａ変換回路（３１０ａ、３１０ｂ）と、実施例３の基準電圧・比較部２１０をパラレルに接続したＡ／Ｄ・Ｄ／Ａ変換回路（３１０ｃ、３１０ｄ）とを組み合わせ、これらの動作を制御する制御部３２０とから構成されるＡ／Ｄ・Ｄ／Ａ変換回路３００である。なお、実施例２に示すＡ／Ｄ変換・Ｄ／Ａ変換回路と、実施例３に示すＡ／Ｄ変換・Ｄ／Ａ変換回路をマトリクス状に配置したものとしても良い。
　本的な動作は実施例２、３で説明した通りであるから、その詳細な説明は省略するが、その動作の概要について、図１９、２１に示すフローチャート、図２０（ａ）、（ｂ）、２２（ａ）、（ｂ）に示すタイミングチャートを適宜参照しながら、このＡ／Ｄ・Ｄ／Ａ変換回路の動作について説明する。
　この回路における前提条件として、初期電圧値（Ｖｃｃ）は５Ｖ、この回路の分解能は１／１１２（２４×７（６＋１））である。従って、７ビットの出力で足りる。
　まず、Ａ／Ｄ変換回路としての動作について説明する。まず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５～ＳＷ２８をオンとする。その他のスイッチはオフとする（ステップＳ１）。
　これにより、ＯＰ１からは“０”、ＯＰ２からは“１”、ＯＰ３からは“１”が出力される（ステップＳ２）。また、図２０（ａ）のタイミングチャートに示すように、ＯＰ４からは３．７５Ｖ、ＯＰ５からは２．５Ｖが出力される。
　次に、スイッチＳＷ１５、ＳＷ１７をオン（ステップＳ３）とし、第２段目の基準電圧・比較部３１０ｂに３．７５Ｖと２．５Ｖが印加される。これにより、ＯＰ６から“１”、ＯＰ７から“１”、ＯＰ８から“１”が出力される（ステップＳ４）。この結果、図２０（ａ）のタイミングチャートに示すように、ＯＰ９からは３．７５Ｖ、ＯＰ１０からは３．４３７５Ｖが出力される。
　次に、スイッチＳＷ２３、ＳＷ２５～ＳＷ２８をオン（ステップＳ５）とすることで、ＯＰ１１～ＯＰ１６により、デジタル信号“００００００”が出力される。これらの結果（図１８のＤ０～Ｄ１１）を所定のルールに従い７ビットに変換することによりデジタル出力“１００１１０１（ＤＩＧＩＴＡＬ　ＯＵＴ［０］～［６］）”が出力される。
　次に、Ｄ／Ａ変換回路としての動作について説明する。図２１のフローチャートに示すように、まず、スイッチＳＷ１、ＳＷ３、ＳＷ１２、ＳＷ１４、ＳＷ２３、ＳＷ２５～ＳＷ２８をオンとする。その他のスイッチはオフとする（ステップＳ１）。
　デジタル入力値は、“１００１１０１（ＤＩＧＩＴＡＬ　ＩＮ［０］～［６］）”が所定のルールにより変換されて“１０１１００００”となる（ステップＳ２）。このデジタル入力の最初の２ビットにより、スイッチＳＷ５、ＳＷ８がオンとなる（ステップＳ３）。これにより、ＯＰ４に３．７５Ｖ、ＯＰ５に２．５Ｖが印加される。
　次にスイッチＳＷ１５、ＳＷ１７をオンとし（ステップＳ４）、ＯＰ９から３．７５Ｖ、ＯＰ１０から３．４３７５Ｖが出力される。以降、実施例３のように動作し、アナログ電圧出力値である３．４３７５Ｖが出力される。
　[実施例５]
　図２３は、Ａ／Ｄ変換回路の第５の実施例である。このＡ／Ｄ変換回路４００は、基準電圧部４１０、比較部４２０（４２０ａ、４２０ｂ、４２０ｃ）、４３０と、アナログ信号入力部４４０、そして制御部４５０とから構成されている。
　基準電圧部４１０の抵抗ストリングは、４つの抵抗素子（Ｒ１～Ｒ４）より構成されている。例えば、初期電圧値（Ｖｃｃ）として５Ｖを印加した場合、Ｖ１＝３．７５Ｖ、Ｖ２＝２．５Ｖ、Ｖ３＝１．２５Ｖとなり、電圧保持器ＯＰ１には比較基準電圧としてＶ１＝３．７５Ｖ、同様に電圧保持器ＯＰ２にはＶ２＝２．５Ｖ、そして電圧保持器ＯＰ３にはＶ３＝１．２５Ｖが入力される。ここで、アナログ信号入力部４４０のＣＨ１に入力するアナログ信号が、例えば電圧２．７Ｖの電圧であり、これを分解能１／２５６でデジタル変換する場合について説明する。
　この場合、まずアナログ信号入力部４４０のＳＷ１をオンとし、ＣＨ１のアナログ電圧値である２．７Ｖを比較部４２０ａの比較器ＯＰ４～ＯＰ６に入力する。比較器ＯＰ４の基準電圧（Ｖ１）は３．７５Ｖであるから、比較器ＯＰ４は“０”を出力する（図３参照）。次に、比較器ＯＰ５の基準電圧（Ｖ２）は２．５Ｖであるから、比較器ＯＰ５は“１”を出力する（図３参照）。そして、比較器ＯＰ６の基準電圧（Ｖ３）は１．２５Ｖであるから、比較器ＯＰ６は“１”を出力する（図３参照）。従って、制御部４５０の入力ポートＤ１１には“０”が、Ｄ１０、Ｄ９には各々“１”が出力される。このようにして、比較部４２０ａは、電圧２．７Ｖを“０１１”のデジタル信号に変換したことになる。この“０１１”は、図３に示すように２ビットのデジタル信号“１０”として制御部４５０のメモリに蓄積される。
　また、ＣＨ１のアナログ電圧値２．７Ｖは、比較部４２０ａの比較器ＯＰ７にも入力される。デジタル信号“１０”の場合、比較部４２０ａのＳＷ１４がオンとなり、比較器ＯＰ７には基準電圧（Ｖ２）の２．５Ｖが入力される。なお、ＳＷ１３、１５はオフのままであり、その制御は制御部４５０により行われる。これは、比較器ＯＰ４～ＯＰ６の出力値から、ＣＨ１のアナログ信号の電圧値が比較器ＯＰ５の基準電圧値（２．５Ｖ）よりも高く、比較器ＯＰ４の基準電圧値（３．７５Ｖ）よりも低い値であるとわかるからである。
　比較部４２０ａの比較器ＯＰ７において、入力されたアナログ電圧２．７Ｖから基準電圧（Ｖ２）２．５Ｖが差分される。アナログ電圧２．７Ｖと基準電圧２．５Ｖの差分値は０．２Ｖである。初期電圧値（Ｖｃｃ）は４つの抵抗ストリングで分割されているから、４倍電圧増幅器Ｔ１により差分値の０．２Ｖは４倍され０．８Ｖとなる。この０．８Ｖは、比較部４２０ａのＳＷ１６がオンとなることで、次段の比較部４２０ｂの比較器ＯＰ８～ＯＰ１０にアナログ電圧として入力される。一方、比較器ＯＰ８から比較器ＯＰ１０の基準電圧は、比較器ＯＰ８が３．７５Ｖ、比較器ＯＰ９が２．５Ｖ、比較器ＯＰ１０が１．２５Ｖである。比較器ＯＰ８～ＯＰ１０の基準電圧値は各々、入力アナログ電圧値０．８Ｖより高い値である。そのため、比較器ＯＰ８～ＯＰ１０からは、各々“０”が出力される。従って、制御部４５０の入力ポートＤ８、Ｄ７、Ｄ６には全て“０”が出力される。比較部４２０ｂは、比較器ＯＰ７で差分され、４倍電圧増幅器Ｔ１で４倍されたアナログ電圧０．８Ｖを“０００”のデジタル信号に変換したことになる。このデジタル信号“０００”は、図３に示すように２ビットのデジタル信号“００”として制御部４５０のメモリに蓄積される。
　アナログ電圧０．８Ｖは、比較部４２０ｂの比較器ＯＰ１１にも入力される。デジタル信号が“００”の場合、比較部４２０ｂのＳＷ０２がオンとなり、比較器ＯＰ１１にはグランド電圧の０Ｖが入力される。これは、比較器ＯＰ８～ＯＰ１０の出力値から、アナログ信号の電圧値がＯＰ１０の基準電圧値（１．２５Ｖ）よりも低い値であるとわかるからである。なお、比較部４２０ｂのＳＷ１７、１８、１９はオフのままであり、その制御は制御部４５０により行われる。
　比較部４２０ｂの比較器ＯＰ１１において、アナログ電圧０．８Ｖとグランド電圧０Ｖが差分され、差分値である０．８Ｖは、４倍電圧増幅器Ｔ２により３．２Ｖとなる。この３．２Ｖは次段の比較部４２０ｃの比較器ＯＰ１２～ＯＰ１４にアナログ電圧として入力される。一方、比較器ＯＰ１２～ＯＰ１４の基準電圧は、比較器ＯＰ１２が３．７５Ｖ、比較器ＯＰ１３が２．５Ｖ、比較器ＯＰ１４が１．２５Ｖである。比較器ＯＰ１２の基準電圧は３．７５Ｖであるから、比較器ＯＰ１２は“０”を出力する。次に、比較器ＯＰ１３の基準電圧は２．５Ｖであるから、比較器ＯＰ１３は“１”を出力する。そして、比較器ＯＰ１４の基準電圧は１．２５Ｖであるから、比較器ＯＰ１４は“１”を出力する。制御部４５０の入力ポートＤ５には“０”が、Ｄ４、Ｄ３には各々“１”が出力される。このようにして、比較部４２０ｃはアナログ電圧３．２Ｖを“０１１”のデジタル信号に変換したことになる。この“０１１”は、図３に示すように２ビットのデジタル信号“１０”として制御部４５０のメモリに蓄積される。
　さらに、比較部４２０ｃにおいて、アナログ信号３．２Ｖは比較器ＯＰ１５に入力される。このとき、比較部４２０ｃのＳＷ２２がオンとなり、比較器ＯＰ１５には基準電圧（Ｖ２）の２．５Ｖが入力される。なお、ＳＷ２１、２３はオフのままであり、その制御は制御部４５０により行われる。これは、比較器ＯＰ１２～ＯＰ１４の出力値から、アナログ信号の電圧値が比較器ＯＰ１３の基準電圧値（２．５Ｖ）よりも高く、比較器ＯＰ１２の基準電圧値（３．７５Ｖ）よりも低い値であることがわかるためである。
　比較部４２０ｃの比較器ＯＰ１５において、入力されたアナログ電圧３．２Ｖと基準電圧２．５Ｖが差分され、差分値である０．７Ｖは、４倍電圧増幅器Ｔ３により２．８Ｖとなる。この２．８Ｖは最後の比較部４３０の比較器ＯＰ１６～ＯＰ１８にアナログ電圧として入力される。一方、比較器ＯＰ１６～ＯＰ１８の基準電圧は、比較器ＯＰ１６が３．７５Ｖ、比較器ＯＰ１７が２．５Ｖ、比較器ＯＰ１８が１．２５Ｖである。比較器ＯＰ１６の基準電圧は３．７５Ｖであるから、比較器ＯＰ１６は“０”を出力する。次に比較器ＯＰ１７の基準電圧は２．５Ｖであるから、比較器ＯＰ１７は“１”を出力する。そして、比較器ＯＰ１８の基準電圧は１．２５Ｖであるから、比較器ＯＰ１８は“１”を出力する。従って、制御部４５０の入力ポートＤ２には“０”が出力され、Ｄ１、Ｄ０には各々“１”が出力される。このようにして、比較部４３０は、アナログ電圧２．８Ｖを“０１１”のデジタル信号に変換したことになる。この“０１１”は、図３に示すように２ビットのデジタル信号“１０”として制御部４５０のメモリに蓄積される。以上、制御部４５０のメモリに蓄積された４つのデジタル信号は“１０００１０１０”（ＤＩＧＩＴＡＬ　ＯＵＴ［０］～[７]）として出力される。
　本実施例では、Ｖｃｃが５Ｖであり、分解能１／２５６の回路を用いているので、分圧電圧値は５Ｖ／２５６≒０．０１９５３２５Ｖとなる。また、最終出力されたデジタル信号“１０００１０１０”は１０進数に変換され１３８（２７＋２３＋２１）となる。この場合、デジタル信号“１０００１０１０”は、２．６９Ｖ（１３８×０．０１９５３２５）のアナログ電圧に相当することがわかる。
　以上より、本実施例のように比較部４２０、４３０を全て用いた場合、分解能１／２５６のＡ／Ｄ変換装置となり、例えば電圧２．７Ｖのアナログ信号は、“１０００１０１０”デジタル信号として出力される。
　図２３に示すＡ／Ｄ変換回路の他の使用例について説明する。例えば、アナログ信号として、ＣＨ１とＣＨ２の２つの信号を１／１６の分解能で同時に変換する場合である。かかる場合には、アナログ信号入力部４４０のＳＷ１、ＳＷ８をオンとし、その他のＳＷをオフとする。また、比較部４２０ｂのＳＷ２０は常時オフのままとする。これにより、ＣＨ１のアナログ信号は、上述した通り、比較部４２０ａ、４２０ｂにより、１／１６の分解能でＡ／Ｄ変換される。また、ＣＨ２のアナログ信号は、同様に比較部４２０ｃ、４３０により、１／１６の分解能でＡ／Ｄ変換される。
　アナログ信号入力部４４０のＣＨ１～ＣＨ３の全てを同時に使い、Ａ／Ｄ変換することもできる。例えば、ＣＨ１とＣＨ２を１／４の分解能でＡ／Ｄ変換し、ＣＨ３を１／１６の分解能でＡ／Ｄ変換する場合である。かかる場合には、アナログ信号入力部４４０のＳＷ１、ＳＷ５、ＳＷ９をオンとし、比較部４２０ａのＳＷ１６、比較部４２０ｂのＳＷ２０は常時オフのままとする。これにより、上述した通り、ＣＨ１のアナログ信号は比較部４２０ａ、ＣＨ２のアナログ信号は比較部４２０ｂにより、１／４の分解能でＡ／Ｄ変換される。また、ＣＨ３のアナログ信号は、比較部４２０ｃと４３０とにより１／１６の分解能でＡ／Ｄ変換される。
　図２３に示すように、Ａ／Ｄ変換回路のアナログ信号入力部４４０の入力チャネル数、Ａ／Ｄ変換回路４２０の回路数、そして基準電圧部４１０のストリング抵抗数等を変更することにより、複数のアナログ信号を同時に、かつ所望の分解能でＡ／Ｄ変換することが可能となる。

Claims (12)

  1. 　分解能をダイナミックに設定可能なダイナミックＡ／Ｄ変換回路であって、
    　高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
    　入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ－１個の比較器と、
    　前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と、
    　前記比較器の個数と所望の分解能とから決まる回数、前記電圧保持部が保持する前記高電源の電圧と前記低電源の電圧とを、前記抵抗ストリング間に繰り返して印加する手段と、前記デジタル信号を所定の規則により変換・格納し、所望の分解能のデジタル信号として出力する手段とを備えた制御部と
    　を備えたことを特徴とするダイナミックＡ／Ｄ変換回路。
  2. 　高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
    　入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ－１個の比較器と、
    　前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と
    　を含む基準電圧・比較部を、複数個、シリアルに多段接続したシリアルＡ／Ｄ変換回路と、
    　前記シリアルＡ／Ｄ変換回路を構成する各基準電圧・比較部からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部と
    　を備えたことを特徴とするダイナミックＡ／Ｄ変換回路。
  3. 　高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
    　入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する２ｎ－１個の比較器と、
    　前記比較結果に基づいて、前記分圧電圧のいずれか又は前記高電源の電圧を前記抵抗ストリングに新たに印加する高電源の電圧とし、前記分圧電圧の他のいずれか又は前記低電源の電圧を、前記抵抗ストリングに新たに印加する低電源の電圧として保持する電圧保持部と
    　を含む基準電圧・比較部を、複数個、パラレルに多段接続したパラレルＡ／Ｄ変換回路と、
    　前記パラレルＡ／Ｄ変換回路を構成する各基準電圧・比較部からのデジタル信号を所定の規則により変換・格納する手段と、前記比較器の個数と所望の分解能とから決まる段数までの前記変換・格納されたデジタル信号を、所望の分解能のデジタル信号として出力する手段とを含む制御部と
    　を備えたことを特徴とするダイナミックＡ／Ｄ変換回路。
  4. 　高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
    　入力アナログ電圧値と前記抵抗素子間の接続点の分圧電圧値とを比較するとともに、比較結果をｎビットのデジタル信号として出力する複数の比較器を含む比較部と、
    　複数のアナログ信号を入力するとともに、前記アナログ信号のいずれかを前記複数の比較器のいずれかに入力せしめるアナログ信号入力部と、
    　所望の分解能で前記アナログ信号がデジタル信号に変換されるよう、前記アナログ信号入力部と前記複数の比較部との接続を制御する制御部と
    　を備えたことを特徴とするダイナミックＡ／Ｄ変換回路。
  5. 　分解能をダイナミックに設定可能なダイナミックＤ／Ａ変換回路であって、
    　高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
    　ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧値とから、前記分圧電圧値のいずれか又は前記高電源の電圧を、前記抵抗ストリングに印加する新たな高電源の電圧とし、他のいずれか又は前記低電源の電圧を新たな低電源の電圧とし、電圧保持部に戻す２ｎ－１個の比較器と、
    　前記電圧保持部が保持する前記高電源の電圧値と前記低電源の電圧値とを、前記ストリングに印加する高電源の電圧、及び低電源の電圧として前記ストリング間に、前記比較器の個数と所望の分解能とから決まる回数、繰り返して印加する手段と、所望の回数繰り返して印加した後の前記高電源の電圧値、又は前記低電源の電圧値、あるいは前記高電源の電圧値と前記低電源の電圧値との平均値を、アナログ電圧値として出力する手段とを備えた制御部と
    　を備えたことを特徴とするダイナミックＤ／Ａ変換回路。
  6. 　高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
    　ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、シリアル接続されている次段の基準電圧・比較部の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ－１個の比較器と、
    　前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部と
    　を含む基準電圧・比較部を、複数個、シリアルに多段接続したシリアルＤ／Ａ変換回路と、
    　前記シリアルＤ／Ａ変換回路を構成する各基準電圧・比較部の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部と
    　を備えたことを特徴とするダイナミックＤ／Ａ変換回路。
  7. 　高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗素子からなる抵抗ストリングを備えた基準電圧部と、
    　ｎビットの入力デジタル信号と前記抵抗素子間の接続点の分圧電圧とから、前記分圧電圧のいずれか又は前記高電源の電圧を、パラレル接続されている次段の基準電圧・比較部の高電源の電圧とし、他のいずれか又は前記低電源の電圧を低電源の電圧とし、電圧保持部に戻す２ｎ－１個の比較器と、
    　前記比較器から戻された高電源の電圧、低電源の電圧として保持する前記電圧保持部と
    　を含む基準電圧・比較部を、複数個、パラレルに多段接続したパラレルＤ／Ａ変換回路と、
    　前記パラレルＤ／Ａ変換回路を構成する各基準電圧・比較部の電圧保持部が保持する電圧のうち、前記比較器の個数と所望の分解能とから決まる段数目の前記電圧保持部が保持する電圧を、変換アナログ電圧値として出力する手段を含む制御部と
    　を備えたことを特徴とするダイナミックＤ／Ａ変換回路。
  8. 　請求項２に記載のダイナミックＡ／Ｄ変換回路と、
    　請求項３に記載のダイナミックＡ／Ｄ変換回路と
    　をマトリクス状に接続したことを特徴とするダイナミックＡ／Ｄ変換回路。
  9. 　請求項６に記載のダイナミックＤ／Ａ変換回路と、
    　請求項７に記載のダイナミックＤ／Ａ変換回路と
    　をマトリクス状に接続したことを特徴とするダイナミックＤ／Ａ変換回路。
  10. 　請求項１に記載のダイナミックＡ／Ｄ変換回路と、
    　請求項５に記載のダイナミックＤ／Ａ変換回路と
    　を備えたことを特徴とするダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路。
  11. 　請求項２に記載のダイナミックＡ／Ｄ変換回路と、
    　請求項６に記載のダイナミックＤ／Ａ変換回路と
    　を備えたことを特徴とするダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路。
  12. 　請求項３に記載のダイナミックＡ／Ｄ変換回路と、
    　請求項７に記載のダイナミックＤ／Ａ変換回路と
    　を備えたことを特徴とするダイナミックＡ／Ｄ変換・Ｄ／Ａ変換回路。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0426229A (ja) * 1990-05-22 1992-01-29 Nec Corp 直並列型アナログ／ディジタル変換器
JPH04235418A (ja) * 1991-01-10 1992-08-24 Hitachi Ltd Ａｄ変換器
JPH1065541A (ja) * 1996-08-15 1998-03-06 Nec Corp Ａ／ｄ変換回路

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