KR100318441B1 - 아날로그-디지털변환장치및그변환방법 - Google Patents

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Abstract

본 발명은 아날로그 신호를 디지털 신호로 변환 시 요구되는 변환 시간을 단축하여 좀 더 빠른 시간 내에 변환이 가능하도록 한 아날로그-디지털 변환 장치 및 변환 방법을 제공하기 위한 것으로, 이를 위해 본 발명의 아날로그-디지털 변환 장치는, 각각 두비트의 제1, 제2 및 제3 디지털 신호를 저장하는 제1, 제2 및 제3 특수 레지스터(SAR); 각기 상기 제1, 제2 및 제3 특수 레지스터(SAR)의 출력에 접속되어 상기 제1, 제2 및 제3 디지털 신호를 제1, 제2 및 제3 아날로그 기준신호로 변환하는 제1, 제2 및 제3 디지털-아날로그 변환기(DAC); 각각 제1, 제2 및 제3 디지털-아날로그 변환기(DAC)의 출력에 접속되어 제1, 제2 및 제3 아날로그 기준신호와 변환하고자 입력되는 아날로그 입력 신호를 비교하여 제1, 제2 및 제3 비교 결과 신호를 출력하는 제1, 제2 및 제3 비교기; 및 제1, 제2 및 제3 비교 결과 신호에 응답하여 한 사이클에 상기 제1, 제2 및 제3 특수레지스터에 저장된 디지털 신호의 두 비트 신호를 변환하는 변환 제어 수단을 포함하여, N비트의 아날로그신호를 N/2 사이클에서 변환하는 것을 특징으로 한다.

Description

아날로그-디지털 변환 장치 및 그 변환 방법{analog-digital converting apparatus and converting method thereof}
본 발명은 아날로그-디지털 변환 장치 및 변환 방법에 관한 것이다.
먼저 아날로그-디지털 변환 원리를 간단히 살펴보면, 아날로그-디지털 변환 장치는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시킨다.
도 1은 종래의 가장 간단하고, 가장 빠른 플래시 타입의 아날로그-디지털 변환기를 도시한 것으로서, 다수개의 기준 전압을 생성하는 전압 생성부(10) 및 아날로그 입력 신호와 전압 생성부(10)로부터 입력되는 각 기준 전압을 비교하는 비교부(12)로 구성된다. 전압 생성부(10)는 전원 전압과 접지 전원 사이에 직렬로 연결된 다수개의 저항 소자를 포함하고, 각 저항 소자 사이의 노드에 인가되는 전압을 기준 전압으로 하여 비교부(12)로 출력한다. 비교부(12)는 전압 생성부(10)로부터 출력되는 각 기준 전압을 양의 단자(+)에, 아날로그 입력 신호를 음의 단자(-)에 입력받아 비교한 후 입력 전압이 기준 전압보다 큰 경우에 "1"의 신호를, 작은 경우에 "0"의 신호를 출력하는 다수개의 비교기(COM)를 포함한다.
플래시 타입의 N비트 아날로그-디지털 변환기의 경우에 2N개의 저항을 이용하여 기준 전압을 생성하고, 또한 (2N-1)개의 비교기를 이용하여 각각의 기준 전압과 아날로그 입력 신호를 비교한 결과 신호를 출력한다. 이 출력신호를 우선 디코딩(priority decoding)하여 입력 아날로그 신호에 해당하는 최종 디지털 신호를 얻게 된다.
전술한 플래시 타입의 아날로그-디지털 변환기의 경우 한 번에 아날로그-디지털 변환이 가능하다는 장점이 있지만, 하드웨어 부담이 커 문제가 된다.
이러한 하드웨어적인 부담을 덜기 위한 방법으로 SAR(Successive Approximation Register) 방식이 제안되었는데, 도 2는 SAR 기법의 아날로그-디지털 변환기 구조이다. SAR 기법의 아날로그-디지털 변환기 구조는 비교기(COM, 20), 디지털-아날로그 변환기(D/A, 21) 및 특수 레지스터(SAR, 24)와 이를 제어하는 로직 부분의 컨트롤러(23)을 포함하는 변환 제어부(22)로 이루어진다. 도 3은 SAR 기법의 아날로그-디지털 변환기의 전체 변환 알고리듬을 보여주는 것으로서, 먼저 1단계(30)에서 SAR 레지스터(24)의 비트를 카운팅하기 위한 변수 I를 "1"로 세팅하고, SAR[1:N]을 "0"으로 초기화한 후, 2단계(32)에서 SAR 레지스터(24)의 I비트에 "1"을 할당하고(SAR = 1000…000), 3단계(34)에서 SAR 레지스터(24)의 값을 디지털-아날로그 변환(21)한 후 아날로그 입력 신호와 비교(20)하고, 아날로그 입력 신호가 SAR 레지스터 값보다 작으면 4단계(36)에서 SAR 레지스터의 I비트를 "0"으로 클리어한다(SAR = 0000…000). 만약 3단계(34)에서 아날로그 신호가 SAR 레지스터 값보다 크거나 같은 경우에는 SAR 레지스터의 값을 그대로 유지한 채 바로 5단계(38)로 넘어 간다. 5단계(38)에서 변수 I가 SAR 레지스터(24)의 크기를 나타내는 N과 비교하여 변수 I가 크거나 같으면 끝마치고, 작으면 다시 2단계(32)로 피드백한다. 여기서, 비교기(COM,20)는 아날로그 입력 신호가 SAR 레지스터(24) 값보다 크거나 같을 경우에 "1"을, 작을 경우에 "0"의 값을 출력한다. 이러한 과정을 N번째 비트까지 N사이클 반복 수행한 후의 SAR 레지스터(24)에 최종 저장된 값이 아날로그 입력 신호와 등가인 변환된 디지털 신호가 된다.
도 4는 6비트 SAR 아날로그-디지털 변환기 동작의 일실시예를 보여주는 것으로서, 아날로그 입력 신호가 110011인 경우에 있어서의 변환 사이클에 따른 SAR 레지스터의 값 변화와 아날로그 입력 신호에 대응하는 변환된 디지털 신호를 구하는 과정을 그래프로 나타낸 것이다. 제1 사이클부터 제6 사이클까지의 비교기(COM, 20)의 출력 신호는 "1" → "1" → "0" → "0" → "1" → "1"로 변하고, SAR 레지스터(24)의 값은 "100000" → "110000" → "110000" → "110000" → "110010" → "110011"로 변한다. 이러한 변화 과정을 도 3 및 도 4를 참조하여 구체적으로 살펴보면, 알고리듬의 1단계(30)에서 I를 "1"로 세팅하고, SAR 레지스터(24)를 초기화한 후 2단계(32)에서 SAR 레지스터(24)에 "100000"값이 할당되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 크기 때문에 SAR 레지스터는 그 값 "100000"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "1"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110000"(I의 값이 "2"이므로)이 할당되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 여전히 크기 때문에 SAR 레지스터는 그 값 "110000"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "2"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "111000"(I의 값이 "3"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 작기 때문에 SAR 레지스터[3]이 클리어 되어 SAR 레지스터의 값은 "110000"이 되고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "3"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110100"(I의 값이 "4"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 작기 때문에 SAR 레지스터[4]가 클리어 되어 SAR 레지스터의 값은 "110000"이 되고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "4"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110010"(I의 값이 "5"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 크기 때문에 SAR 레지스터는 그 값 "110010"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "5"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110011"(I의 값이 "6"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값과 같기 때문에 SAR 레지스터는 그 값 "110011"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "6"이고, N값은 "6"이므로, 변환이 종료된다.
상기 일실시예를 통해 본 종래의 SAR 방식의 아날로그-디지털 변환에 있어서의 문제점은 1개의 비교기를 이용하기 때문에 N비트 아날로그-디지털 변환 시 N 사이클의 변환 시간이 요구되어진다는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 아날로그 신호를 디지털 신호로 변환 시 요구되는 변환 시간을 단축하여 좀 더 빠른 시간 내에 변환이 가능하도록 한 아날로그-디지털 변환 장치 및 변환 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 아날로그-디지털 변환기 블록도.
도 2는 종래의 SAR 기법 아날로그-디지털 변환기 블록도.
도 3은 SAR 기법 아날로그-디지털 변환기의 전체 변환 알고리듬도.
도 4는 SAR 아날로그-디지털 변환기 동작의 일실시예를 도시한 그래프도.
도 5는 본 발명의 아날로그-디지털 변환기 블록도.
도 6은 본 발명의 아날로그-디지털 변환기의 전체 변환 알고리듬도.
도 7은 본 발명의 아날로그-디지털 변환기 동작의 일실시예를 도시한 그래프도.
* 도면의 주요 부분에 대한 설명
50 : 비교부 55,56,57 : 비교기
52 : 디지털-아날로그 변환부 58,59,60 : 디지털-아날로그 변환기
54 : 변환 제어부 62,63,64 : 제1, 제2 및 제3 레지스터
상기 목적을 달성하기 위한 본 발명의 아날로그-디지털 변환 장치는, 각각 두비트의 제1, 제2 및 제3 디지털 신호를 저장하는 제1, 제2 및 제3 특수 레지스터(SAR); 각기 상기 제1, 제2 및 제3 특수 레지스터(SAR)의 출력에 접속되어 상기 제1, 제2 및 제3 디지털 신호를 제1, 제2 및 제3 아날로그 기준신호로 변환하는 제1, 제2 및 제3 디지털-아날로그 변환기(DAC); 각각 제1, 제2 및 제3 디지털-아날로그 변환기(DAC)의 출력에 접속되어 제1, 제2 및 제3 아날로그 기준신호와 변환하고자 입력되는 아날로그 입력 신호를 비교하여 제1, 제2 및 제3 비교 결과 신호를 출력하는 제1, 제2 및 제3 비교기; 및 제1, 제2 및 제3 비교 결과 신호에 응답하여 한 사이클에 상기 제1, 제2 및 제3 특수레지스터에 저장된 디지털 신호의 두 비트 신호를 변환하는 변환 제어 수단을 포함하여, N비트의 아날로그신호를 N/2 사이클에서 변환하는 것을 특징으로 한다.
또한, 본 발명의 변환 방법은 제1, 제2 및 제3 디지털 신호를 각각 저장하는 제1, 제2 및 제3 저장수단; 제1, 제2 및 제3 비교 결과 신호에 응답하여 상기 제1,제2 및 제3 저장수단에 저장되어 있는 각 디지털 신호의 어느 두 비트 신호를 조정하는 변환 제어 수단; 제1, 제2 및 제3 디지털-아날로그 변환기를 포함하여, 상기 각 디지털-아날로그 변환기를 통해 상기 제1, 제2 및 제3 디지털 신호를 아날로그 신호로 변환하여 생성한 제1, 제2 및 제3 아날로그 기준 신호로 출력하는 디지털-아날로그 변환 수단; 및 상기 디지털-아날로그 변환 수단으로부터 입력되는 제1, 제2 및 제3 아날로그 기준신호와 변환하고자 입력되는 아날로그 입력 신호를 각각 비교하여 상기 제1, 제2 및 제3 비교 결과 신호를 출력하는 제1, 제2 및 제3 비교기를 포함하는 비교 수단을 포함하여 이루어지는 N비트 아날로그-디지털 변환 장치의 아날로그-디지털 변환 방법에 있어서, 제1 변수를 "1"로 세팅하고, 상기 제1, 제2 및 제3 저장수단을 "0"으로 초기화하는 제1 단계; 상기 제1 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "11"을 할당하고, 상기 제2 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "10"을 할당하고, 상기 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "01"을 할당하는 제2 단계; 상기 제1, 제2 및 제3 저장 수단에 저장된 디지털 값을 아날로그 변환한 후의 상기 제1, 제2 및 제3 아날로그 기준 신호를 상기 아날로그 입력 신호와 비교하여 상기 제1, 제2 및 제3 비교 결과 신호를 구하는 제3 단계; 상기 제1, 제2 및 제3 비교 결과 신호의 조합이 "000"인 경우 상기 제1, 제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "00"을 각각 할당하고, 조합이 "001"인 경우 상기 제1,제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "01"을 각각 할당하고, 조합이 "011"인 경우 상기 제1, 제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "10"을 각각 할당하고, 조합이 "111"인 경우 상기 제1, 제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "11"을 각각 할당하는 제4 단계; 상기 제1 변수 값과 상기 N-1을 비교하는 제5 단계; 및 상기 비교 결과에 따라 상기 제1 변수 값이 크거나 같은 경우에는 변환을 종료하고, 작은 경우에는 상기 제2 단계로 피드백하는 제6 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 살펴본다.
도 5는 아날로그 입력 신호를 디지털 신호로 변환하는 본 발명의 일실시예에 따른 블록도로서, 제1, 제2 및 제3 특수 레지스터(SAR+, SAR, SAR-, 62,63,64)와 이를 제어하는 로직 부분의 콘트롤러(61)를 포함하는 변환 제어부(54), 각 특수 레지스터의 값을 아날로그 신호로 디지털-아날로그 변환하는 제1, 제2 및 제3 디지털-아날로그 변환기(D/A,58,59,60)를 포함하는 디지털-아날로그 변환부(52) 및 변환된 각 신호와 아날로그 입력 신호를 각각 비교하는 제1, 제2 및 제3 비교기(COM,55,56,57)를 포함하는 비교부(50)로 이루어진다.
본 발명의 아날로그-디지털 변환은 SAR+(62), SAR(63) 및 SAR-(64) 레지스터각각에 해당되는 디지털 기준 값을 디지털-아날로그 변환기를 통해서 아날로그 기준값을 각각 생성하고, 그 값과 아날로그 입력 신호를 비교한 후 그 비교 결과로 레지스터들의 값을 조정한다. 먼저, 최상위 비트에서 최하위 비트 방향으로 2비트씩, SAR 레지스터에는 "10"을, SAR+ 레지스터에는 "11", SAR- 레지스터에는 "01"을 각각 할당하여, 아날로그 입력 신호와 비교하는데, 비교기(58)에서 아날로그 입력 신호가 SAR+ 레지스터의 값보다 크거나 같은 경우 비교 결과 신호 COM[0]을 "1"로 출력하고, 아닌 경우 COM[0]을 "0"으로 출력하고, 비교기(59)에서 아날로그 입력 신호가 SAR 레지스터의 값보다 크거나 같은 경우 비교 결과 신호 COM[1]을 "1"로 출력하고, 아닌 경우 COM[1]을 "0"으로 출력하며, 비교기(60)에서 아날로그 입력 신호가 SAR- 레지스터의 값보다 크거나 같은 경우 비교 결과 신호 COM[2]를 "1"로 출력하고, 아닌 경우 COM[2]를 "0"으로 출력한다. 그리고, 각 비교기의 비교 결과 신호를 조합하여, 아래의 수학식 1과 같이 각 레지스터들의 해당되는 2비트 값을 조정한다.
IF COM[0:2] == 000, SAR-[I+1] = SAR[I+1] = SAR+ [I+1] = "00"
IF COM[0:2] == 001, SAR-[I+1] = SAR[I+1] = SAR+ [I+1] = "01"
IF COM[0:2] == 011, SAR-[I+1] = SAR[I+1] = SAR+ [I+1] = "10"
IF COM[0:2] == 111, SAR-[I+1] = SAR[I+1] = SAR+ [I+1] = "11"
도 6은 본 발명의 아날로그-디지털 변환기의 전체 변환 알고리듬을 보여주는 것이다. 본 발명의 변환 과정을 도 6을 참조하여 구체적으로 살펴본다. 1단계(65)에서 루프 변수 I를 "1"로 세팅하고, SAR- [1:N], SAR [1:N] 및 SAR+ [1:N]을 "0"으로 초기화한 후, 2단계(66)에서 SAR- 레지스터(64)의 2비트인 I비트와 I+1비트에 "01"을 할당하고(SAR- = 01000…000), SAR 레지스터(63)의 I비트와 I+1비트에 "10"을 할당하고(SAR = 1000…000), SAR+ 레지스터(62)의 I비트와 I+1비트에 "11"을 할당한다(SAR+ = 1100…000). 다음으로, 3단계(67)에서 각 레지스터의 값을 디지털-아날로그 변환한 후 입력되는 각 아날로그 입력 신호와 비교하고, 각 비교 결과 신호의 조합에 따라 4단계(68)에서 상기 수학식 1에서와 같이 각 레지스터의 I비트와 I+1비트에 값을 할당한다. 5단계(69)에서 루프 변수 I가 N-1과 비교하여 루프 변수 I가 크거나 같으면 끝마치고, 작으면 다시 2단계(66)로 피드백한다.
도 7은 6비트 아날로그-디지털 변환 동작의 일실시예를 보여주는 것으로서, 아날로그 입력 신호가 110011인 경우에 있어서의 변환 사이클에 따른 각 레지스터의 값 변화와 아날로그 입력 신호에 대응하는 변환된 디지털 신호를 구하는 과정을 그래프로 나타낸 것이다.
제1 사이클부터 제3 사이클까지의 비교기 출력 신호의 조합 COM[0:2]신호는 "111" → "000" → "011"로 변하고, 이에 따른 SAR 레지스터(63)의 값은 "110000" → "110000" → "110011" 로 변한다. 이러한 변화 과정을 도 6 및 도 7을 참조하여 구체적으로 살펴보면, 알고리듬의 1단계(65)에서 루프 변수 I를 "1"로 세팅하고, SAR- [1:6], SAR [1:6] 및 SAR+ [1:6]을 "0"으로 초기화한 후 2단계(66)에서 SAR-[1:2]에 "01"값이, SAR[1:2]에 "10"값이, SAR+[1:2]에 "11"값이 할당된다. 이 때, SAR- [1:6]은 "010000", SAR[1:6]에는 "100000", SAR+[1:6]은 "110000"값을 각각 가지게 된다. 다음으로 3단계(67)에서 아날로그 입력 신호 "110011"이 SAR-[1:6], SAR[1:6], SAR+[1:6]보다 크기 때문에 COM[0:2]는 "111"이 되어 SAR-[1:2], SAR[1:2] 및 SAR+[1:2]에 각각 "11"이 할당된다. 5단계(69) 내지 6단계(70)에서 루프 변수 I값은 "1"이고, N값은 "6"이므로, 루프 변수 I에 "2"를 가산한 후 다시 2단계(66)로 피드백된다.
다시 2단계(66)에서 SAR-[3:4]에 "01"값이, SAR[3:4]에 "10"값이, SAR+[3:4]에 "11"값이 할당된다. 이 때, SAR- [1:6]은 "110100", SAR[1:6]에는 "111000", SAR+[1:6]은 "111100"값을 각각 가지게 된다. 다음으로 3단계(67)에서 아날로그 입력 신호"110011"은 SAR-[1:6], SAR[1:6], SAR+[1:6]보다 작기 때문에 COM[0:2]는 "000"이 되어 SAR-[1:2], SAR[1:2] 및 SAR+[1:2]에 각각 "00"이 할당된다. 5단계(69) 내지 6단계(70)에서 루프 변수 I값은 "3"이고, N값은 "6"이므로, 루프 변수 I에 "2"를 가산한 후 다시 2단계(66)로 피드백된다.
다시 2단계(66)에서 SAR-[5:6]에 "01"값이, SAR[5:6]에 "10"값이, SAR+[5:6]에 "11"값이 할당된다. 이 때, SAR- [1:6]은 "110001", SAR[1:6]에는 "110010", SAR+[1:6]은 "110011"값을 각각 가지게 된다. 다음으로 3단계(67)에서 아날로그 입력 신호"110011"은 SAR-[1:6], SAR[1:6] 보다 크고, SAR+[1:6]과 같기 때문에 COM[0:2]는 "111"이 되어 SAR-[1:2], SAR[1:2] 및 SAR+[1:2]에 각각 "11"이 할당된다. 5단계(69) 내지 6단계(70)에서 루프 변수 I값은 "5"이고, N값은 "6"이므로 종료된다.
본 발명은 다양한 기능이 요구되는 마이크로컨트롤러의 설계에 필요한 아날로그-디지털 회로에 적용 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 단위 사이클에 2비트씩 SAR 레지스터 값을 결정하여 N비트 아날로그-디지털 변환의 경우 N/2사이클에 변환 가능하도록 하여 아날로그 신호를 디지털 신호로 변환 시 요구되는 변환 시간을 단축하여 빠른 변환을 가능하게 한다.

Claims (8)

  1. 아날로그-디지털 변환 장치에 있어서,
    각각 두비트의 제1, 제2 및 제3 디지털 신호를 저장하는 제1, 제2 및 제3 특수 레지스터(SAR);
    각기 상기 제1, 제2 및 제3 특수 레지스터(SAR)의 출력에 접속되어 상기 제1, 제2 및 제3 디지털 신호를 제1, 제2 및 제3 아날로그 기준신호로 변환하는 제1, 제2 및 제3 디지털-아날로그 변환기(DAC);
    각각 제1, 제2 및 제3 디지털-아날로그 변환기(DAC)의 출력에 접속되어 제1, 제2 및 제3 아날로그 기준신호와 변환하고자 입력되는 아날로그 입력 신호를 비교하여 제1, 제2 및 제3 비교 결과 신호를 출력하는 제1, 제2 및 제3 비교기; 및
    제1, 제2 및 제3 비교 결과 신호에 응답하여 한 사이클에 상기 제1, 제2 및 제3 특수레지스터에 저장된 디지털 신호의 두 비트 신호를 변환하는 변환 제어 수단을 포함하여,
    N비트의 아날로그신호를 N/2 사이클에서 변환하는
    아날로그-디지털 변환 장치.
  2. 제 1 항에 있어서, 상기 제1 내지 제3 비교기 각각은,
    상기 아날로그 입력 신호가 상기 아날로그 기준 신호보다 크거나 같은 경우에 상기 비교 결과 신호를 "1"로 출력하는 아날로그-디지털 변환 장치.
  3. 제 1 항에 있어서, 상기 제1 내지 제3 비교기 각각은,
    상기 아날로그 입력 신호가 상기 아날로그 기준 신호보다 작은 경우에 상기 비교 결과 신호를 "0"으로 출력하는 아날로그-디지털 변환 장치.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 변환 제어 수단은,
    상기 비교 수단으로부터 입력되는 상기 제1, 제2 및 제3 비교 결과 신호의 조합이 "000"인 경우에 상기 각 저장수단의 상기 두 비트 신호를 "00"으로 조정하여 저장하는 아날로그-디지털 변환 장치.
  5. 제 2 항 또는 제 3 항에 있어서, 상기 변환 제어 수단은,
    상기 비교 수단으로부터 입력되는 상기 제1, 제2 및 제3 비교 결과 신호의 조합이 "001"인 경우에 상기 각 저장수단의 상기 두 비트 신호를 "01"로 조정하여 저장하는 아날로그-디지털 변환 장치.
  6. 제 2 항 또는 제 3 항에 있어서, 상기 변환 제어 수단은,
    상기 비교 수단으로부터 입력되는 상기 제1, 제2 및 제3 비교 결과 신호의 조합이 "011"인 경우에 상기 각 저장수단의 상기 두 비트 신호를 "10"으로 조정하여 저장하는 아날로그-디지털 변환 장치.
  7. 제 2 항 또는 제 3 항에 있어서, 상기 변환 제어 수단은,
    상기 비교 수단으로부터 입력되는 상기 제1, 제2 및 제3 비교 결과 신호의 조합이 "111"인 경우에 상기 각 저장수단의 상기 두 비트 신호를 "11"로 조정하여 저장하는 아날로그-디지털 변환 장치.
  8. 제1, 제2 및 제3 디지털 신호를 각각 저장하는 제1, 제2 및 제3 저장수단; 제1, 제2 및 제3 비교 결과 신호에 응답하여 상기 제1, 제2 및 제3 저장수단에 저장되어 있는 각 디지털 신호의 어느 두 비트 신호를 조정하는 변환 제어 수단; 제1, 제2 및 제3 디지털-아날로그 변환기를 포함하여, 상기 각 디지털-아날로그 변환기를 통해 상기 제1, 제2 및 제3 디지털 신호를 아날로그 신호로 변환하여 생성한 제1, 제2 및 제3 아날로그 기준 신호로 출력하는 디지털-아날로그 변환 수단; 및 상기 디지털-아날로그 변환 수단으로부터 입력되는 제1, 제2 및 제3 아날로그 기준신호와 변환하고자 입력되는 아날로그 입력 신호를 각각 비교하여 상기 제1,제2 및 제3 비교 결과 신호를 출력하는 제1, 제2 및 제3 비교기를 포함하는 비교 수단을 포함하여 이루어지는 N비트 아날로그-디지털 변환 장치의 아날로그-디지털 변환 방법에 있어서,
    제1 변수를 "1"로 세팅하고, 상기 제1, 제2 및 제3 저장수단을 "0"으로 초기화하는 제1 단계;
    상기 제1 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "11"을 할당하고, 상기 제2 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "10"을 할당하고, 상기 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "01"을 할당하는 제2 단계;
    상기 제1, 제2 및 제3 저장 수단에 저장된 디지털 값을 아날로그 변환한 후의 상기 제1, 제2 및 제3 아날로그 기준 신호를 상기 아날로그 입력 신호와 비교하여 상기 제1, 제2 및 제3 비교 결과 신호를 구하는 제3 단계;
    상기 제1, 제2 및 제3 비교 결과 신호의 조합이 "000"인 경우 상기 제1, 제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "00"을 각각 할당하고, 조합이 "001"인 경우 상기 제1, 제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "01"을 각각 할당하고, 조합이 "011"인 경우 상기 제1, 제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "10"을 각각 할당하고, 조합이 "111"인 경우 상기 제1,제2 및 제3 저장 수단의 상기 제1 변수 값에 해당하는 비트와 상기 제1 변수에 1을 더한 값에 해당하는 비트에 "11"을 각각 할당하는 제4 단계;
    상기 제1 변수 값과 상기 N-1을 비교하는 제5 단계; 및
    상기 비교 결과에 따라 상기 제1 변수 값이 크거나 같은 경우에는 변환을 종료하고, 작은 경우에는 상기 제2 단계로 피드백하는 제6 단계
    을 포함하여 이루어지는 N비트 아날로그-디지털 변환 방법.
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