KR102140007B1 - 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 - Google Patents

연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 복수의 커패시터를 포함하는 커패시터 어레이에 아날로그 입력 전압을 샘플링하는 샘플링홀드 스위치; 상기 커패시터 어레이를 포함하며 아날로그 비교 전압을 출력하는 디지털 아날로그 변환부; 상기 아날로그 비교 전압을 입력 받아 비교 동작을 수행하고 비교 결과값을 출력하는 비교부; 및 상기 비교부를 제어하는 제1 클락 신호 및 제2 클락 신호를 생성하는 클락 생성부;를 포함하되 상기 비교부는 제1 비교기 및 제2 비교기를 포함하고, 상기 제1 비교기 및 상기 제2 비교기는 교대로 동작한다.

Description

연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법{A successive approximation register(SAR) analog-digital converter(ADC) and analog-digital converting method using the same}
본 발명은 아날로그 신호를 디지털 신호로 변환하는 기술인 연속 근사 레지스터 아날로그 디지털 변환기에 대한 것으로서, 보다 구체적으로는 비교기 두 개를 교대로 동작시켜 디지털 로직 딜레이가 없이 고속으로 변환 동작을 하는, 연속 근사 레지스터 아날로그 디지털 변환기에 관한 것이다.
아날로그 디지털 변환기의 종류에는 플래시 타입, 파이프라인 타입, 알고리즘 타입, 연속 근사 레지스터 타입 등이 있는데 특히, 연속 근사 레지스터 아날로그 디지털 변환기는 다른 아날로그 디지털 변환기에 비해 비교적 빠른 변환 속도와 높은 정밀도를 가짐으로써 광범위하게 사용되고 있다.
연속 근사 레지스터 아날로그 디지털 변환기는 근사화 과정을 통해 재설정되는 아날로그 전압과 기준 전압을 비교기가 비교하고 이 비교 결과를 입력받은 디지털 컨트롤 로직에 의해 최종 비트가 결정된다.
이러한 연속 근사 레지스터 아날로그 디지털 변환기에 있어서, 디지털 컨트롤 로직에 의한 변환 지연을 없애고 고속으로 변환을 수행하기 위한 개선된 연속 근사 레지스터 아날로그 디지털 변환기가 있다.
상기 개선된 연속 근사 레지스터 아날로그 디지털 변환기는 고속 동작을 위해 디지털 컨트롤 로직을 사용하지 않는 대신 비트수만큼의 비교기를 사용하고 각 비교기의 출력이 커패시터의 스위치에 연결되어 개별적으로 비트를 변환하기 때문에 디지털 로직 딜레이가 없어 고속으로 동작이 가능하다. 하지만 비트수만큼의 비교기를 사용하므로 면적이 증가하게 되고 기생 커패시터가 커지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 디지털 컨트롤 로직을 사용하지 않고 고속으로 변환 동작을 할 수 있는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공하는 것에 목적이 있다.
또한, 본 발명은 고속 변환이 가능하면서도 기생 커패시터의 영향을 줄일 수 있는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공하는 것에 목적이 있다.
또한, 본 발명은 고속 변환이 가능하면서도 면적을 크게 차지하지 않는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공하는 것에 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 복수의 커패시터를 포함하는 커패시터 어레이에 아날로그 입력 전압을 샘플링하는 샘플링홀드 스위치; 상기 커패시터 어레이를 포함하며 아날로그 비교 전압을 출력하는 디지털 아날로그 변환부; 상기 아날로그 비교 전압을 입력 받아 비교 동작을 수행하고 비교 결과값을 출력하는 비교부; 및 상기 비교부를 제어하는 제1 클락 신호 및 제2 클락 신호를 생성하는 클락 생성부;를 포함할 수 있다.
여기서 상기 비교부는 제1 비교기 및 제2 비교기를 포함하고, 상기 제1 비교기 및 상기 제2 비교기는 교대로 동작하는 것을 특징으로 한다.
상기 커패시터 어레이의 일단은, 상기 복수의 커패시터의 일단이 서로 공통으로 연결되어 상기 샘플링홀드 스위치에 연결되며, 상기 복수의 커패시터는 이진 배열 구조를 가질 수 있다.
또한, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 상기 샘플링 완료 후 샘플링홀드 펄스 신호가 생성 되고, 상기 클락 생성부는 상기 샘플링홀드 펄스 신호가 생성되면 상기 제1 클락 신호를 생성할 수 있다.
또한 상기 비교부는 상기 제1 비교기 및 제2 비교기의 비교 동작 완료 후 제1 비교 완료 신호 및 제2 비교 완료 신호를 생성하여 출력할 수 있다.
또한 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 상기 제1 클락 신호가 생성되면 상기 제1 비교기는 상기 아날로그 비교 전압을 공통 모드 전압과 비교하여 결과값을 출력하고 동시에 제1 비교 완료 신호를 출력할 수 있다.
또한 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 상기 제2 클락 신호가 생성되면 상기 제2 비교기는 상기 아날로그 비교 전압을 공통 모드 전압과 비교하여 결과값을 출력하고 동시에 제2 비교 완료 신호를 출력할 수 있다.
또한 상기 디지털 아날로그 변환부는, 상기 제1 클락 신호 및 상기 제2 클락 신호를 입력 받아 인에이블 신호를 생성하는 인에이블 신호 생성부; 상기 인에이블 신호가 입력되면 상기 비교부에서 출력되는 상기 비교 결과값을 입력 받아 디지털 코드를 출력하는 비트 결정부; 및 상기 비트 결정부에서 출력되는 상기 디지털 코드에 대응하도록 상기 커패시터 어레이를 스위칭하는 스위칭부;를 포함할 수 있다.
여기서 상기 인에이블 신호 생성부는, 복수의 인에이블 신호 생성기를 포함하고, 상기 제1 클락 신호 및 상기 제2 클락 신호가 상기 인에이블 신호 생성기 각각에 교대로 연결될 수 있다.
또한 상기 스위칭부는, 복수의 스위칭 소자를 포함하고, 상기 스위칭 소자는 상기 비트 결정부에서 출력되는 상기 디지털 코드에 대응하도록 상기 복수의 커패시터를 각각 제1 기준 전압 또는 제2 기준 전압에 스위칭하며, 상기 스위칭에 의해 상기 아날로그 비교 전압이 재설정될 수 있다.
본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환 방법은, 아날로그 입력 전압을 샘플링 및 홀드하는 샘플링 단계; 비교부가 아날로그 비교 전압과 공통 모드 전압을 비교하는 비교 동작 수행 단계; 상기 비교부의 비교 결과값을 입력 받아 디지털 비트를 결정하고 상기 아날로그 비교 전압을 재설정하여 출력하는 비트 결정 단계; 및 상기 샘플링된 아날로그 입력 전압의 모든 비트가 결정될 때까지 상기 비교 동작 수행 단계 및 비트 결정 단계를 반복하는 반복 단계;를 포함하되, 상기 비교부는 제1 비교기 및 제2 비교기를 포함하고, 상기 비교 동작 수행단계는 상기 제1 비교기 및 제2 비교기가 교대로 비교 동작을 수행하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환 방법에 있어서, 상기 샘플링 단계 이후에 샘플링홀드 펄스 신호가 생성되는 단계를 더 포함하되, 상기 샘플링홀드 펄스 신호가 생성되면 제1 클락 신호가 생성될 수 있다.
또한, 상기 비교 동작 수행 단계에 있어서, 제1 클락 신호가 생성되면 상기 제1 비교기가 비교 동작을 수행하고, 제2 클락 신호가 생성되면 상기 제2 비교기가 비교 동작을 수행할 수 있다.
또한, 상기 비교 동작 수행 단계에 있어서, 상기 제1 비교기의 비교 동작이 완료되면 제1 비교 완료 신호가 생성되고, 상기 제2 비교기의 비교 동작이 완료되면 제2 비교 완료 신호가 생성되되, 상기 제1 비교 완료 신호가 생성되면 상기 제1 클락 신호는 리셋되고 상기 제2 클락 신호가 생성되며, 상기 제2 비교 완료 신호가 생성되면 상기 제2 클락 신호는 리셋되고 상기 제1 클락 신호가 생성될 수 있다.
본 발명에 따르면, 디지털 컨트롤 로직을 사용하지 않으므로 고속으로 동작할 수 있는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공할 수 있다.
또한 본 발명에 따르면, 고속 변환이 가능하면서도 비트마다 비교기가 연결될 필요가 없으므로, 기생 커패시터의 영향을 줄일 수 있는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공할 수 있다.
또한 본 발명에 따르면, 변환에 필요한 비교기의 개수가 크게 줄어들게 되므로, 고속 변환이 가능하면서도 면적을 크게 차지하지 않는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공할 수 있다.
도 1은 종래의 연속 근사 레지스터 아날로그 디지털 변환기의 개략도이다.
도 2는 종래의 연속 근사 레지스터 아날로그 디지털 변환기의 동작 파형이다.
도 3은 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 동작 파형이다.
도 5는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환 방법의 순서도이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 대해 상세하게 설명한다. 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하기로 한다.
도 1은 종래의 연속 근사 레지스터 아날로그 디지털 변환기의 개략도이다. 6비트(bit)의 해상도를 갖는 경우를 예시로 들고 있다. 종래의 연속 근사 레지스터 아날로그 디지털 변환기에서는 비트 수만큼 비교기가 필요하고, 비교기의 비교 완료 신호를 딜레이 시켜줄 딜레이 회로가 각각 비교기의 출력 단에 연결된다. 각 비교기의 출력이 직접 각 커패시터의 하단에 연결된 스위치에 인가되어 개별적으로 비트를 결정할 수 있다.
도 2는 종래의 연속 근사 레지스터 아날로그 디지털 변환기의 동작 파형이다. 샘플 앤 홀드 신호(SH)가 ‘1’일 동안 모든 비교기와 딜레이 회로는 리셋되고 샘플 앤 홀드 신호(SH)가 ‘0’이 되면 CLK_1이 ‘high’로 생성 되면서 첫 번째 비교기를 동작시킨다. 첫 번째 비교기의 비교 결과가 출력되면 최상위 비트(Most Significant Bit; MSB) 커패시터의 스위치를 비교 결과가 직접 컨트롤 하고, MSB인 B1을 결정한다. 첫 번째 비교기의 비교 결과가 출력됨과 동시에 비교 완료 신호(Done_1)도 출력되는데, 첫 번째 비교를 한 후 두 번째 비교하기 전에 MSB 커패시터가 충전될 시간이 필요하기 때문에, 비교 완료 신호(Done_1)는 딜레이 회로를 거쳐 비교기의 비교 동작 시간(tCMP) 및 딜레이 회로의 딜레이 시간(tDelay)이 지난 이후에 CLK_2를 ‘high’로 생성 시키고 CLK_2는 두 번째 비교기를 동작시킨다. 이러한 과정을 반복하여 여섯 개의 비교기가 MSB부터 최하위 비트(Least Significant Bit; LSB)까지 순차적으로 결정한다. 이렇게 비트 수만큼 비교기를 사용하는 경우, 디지털 컨트롤 로직을 사용하지 않으므로 로직 딜레이가 없어 고속으로 동작이 가능하다는 장점이 있지만, 비교기를 많이 사용하여 면적이 커진다는 것과 기생 커패시터가 커진다는 문제가 있다. 기생 커패시터가 커지는 경우, 기생 커패시터에 인가되는 전압에 의해 아날로그-디지털 변환해야할 입력 전압의 범위가 좁아진다는 문제점이 생기고 이는 결국 변환의 정확도를 떨어뜨리는 원인이 된다.
도 3은 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 개략도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기는, 샘플링홀드 스위치(100), 디지털 아날로그 변환부(200), 비교부(300) 및 클락 생성부(400)를 포함한다.
샘플링홀드 스위치(100)는 아날로그 입력 전압(Vin)을 커패시터 어레이에 샘플링 및 홀드시키는 기능을 한다. 샘플링이란 아날로그 입력 전압(Vin)을 커패시터 어레이에 충전시키는 것을 의미한다. 구체적으로 샘플 앤 홀드(SH) 신호가 '1'이 되면 샘플링홀드 스위치(100)가 온으로 동작하여 커패시터 어레이의 일단에 아날로그 입력 전압(Vin)을 샘플링하고 SH 신호가 '0'이 되면 샘플링홀드 스위치(100)가 오프로 동작하여 상기 샘플링된 아날로그 입력 전압(Vin)을 커패시터 어레이의 일단에 홀드시킨다. 여기서, 신호 '1'은 'high' 신호를, 신호 '0'은 'low' 신호를 의미한다. 또한, 샘플링은 도 3에 도시된 바와 같이 커패시터의 상부 플레이트에 샘플링되는 top plate sampling 방식일 수도 있고 또는 커패시터의 하부 플레이트에 샘플링되는 bottom plate sampling 방식일 수도 있다.
샘플링홀드 스위치(100)가 오프로 동작하여 샘플링이 완료되면, 커패시터 어레이에 Vin이 홀드되고 샘플링홀드 펄스(SH pulse)신호가 생성된다.
이 때, SH pulse 신호는 샘플링 완료 즉시 생성될 수 있도록, SH 신호가 '1'에서 '0'으로 바뀌는 시점의 엣지부를 탐지하는 디텍터(detector, 미도시)에 의해 생성될 수 있다.
디지털 아날로그 변환부(200)는 커패시터 어레이를 포함하며 아날로그 비교 전압(V_comp)을 출력한다. 이 때 아날로그 비교 전압(V_comp)은 커패시터 어레이 일단에 인가되는 전압으로서, 샘플링된 직후에는 아날로그 입력 전압(Vin)과 동일한 값을 가지고, 아날로그 입력 전압(Vin)을 디지털 코드인 비트(bit)로 변환하는 과정을 거치면서 순차적으로 재설정된다.
커패시터 어레이의 일단은, 복수의 커패시터 각각의 일단이 공통으로 연결되어 샘플링홀드 스위치(100)에 연결되며 이진으로 가중되는 배열 구조를 갖는다. 즉, LSB를 결정하는 커패시터가 Cu이고 2Cu, 22Cu, 23Cu, … 의 크기를 가진다. 여기서 Cu는 단위 커패시터이다.
비교부(300)는 디지털 아날로그 변환부(200)에서 출력되는 아날로그 비교 전압(V_comp)을 입력 받아 비교 동작을 수행하고, 비교 결과값 및 비교 완료 신호를 출력할 수 있다.
비교부(300)는 제1 비교기(310) 및 제2 비교기(320)를 포함한다. 이 때, 제1 비교기(310) 및 제2 비교기(320)는 병렬로 연결될 수 있다. 제1 비교기(310) 및 제2 비교기(320)는 서로 교대로 동작하면서, 아날로그 비교 전압(V_comp)과 공통 모드 전압(V_cm)을 비교하는 비교 동작을 수행한다. 공통 모드 전압(V_cm)은 스위칭 소자가 연결되는 제1 기준 전압 및 제2 기준 전압의 중간 값을 가진다. 본 발명의 일 실시예에서와 같이 제1 기준 전압 및 제2 기준 전압이 각각 그라운드 전압(V_GND) 및 임의의 값을 가지는 기준 전압(V_REF)인 경우, 공통 모드 전압(V_cm)의 값은 1/2V_REF가 된다.
본 발명의 일 실시예에서와 같이 비교기의 입력 전압으로서 공통 모드 전압(V_cm)을 사용하는 경우 MSB 커패시터의 크기를 줄일 수 있는 효과가 있다. 즉, 복수의 커패시터는 이진으로 가중 배열되어 20Cu, 21Cu, 22Cu, … , 2(i-3)Cu, 2(i-2)Cu (i=해상도)의 크기를 가지게 되는데, 도 3에서 예시로 든 것처럼 6비트 해상도를 구현하는 경우 MSB 커패시터 크기는 32Cu가 아닌 16Cu가 된다.
제1 비교기(310) 및 제2 비교기(320)는 비교 동작 후 비교 결과값 및 비교 완료 신호를 출력한다. 제1 비교기(310)의 비교 완료 신호는 제1 비교 완료 신호(Done1), 제2 비교기(320)의 비교 완료 신호는 제2 비교 완료 신호(Done2)로 출력된다.
클락 생성부(400)는 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)를 생성하여 비교부(300)의 비교 동작을 제어할 수 있다. 또한, 이러한 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK1)는 클락 생성부(400)가 비교부(300)로부터 비교 완료 신호(Done1, Done2)를 수신하면 생성될 수 있다.
보다 구체적으로, 클락 생성부(400)는 샘플링 직후에는, SH pulse 신호를 수신하여 제1 클락 신호(CLK1)를 생성하고, 이후에는 제2 비교 완료 신호(Done2)를 수신하여 제1 클락 신호(CLK1)를 생성한다. 또한 클락 생성부(400)는 제1 비교 완료 신호(Done1)를 수신하면 제2 클락 신호(CLK2)를 생성한다.
이 때, 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)는 서로 교대로 생성 및 리셋된다. 즉, 클락 생성부(400)가 제2 클락 신호(CLK2)를 생성하는 것과 동시에 제1 클락 신호(CLK1)를 리셋하고 제1 클락 신호(CLK1)를 생성하는 것과 동시에 제2 클락 신호(CLK2)를 리셋한다. 여기서 클락 신호의 생성은 클락 신호가 'high'가 됨을 의미하고 클락 신호의 리셋은 클락 신호가 'low'가 됨을 의미한다. 제1 클락 신호(CLK1)가 리셋 되면 제1 비교기(310)가 동작하지 않는 상태가 되고, 제2 클락 신호(CLK2)가 리셋 되면 제2 비교기(320)가 동작하지 않는 상태가 된다.
다시 말해, 샘플링 완료 후 SH pulse 신호에 의해 제1 클락 신호(CLK1)가 생성되면 제1 비교기(310)의 비교 동작이 수행되고 제1 비교기(310)의 비교 동작 완료 후 제1 비교 완료 신호(Done1)가 생성되면 제1 클락 신호(CLK1)가 리셋되면서 제2 클락 신호(CLK2)가 생성된다. 제2 클락 신호(CLK2)가 생성되면 제2 비교기(320)의 비교 동작이 수행되고 제2 비교기(320)의 비교 동작 완료 후 제2 비교 완료 신호(Done2)가 생성되면 제2 클락 신호(CLK2)가 리셋되면서 제1 클락 신호(CLK1)가 생성된다. 클락 신호(CLK1, CLK2)가 교대로 생성, 리셋 되는 것에 의해 제1 비교기(310) 및 제2 비교기(320)도 교대로 비교 동작을 수행하게 되는 것이다.
종래, 디지털 로직을 사용하여 한 비트의 비교 결과를 결정, 저장 및 전송하는 연속 근사 레지스터 아날로그 디지털 변환기와 달리 본 발명에 따르면 비교기의 비교 결과가 직접 디지털 아날로그 변환부에 입력되어 아날로그 비교 전압을 재설정하는 것과 동시에 다음 비교 동작을 위한 클락 신호(제1 클락 신호 또는 제2 클락 신호)를 생성할 수 있어 고속 변환이 가능하다.
이는 종래의 개선된 연속 근사 레지스터 아날로그 디지털 변환기로도 구현 가능하지만 본 발명에 따르면 비교기를 비트마다 사용하지 않고 두 개의 비교기만을 교대로 사용하여 동일한 속도의 고속 변환이 가능하게 된다.
다시 말해, 본 발명에 따르면 아날로그 비교 전압의 재설정과 다음 비교 동작의 준비가 병렬적으로 이루어진다. 즉, 아날로그 비교 전압의 재설정이 완료되어 커패시터 어레이에 전하가 재분배되고 전하가 안정되는 시점에 바로 다음 비교기의 비교 동작을 수행할 수 있다. 이로써 디지털 로직 지연을 최소화할 수 있고 비교기를 비트마다 사용하지 않아도 고속 변환이 가능하게 된다.
본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기에있어서, 디지털 아날로그 변환부(200)는 인에이블 신호 생성부(210), 비트 결정부(220) 및 스위칭부(230)를 더 포함할 수 있다.
이 때 인에이블 신호 생성부(210)는 클락 생성부(400)에서 생성되는 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)를 입력 받아 인에이블 신호를 생성시킨다. 보다 구체적으로, 인에이블 신호 생성부(210)는 복수의 인에이블 신호 발생기를 포함할 수 있고 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)가 인에이블 신호 발생기 각각에 교대로 입력되도록 회로가 구성될 수 있다. 예를 들어 도 3과 같이 제1 클락 신호(CLK1)는 홀수 번째 인에이블 신호 발생기에, 제2 클락 신호(CLK2)는 짝수 번째 인에이블 신호 발생기에 입력될 수 있다.
각각의 인에이블 신호 생성기는 교대로 발생하는 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)를 입력 받아 순차적으로 동작하기 위해 플립 플롭 및 NOR 게이트를 포함할 수 있다.
비트 결정부(220)는 인에이블 신호가 '1'로 입력되면 비교부(300)에서 출력되는 비교 결과값을 입력받아 디지털 코드를 결정한다. 인에이블 신호는 인에이블 신호 생성부(210)에 의해 MSB 커패시터측부터 순차적으로 '1'로 출력된다. 따라서 비트 결정부(220)도 MSB 커패시터측부터 순차적으로 디지털 코드 즉, 비트를 결정하여 출력할 수 있다.
비트 결정부(220)는 복수의 비트 결정기를 포함할 수 있고 각각의 비트 결정기는 각 비교기의 비교 결과값을 교대로 입력 받을 수 있도록 제1 비교기(310) 및 제2 비교기(320)와 교대로 연결될 수 있다. 예를 들어 도 3에서와 같이 제1 비교기(310)는 홀수 번째 비트 결정기와, 제2 비교기(320)는 짝수 번째 비트 결정기와 연결될 수 있다.
이 때, n비트의 해상도를 갖는 경우 마지막 n번째 비트인 LSB를 결정한 후에는 아날로그 비교 전압(V_comp)을 재설정할 필요가 없으므로, 비트 결정기는 n-1개로 구성할 수 있고 따라서, n번째 인에이블 신호 발생기는 도 3의 본 발명의 일 실시예와 같이 인에이블 신호를 발생시키지 않도록 구성될 수 있다.
또한, 각각의 비트 결정기는 제1 비교기(310) 및 제2 비교기(320)의 비교 결과값을 입력받아 출력하는 플립플롭으로 구성될 수 있다.
스위칭부(230)는 비트 결정부(220)에서 출력되는 디지털 코드에 대응하도록 커패시터 어레이를 스위칭한다. 이를 위해, 스위칭부(220)는 복수의 스위칭 소자를 포함할 수 있다.
각각의 스위칭 소자는 비트 결정부(220)에서 출력되는 디지털 코드에 대응하도록 커패시터 어레이의 각각의 커패시터를 각각 제1 기준 전압 또는 제2 기준 전압에 스위칭하며, 상기 스위칭과 전하량 보존 법칙에 의해 커패시터 어레이의 일단에 인가되는 아날로그 비교 전압(V_comp)이 재설정된다. 도 3에서는 6비트의 해상도를 가지도록 구현하였고 스위칭 소자가 5개만 도시되었으나, 스위칭 소자의 개수는 구현하려는 연속 근사 레지스터 아날로그 디지털 변환기의 해상도에 따라 증감할 수 있다. 제1 기준 전압 및 제2 기준 전압은 각각 그라운드 전압(V_GND) 또는 임의의 값을 가지는 기준 전압(V_REF)일 수 있고 여기서 상기 복수의 스위칭 소자로는 인버터가 사용될 수 있다.
이하에서는 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기를 이용한, 아날로그-디지털 변환 과정을 설명한다.
도 4는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 동작 파형이다.
SH 신호가 '1'이 되면 샘플링홀드 스위치(100)가 온으로 동작하면서 아날로그 입력 전압(Vin)이 커패시터 어레이에 샘플링된다. 샘플링 완료 후 SH 신호가 '0'이 되면 샘플링홀드 스위치(100)가 오프로 동작하고 SH pulse 신호가 생성되는데, 상기 SH pluse 신호는 제1 클락 신호(CLK1)를 생성시킨다.
제1 클락 신호(CLK1)가 처음 생성되면, MSB를 구하기 위해 제1 비교기(310)가 비교 동작을 시작하고 동시에 첫 번째 인에이블 신호 생성기가 동작하여 첫 번째 인에이블 신호(EN<1>)를 1로 출력한다.
제1 비교기(310)는 커패시터 어레이에서 출력되는 아날로그 비교 전압(V_comp)과 공통 모드 전압(V_cm)을 비교하고 비교 결과값을 출력한다. V_comp가 V_cm보다 큰 경우 상기 비교 결과값은 high값이, V_comp가 V_cm보다 작은 경우 상기 비교 결과값은 low값이 출력될 것이다.
제1 비교기(310)에서 출력된 비교 결과값은 비트 결정부(220)에 입력되고, 비트 결정부(220)는 상기 비교 결과값에 대응되는 디지털 코드를 결정하여 출력한다. 이 때, 상기 디지털 코드를 출력하기 위해서는 상기 인에이블 신호(EN<1>)가 첫 번째 비트 결정기에 '1'로 입력되어야 한다. 상기 디지털 코드는 상기 비교 결과값이 high이 경우 [1]로, low인 경우 [0]으로 결정되고 이로써 MSB가 결정된다.
제1 비교기(310)는 상기 비교 결과값을 출력하면서 동시에 제1 비교 완료 신호(Done1)도 출력하게 되는데, 도 4를 참조하면, tCMP는 제1 비교기(310)의 비교 동작에 소요된 시간이고 따라서, 제1 클락 신호(CLK1) 생성 후 tCMP가 흐른 후에 제1 비교 완료 신호(Done1)가 출력된다. 제1 비교 완료 신호(Done1)에 의해 제2 클락 신호(CLK2)가 생성되고 제1 클락 신호(CLK1)는 리셋된다. 여기서 제2 클락 신호(CLK2)가 생성되기 전에 스위칭 소자(S1)가 커패시터(16Cu)를 제1 기준 전압(V_GND) 또는 제2 기준 전압(V_REF)으로 스위칭하고 이에 따라 커패시터 어레이에 전하가 재분배되어 아날로그 비교 전압(V_comp)이 재설정된다. 아날로그 비교 전압(V_comp)의 재설정시 전하가 재분배되는 시간이 필요하다. 따라서, 이러한 재설정 시간을 확보하기 위해 제2 클락 신호(CLK2)가 생성되기 전에 지연 시간을 적용할 필요가 있다. 도 4를 참조하면 본 발명의 일 실시예에서는 제2 클락 신호(CLK2) 생성 전 지연 시간(tDelay)이 적용된다.
제2 클락 신호(CLK2)가 생성되면 두 번째 비트를 구하기 위해 제2 비교기(320)가 비교 동작을 시작하고 동시에 두 번째 인에이블 신호 생성기가 동작하여 두 번째 인에이블 신호(EN<2>)를 1로 출력한다.
제2 비교기(320)는 커패시터 어레이에서 출력되는 아날로그 비교 전압(V_comp)과 공통 모드 전압(V_cm)을 비교하고 비교 결과값을 출력한다. V_comp가 V_cm보다 큰 경우 상기 비교 결과값은 high값이, V_comp가 V_cm보다 작은 경우 상기 비교 결과값은 low값이 출력될 것이다.
제2 비교기(320)에서 출력된 비교 결과값은 비트 결정부(220)에 입력되고, 비트 결정부(220)는 상기 비교 결과값에 대응되는 디지털 코드를 결정하여 출력한다. 이 때, 상기 디지털 코드를 출력하기 위해서는 상기 인에이블 신호(EN<2>)가 두 번째 비트 결정기에 '1'로 입력되어야 한다. 상기 디지털 코드는 상기 비교 결과값이 high이 경우 [1]로, low인 경우 [0]으로 결정되고 이로써 두 번째 비트가 결정된다.
제2 비교기(320)는 비교 결과값을 출력하면서 동시에 제2 비교 완료 신호(Done2)를 생성하여 출력하게 되는데, 도 4를 참조하면, tCMP는 제2 비교기(320)의 비교 동작에 소요된 시간이고 따라서, 제2 클락 신호 생성 후 tCMP가 흐른 후에 제2 비교 완료 신호(Done2)가 출력된다. 제2 비교 완료 신호(Done2)에 의해 제1 클락 신호(CLK1)가 생성되고 제2 클락 신호(CLK2)가 리셋된다. 여기서 제1 클락 신호(CLK1)를 생성하기 전에 스위칭 소자(S2)가 커패시터(8Cu)를 제1 기준 전압(V_GND) 또는 제2 기준 전압(V_REF)으로 스위칭하고 커패시터 어레이에 전하가 재분배되어 아날로그 비교 전압(V_comp)이 재설정된다. 이 때도 MSB를 결정할 때와 마찬가지로 지연 시간(tDelay)이 적용된다.
세 번째 비트를 구하는 과정은, 제1 클락 신호(CLK1)가 생성되어 다시 제1 비교기(310)가 동작하고 동시에 세 번째 인에이블 신호 생성기에서 인에이블 신호(EN<3>)가 '1'로 출력되면서 진행된다.
이런 방식으로 제1 비교기(310) 및 제2 비교기(320)가 교대로 동작하는 과정을 반복하여 n번째(n은 해상도) 비트까지 결정한다. n번째 비트인 LSB를 결정하고 나면 커패시터 어레이의 스위칭 제어가 필요하지 않으므로 n번째 비교 동작 후에는 제1 비교기(310) 또는 제2 비교기(320)에서 출력된 비교 결과값을 외부 버퍼로 바로 전송하여 LSB를 결정할 수 있다.
샘플링된 아날로그 입력 전압(Vin)의 모든 비트가 결정되면 연속 근사 레지스터 아날로그 디지털 변환기는 리셋되고 다음 신호의 샘플링이 시작된다.
여기서 도 4를 도 2와 비교해보면, 비트마다 비교기를 연결하여 아날로그 입력 전압을 디지털 비트로 변환할 때와 비교기 2개를 교대로 동작시켜 변환할 때 한 비트의 변환에 소요되는 시간인, 클락 신호(CLK1, CLK2)의 생성 시간은 tCMP+tDelay로 동일하다는 것을 알 수 있다. 즉, 본 발명에 따르면 변환 속도는 고속으로 유지하면서도 비교기 개수는 2개로 줄일 수 있으므로 기생 커패시터의 영향이 줄어들고 면적 또한 줄일 수 있다.
도 5는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환 방법의 순서도이다.
본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환 방법은, 아날로그 입력 전압을 샘플링 및 홀드하는 샘플링 단계(S510); 비교부가 아날로그 비교 전압과 공통 모드 전압을 비교하는, 비교 동작 수행 단계(S520); 상기 비교부의 결과값을 입력 받아 디지털 비트를 결정하고 상기 아날로그 비교 전압을 재설정하여 출력하는, 비트 결정 단계(S530); 및 상기 샘플링된 아날로그 입력 전압의 모든 비트가 결정될 때까지 상기 비교 동작 수행 단계(S520) 및 비트 결정 단계(S530)를 반복하는, 반복 단계(S540);를 포함한다.
이 때, 샘플링 단계 이후에, SH 신호가 '0'이 되면 샘플링홀드 펄스(SH pulse) 신호가 생성되는 단계가 더 포함될 수 있다. SH pluse 신호가 생성되면 제1 클락 신호(CLK1)가 생성된다.
비교 동작 수행 단계(S520)에서는, 제1 비교기(310) 및 제2 비교기(320)가 교대로 비교 동작을 수행하게 된다.
또한, 비교 동작 수행 단계(S520)에서는, 제1 클락 신호(CLK1)가 생성되면 제1 비교기(310)가 비교 동작을 수행하고, 제2 클락 신호(CLK2)가 생성되면 제2 비교기(320)가 비교 동작을 수행한다.
또한, 비교 동작 수행 단계(S520)에서는, 제1 비교기(310)의 비교 동작이 완료되면 제1 비교 완료 신호(Done1)가 생성되고, 제2 비교기(320)의 비교 동작이 완료되면 제2 비교 완료 신호(Done2)가 생성되되, 제1 비교 완료 신호(Done1)가 생성되면 제1 클락 신호(CLK1)는 리셋되고 제2 클락 신호(CLK2)가 생성되며, 제2 비교 완료 신호(Done2)가 생성되면 제2 클락 신호(CLK2)는 리셋되고 제1 클락 신호(CLK1)가 생성된다.
이 외의 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환 방법에 있어서 각 단계에 대한 설명은, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기에 대한 설명으로 갈음할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 비교기 두개를 교대로 동작하게 하여 비트마다 비교기가 연결될 필요가 없으므로 기생 커패시터의 영향을 줄일 수 있다. 따라서, 아날로그 입력 전압의 범위를 증가시킬 수 있다.
또한, 본 발명에 의하면 비교기의 개수가 크게 줄어들게 되므로, 면적을 크게 차지하지 않는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공할 수 있다.
또한, 본 발명에 의하면, 디지털 컨트롤 로직 없이 고속으로 동작할 수 있는 연속 근사 레지스터 아날로그 디지털 변환기 및 아날로그 디지털 변환 방법을 제공할 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것이 아니라 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 기술적 사상은 청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명의 기술적 사상의 범주에 속한다고 할 것이다.
100: 샘플링홀드 스위치
200: 디지털 아날로그 변환부
210: 인에이블 신호 생성부
220: 비트 결정부
230: 스위칭부
300: 비교부
310: 제1 비교기
320: 제2 비교기
400: 클락 생성부

Claims (14)

  1. 복수의 커패시터를 포함하는 커패시터 어레이에 아날로그 입력 전압을 샘플링하는 샘플링홀드 스위치;
    상기 커패시터 어레이를 포함하며 아날로그 비교 전압을 출력하는 디지털 아날로그 변환부;
    상기 아날로그 비교 전압을 입력 받아 비교 동작을 수행하고 비교 결과값을 출력하는 비교부; 및
    상기 비교부를 제어하는 제1 클락 신호 및 제2 클락 신호를 생성하는 클락 생성부;를 포함하며,
    상기 비교부는, 제1 비교기 및 제2 비교기를 포함하고, 상기 제1 비교기 및 상기 제2 비교기는 교대로 동작하되, 상기 제1 비교기 및 제2 비교기의 비교 동작 완료 후 제1 비교 완료 신호 및 제2 비교 완료 신호를 생성하여 출력하고,
    상기 클락 생성부는, 상기 제1 비교 완료 신호를 수신하면 상기 제1 클락 신호는 리셋하고 상기 제2 클락 신호를 생성하며, 상기 제2 비교 완료 신호를 수신하면 상기 제2 클락 신호는 리셋하고 상기 제1 클락 신호를 생성하는 것을 특징으로 하는, 연속 근사 레지스터 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 커패시터 어레이의 일단은, 상기 복수의 커패시터의 일단이 서로 공통으로 연결되어 상기 샘플링홀드 스위치에 연결되며,
    상기 복수의 커패시터는 이진 배열 구조를 갖는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  3. 제1항에 있어서,
    상기 샘플링 완료 후 샘플링홀드 펄스 신호가 생성 되고,
    상기 클락 생성부는 상기 샘플링홀드 펄스 신호가 생성되면 상기 제1 클락 신호를 생성하는 것을 특징으로 하는, 연속 근사 레지스터 아날로그 디지털 변환기.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 클락 신호가 생성되면 상기 제1 비교기는 상기 아날로그 비교 전압을 공통 모드 전압과 비교하여 결과값을 출력하고 동시에 상기 제1 비교 완료 신호를 출력하는 것을 특징으로 하는, 연속 근사 레지스터 아날로그 디지털 변환기.
  7. 제1항에 있어서,
    상기 제2 클락 신호가 생성되면 상기 제2 비교기는 상기 아날로그 비교 전압을 공통 모드 전압과 비교하여 결과값을 출력하고 동시에 상기 제2 비교 완료 신호를 출력하는 것을 특징으로 하는, 연속 근사 레지스터 아날로그 디지털 변환기.
  8. 제1항에 있어서,
    상기 디지털 아날로그 변환부는,
    상기 제1 클락 신호 및 상기 제2 클락 신호를 입력 받아 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 인에이블 신호가 입력되면 상기 비교부에서 출력되는 상기 비교 결과값을 입력 받아 디지털 코드를 출력하는 비트 결정부; 및
    상기 비트 결정부에서 출력되는 상기 디지털 코드에 대응하도록 상기 커패시터 어레이를 스위칭하는 스위칭부;를 포함하는, 연속 근사 레지스터 아날로그 디지털 변환기.
  9. 제8항에 있어서,
    상기 인에이블 신호 생성부는 복수의 인에이블 신호 생성기를 포함하고,
    상기 제1 클락 신호 및 상기 제2 클락 신호가 상기 인에이블 신호 생성기 각각에 교대로 연결되는 것을 특징으로 하는, 연속 근사 레지스터 아날로그 디지털 변환기.
  10. 제8항에 있어서,
    상기 스위칭부는 복수의 스위칭 소자를 포함하고,
    상기 스위칭 소자는 상기 비트 결정부에서 출력되는 상기 디지털 코드에 대응하도록 상기 복수의 커패시터를 각각 제1 기준 전압 또는 제2 기준 전압에 스위칭하며,
    상기 스위칭에 의해 상기 아날로그 비교 전압이 재설정되는 것을 특징으로 하는, 연속 근사 레지스터 아날로그 디지털 변환기.
  11. 연속 근사 레지스터 아날로그 디지털 변환 방법에 있어서,
    아날로그 입력 전압을 샘플링 및 홀드하는, 샘플링 단계;
    비교부가 아날로그 비교 전압과 공통 모드 전압을 비교하는, 비교 동작 수행 단계;
    상기 비교부의 비교 결과값을 입력 받아 디지털 비트를 결정하고 상기 아날로그 비교 전압을 재설정하여 출력하는, 비트 결정 단계; 및
    상기 샘플링된 아날로그 입력 전압의 모든 비트가 결정될 때까지 상기 비교 동작 수행 단계 및 비트 결정 단계를 반복하는, 반복 단계;를 포함하되,
    상기 비교부는 제1 비교기 및 제2 비교기를 포함하고,
    상기 비교 동작 수행단계는,
    상기 제1 비교기 및 제2 비교기가 교대로 비교 동작을 수행하되, 제1 클락 신호가 생성되면 상기 제1 비교기가 비교 동작을 수행하고, 제2 클락 신호가 생성되면 상기 제2 비교기가 비교 동작을 수행하고, 상기 제1 비교기의 비교 동작이 완료되면 제1 비교 완료 신호가 생성되고, 상기 제2 비교기의 비교 동작이 완료되면 제2 비교 완료 신호가 생성되며, 상기 제1 비교 완료 신호가 생성되면 상기 제1 클락 신호는 리셋되고 상기 제2 클락 신호가 생성되며, 상기 제2 비교 완료 신호가 생성되면 상기 제2 클락 신호는 리셋되고 상기 제1 클락 신호가 생성되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환 방법.
  12. 제11항에 있어서,
    상기 샘플링 단계 이후에,
    샘플링홀드 펄스 신호가 생성되는 단계를 더 포함하되,
    상기 샘플링홀드 펄스 신호가 생성되면 상기 제1 클락 신호가 생성되는 것을 특징으로 하는, 연속 근사 레지스터 아날로그 디지털 변환 방법.
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  14. 삭제
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