JP2023050647A

JP2023050647A - スイッチング電源回路及び電圧検出回路

Info

Publication number: JP2023050647A
Application number: JP2021160858A
Authority: JP
Inventors: 篤長谷川; Atsushi Hasegawa
Original assignee: D Clue Technologies Co Ltd
Current assignee: D Clue Technologies Co Ltd
Priority date: 2021-09-30
Filing date: 2021-09-30
Publication date: 2023-04-11

Abstract

【課題】従来の電源回路では、電圧制御精度と応答性を高レベルで両立しながら回路規模を削減することが難しい問題があった。【解決手段】本発明のスイッチング電源回路は、電圧検出回路１１が、検出電圧Ｖｓｅｎとオフセット電圧Ｖｏｆｓとの加算値から、前デジタル検出値Ｄｏに対応するアナログ値を有するＤＡＣ出力電圧Ｖｄａｃを減算してエラー変動電圧Ｖｅを生成するアナログ加減算回路３２と、エラー変動電圧Ｖｅをデジタル値を有するエラー変動値Ｄｅに変換するアナログデジタル変換回路３３と、エラー変動値Ｄｅを前デジタル検出値Ｄｏと加算値をデジタル検出値Ｄｏを生成するデジタル加算回路３４と、デジタル検出値Ｄｏをアナログ値のＤＡＣ出力電圧Ｖｄａｃに変換するデジタルアナログ変換回路３５と、を有し、アナログデジタル変換回路３３は、オフセット電圧Ｖｏｆｓ近傍ほど分解能が高くなるフラッシュ型アナログデジタル変換回路である。【選択図】図２

Description

本発明はアナログデジタル変換回路に関し、例えば、電源回路の出力電圧の検出に用いられるアナログデジタル変換回路に関する。

様々な装置で、外部から供給される外部電源電圧を、装置を構成する各部品に要求される電圧に変換した内部電源電圧を生成する電源回路が多く利用されている。この電源回路の一態様に、ＰＷＭ（Pulse Width Modulation）信号により負荷への駆動力を可変させるスイッチング電源回路がある。このようなスイッチング電源回路に関する技術の一例が特許文献１に開示されている。

特許文献１に記載のスイッチング電源装置は、ＰＷＭ信号に基づいて、スイッチングを行うスイッチ部を有し、直流の電源電圧を任意の直流電圧に変換するＤＣ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータから出力される出力電圧に基づいて、前記ＤＣ／ＤＣコンバータが生成する電源電圧を制御する電圧制御部と、を備え、前記電圧制御部は、前記ＤＣ／ＤＣコンバータから出力される電圧をディジタルデータに変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器が変換した前記ディジタルデータに基づいて、前記スイッチ部をオンする時間的割合を算出し、制御ディジタルデータとして出力するディジタル演算器と、前記ディジタル演算器が算出した前記制御ディジタルデータに基づいて、前記スイッチ部を駆動する前記ＰＷＭ信号を生成するＰＷＭ生成部と、を有し、前記ディジタル演算器は、少なくとも前記Ａ／Ｄ変換器のサンプリング周波数に同期して、前記Ａ／Ｄ変換器が変換したディジタルデータから設定された指令値を減算した誤差データ、前記ディジタル演算器におけるディジタル演算の内部状態データ、およびディジタルフィルタによる計算結果である算出結果データをそれぞれ保持および更新し、前記算出結果データに加算するオフセットデータを保持する。

また、上記Ａ／Ｄ変換器に関する技術として特許文献２がある。特許文献２に記載の無線受信機は、受信したアナログ信号をデジタル信号へ変換するための複数のユニットを備え、前記複数のユニットの中から動作するユニットを選択することによって、出力の階調数を切り替えることが可能なＡＤコンバータと、前記ＡＤコンバータに接続され前記ＡＤコンバータが出力するデジタル信号に基づいて受信信号レベルを算出する受信信号レベル算出器とを具備し、前記受信信号レベルに基づいて前記複数のユニットの中から動作するユニットを選択することによって前記ＡＤコンバータの出力の階調数を切り替える。

特開２０１５－２７２３５号公報特開２００７－２６６８７４号公報

スイッチング電源回路では、出力電圧を予め設定した基準電圧付近に留める電圧制御精度と、出力電圧が基準電圧から乖離した際に早急に基準電圧付近に出力電圧を復帰させる応答性と、を高いレベルで実現することが求められる。また、近年の要求として回路規模を削減することが求められている。しかしながら、特許文献１、２を参照しても電圧制御精度と応答性を高レベルで両立しながら回路規模を削減することについては開示も示唆もされていない。

本発明にかかるスイッチング電源回路の一態様は、出力電圧に応じて変動する検出電圧をデジタル値に変換したデジタル検出値を出力する電圧検出回路と、前記デジタル検出値と基準値との誤差を算出する加算処理部と、前記誤差に対してＰＩＤ処理を施すＰＩＤ制御部と、前記ＰＩＤ制御部の出力値に応じたデューティー比のＰＷＭ信号を出力するＰＷＭ生成部と、前記ＰＷＭ信号に基づき負荷回路を駆動して前記出力電圧を生成する駆動部と、を有し、前記電圧検出回路は、オフセット電圧を生成するオフセット電圧生成回路と、前記検出電圧と前記オフセット電圧とを加算した電圧値から、前処理サイクルで算出された前デジタル検出値に対応するアナログ値を有するＤＡＣ出力電圧を減算してエラー変動電圧を生成するアナログ加減算回路と、前記エラー変動電圧に対応するデジタル値を有するエラー変動値を生成するアナログデジタル変換回路と、前記エラー変動値を前記前デジタル検出値と加算して、現在の前記デジタル検出値を生成するデジタル加算回路と、前記デジタル検出値に基づき前記ＤＡＣ出力電圧を生成するデジタルアナログ変換回路と、を有し、前記アナログデジタル変換回路は、前記オフセット電圧近傍ほど分解能が高くなるフラッシュ型アナログデジタル変換回路である。

本発明にかかる電圧検出回路の一態様は、オフセット電圧を生成するオフセット電圧生成回路と、出力電圧に応じて変動する検出電圧と前記オフセット電圧とを加算した電圧値から、前処理サイクルで算出された前デジタル検出値に対応するアナログ値を有するＤＡＣ出力電圧を減算してエラー変動電圧を生成するアナログ加減算回路と、前記エラー変動電圧に対応するデジタル値を有するエラー変動値を生成するアナログデジタル変換回路と、前記エラー変動値を前記前デジタル検出値と加算して、現在のデジタル検出値を生成するデジタル加算回路と、前記デジタル検出値に基づき前記ＤＡＣ出力電圧を生成するデジタルアナログ変換回路と、を有し、前記アナログデジタル変換回路は、前記オフセット電圧近傍ほど分解能が高くなるフラッシュ型アナログデジタル変換回路である。

本発明にかかるスイッチング電源回路及び電圧検出回路は、アナログデジタル変換回路において、オフセット電圧の近傍領域とオフセット電圧から離れた領域とでデジタル値を変化させる分解能が異なる。

本発明にかかるスイッチング電源回路及び電圧検出回路によれば、スイッチング電源回路の電圧制御精度と高速応答性を両立させながら回路規模を削減することができる。

実施の形態１にかかるスイッチング電源回路のブロック図である。実施の形態１にかかる電圧検出回路のブロック図である。実施の形態１にかかるアナログ加減算回路の回路図である。実施の形態１にかかるフラッシュ型アナログデジタル変換回路の回路図である。実施の形態１にかかるフラッシュ型アナログデジタル変換回路の分解能を説明する図である。実施の形態１にかかるデジタルアナログ変換回路の回路図である。実施の形態１にかかる電圧検出回路の動作を説明するタイミングチャートである。

実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

まず、図１に実施の形態１にかかるスイッチング電源回路１のブロック図を示す。図１では、スイッチング電源回路１の駆動対象である負荷回路を示した。図１に示すように、スイッチング電源回路１は、制御部１０、駆動部２０、インダクタＬ、平滑容量Ｃｏ、抵抗Ｒ１、Ｒ２を有する。

実施の形態１にかかるスイッチング電源回路１では、制御部１０が生成したＰＷＭ（Pulse Width Modulation）信号に基づき駆動部２０をスイッチング動作させてインダクタＬ及び平滑容量Ｃｏにより駆動部２０が出力する信号を平滑化することで出力電圧Ｖｏを生成し、負荷回路に電源を供給する。また、スイッチング電源回路１では、出力電圧Ｖｏを抵抗Ｒ１、Ｒ２により分圧した電圧を検出電圧Ｖｓｅｎとして制御部１０により検出する。制御部１０は、検出電圧Ｖｓｅｎが予め設定した基準値に一致するようにＰＷＭ信号のデューティー比を変化させる。なお、検出電圧は抵抗分圧点から取得する以外に直接取得する、或いは、他の方法で電圧シフトさせた電圧として取得することもできる。

制御部１０は、電圧検出回路１１、基準値レジスタ１２、加算処理部１３、ＰＩＤ制御部１４、ＰＷＭ生成部１５を有する。ここで、制御部１０は、電圧検出回路１１において検出電圧Ｖｓｅｎの電圧値を所定のルールに従ってデジタル値に変換したデジタル検出値Ｄｏを生成し、加算処理部１３、ＰＩＤ制御部１４、ＰＷＭ生成部１５においてデジタル信号処理を行うことでＰＷＭ信号のデューティー比を制御する。つまり、加算処理部１３、ＰＩＤ制御部１４、ＰＷＭ生成部１５における処理は、例えば、プログラムを実行可能な演算部において電源制御プログラム等を実行することでも実現でき、所定の処理に特化したＤＳＰ等の専用ハードウェアによっても実現することができる。また、基準値レジスタ１２は、例えば、プロセッサ上に備えられている記憶部であり、検出電圧Ｖｓｅｎの目標値となる基準値が保持される。

電圧検出回路１１は、出力電圧に応じて変動する検出電圧Ｖｓｅｎをデジタル値に変換したデジタル検出値Ｄｏを出力する。実施の形態１にかかるスイッチング電源回路１では、電圧検出回路１１の構成に特徴の１つがあるため詳細は後述する。

加算処理部１３は、デジタル検出値Ｄｏと基準値との誤差を算出する。図１に示す例では、加算処理部１３は、基準値レジスタ１２に保持された基準値からデジタル検出値Ｄｏを引くデジタル減算処理を行う。

ＰＩＤ制御部１４は、誤差に対してＰＩＤ（Proportional-Integral-Differential）処理を施す。このＰＩＤ制御部１４は、加算処理部１３が出力する誤差に時間経過とともに重みが小さくなる重み係数を乗算してＰＷＭ信号のデューティー比の大きさを決定するための出力値を生成する。そして、ＰＷＭ生成部１５は、ＰＩＤ制御部１４が出力した出力値の大きさに応じたデューティー比のＰＷＭ信号を生成する。

駆動部２０は、駆動回路２１と、ＰＭＯＳトランジスタＴｒ１、及び、ＮＭＯＳトランジスタＴｒ２を有する。ＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２は、電源配線と接地配線との間に直列に接続される。なお、駆動回路２１の出力段の構成としては縦積みしたＮＭＯＳトランジスタにより構成する、或いは、トランジスタ１つをオープンドレイン構成とするなど様々な構成を考えることができる。そして、駆動回路２１は、ＰＷＭ生成部１５から与えられるＰＷＭ信号に応じてＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２をプシュプル動作させる。そして、スイッチング電源回路１では、駆動部２０が出力電流をインダクタＬ及び平滑容量Ｃｏにより平滑化することで出力電圧Ｖｏを生成する。

ここで、実施の形態１にかかるスイッチング電源回路１では、負荷回路における消費電流が変化することで平滑容量Ｃｏに蓄積された電荷が減少するため出力電圧Ｖｏが低下する。そこで、実施の形態１にかかるスイッチング電源回路１では、出力電圧Ｖｏが低下、或いは、上昇するなどして基準値と乖離した場合にＰＷＭ信号のデューティー比を変化させて出力電圧Ｖｏを基準値付近に維持する。このとき、実施の形態１にかかるスイッチング電源回路１では、出力電圧Ｖｏを抵抗Ｒ１、Ｒ２で分圧した検出電圧Ｖｓｅｎにより出力電圧Ｖｏの現在の電圧値及び基準値からの乖離量を処理サイクル（制御部１０の内部クロックにより決定される周期）毎に検出することで、出力電圧Ｖｏを基準値付近に維持する。

ここで、実施の形態１にかかるスイッチング電源回路１では、電圧検出回路１１の構成及び動作により、出力電圧Ｖｏの制御精度と、出力電圧Ｖｏが基準値から乖離した際に出力電圧Ｖｏを基準値付近に復帰させる速度を示す応答性と、を高める。また、電圧検出回路１１では、出力電圧Ｖｏの制御精度と応答性を高めながら回路規模を抑制する構成を有する。そこで、以下の説明では、電圧検出回路１１について詳細に説明する。

図２に実施の形態１にかかる電圧検出回路１１のブロック図を示す。図２に示すように、電圧検出回路１１は、オフセット電圧生成回路３１、アナログ加減算回路３２、フラッシュ型アナログデジタル変換回路３３、デジタル加算回路３４、デジタルアナログ変換回路３５を有する。

オフセット電圧生成回路３１は、フラッシュ型アナログデジタル変換回路３３における変換中心となるオフセット電圧Ｖｏｆｓを生成する。このオフセット電圧Ｖｏｆｓは、例えば、後述するフラッシュ型アナログデジタル変換回路３３の変換レンジの中心電圧である。

アナログ加減算回路３２は、検出電圧Ｖｓｅｎとオフセット電圧Ｖｏｆｓとの加算値から、前処理サイクルで算出された前デジタル検出値Ｄｏに対応するアナログ値を有するＤＡＣ出力電圧Ｖｄａｃを減算してエラー変動電圧Ｖｅを生成する。このＤＡＣ出力電圧Ｖｄａｃは、前処理サイクルの電圧検出回路１１の出力値であるデジタル検出値Ｄｏをデジタルアナログ変換回路３５がアナログ値に変換した電圧である。

ここで、アナログ加減算回路３２の詳細な回路について説明する。そこで、図３に実施の形態１にかかるアナログ加減算回路３２の回路図を示す。図２に示すように、アナログ加減算回路３２は、抵抗Ｒ１１～Ｒ１６、増幅器ＯＰを有する。

抵抗Ｒ１１は、一端にオフセット電圧Ｖｏｆｓが与えられ、他端が増幅器ＯＰの非反転端子に接続される。抵抗Ｒ１２は、一端に検出電圧Ｖｓｅｎが与えられ、他端が増幅器ＯＰの非反転端子に接続される。抵抗Ｒ１３は、一端が接地配線に接続され、他端が増幅器ＯＰの非反転端子に接続される。

抵抗Ｒ１４は、一端にＤＡＣ出力電圧Ｖｄａｃが与えられ、他端が増幅器ＯＰの反転端子に接続される。抵抗Ｒ１５は、一端が接地配線に接続され、他端が増幅器ＯＰの反転端子に接続される。抵抗Ｒ１６は、増幅器ＯＰの出力端子と反転端子との間に接続される。

ＤＡＣ出力電圧Ｖｄａｃは、前処理サイクルで検出されたデジタル検出値Ｄｏに対応するアナログ電圧であり、検出電圧Ｖｓｅｎからオフセット電圧Ｖｏｆｓを引くと、処理サイクルの間で変化した検出電圧Ｖｓｅｎの変化電圧量が算出される。そして、アナログ加減算回路３２では、オフセット電圧Ｖｏｆｓに変化電圧量分の電圧を加算した電圧値をエラー変動電圧Ｖｅとして出力する。

フラッシュ型アナログデジタル変換回路３３は、エラー変動電圧Ｖｅに対応するデジタル値を有するエラー変動値Ｄｅを生成する。より具体的には、オフセット電圧Ｖｏｆｓを中心として符号が逆転する符号付きデジタル値をエラー変動値Ｄｅを出力する。つまり、アナログ加減算回路３２で負荷されたオフセット電圧Ｖｏｆｓは、フラッシュ型アナログデジタル変換回路３３の変換処理で相殺され、フラッシュ型アナログデジタル変換回路３３が出力するエラー変動値Ｄｅは、処理サイクル間で変動した検出電圧Ｖｓｅｎの変動成分となる。

そして、デジタル加算回路３４は、検出エラー量値Ｄｅを前サイクルの電圧検出回路１１の出力値である前デジタル検出値と加算して、現在のデジタル検出値Ｄｏを生成する。つまり、電圧検出回路１１では、エラー変動値Ｄｅの積算をデジタル加算回路３４において継続することで検出電圧Ｖｓｅｎと同等のデジタル値を有するデジタル検出値Ｄｏを生成する。

また、フラッシュ型アナログデジタル変換回路３３は、図１に示す例では、電圧検出回路１１が出力するデジタル検出値Ｄｏがｍビット（例えば、１２ビット）であるところ、フラッシュ型アナログデジタル変換回路３３が出力する検出エラー量値Ｄｅは、ｍよりも小さなビット数であるｎビット（例えば、７ビット）とした。また、フラッシュ型アナログデジタル変換回路３３は、オフセット電圧近傍ほど分解能が高くなる構成を有する。

ここで、フラッシュ型アナログデジタル変換回路３３の詳細な回路について説明する。そこで、図４に実施の形態１にかかるフラッシュ型アナログデジタル変換回路３３の回路図を示す。図４に示すように、フラッシュ型アナログデジタル変換回路３３は、抵抗Ｒ０～Ｒｊのｊ＋１個の抵抗、ｊ－１個の比較器ＣＭＰ（図４では、ｊ－１個の比較器のうちＣＭＰｉ－５～ＣＭＰｉ＋４を示した。ｉは比較器の順番を示す整数である）、デコーダ４１を有する。なお、コンパレータの数は、例えば２４個程度が考えられる。

抵抗Ｒ０～Ｒｊは、上位側基準電圧ＶｒｅｆＨと下位側基準電圧ＶｒｅｆＬとの間に直列に接続され、各抵抗の接続点から複数の比較電圧を出力する抵抗ストリングを構成する。図４では、上位側基準電圧ＶｒｅｆＨが一端に与えられる抵抗Ｒ０及び下位側基準電圧ＶｒｅｆＬが一端に与えられる抵抗Ｒｊの抵抗値を単位抵抗Ｒの１／２倍の抵抗値とした。また、抵抗Ｒ１～抵抗Ｒｊ－１のうちｉ－２番目からｉ＋２番目の抵抗Ｒｉ－２～抵抗Ｒｉ＋２を除く抵抗の抵抗値を単位抵抗Ｒの３倍の抵抗値とした。ｉ－２番目とｉ＋２番目の抵抗Ｒｉ－２及び抵抗Ｒｉ＋２については抵抗値を単位抵抗Ｒの２倍の抵抗値とした。そして、抵抗Ｒｉ－１～抵抗Ｒｉ＋１の抵抗値を単位抵抗Ｒの抵抗値とした。このとき、抵抗値を単位抵抗Ｒと同値とした抵抗Ｒｉ－１～抵抗Ｒｉ＋１が出力する比較電圧は、オフセット電圧Ｖｏｆｓの近傍の電圧となるように設定する。

このような抵抗ストリングとすることで、フラッシュ型アナログデジタル変換回路３３の変換レンジは、上位側基準電圧ＶｒｅｆＨと下位側基準電圧ＶｒｅｆＬとの電位差で決定される。また、フラッシュ型アナログデジタル変換回路３３の変換ステップは、オフセット電圧Ｖｏｆｓに対応する電圧値の近傍の比較電圧が出力される抵抗Ｒｉ－１～抵抗Ｒｉ＋１の比較電圧は隣接する比較電圧との電圧差がおおよそ１ＬＳＢの幅となり、抵抗Ｒｉ－２及び抵抗Ｒｉ＋２の比較電圧は隣接する比較電圧との電圧差がおおよそ２ＬＳＢの幅となり、他の部分の比較電圧は隣接する比較電圧との電圧差がおおよそ３ＬＳＢの幅となる。つまり、フラッシュ型アナログデジタル変換回路３３では、オフセット電圧Ｖｏｆｓに近いほど変換ステップが小さくなる。

また、図４に示すように、フラッシュ型アナログデジタル変換回路３３では、抵抗Ｒ１～抵抗Ｒｊ－１番目の抵抗に対応して比較器ＣＭＰ１～ＣＭＰｊ－１が設けられる。なお、図４では、ｊ－１個の比較器のうちＣＭＰｉ－５～ＣＭＰｉ＋４を示した。比較器は、対応する比較電圧とエラー変動電圧Ｖｅとの大小を比較してハイ電圧とロウ電圧とのいずれか一方を出力する。デコーダ４１は、複数の比較器（例えば、比較器ＣＭＰ１～ＣＭＰｊ－１）の出力値をデコードして符号付きデジタル値となるエラー変動値Ｄｅを出力する。このエラー変動値Ｄｅは、デジタル検出値Ｄｏよりもビット数の少ないｎビットの値である。例えば、比較器の個数を２４個、デジタル検出値Ｄｏのビット数ｎを７とした場合、デコーダ４１は、２４個の２値信号から７ビットのデジタル検出値を生成する。

ここで、フラッシュ型アナログデジタル変換回路３３の分解能についてさらに詳細に説明する。そこで、図５に実施の形態１にかかるフラッシュ型アナログデジタル変換回路３３の分解能を説明する図を示す。

図５に示すように、フラッシュ型アナログデジタル変換回路３３の分解能は、オフセット電圧Ｖｏｆｓの近傍ほど高い分解能となる非線形特性となるが、入力されるエラー変動電圧Ｖｅとデジタル検出値Ｄｏとの入出力特性は線形を維持するように抵抗ストリング及びデコーダ４１を構成することが、変換精度を維持するためには好ましい。つまり、フラッシュ型アナログデジタル変換回路３３は、非線形な分解能特性と、線形な入出力特性を有する。このような構成により、フラッシュ型アナログデジタル変換回路３３は、広いダイナミックレンジを有しながら抵抗ストリングを構成する抵抗及びコンパレータ数を削減しながら、制御精度が要求されるオフセット電圧付近の入力に対しては高い精度でエラー変動値Ｄｅを変化させることができる。また、フラッシュ型アナログデジタル変換回路３３は、大きくエラー変動電圧Ｖｅが変動した際にエラー変動値Ｄｅを構成するビットを複数個変化させることができるため、高速応答性に優れる。

続いて、デジタルアナログ変換回路３５は、デジタル検出値Ｄｏのアナログ値を有するＤＡＣ出力電圧Ｖｄａｃを生成する。ここで、デジタルアナログ変換回路３５の詳細な回路について説明する。そこで、図６に実施の形態１にかかるデジタルアナログ変換回路３５の回路図を示す。

図６に示すように、デジタルアナログ変換回路３５は、Ｒ－２Ｒラダー型とＲストリング型とを組み合わせたデジタルアナログ変換回路である。また、デジタルアナログ変換回路３５では、Ｒ－２Ｒラダー型変換回路によりバイナリコードに基づきデジタル値をアナログ電圧に変換するバイナリ型コンバータと、Ｒストリング型変換回路によりサーモメータコードに基づきデジタル値をアナログ電圧に変換するサーモメータ型コンバータとを組み合わせた構成とした。そして、デジタルアナログ変換回路３５では、入力値となるデジタル検出値Ｄｏの下位側ビット（例えば、下位６ビット）をバイナリ型コンバータで変換し、デジタル検出値Ｄｏの上位側ビット（例えば、上位６ビット）をサーモメータ型コンバータで変換する。

デジタルアナログ変換回路では、変換時に生じる変換誤差（例えば、積分非直線性誤差（ＩＮＬ））を低減することが重要である。このとき、全てをＲストリング型変換回路でデジタルアナログ変換回路３５を構成してしまうと、回路規模が非常に大きくなる。例えば、１２ビットの入力に対応するデジタルアナログ変換回路をＲストリング型変換回路のみで構成した場合抵抗の数は４０９５個必要になる。一方、全てをＲ－２Ｒラダー型変換回路でデジタルアナログ変換回路３５を構成してしまうと、変換精度がＲストリング型変換回路よりも劣る問題がある。そこで、図６に示したようなバイナリ型コンバータとサーモメータ型コンバータとを組み合わせると、必要な変換精度を得ながら回路規模を削減できる。

続いて、実施の形態１にかかる電圧検出回路１１の動作について説明する。そこで、図７に実施の形態１にかかる電圧検出回路の動作を説明するタイミングチャートを示す。図７を参照した説明では、図７の処理サイクルＳ１、Ｓ２の２つのサイクルで行われる処理について説明する。また、実施の形態１にかかる電圧検出回路１１では、内部クロックの立ち上がりエッジから次の立ち上がりエッジまでの期間でフラッシュ型アナログデジタル変換回路３３の動作とデジタルアナログ変換回路３５の動作をそれぞれ１度実施し、この期間を１処理サイクルとする。

図７に示すように、実施の形態１にかかる電圧検出回路１１では、まず各処理サイクルにおいて内部クロック信号がハイレベルとなる期間に、デジタルアナログ変換回路３５がＤＡＣ出力電圧Ｖｄａｃを出力するとともに、アナログ加減算回路３２が加減算処理を行ってエラー変動電圧Ｖｅを生成する。また、内部クロック信号のハイレベル期間に、フラッシュ型アナログデジタル変換回路３３がエラー変動電圧Ｖｅをサンプリングする。そして、内部クロック信号がロウレベルとなる期間に、フラッシュ型アナログデジタル変換回路３３が出力したエラー変動値Ｄｅと前処理サイクルのデジタル検出値Ｄｏとをデジタル加算回路３４が加算してデジタル検出値Ｄｏを生成する。このときデジタル加算回路３４が生成したデジタル検出値Ｄｏは次の処理サイクルの内部クロックの立ち上がりでデジタル加算回路３４が外部に出力する。

そして、図７に示すように、処理サイクルＳ１では、まず内部クロック信号のハイレベル期間Ｔ１において確定したＤＡＣ出力電圧Ｖｄａｃを用いて検出電圧Ｖｓｅｎに関するエラー変動電圧Ｖｅが生成される。続いて、処理サイクルＳ１の内部クロック信号のロウレベル期間Ｔ２にエラー変動電圧Ｖｅをデジタル値に変換したエラー変動値Ｄｅを生成する。また、期間Ｔ２では、エラー変動値Ｄｅと前処理サイクルのデジタル検出値Ｄｏとをデジタル加算回路３４が加算してデジタル検出値Ｄｏを生成する。その後、処理サイクルＳ２の内部クロック信号のハイレベル期間Ｔ３において期間Ｔ２で確定したデジタル検出値Ｄｏがデジタル加算回路３４から出力され、当該デジタル検出値Ｄｏをデジタルアナログ変換回路３５がアナログ値に変換してＤＡＣ出力電圧Ｖｄａｃが出力される。そして、期間Ｔ３では、期間Ｔ１と同様にアナログ加減算回路３２、フラッシュ型アナログデジタル変換回路３３、デジタル加算回路３４が動作する。

上記説明より、実施の形態１にかかるスイッチング電源回路１では、電圧検出回路１１において、アナログ値を有する検出電圧Ｖｓｅｎをデジタル値に変換するアナログデジタル変換回路としてフラッシュ型アナログデジタル変換回路３３を用いることで高速応答性を実現する。

また、実施の形態１にかかる電圧検出回路１１では、検出電圧Ｖｓｅｎと前処理サイクルで生成されたデジタル検出値Ｄｏのアナログ値であるＤＡＣ出力電圧Ｖｄａｃとの差分をオフセット電圧Ｖｏｆｓに加算することで、検出電圧Ｖｓｅｎの変化量及び変化方向をオフセット電圧Ｖｏｆｓを中心とした成分として表現したエラー変動電圧Ｖｅを生成する。そして。エラー変動電圧Ｖｅをオフセット電圧Ｖｏｆｓ中心の解像度が他の領域よりも高められた分解能を有するフラッシュ型アナログデジタル変換回路３３によりデジタル値に変換する。これにより、実施の形態１にかかるスイッチング電源回路１では、出力電圧Ｖｏが基準値付近にある場合は小さな変動に対して駆動力を調整し、出力電圧Ｖｏが基準値から大きく乖離した場合には大きな幅で駆動力調整して早期に出力電圧Ｖｏを基準値に復帰させることが可能になる。つまり、電圧検出回路１１を用いることで出力電圧Ｖｏの制御性を高めることが出来る。

また、実施の形態１にかかるスイッチング電源回路１では、高精度な変換精度が必要なオフセット電圧Ｖｏｆｓ付近のエラー変動電圧Ｖｅに対してのみ変換幅を小さくする非線形な変換特性を有することで、広いダイナミックレンジの入力特性のフラッシュ型アナログデジタル変換回路３３の回路規模を小さくすることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１スイッチング電源回路
１０制御部
１１電圧検出回路
１２基準値レジスタ
１３加算処理部
１４ＰＩＤ制御部
１５ＰＷＭ生成部
２０駆動部
２１駆動回路
３１オフセット電圧生成回路
３２アナログ加減算回路
３３フラッシュ型アナログデジタル変換回路
３４デジタル加算回路
３５デジタルアナログ変換回路
Ｖｏ出力電圧
Ｖｓｅｎ検出電圧
Ｖｏｆｓオフセット電圧
ＶｄａｃＤＡＣ出力電圧
Ｖｅエラー変動電圧
Ｄｅエラー変動値
Ｄｏデジタル検出値

Claims

出力電圧に応じて変動する検出電圧をデジタル値に変換したデジタル検出値を出力する電圧検出回路と、
前記デジタル検出値と基準値との誤差を算出する加算処理部と、
前記誤差に対してＰＩＤ処理を施すＰＩＤ制御部と、
前記ＰＩＤ制御部の出力値に応じたデューティー比のＰＷＭ信号を出力するＰＷＭ生成部と、
前記ＰＷＭ信号に基づき負荷回路を駆動して前記出力電圧を生成する駆動部と、を有し、
前記電圧検出回路は、
オフセット電圧を生成するオフセット電圧生成回路と、
前記検出電圧と前記オフセット電圧とを加算した電圧値から、前処理サイクルで算出された前デジタル検出値に対応するアナログ値を有するＤＡＣ出力電圧を減算してエラー変動電圧を生成するアナログ加減算回路と、
前記エラー変動電圧に対応するデジタル値を有するエラー変動値を生成するアナログデジタル変換回路と、
前記エラー変動値を前記前デジタル検出値と加算して、現在の前記デジタル検出値を生成するデジタル加算回路と、
前記デジタル検出値に基づき前記ＤＡＣ出力電圧を生成するデジタルアナログ変換回路と、を有し、
前記アナログデジタル変換回路は、
前記オフセット電圧近傍ほど分解能が高くなるフラッシュ型アナログデジタル変換回路であるスイッチング電源回路。
前記フラッシュ型アナログデジタル変換回路は、上位側基準電圧と下位側基準電圧との間に直列に抵抗が接続され、前記抵抗の接続点から複数の比較電圧を出力する抵抗ストリングと、
それぞれが、前記複数の比較電圧のいずれか１つと、前記エラー変動電圧と、の大小関係に応じてハイ電圧とロウ電圧とのいずれか一方を出力する複数の比較器と、
前記複数の比較器の出力値をデコードして前記オフセット電圧を中心に符号が逆転する符号付きデジタル値となる前記エラー変動値を出力するデコーダと、を有し、
前記比較電圧は、前記オフセット電圧に近いほど隣接する前記比較電圧との電圧差が小さくなる請求項１に記載のスイッチング電源回路。
前記オフセット電圧は、前記フラッシュ型アナログデジタル変換回路の変換レンジの中心電圧であり、
前記フラッシュ型アナログデジタル変換回路は、前記オフセット電圧を中心として符号が逆転する符号付きデジタル値により前記エラー変動値を出力する請求項１又は２に記載のスイッチング電源回路。
オフセット電圧を生成するオフセット電圧生成回路と、
出力電圧に応じて変動する検出電圧と前記オフセット電圧とを加算した電圧値から、前処理サイクルで算出された前デジタル検出値に対応するアナログ値を有するＤＡＣ出力電圧を減算してエラー変動電圧を生成するアナログ加減算回路と、
前記エラー変動電圧に対応するデジタル値を有するエラー変動値を生成するアナログデジタル変換回路と、
前記エラー変動値を前記前デジタル検出値と加算して、現在のデジタル検出値を生成するデジタル加算回路と、
前記デジタル検出値に基づき前記ＤＡＣ出力電圧を生成するデジタルアナログ変換回路と、を有し、
前記アナログデジタル変換回路は、
前記オフセット電圧近傍ほど分解能が高くなるフラッシュ型アナログデジタル変換回路である電圧検出回路。