JP4536498B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、アナログデジタル変換器に関し、特に２ステップフラッシュ型のアナログデジタル変換器に関する。

アナログ入力信号を量子化し、デジタル信号に変換するアナログデジタル変換器（以下、ＡＤコンバータという）は、さまざまなデジタル信号処理回路の基本となる重要な回路ブロックのひとつである。特に通信機器である携帯電話や、オーディオ機器などの内部に使用されるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）においては、ＡＤコンバータによって信号処理速度や信号処理の精度が決定される場合がある。

ＡＤコンバータには、フラッシュ型や２ステップフラッシュ型、ΔΣ型のＡＤコンバータなど、回路形式の異なるいくつかのバリエーションが存在する。
このなかで、２ステップフラッシュ型のＡＤコンバータは、第１段階として、粗い精度で設定された複数の基準電圧を用いて上位ビットを判定し、第２段階として、その判定結果にもとづいて設定された複数の密な基準電圧を用いて下位ビットを判定することによりデジタル変換を行う（特許文献１参照）。この２ステップフラッシュ型のＡＤコンバータは、上位ビットと下位ビットを分けて変換するため、すべてのビットを同時に比較するフラッシュ型と比較して、コンパレータの数が減らすことができ、回路規模を小さくすることができる。

ここで、１段階目で上位２ビットを判定し、２段階目で下位２ビットを判定する４ビットの２ステップフラッシュ型のＡＤコンバータを考える。このようなＡＤコンバータでは、第１段階において、アナログ入力信号と、上位ビットの１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）で量子化された量子化値４、８、１２に対応する基準電圧とが比較される。その結果、アナログ入力信号が８〜１２の範囲であると判定されると、つぎに、第２段階において、下位ビットの１ＬＳＢで量子化された量子化値８〜１２の範囲に対応する基準電圧とアナログ入力信号との比較を行い、下位２ビットが決定される。

ところが、第１段階に用いられるコンパレータは、オフセットを有する場合があり、このオフセットによって上位ビットの判定に誤りが生ずる場合がある。たとえば、実際のアナログ入力信号が量子化値７に相当する信号であるにもかかわらず、第１段階における上位ビットの判定に誤りが発生し、８〜１２の範囲であると判定された場合、第２段階において、量子化値８〜１２に対応する基準電圧と比較したのでは１ＬＳＢ分の誤差が発生してしまう。

このような問題を解決するために、２ステップフラッシュ型ＡＤコンバータにおいては、下位２ビットの変換を行う際に、オーバーラップ範囲を設けることがある。たとえば、オーバーラップ範囲を±１ＬＳＢに設定した場合、第１段階において、量子化値が８〜１２の範囲であると判定された場合に、下位ビットの判定は、量子化値７〜１３に対応する１ＬＳＢ刻みの基準電圧とアナログ入力信号を比較することによって行われる。

特開昭６２−２８５５２２号公報

上述のように下位ビットの判定にオーバーラップ範囲を設けると、上位ビットの判定精度が悪化した場合でも下位ビットの判定の際に補正することができるが、オーバーラップ範囲を超えた場合には補正できないため、リニアリティが悪化してしまう。また、オーバーラップ範囲の電圧比較に用いられるコンパレータが別途必要となるため、回路規模が大きくなり、消費電流が増加するという問題がある。

本発明は係る課題に鑑みてなされたものであり、その目的は、リニアリティを向上したＡＤコンバータの提供にある。

本発明のある態様はアナログデジタル変換器に関する。このアナログデジタル変換器は、アナログ入力信号を上位ビットと下位ビットの２段階に分けてデジタル変換する２ステップフラッシュ型アナログデジタル変換器であって、複数の粗い基準電圧を生成する第１基準電圧生成部と、複数の粗い基準電圧とアナログ入力信号を比較し、上位ビットのデータを生成する第１変換部と、第１変換部により生成された上位ビットのデータ範囲にオーバーラップ範囲を加えた範囲全体に渡って、複数の密な基準電圧を生成する第２基準電圧生成部と、複数の密な基準電圧とアナログ入力信号を比較し、下位ビットのデータを生成する第２変換部と、第２変換部により生成された下位ビットのデータを監視する監視部と、を備える。第１基準電圧生成部は、監視部による監視の結果、下位ビットのデータが上側のオーバーラップ範囲に含まれた場合には、複数の粗い基準電圧を低電圧側にシフトし、下側のオーバーラップ範囲に含まれた場合には、複数の粗い基準電圧を高電圧側にシフトする。

上位ビットを判定する第１変換部のコンパレータにオフセットが生じ、上位ビットを誤って変換した場合には、下位ビットのデータがオーバーラップ範囲に含まれることになる。そこで、このアナログデジタル変換器は、監視部によるモニタの結果、下位ビットのデータがオーバーラップ範囲に含まれた場合には、第１変換部で用いられる粗い基準電圧をシフトさせる。その結果、第１変換部のコンパレータのオフセットが見かけ上キャンセルされ、次に同一のアナログ入力信号が入力されたとき、第１変換部は正確に上位ビットを生成することができるため、リニアリティを改善することができる。

監視部は、回路の動作中継続して下位ビットのデータを監視し、第１基準電圧生成部は、監視部の監視結果にもとづき、適応的に複数の粗い基準電圧をシフトしてもよい。
この態様によれば、監視部によって継続して下位ビットのデータを監視し、その結果を第１基準電圧生成部にフィードバックすることにより、製造上のばらつきに加えて、温度変動や電源電圧変動、経年変化などによって、コンパレータをはじめとする回路素子の特性が変化した場合にも、その特性変化に応じた粗い基準電圧を生成することになるため、リニアリティを改善することができる。

監視部は、所定の学習期間中に下位ビットのデータを監視し、第１基準電圧生成部は、学習期間中の監視結果にもとづいて、複数の粗い基準電圧のシフト量を決定してもよい。
「所定の学習期間」とは、たとえば、製品の検査段階であってもよいし、あるいはアナログデジタル変換器の動作を開始してから所定の回数のアナログデジタル変換の完了までであってもよい。学習期間の終了後、シフト量を固定してもよい。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログ入力信号を上位ビットと下位ビットの２段階に分けてデジタル変換する２ステップフラッシュ型アナログデジタル変換器であって、複数の粗い基準電圧を生成する第１基準電圧生成部と、複数の粗い基準電圧とアナログ入力信号を比較し、上位ビットのデータを生成する第１変換部と、第１変換部により生成された上位ビットのデータ範囲にオーバーラップ範囲を加えた範囲全体に渡って、複数の密な基準電圧を生成する第２基準電圧生成部と、複数の密な基準電圧とアナログ入力信号を比較し、下位ビットのデータを生成する第２変換部と、第２変換部により生成された下位ビットのデータを監視する監視部と、を備える。第２基準電圧生成部は、監視部による監視の結果、下位ビットのデータが上側のオーバーラップ範囲に含まれた場合には、複数の密な基準電圧を高電圧側にシフトし、下側のオーバーラップ範囲に含まれた場合には、複数の密な基準電圧を低電圧側にシフトする。

この態様によれば、アナログデジタル変換器は、監視部によるモニタの結果、下位ビットのデータがオーバーラップ範囲に含まれた場合には、第２変換部で用いられる密な基準電圧をオフセットをキャンセルする方向にシフトさせることにより、リニアリティを改善することができる。

監視部は、回路の動作中継続して下位ビットのデータを監視し、第２基準電圧生成部は、監視部の監視結果にもとづき、適応的に複数の密な基準電圧をシフトしてもよい。
この態様によれば、監視部によって下位ビットのデータを監視し、その結果を第２基準電圧生成部にフィードバックすることにより、製造上のばらつきに加えて、温度変動や電源電圧変動、経年変化などによって、コンパレータをはじめとする回路素子の特性が変化した場合にも、その特性変化に応じた密な基準電圧を生成することができ、リニアリティを改善することができる。

監視部は、所定の学習期間中に下位ビットのデータを監視し、第２基準電圧生成部は、学習期間中の監視結果にもとづいて、複数の密な基準電圧のシフト量を決定してもよい。

第２変換部は、学習期間の完了後に下位ビットのデータを生成する際に、オーバーラップ範囲を狭くしてもよい。
監視部によるモニタの結果を第１基準電圧生成部または第２基準電圧生成部にフィードバックし、複数の粗い基準電圧または複数の密な基準電圧に対して適切なシフト量を決定した後には、上位ビットの変換の誤りが減少するため、下位ビットの変換の際に必要なオーバーラップ範囲を狭くすることができる。

第２変換部は、複数の密な基準電圧とアナログ入力信号を比較する複数のコンパレータを備え、オーバーラップ範囲を狭くする際に、アナログ入力信号とオーバーラップ範囲に対応する密な基準電圧との比較に用いるコンパレータの少なくとも一つをオフしてもよい。
オーバーラップ範囲を狭く設定する際に、コンパレータをオフすることにより、回路の消費電流を低減することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るＡＤコンバータによれば、リニアリティを改善することができる。

（第１の実施形態）
図１は、本発明の実施の形態に係るＡＤコンバータ１００の構成を示すブロック図である。
ＡＤコンバータ１００は、２ステップフラッシュ型のＡＤコンバータであって、入力端子１０２に入力されるアナログ入力信号Ｖｉｎを４ビットで量子化して、出力端子１０４からデジタル出力信号Ｖｏｕｔを出力する。

ＡＤコンバータ１００は、第１変換部１０、第２変換部２０、基準電圧回路３０、合成回路４０、監視部５０を含む。２ステップフラッシュ型のＡＤコンバータは、第１ステップとして、第１変換部１０によって、複数の粗い基準電圧Ｖｒｃとアナログ入力信号Ｖｉｎを比較し、上位２ビットを生成する。つぎに、第２ステップとして、第２変換部２０によって複数の密な基準電圧Ｖｒｆとアナログ入力信号Ｖｉｎを比較して下位２ビットを生成する。合成回路４０は、上位２ビットと下位２ビットを合成してデジタル信号を出力する。粗い基準電圧Ｖｒｃおよび密な基準電圧Ｖｒｃは、基準電圧回路３０によって生成される。

基準電圧回路３０は、第１基準電圧生成部３２、第２基準電圧生成部３４を含む。第１基準電圧生成部３２は、上位２ビットを生成する第１変換部１０に対して、粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３を出力する。第２基準電圧生成部３４は、下位２ビットを生成する第２変換部２０に対して、密な基準電圧Ｖｒｆ１〜Ｖｒｆ７を出力する。

図２は、第１基準電圧生成部３２および第２基準電圧生成部３４により生成される粗い基準電圧Ｖｒｃおよび密な基準電圧Ｖｒｆの初期値を示す図である。

第１基準電圧生成部３２は、量子化値４、８、１２に対応する粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３を生成する。４ビットのＡ／Ｄコンバータにおいて、１ＬＳＢに相当する電圧ΔＶｒは、全入力電圧範囲Ｖｆｓｒを用いて、ΔＶｒ＝Ｖｆｓｒ／２^４＝Ｖｆｓｒ／１６で与えられる。したがって、粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３はそれぞれ、Ｖｒｃ１＝４×ΔＶｒ、Ｖｒｃ２＝８×ΔＶｒ、Ｖｒｃ３＝１２×ΔＶｒとなる。粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３は、第１変換部１０へと出力される。

本実施の形態では、全入力電圧範囲Ｖｆｓｒ＝１．６Ｖとし、ΔＶｒ＝０．１Ｖの場合について説明する。このとき、第１基準電圧生成部３２から生成される粗い基準電圧は、Ｖｒｃ１＝０．４Ｖ、Ｖｒｃ２＝０．８Ｖ、Ｖｒｃ３＝１．２Ｖとなる。

図１に戻る。第１変換部１０は、第１比較部１２および第１補正回路１４を含む。
第１比較部１２は３つのコンパレータＣＭＰｃ１〜ＣＭＰｃ３を備え、それぞれには、第１基準電圧生成部３２から出力される粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３が入力されている。コンパレータＣＭＰｃ１〜ＣＭＰｃ３はそれぞれ、アナログ入力信号Ｖｉｎと粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３を比較する。各コンパレータＣＭＰｃ１〜ＣＭＰｃ３は、Ｖｉｎ＞Ｖｒｃのときハイレベルを、Ｖｉｎ＜Ｖｒｃのときローレベルを出力する。コンパレータＣＭＰｃ１〜ＣＭＰｃ３による電圧比較の結果は、出力信号Ｓｃ１〜Ｓｃ３として出力される。

第１比較部１２における電圧比較の結果、アナログ入力信号Ｖｉｎが量子化値の０〜４、４〜８、８〜１２、１２〜１６のいずれの範囲に含まれるのかが判定される。たとえば、量子化値０〜４の範囲に含まれる場合、Ｓｃ１〜Ｓｃ３はすべてローレベルとなる。量子化値４〜８の範囲に含まれる場合、出力信号Ｓｃ１はハイレベルとなり、出力信号Ｓｃ２、Ｓｃ３はローレベルとなる。第１比較部１２は、コンパレータＣＭＰｃ１〜ＣＭＰｃ３の出力信号Ｓｃ１〜Ｓｃ３を第１補正回路１４に送出する。

第１補正回路１４は、第１比較部１２から出力される出力信号Ｓｃ１〜Ｓｃ３にもとづいて、ビット誤りなどを修正する。たとえば、第１比較部１２から出力された出力信号Ｓｃ１〜Ｓｃ３をチェックし、出力信号Ｓｃ１、Ｓｃ３がローレベルであり、出力信号Ｓｃ２がハイレベルであった場合、出力信号Ｓｃ２をローレベルに設定し直すなどの処理を行う。第１補正回路１４からは、補正後の出力信号Ｓｃ１’〜Ｓｃ３’が出力される。
このようにして生成された出力信号Ｓｃ１’〜Ｓｃ３’は、デジタル入力信号Ｖｉｎを量子化したデジタルデータの上位２ビットを表している。

第１補正回路１４は、補正後の出力信号Ｓｃ１’〜Ｓｃ３’を合成回路４０および第２基準電圧生成部３４へ出力する。なお、図中、合成回路４０および第２基準電圧生成部３４へと出力される補正後の出力信号Ｓｃ’は、実際には３個の出力信号Ｓｃ１’〜Ｓｃ３’が簡略化して示されたものである。

第２変換部２０は、第１変換部１０による上位２ビットの生成後、下位２ビットを生成する変換部であって、第２比較部２２および第２補正回路２４を含む。

第１比較部１２に用いられるコンパレータＣＭＰｃ１〜ＣＭＰｃ３は、オフセットを有する場合があり、２つの入力電圧のいずれかが高い状態を平衡状態として動作することになる。
本明細書においてオフセット電圧Ｖｏｆｓの正負は、コンパレータの＋側の入力端子に加算される電圧を正の向きにとるものとする。たとえば、コンパレータＣＭＰｃ１にオフセット電圧Ｖｏｆｓが生じている場合、コンパレータは実質的に（Ｖｉｎ＋Ｖｏｆｓ）と基準電圧Ｖｒｃ１を比較し、大小関係を判断する。

コンパレータＣＭＰｃ１〜ＣＭＰｃ３の電圧比較においては、このオフセットによって、アナログ入力信号Ｖｉｎと粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３の比較結果に誤りが生ずることになる。たとえばアナログ入力信号Ｖｉｎ＝０．３５Ｖであるにもかかわらず、コンパレータＣＭＰｃ１に１ＬＳＢに相当するΔＶｒ＝０．１Ｖのオフセット電圧Ｖｏｆｓが発生していた場合、本来量子化値０〜４の範囲に含まれると判定されるべきであるにもかかわらず、量子化値４〜８の範囲であると判定されることになる。

第２比較部２２は、下位２ビットを判定する際に、第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３のオフセットによる誤差を低減するため、上位ビットの１ＬＳＢ（下位ビットの４ＬＳＢ）の範囲に加え、±２ＬＳＢのオーバーラップ範囲を加えた４＋２＋２＝８ＬＳＢの範囲で電圧比較を行う。
すなわち、第１変換部１０による上位２ビットの判定の結果、量子化値が４×ｎから４×ｎ＋４の間であると判定されたとすると、第２変換部２０は、４×ｎ−２から４×ｎ＋２の各量子化値について大小関係の判定を行う。

たとえば、第１変換部１０の判定の結果、ｎ＝２であると判定された場合、量子化値は８〜１２の間をとるはずであるが、本実施の形態に係るＡＤコンバータ１００では、第２変換部２０において、量子化値６〜１４の範囲について判定を行うこととなる。

±２ＬＳＢのオーバーラップ範囲を含む８ＬＳＢの範囲で電圧比較を行い下位ビットを判定するために、第２比較部２２は、７個のコンパレータＣＭＰｆ１〜ＣＭＰｆ７を含む。これらのコンパレータＣＭＰｆには、第２基準電圧生成部３４により生成される密な基準電圧Ｖｒｆ１〜Ｖｒｆ７が入力されている。コンパレータＣＭＰｆ１〜ＣＭＰｆ７はそれぞれ、密な基準電圧Ｖｒｆ１〜Ｖｒｆ７とアナログ入力信号Ｖｉｎを比較し、Ｖｉｎ＞Ｖｒｃのときハイレベルを、Ｖｉｎ＜Ｖｒｃのときローレベルを出力する。コンパレータＣＭＰｆ１〜ＣＭＰｆ７の出力をそれぞれ出力信号Ｓｆ１〜Ｓｆ７とする。

第２基準電圧生成部３４は、第１補正回路１４から出力される補正後の出力信号Ｓｃ’にもとづいて、１ＬＳＢ（ΔＶｒ＝０．１Ｖ）刻みの密な基準電圧Ｖｒｆ１〜Ｖｒｆ７を生成する。
図２に示すように、第２基準電圧生成部３４により生成される密な基準電圧Ｖｒｆの範囲は、上位２ビットに応じて変化する。図中ｎで示される数は、第１変換部１０により生成された上位２ビットを１０進数で表したものである。
たとえばｎ＝０のとき、すなわち、アナログ入力信号Ｖｉｎが、量子化値０〜４の範囲に含まれると判定されたとき、第２基準電圧生成部３４は、オーバーラップ範囲を加えた量子化値０〜６に相当する密な基準電圧Ｖｒｆを生成する。ｎ＝１のとき、第２基準電圧生成部３４は、量子化値３〜９に相当する密な基準電圧を生成する。ｎ＝２のときは、量子化値７〜１３に相当する密な基準電圧を生成する。ｎ＝３のときは、量子化値１１〜１６に相当する密な基準電圧を生成する。

具体的には、ｎ＝２のとき、第２基準電圧生成部３４により生成される密な基準電圧の初期値は、Ｖｒｆ１＝３×ΔＶｒ＝０．３Ｖ、Ｖｒｆ２＝４×ΔＶｒ＝０．４Ｖ、Ｖｒｆ３＝５×ΔＶｒ＝０．５Ｖ、Ｖｒｆ４＝６×ΔＶｒ＝０．６Ｖ、Ｖｒｆ５＝７×ΔＶｒ＝０．７Ｖ、Ｖｒｆ６＝８×ΔＶｒ＝０．８Ｖ、Ｖｒｆ７＝９×ΔＶｒ＝０．９Ｖとなる。
このように第２基準電圧生成部３４は上位２ビットに応じた密な基準電圧Ｖｒｆ１〜Ｖｒｆ７を生成し、第２変換部２０へと出力する。

第２比較部２２から出力される下位２ビットに相当する出力信号Ｓｆ１〜Ｓｆ７は、第２補正回路２４へと送出される。第２補正回路２４は第１補正回路１４と同様に、ビット誤りなどの訂正を行い、訂正後の出力信号Ｓｆ’を合成回路４０に出力する。

合成回路４０は、上位２ビットを表す出力信号Ｓｃ１’〜Ｓｃ３’と、下位２ビットを表す出力信号Ｓｆ１’〜Ｓｆ７’を合成してアナログ入力信号Ｖｉｎをデジタル変換した４ビットのデジタル出力信号Ｖｏｕｔを出力する。

つぎに、監視部５０について説明する。
上述のように、第２変換部２０の第２比較部２２において、コンパレータＣＭＰｃ１〜ＣＭＰｃ３にオフセットが生じた場合にも、正常なアナログデジタル変換が行えるように、±２ＬＳＢのオーバーラップ範囲を設けている。しかしながら、コンパレータのオフセットは、個体差、温度依存性、電源電圧変動、経時劣化などのさまざまな要因によって変動するため、必ずしも設計段階で設定したオーバーラップ範囲に入るとは限らない。さらに、理想的なＡＤコンバータにおいて下位２ビットを判定するために必要なコンパレータは３つであるのに対し、オーバーラップ範囲を設けることによって、第２比較部２２のコンパレータの数が７つに増えており、消費電流が増加してしまうという問題がある。

そこで、監視部５０は、下位２ビットを表す第２補正回路２４から出力される補正後の出力信号Ｓｆ’をモニタし、下位ビットのデータがオーバーラップ範囲に含まれているかどうかを判定する。監視部５０により下位ビットをモニタすることにより、第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３のオフセット電圧Ｖｏｆｓを予測することができる。

第１変換部１０による上位２ビットの判定の結果、量子化値８〜１２の範囲（０．８Ｖ＜Ｖｉｎ＜１．２Ｖ）に含まれると判定されたにもかかわらず、第２比較部２２における電圧比較の結果、量子化値７〜８の範囲（０．７Ｖ＜Ｖｉｎ＜０．８Ｖ）であると判定された場合には、第１比較部１２のコンパレータＣＭＰｃにおいて、１ＬＳＢに相当するΔＶｒ＝０．１Ｖの正のオフセット電圧Ｖｏｆｓが生じていると予測される。

逆に、第１変換部１０による上位２ビットの判定の結果、量子化値４〜８の範囲（すなわち０．４Ｖ＜Ｖｉｎ＜０．８Ｖ）に含まれると判定されたとき、第２比較部２２における電圧比較の結果、量子化値９〜１０の範囲（０．９Ｖ＜Ｖｉｎ＜１．０Ｖ）であると判定された場合には、第１比較部１２のコンパレータＣＭＰｃにおいて、−２ＬＳＢに相当する電圧Ｖｏｆｓ＝−２×ΔＶｒ＝−０．２Ｖの負のオフセットが生じていると予測される。
すなわち、下位ビットが、下側のオーバーラップ範囲に含まれた場合、オフセット電圧Ｖｏｆｓは正となり、上側のオーバーラップ範囲に含まれた場合オフセット電圧Ｖｏｆｓは負となることがわかる。

監視部５０は所定の学習期間の間、出力信号Ｓｆ’、すなわち下位２ビットをモニタし、第１変換部１０により判定された範囲に含まれているか、あるいはオーバーラップ範囲に含まれているかの情報を蓄積し、第１比較部１２のコンパレータＣＭＰｃのオフセット電圧Ｖｏｆｓを予測する。所定の学習期間は、たとえば、ＡＤコンバータ１００の起動後のアナログデジタル変換を行った回数により規定してもよいし、起動後の動作時間で規定してもよい。

監視部５０は、学習期間に蓄積した第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３のオフセット電圧Ｖｏｆｓの平均値を算出し、何ＬＳＢに相当するオフセット電圧を有するかをオフセット信号ＯＦＳとして第１基準電圧生成部３２へ出力する。たとえば、オフセット電圧Ｖｏｆｓ＝０．１Ｖのとき、ＯＦＳ＝１となり、Ｖｏｆｓ＝−０．２Ｖのとき、ＯＦＳ＝−２となる。

第１基準電圧生成部３２は、学習期間における監視の結果、コンパレータＣＭＰｃ１〜ＣＭＰｃ３において平均値として１ＬＳＢ＝０．１Ｖのオフセット電圧Ｖｏｆｓが発生していると予測された場合には、粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３を図２に示す初期値から１ＬＳＢに相当する電圧ΔＶｒ＝０．１Ｖだけ高電圧側へシフトして出力する。すなわち、第１基準電圧生成部３２から出力される粗い基準電圧は、Ｖｒｃ１＝０．５Ｖ、Ｖｒｃ２＝０．９Ｖ、Ｖｒｃ３＝１．３Ｖとなる。

逆に、学習期間におけるオフセット量のモニタの結果、コンパレータＣＭＰｃ１〜ＣＭＰｃ３において平均値として−２ＬＳＢのオフセットが発生していると予測された場合には、粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３を、図２に示す初期値から２ＬＳＢに相当する電圧２×ΔＶｒ＝０．２Ｖ分だけ低電圧側へとシフトして出力する。このとき、粗い基準電圧は、Ｖｒｃ１＝０．２Ｖ、Ｖｒｃ２＝０．６Ｖ、Ｖｒｃ３＝１．０Ｖとなる。

第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３は、コンパレータが有するオフセット分だけシフトした粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３と、アナログ入力信号Ｖｉｎを比較することになる。その結果、コンパレータＣＭＰｃ１〜ＣＭＰｃ３のオフセットが見かけ上キャンセルされ、コンパレータＣＭＰｃ１〜ＣＭＰｃ３による上位２ビットの判定の精度が向上し、ＡＤコンバータ１００のリニアリティを改善することができる。

このように、本実施の形態に係るＡＤコンバータ１００によれば、コンパレータＣＭＰｃ１〜ＣＭＰｃ３のオフセットに応じて粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３をシフトすることにより、上位２ビットの判定の精度が向上する。上位２ビットの判定に誤りがなければ、下位ビットの判定に際し、オーバーラップ範囲を狭めることが可能となる。

さらに、本実施の形態に係るＡＤコンバータ１００は、学習期間においてオフセット量を決定し、粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３をシフトした後、第２比較部２２のコンパレータＣＭＰｆ１〜ＣＭＰｆ７のうち、オーバーラップ範囲に設けられたコンパレータＣＭＰｆ１、ＣＭＰｆ７をオフする。すなわちオーバーラップ範囲は±１ＬＳＢに狭められる。
コンパレータＣＭＰｃのオフセットが安定している場合には、さらに、コンパレータＣＭＰｆ２、ＣＭＰｆ６をオフし、オーバーラップ範囲を０ＬＳＢとしてもよい。

このように本実施の形態に係るＡＤコンバータ１００によれば、学習期間の終了後、オーバーラップ範囲に設けられたコンパレータＣＭＰｃをオフすることにより、消費電流を低減することができる。

（第２の実施形態）
図３は、第２の実施形態に係るＡＤコンバータ２００の構成を示すブロック図である。図３において、図１と同一の構成要素には同一の符号を付し、適宜重複した説明を省略するものとする。
本実施の形態に係るＡＤコンバータ２００は、監視部５０による下位ビットを表す出力信号Ｓｃ’のモニタしてコンパレータＣＭＰｃ１〜ＣＭＰｃ３のオフセット電圧Ｖｏｆｓを予測し、第２基準電圧生成部３４により生成される密な基準電圧Ｖｒｆをシフトする。

第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３は、必ずしも同一のオフセットを有するとは限らず、異なったオフセット量を有する場合がある。たとえば、コンパレータＣＭＰｃ１のみがＶｏｆｓ１＝＋ΔＶｒ＝０．１Ｖのオフセットを有し、コンパレータＣＭＰｃ２およびＣＭＰｃ３はオフセットをもたない場合も考えられる。
そのため、監視部５０は、第２補正回路２４から出力される補正後の出力信号Ｓｆ’をモニタし、第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３ごとのそれぞれのオフセット電圧Ｖｏｆｓ１〜Ｖｏｆｓ３を予測する。

監視部５０は、学習期間におけるモニタの結果、コンパレータＣＭＰｃ１〜ＣＭＰｃ３がそれぞれ有するオフセット電圧Ｖｏｆｓ１〜Ｖｏｆｓ３を予測し、何ＬＳＢに相当する電圧がオフセットしているかをオフセット信号ＯＦＳ１〜ＯＦＳ３として第２基準電圧生成部３４に出力する。たとえば、コンパレータＣＭＰｃ２に０．１Ｖのオフセットが生じていると予測された場合、ＯＦＳ２＝１を出力する。

第２基準電圧生成部３４は、学習期間の終了後、監視部５０により予測されたオフセット電圧Ｖｏｆｓ１〜Ｖｏｆｓ３を表すオフセット信号ＯＦＳ１〜ＯＦＳ３にもとづいて、密な基準電圧Ｖｒｆ１〜Ｖｒｆ７をシフトする。
たとえば、ｎ＝０のときの密な基準電圧Ｖｒｆについては、コンパレータＣＭＰｃ１のオフセット電圧Ｖｏｆｓ１にもとづいてシフトさせる。たとえば、オフセット電圧Ｖｏｆｓ１＝＋０．１Ｖのとき、図２に示す密な基準電圧Ｖｒｆの初期値から０．１Ｖだけ低電圧側にシフトする。

ｎ＝１のときには、コンパレータＣＭＰｃ１、ＣＭＰｃ２のオフセット電圧Ｖｏｆｓ１、Ｖｏｆｓ２にもとづいて密な基準電圧Ｖｒｆをシフトさせる。ｎ＝２のときには、コンパレータＣＭＰｃ２、ＣＭＰｃ３のオフセット電圧Ｖｏｆｓ２、Ｖｏｆｓ３にもとづいて密な基準電圧Ｖｒｆをシフトさせる。ｎ＝３のときには、コンパレータＣＭＰｃ３のオフセット電圧Ｖｏｆｓ３にもとづいて密な基準電圧Ｖｒｆをシフトさせる。

たとえば、監視部５０によるモニタの結果、コンパレータＣＭＰｃ１にのみ１ＬＳＢに相当するオフセット電圧Ｖｏｆｓ１＝０．１Ｖが生じていることが予測された場合、第２基準電圧生成部３４は、ｎ＝０のときの密な基準電圧Ｖｒｆを、図２に示す初期状態から１ＬＳＢに相当する電圧ΔＶｒ分だけ低電圧側へとシフトして出力する。またｎ＝１のときの密な基準電圧Ｖｒｆについても、図２に示す初期状態から電圧ΔＶｒ分だけシフトして出力する。ｎ＝２、ｎ＝３のときの基準電圧Ｖｒｆについては、図２に示す初期値の値をそのまま出力する。

密な基準電圧Ｖｒｆがシフトされる結果、コンパレータＣＭＰｆ１〜ＣＭＰｆ７から出力される出力信号Ｓｆ１〜Ｓｆ７に対応するビットが基準電圧のシフト前と比べて変化することになる。出力信号Ｓｆ１〜Ｓｆ７を正確な下位ビットに変換するため、監視部５０により予測されたオフセット電圧Ｖｏｆｓ１〜Ｖｏｆｓ３を表すオフセット信号ＯＦＳ１〜ＯＦＳ３は、合成回路４０にも出力される。合成回路４０は、オフセット信号ＯＦＳ１〜ＯＦＳ３にもとづいて、出力信号Ｓｆ’を適切に下位２ビットに変換して上位２ビットを表す出力信号Ｓｃ’と合成する。

このように、本実施の形態に係るＡＤコンバータ２００によれば、第２基準電圧生成部３４により生成される密な基準電圧Ｖｒｆを、第１比較部１２のコンパレータＣＭＰｃのオフセットに応じてシフトさせることにより、コンパレータＣＭＰｃ１〜ＣＭＰｃ３それぞれのオフセット電圧Ｖｏｆｓを個別に補正することができる。

本実施の形態に係るＡＤコンバータ２００によれば、第２変換部２０における下位ビットの生成時に、第１変換部１０により生成された上位ビットの範囲で電圧比較を行うことになるため、リニアリティを改善することができる。

第２の実施の形態に係るＡＤコンバータ２００においても、学習期間の完了後、第２比較部２２のコンパレータＣＭＰｆのうち、オーバーラップ範囲に設けられたＣＭＰｆ１、ＣＭＰｆ７、さらにＣＭＰｆ２、ＣＭＰｆ６をオフしてもよい。コンパレータをオフすることにより消費電流を低減することができる。

第２の実施形態のようにコンパレータＣＭＰｃのオフセットの予測結果を第２基準電圧生成部３４に出力する場合においても、第１の実施形態と同様に、密な基準電圧Ｖｒｆを一様にシフトしてもよい。

最後に、第１、第２の実施形態において、第１基準電圧生成部３２または第２基準電圧生成部３４において基準電圧Ｖｒｃ、Ｖｒｆをシフトする方法について説明する。

ＡＤコンバータの基準電圧回路は、抵抗値の等しく設定された複数の抵抗を直列に接続し、その両端に最大電圧Ｖｒｅｆ１および最小電圧Ｖｒｅｆ２を印加する。基準電圧回路は、各抵抗の接続ノードに現れる抵抗分圧され電位差が等しい複数の電圧を基準電圧として第１比較部１２、第２比較部２２へと出力する。
したがって、監視部５０により予測されたオフセットにもとづいて、最大電圧Ｖｒｅｆ１および最小電圧Ｖｒｅｆ２をシフトさせることにより、第１基準電圧生成部３２あるいは第２基準電圧生成部３４に出力する基準電圧をシフトすることができる。

また、最大電圧Ｖｒｅｆ１および最小電圧Ｖｒｅｆ２を固定しておき、粗い基準電圧Ｖｒｃまたは密な基準電圧Ｖｒｆを出力する電圧出力端子と複数の抵抗の接続ノード間にスイッチを設け、スイッチの接続状態を切り替えることによっても、オフセットに応じて基準電圧Ｖｒｃ、Ｖｒｆをシフトさせることができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態の形態においては、監視部５０は、所定の学習期間の間、出力信号Ｓｆ’をモニタする場合について説明したがこれには限定されない。たとえば、監視部５０により、ＡＤコンバータ１００、２００の動作中、継続して出力信号Ｓｆ’をモニタしておくことにより、温度変動などによってコンパレータＣＭＰｃのオフセットが変化した場合にも、変動後のオフセット量に応じて基準電圧Ｖｒｃ、Ｖｒｆを生成することができる。

第１の実施形態においては、第１基準電圧生成部３２により生成される粗い基準電圧Ｖｒｃをシフトし、第２の実施形態においては第２基準電圧生成部３４により生成される密な基準電圧Ｖｒｆをシフトする場合について説明したが、粗い基準電圧Ｖｒｃおよび密な基準電圧Ｖｒｆを、コンパレータＣＭＰｃのオフセットに応じて同時にシフトさせてもよい。この場合、第１基準電圧生成部３２または第２基準電圧生成部３４のいずれかにより補正を行う場合に比べて、より自由度の高い補正を行うことができる。

第１の実施形態において第１基準電圧生成部３２は、コンパレータＣＭＰｃ１〜ＣＭＰｃ３のオフセットの平均値にもとづいて、粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３を一様にシフトさせる場合について説明したがこれには限定されず、第２の実施形態のように、各コンパレータＣＭＰｃ１〜ＣＭＰｃ３それぞれのオフセットにもとづいて粗い基準電圧Ｖｒｃ１〜Ｖｒｃ３を個別にシフトしてもよい。

第１、第２の実施の形態においては、説明を簡略化するために、４ビットのＡＤコンバータについて説明したがこれには限定されない。８ビット、あるいはより大きなビット数を有するＡＤコンバータにおいては、コンパレータＣＭＰｃのオフセットが、リニアリティなどに大きく影響するため、４ビットの場合よりもさらに本発明の効果を得ることができる。

本発明の実施の形態に係るＡＤコンバータの構成を示すブロック図である。 第１基準電圧生成部および第２基準電圧生成部により生成される粗い基準電圧Ｖｒｃおよび密な基準電圧Ｖｒｆの初期値を示す図である。 第２の実施形態に係るＡＤコンバータの構成を示すブロック図である。

符号の説明

１００ ＡＤコンバータ、 ２００ ＡＤコンバータ、 １０ 第１変換部、 １２ 第１比較部、 １４ 第１補正回路、 ２０ 第２変換部、 ２２ 第２比較部、 ２４ 第２補正回路、 ＣＭＰｃ コンパレータ、 ＣＭＰｆ コンパレータ、 ３０ 基準電圧回路、 ３２ 第１基準電圧生成部、 ３４ 第２基準電圧生成部、 ４０ 合成回路、 ５０ 監視部。

Claims (8)

1. アナログ入力信号を上位ビットと下位ビットの２段階に分けてデジタル変換する２ステップフラッシュ型アナログデジタル変換器であって、
   複数の粗い基準電圧を生成する第１基準電圧生成部と、
   前記複数の粗い基準電圧と前記アナログ入力信号を比較し、上位ビットのデータを生成する第１変換部と、
   前記第１変換部により生成された上位ビットのデータ範囲にオーバーラップ範囲を加えた範囲全体に渡って、複数の密な基準電圧を生成する第２基準電圧生成部と、
   前記複数の密な基準電圧と前記アナログ入力信号を比較し、下位ビットのデータを生成する第２変換部と、
   前記第２変換部により生成された下位ビットのデータを監視する監視部と、を備え、
   前記第１基準電圧生成部は、前記監視部による監視の結果、前記下位ビットのデータが上側のオーバーラップ範囲に含まれた場合には、前記複数の粗い基準電圧を低電圧側にシフトし、下側のオーバーラップ範囲に含まれた場合には、前記複数の粗い基準電圧を高電圧側にシフトすることを特徴とするアナログデジタル変換器。
2. 前記監視部は、回路の動作中継続して前記下位ビットのデータを監視し、
   前記第１基準電圧生成部は、前記監視部の監視結果にもとづき、適応的に前記複数の粗い基準電圧をシフトすることを特徴とする請求項１に記載のアナログデジタル変換器。
3. 前記監視部は、所定の学習期間中に前記下位ビットのデータを監視し、
   前記第１基準電圧生成部は、前記学習期間中の監視結果にもとづいて、前記複数の粗い基準電圧のシフト量を決定することを特徴とする請求項１に記載のアナログデジタル変換器。
4. アナログ入力信号を上位ビットと下位ビットの２段階に分けてデジタル変換する２ステップフラッシュ型アナログデジタル変換器であって、
   複数の粗い基準電圧を生成する第１基準電圧生成部と、
   前記複数の粗い基準電圧と前記アナログ入力信号を比較し、上位ビットのデータを生成する第１変換部と、
   前記第１変換部により生成された上位ビットのデータ範囲にオーバーラップ範囲を加えた範囲全体に渡って、複数の密な基準電圧を生成する第２基準電圧生成部と、
   前記複数の密な基準電圧と前記アナログ入力信号を比較し、下位ビットのデータを生成する第２変換部と、
   前記第２変換部により生成された下位ビットのデータを監視する監視部と、を備え、
   前記第２基準電圧生成部は、前記監視部による監視の結果、前記下位ビットのデータが上側のオーバーラップ範囲に含まれた場合には、前記複数の密な基準電圧を高電圧側にシフトし、下側のオーバーラップ範囲に含まれた場合には、前記複数の密な基準電圧を低電圧側にシフトすることを特徴とするアナログデジタル変換器。
5. 前記監視部は、回路の動作中継続して前記下位ビットのデータを監視し、
   前記第２基準電圧生成部は、前記監視部の監視結果にもとづき、適応的に前記複数の密な基準電圧をシフトすることを特徴とする請求項４に記載のアナログデジタル変換器。
6. 前記監視部は、所定の学習期間中に前記下位ビットのデータを監視し、
   前記第２基準電圧生成部は、前記学習期間中の監視結果にもとづいて、前記複数の密な基準電圧のシフト量を決定することを特徴とする請求項４に記載のアナログデジタル変換器。
7. 前記第２変換部は、前記学習期間の完了後に前記下位ビットのデータを生成する際に、前記オーバーラップ範囲を狭くすることを特徴とする請求項３または６に記載のアナログデジタル変換器。
8. 前記第２変換部は、前記複数の密な基準電圧と前記アナログ入力信号を比較する複数のコンパレータを備え、前記オーバーラップ範囲を狭くする際に、前記アナログ入力信号と前記オーバーラップ範囲に対応する密な基準電圧との比較に用いるコンパレータの少なくとも一つをオフすることを特徴とする請求項７に記載のアナログデジタル変換器。

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