JPH09162738A - 直並列型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 上位電圧比較器列と下位電圧比較器列との間
のオフセット電圧を減少させて、以て微分非直線性誤差
を低減する。 【解決手段】 上位参照電圧列３の各上位参照電圧間の
電圧差を保持しつつ各上位参照電圧を変更させる上位参
照電圧列変更回路４が、上位電圧比較器列１の所定の入
力端子に接続されている。上位電圧比較器列１及び下位
電圧比較器列１６は、同一のアナログ入力信号５の電圧
値をサンプリングするときに、各電圧比較器２中のスイ
ッチのフィードスルーによる注入電荷のばらつきにより
オフセット電圧が発生する。上位参照電圧列変更回路４
は前記オフセット電圧量を減少させるように上位参照電
圧列３を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直並列型Ａ／Ｄ変
換器に関するものである。

【０００２】

【従来の技術】近年、多くの産業分野において信号処理
のディジタル化が進み、アナログ値をディジタル値に変
換するためのＡ／Ｄ変換器がディジタル信号処理のキー
デバイスとなっている。しかも、Ａ／Ｄ変換器には高速
化、高精度化及び低電力化が要求されている。

【０００３】Ａ／Ｄ変換器のアーキテクチャには、並列
型、直並列型等がある。並列型Ａ／Ｄ変換器は、変換速
度は高速であるが、変換精度に比例して回路規模が増大
するため、低電力化が困難であるという欠点を有してい
る。これに対し、直並列型Ａ／Ｄ変換器は、変換速度は
ビデオ周波数帯域程度で並列型より遅いが、変換精度に
比して回路規模が小さく、消費電力を小さくできるとい
う特徴を有している。このため直並列型Ａ／Ｄ変換器は
ビデオ帯域の信号処理に頻繁に応用されている。

【０００４】図１０に、従来の３ビット並列型Ａ／Ｄ変
換器の構成を示す。２つの基準電圧１０，１１の間に基
準抵抗列５５が接続されている。電圧比較列５０に含ま
れているそれぞれの電圧比較器５１の一方の入力端子は
基準抵抗列５５に接続され、他方の入力端子はアナログ
入力信号５に接続され、出力端子は論理回路５２に接続
されている。基準抵抗列５５は各基準抵抗によって基準
電圧１０，１１間の電位差を等電位に分割しており、各
分割点は対応した電圧比較器５１のそれぞれの入力端子
に接続されている。すなわち、各電圧値ＶRi（ｉ＝１、
２、３、…、７）はＶRi−ＶRiー1が一定値となる。

【０００５】次に、図１１及び図１２を用いて、図１０
の並列型Ａ／Ｄ変換器がアナログ電圧値をディジタル値
に変換する動作について述べる。図１１の横軸は時間を
表し、縦軸はアナログ入力信号５の電圧値を表す。Ａ／
Ｄ変換器はサンプリング時刻ＴSi（ｉ＝−１、０、１、
２、…、７）におけるアナログ入力信号５の電圧値ＡNi
をサンプリングする。サンプリング時刻ＴSiはＴSi+1−
ＴSiが一定であるという条件を満たす。すなわち、時間
の経過と共に電圧値が変化するアナログ入力信号５をＡ
／Ｄ変換器は等しい時間間隔でサンプリングするわけで
ある。サンプリングされたアナログ入力信号電圧ＡNiは
それぞれの電圧比較器５１によって参照電圧ＶRiと比較
される。例えば、ＶR5＞ＡNi＞ＶR4の条件を満たすアナ
ログ入力信号電圧の場合には、ＶR7、ＶR6、ＶR5に接続
された電圧比較器５１は参照電圧よりもアナログ入力信
号電圧が小さいと判断し０レベル（論理振幅レベルのロ
ーレベル）を出力する。ＶR4、ＶR3、ＶR2、ＶR1に接続
された電圧比較器５１は参照電圧よりもアナログ信号電
圧が高いと判断して１レベル（論理振幅レベルのハイレ
ベル）を出力する。このように参照電圧ＶR4とＶR5の間
にＡNiがある場合には、ＶR4とＶR5との間に接続されて
いる電圧比較器５１の出力が１レベルから０レベルに変
化するビット列（０００１１１１）が電圧比較器列５０
から出力される。電圧比較器列５０から出力されたビッ
ト列は論理回路５２によってコード変換され、Ａ／Ｄ変
換出力５３として（１００）が出力される（図１２参
照）。このようにＡ／Ｄ変換器の出力値は参照電圧をし
きい値として変化する。以上が並列型Ａ／Ｄ変換器の動
作である。

【０００６】ところが、並列型Ａ／Ｄ変換器では２^N-1
（Ｎ：ビット数）個の電圧比較器５１が必要であるた
め、この並列型Ａ／Ｄ変換器を実現しようとすると、ト
ランジスタ数が多くなり、チップ面積及び消費電力が大
きくなってしまう。この問題を解決し、高速・高精度・
低電力のＡ／Ｄ変換器を達成するための代表的なアーキ
テクチャとして、直並列型Ａ／Ｄ変換器がある。

【０００７】直並列Ａ／Ｄ変換器の説明に先立って、そ
の構成要素の１つである電圧比較器について説明する。
電圧比較器はＡ／Ｄ変換器の主な構成要素の１つである
が、特に高速度で動作可能な電圧比較器の例として、イ
ンバータチョッパ電圧比較器及び差動チョッパ電圧比較
器が知られている。これらの電圧比較器は、ＣＭＯＳト
ランジスタの超ＬＳＩプロセス技術で実現されるモノシ
リックＡ／Ｄ変換器に頻繁に応用されている。ここで
は、インバータチョッパ電圧比較器を例に説明する。

【０００８】以下、インバータチョッパ電圧比較器の構
成及びその動作について述べる。図１３にインバータチ
ョッパ電圧比較器の基本構成を示す。ＳＷ１〜４はスイ
ッチであり、ＰＭＯＳ単体のトランスファーゲート、Ｎ
ＭＯＳ単体のトランスファーゲート、ＣＭＯＳのトラン
スファーゲートから選択して適用される。これらのトラ
ンスファーゲートでは、ＭＯＳトランジスタのゲートに
印加するクロック信号（以下スイッチ制御信号と呼ぶこ
とにする）によって、ドレインとソース間の導通状態と
非導通状態を制御している。

【０００９】各インバータチョッパ電圧比較器５９にお
いて、スイッチＳＷ１の一方の端子はアナログ入力信号
５に接続され、他方の端子は容量Ｃ１に接続されてい
る。スイッチＳＷ２の一方の端子は基準抵抗列５５に接
続され、他方の端子は容量Ｃ１の端子とスイッチＳＷ１
とに接続されている。ＳＷ１、２の接続されていない容
量Ｃ１のもう一方の端子は第１のインバータ５６の入力
端子に接続されている。ＳＷ３の一方の端子は容量Ｃ１
と第１のインバータ５６の入力端子との両者の接続点に
接続され、他方の端子は第１のインバータ５６の出力端
子に接続されている。容量Ｃ２の一方の端子は第１のイ
ンバータ５６の出力端子とスイッチＳＷ３との両者の接
続点に接続され、他方の端子は第２のインバータ５７の
入力端子に接続されている。スイッチＳＷ４の一方の端
子は第２のインバータ５７の入力端子と容量Ｃ２との両
者の接続点に接続され、他方の端子は第２のインバータ
５７の出力端子に接続されている。第３のインバータ５
８の入力端子は第２のインバータ５７の出力端子とＳＷ
スイッチ４との両者の接続点に接続されている。以上が
インバータチョッパ電圧比較器５９の基本構成である。

【００１０】次に動作について説明する。図１４は、ス
イッチ１〜４のＯＮ状態とＯＦＦ状態を示すタイミング
図である。このタイミング図でハイレベルのときスイッ
チはＯＮ状態を、ローレベルのときスイッチはＯＦＦ状
態をそれぞれ示している。

【００１１】「サンプル期間」では、スイッチＳＷ１、
３、４がＯＮ状態であり、アナログ入力信号５が容量Ｃ
１に接続されて、前記容量Ｃ１の一方の端子はアナログ
入力信号５の電圧値となる。容量Ｃ１の他方の端子の電
圧値は、スイッチＳＷ３がＯＮ状態であるため、第１の
インバータ５６の入出力端子と等しい電圧値Ｖa（図１
５に示されているＡ点）となる。同じようにスイッチＳ
Ｗ４がＯＮ状態であるため、第２のインバータ５７の入
出力端子の電圧値はＶaとなる。次にスイッチＳＷ１、
３、４がＯＦＦ状態となり、インバータチョッパ電圧比
較器５９はアナログ入力信電圧Ｖinを保持する。容量Ｃ
１の端子電圧は、保持されたアナログ入力電圧ＶinとＶ
aとの電圧差となる。容量Ｃ１に保持された電荷は、平
行平板型コンデンサの蓄積電荷と端子電圧との関係を用
いると、（数１）で表すことができる。

【００１２】

【数１】

【００１３】次に、「比較期間」でスイッチＳＷ２がＯ
Ｎ状態になると、第１のインバータ５６の入力端子の電
圧Ｖbと参照電圧Ｖrefとの電位差が容量Ｃ１の両端子に
印加される。スイッチＳＷ３はＯＦＦ状態であり、第１
のインバータ５６の入力端子はＭＯＳトランジスタのゲ
ートであるため入力インピーダンスは非常に高く電流の
流入出が無視できるとすると、前記第１のインバータ５
６の入力端子の電荷は保持される結果、（数２）が成り
立つ。（数２）に（数１）を代入して、Ｑ１を消去し、
Ｖbについて解くと、（数３）が導かれる。

【００１４】

【数２】

【００１５】

【数３】

【００１６】（数３）より、第１のインバータ５６の入
力端子はＶaよりもＶref−Ｖin（参照電圧と保持された
アナログ入力電圧の差分）の電圧が変動することがわか
る。したがって、第１のインバータ５６の出力電圧変動
分△Ｖofは（数４）で表される（図１６参照）。第２の
インバータ５７も同様の動作で入力電圧を増幅する。第
２のインバータ５７のＶaからの入力電圧変化量は第１
のインバータ５６の出力電圧変動分△Ｖofとなるので、
第２のインバータ５７の出力電圧変動分△Ｖosは、（数
５）で表される。

【００１７】

【数４】

【００１８】

【数５】

【００１９】（数５）によれば、△ＶosはＶref−Ｖin
に比例しており、比例係数はＧf・Ｇsとなっていること
から、参照電圧Ｖrefとサンプリングされたアナログ入
力信号電圧Ｖinとの差電圧がＧf・Ｇs倍されて出力され
ていることがわかる。第３のインバータ５８は、△Ｖos
に増幅された入力電圧変化量を論理電圧レベルまでさら
に増幅し、電圧比較結果として出力する。以上のように
して電圧比較動作が行われる。

【００２０】以上、インバータチョッパ電圧比較器につ
いて説明したが、差動チョッパ電圧比較器についてもア
ナログ入力信号電圧と参照電圧の差電圧を論理電圧レベ
ルまで増幅することにより、アナログ入力信号と参照電
圧との比較動作を行うものである。

【００２１】ところで、トランスファーゲートの特徴の
一つとして、スイッチ制御信号がＯＮ命令からＯＦＦ命
令に（またはＯＦＦ命令からＯＮ命令に）遷移する期間
に、ＭＯＳトランジスタのゲートとドレイン間（または
ゲートとソース間）が両者間に寄生する容量により交流
結合され、ドレイン（またはソース）に電荷が注入され
る（以下これをフィードスルーと呼ぶことにする）。ス
イッチＳＷ１、スイッチＳＷ３、４がＯＦＦ状態に遷移
するときに、容量Ｃ１とスイッチＳＷ１との接続点にフ
ィードスルーによる電荷が注入され、アナログ入力信号
電圧Ｖinに誤差電圧が加えられる。このフィードスルー
による電荷量はスイッチＳＷ１を構成するＭＯＳトラン
ジスタのドレイン（またはソース）の電圧値や、ゲート
長、ゲート幅、しきい値電圧（以下デバイスパラメータ
と呼ぶことにする）に依存する。ところで、高速のＡ／
Ｄ変換器には複数個の電圧比較器が必要であり、それぞ
れのインバータチョッパ電圧比較器５９のスイッチＳＷ
１のデバイスパラメータにばらつきがあると、容量Ｃ１
に注入されるフィードスルーによる電荷量がばらつくた
め、保持電圧Ｖinに加えられる誤差電圧にばらつきが生
じる。

【００２２】次に、直並列型Ａ／Ｄ変換器の構成及びそ
の動作について述べる。図１７に従来の６ビット直並列
型Ａ／Ｄ変換器の構成を示す。２つの基準電圧１０，１
１の間に基準抵抗列１２が接続されている。上位３ビッ
トを決定する上位電圧比較器列１に含まれるそれぞれの
電圧比較器２の第１の入力端子は基準抵抗列１２中の前
記基準電圧１０，１１間の電位差を等電位に分割したＶ
１〜７点の各電位（上位参照電圧列３）に接続されてお
り、第２の入力端子はアナログ入力信号５に接続されて
いる。上位電圧比較器列１の出力端子は上位論理回路９
に接続されている。下位３ビットを決定する下位電圧比
較器列１６に含まれるそれぞれの電圧比較器２の第１の
入力端子は基準抵抗列１２において上位電圧比較器列９
のそれぞれの電圧比較器２が接続されている接続点（Ｖ
１〜７点）及び基準電圧１０，１１の間を基準抵抗１３
により等電位に分割した各点に下位参照電圧列選択回路
１５を構成するスイッチＳ１〜５６を介して接続されて
おり、第２の入力端子はアナログ入力信号５に接続され
ている。下位電圧比較器列１６の出力端子は下位論理回
路１９に接続されている。上位論理回路９及び下位論理
回路１９の出力端子は演算回路２１に接続されている。
以上が直並列型Ａ／Ｄ変換器の構成である。

【００２３】次に動作について説明する。まず、上位電
圧比較器列１と下位電圧比較器列１６とがアナログ入力
信号５に同時に接続され、それぞれアナログ入力信号電
圧を保持する。上位電圧比較器列１は、アナログ入力信
号電圧と上位参照電圧列３とを比較し、上位比較結果６
を出力する。上位比較結果６は、上位論理回路９によっ
てコード変換され、３ビットの上位Ａ／Ｄ変換出力７と
して出力される。下位参照電圧列選択回路１５は上位論
理回路９から出力される下位参照電圧列選択信号８によ
り下位参照電圧列選択回路１５を構成するそれぞれのス
イッチのＯＮ状態、ＯＦＦ状態を決定し、下位電圧比較
器列１６に供給する下位参照電圧列１４を切り替える。
下位電圧比較器列１６は、保持していたアナログ入力信
号電圧と下位参照電圧列１４とを比較し、下位比較結果
１７を出力する。下位比較結果１７は、下位論理回路１
９によってそれぞれコード変換され、３ビットの下位Ａ
／Ｄ変換出力１８として出力される。上位Ａ／Ｄ変換出
力７と下位Ａ／Ｄ変換出力１８とは演算回路２１でデー
タ演算されて６ビットのＡ／Ｄ変換出力２０となる。以
上が直並列型Ａ／Ｄ変換器の動作である。

【００２４】図１７に示す直並列型Ａ／Ｄ変換器のよう
な複数の電圧比較器（上位電圧比較器列１、下位電圧比
較器列１６）で構成されるＡ／Ｄ変換器は、Ａ／Ｄ変換
器の代表的なアーキテクチャの１つであるが、上位電圧
比較器列１と下位電圧比較器列１６との間に発生するオ
フセット電圧が問題となる。オフセット電圧は、上位比
較器列１が比較対象となるアナログ入力信号電圧を保持
するときに加えられた誤差電圧と下位電圧比較器列１６
が比較対象となるアナログ入力信号電圧を保持するとき
に加えられた誤差電圧との差電圧である。オフセット電
圧は、主に上位電圧比較器列１、下位電圧比較器列１６
のアナログ入力信号５に接続されたスイッチＳＷ１のフ
ィードスルーによる注入電荷のばらつきのために生じ
る。さらに、スイッチＳＷ１のフィードスルーによる注
入電荷のばらつきは、前記スイッチＳＷ１のデバイスパ
ラメータのばらつきが原因である。オフセット電圧が大
きいと、特に下位電圧比較器列１６に供給される上位比
較結果６より決定された下位参照電圧列１４の上端付
近、下端付近において大きな変換誤差を生じ、微分非直
線性誤差が大きくなる。微分非直線性誤差は、Ａ／Ｄ変
換器の性能を表す数値の１つであり、これが大きいと、
例えば映像機器等に使用した際に画面のちらつきが大き
くなる等の不具合が発生する。

【００２５】図１８及び図１９に、オフセット電圧によ
るＡ／Ｄ変換出力の変換誤差の発生の様子を示す。図１
８に示すように、オフセット電圧の発生により、上位電
圧比較器列１がサンプル期間に保持したアナログ入力信
号電圧ＶicN（Ｎ＝１，２）に比べて下位電圧比較器列
１６がサンプル期間に保持したアナログ入力信号電圧Ｖ
ifN（Ｎ＝１，２）が△Ｖ＝２ＬＳＢに相当する電圧量
だけ大きいとすると、上位電圧比較器列１は保持電圧Ｖ
icNに対する電圧比較を行い、上位論理回路９は上位比
較結果６に基づいて下位参照電圧列選択信号８を出力し
て、下位電圧比較のための下位参照電圧列１４を決定す
るが、下位電圧比較器列１６は前記下位参照電圧列１４
と△Ｖだけ大きな保持電圧ＶifNに対して電圧比較を行
うため、下位Ａ／Ｄ変換出力１８は上位Ａ／Ｄ変換出力
７に比べ２ＬＳＢだけ大きな値となってしまう。したが
って、アナログ入力信号電圧に対するＡ／Ｄ変換出力２
０の値は図１９に示すように、上位参照電圧列３の各上
位参照電圧Ｖ１〜７点の電位近傍においてミスコードが
発生し、微分非直線性誤差が大きくなる。

【００２６】従来の直並列型Ａ／Ｄ変換器における上位
電圧比較器列と下位電圧比較器列のオフセット電圧によ
る微分非直線性誤差の増大を緩和するための手段として
は、従来の直並列型Ａ／Ｄ変換器に、下位参照電圧列よ
りも高電位の電圧列と低電位の電圧列とを参照電圧列と
して、下位電圧比較器列と同時にサンプリングした比較
対象となるアナログ入力信号電圧と比較を行う冗長の電
圧比較器列を備え、その比較結果と上位比較結果とを論
理演算をすることにより、誤差補正を行う方法がある
（特開平１ー１９００２９号公報）。

【００２７】以下、上記従来の誤差補正手段を備えた６
ビット直並列型Ａ／Ｄ変換器の構成及び動作について述
べる。

【００２８】図２０に従来の誤差補正手段を備えた６ビ
ット直並列型Ａ／Ｄ変換器の構成を示す。図１７に示し
た従来の直並列型Ａ／Ｄ変換器の構成に、第１のオーバ
ーレンジ電圧比較器列６０と第２のオーバーレンジ電圧
比較器列６１とオーバーレンジ参照電圧列選択回路６２
とオーバーレンジ下位論理回路６３と誤差補正演算回路
６４とを加えた構成をしている。比較対象となるアナロ
グ入力信号電圧と下位参照電圧列１４より高電位の電圧
列または低電位の電圧列とを比較する第１のオーバレン
ジ電圧比較器列６０と第２のオーバーレンジ電圧比較器
列６１とを構成するそれぞれの電圧比較器は、下位電圧
比較器列１６を構成する電圧比較器２と同じであり、電
圧比較器２の第１の入力端子は、基準抵抗列１２を構成
する各基準抵抗１３の間に接続されたオーバーレンジ参
照電圧列６５を選択するオーバーレンジ参照電圧列選択
回路６２を構成するスイッチＳＯ１〜５６を介して接続
されており、第２の入力端子はアナログ入力信号５に接
続されている。第１のオーバーレンジ電圧比較器列６０
はオーバーレンジ下位論理回路６３を構成する第１のオ
ーバーレンジ論理回路６６に接続されている。第２のオ
ーバーレンジ電圧比較器列６１はオーバーレンジ下位論
理回路６３を構成する第２のオーバーレンジ論理回路６
７に接続されている。オーバーレンジ下位論理回路６３
は、下位論理回路１９と第１のオーバーレンジ論理回路
６６と第２のオーバーレンジ論理回路６７とで構成さ
れ、オーバーレンジ信号６８と下位Ａ／Ｄ変換出力１８
とを出力する。オーバーレンジ信号６８と上位Ａ／Ｄ変
換出力９とは、オーバーレンジ信号６８と上位Ａ／Ｄ変
換出力７との加減算を行う誤差補正演算回路６４に接続
される。誤差補正演算回路６４から出力される上位補正
Ａ／Ｄ変換出力６９と下位Ａ／Ｄ変換出力１８は演算回
路２１に接続されている。上記以外の構成は図１７に示
した従来の６ビット直並列型Ａ／Ｄ変換器と同じであ
る。以上が従来の誤差補正手段を備えた６ビット直並列
型Ａ／Ｄ変換器の構成である。

【００２９】次に動作について説明する。図１７に示す
６ビット直並列型Ａ／Ｄ変換器と同じ構成をしている部
分の動作はこれと同じである。第１のオーバーレンジ電
圧比較器列６０と第２のオーバーレンジ電圧比較器列６
１は、下位電圧比較器列１６と同様に上位比較結果６に
基づいて上位論理回路９から出力される下位参照電圧列
選択信号８に基づいて、スイッチＳＯ１〜５６のＯＮ状
態、ＯＦＦ状態を決定し、第１のオーバーレンジ電圧比
較器列６０と第２のオーバーレンジ電圧比較器列６１に
供給するオーバーレンジ参照電圧列６５を切り替え、一
方のオーバーレンジ電圧比較器列には下位参照電圧列１
４の上限電圧より高電位のオーバーレンジ参照電圧列を
供給し、他方のオーバーレンジ電圧比較器列には下位参
照電圧列１４の下限電圧より低電位のオーバーレンジ参
照電圧列を供給する。第１のオーバーレンジ電圧比較器
列６０と第２のオーバーレンジ電圧比較器列６１は保持
していた変換対象となるアナログ入力信号電圧とオーバ
ーレンジ参照電圧列６５とを比較し、オーバーレンジ比
較結果７０を出力する。オーバーレンジ下位論理回路６
３は、アナログ入力信号電圧の増加とともに、単調増加
する３ビットの二進コードを出力すると同時に、下位電
圧比較器列１６と第１のオーバーレンジ電圧比較器列６
０と第２のオーバーレンジ電圧比較器列６１が保持して
いる変換対象となるアナログ入力信号電圧が、オーバー
レンジ参照電圧列６５の高電位の電圧列の範囲内にある
と、オーバーレンジ信号６８として（＋１）を出力し、
下位参照電圧列１４の範囲内にあると（０）を出力し、
オーバーレンジ参照電圧列６５の低電位の電圧列の範囲
内にあるとオーバーレンジ信号として（−１）を出力す
る（図２１参照）。上位Ａ／Ｄ変換出力７とオーバーレ
ンジ信号６８は誤差補正演算回路６４により補正演算さ
れて上位補正Ａ／Ｄ変換出力６９となる。上位補正Ａ／
Ｄ変換出力６９と下位Ａ／Ｄ変換出力１８とは演算回路
２１でデータ演算されて６ビットのＡ／Ｄ変換出力２０
となる。以上が従来の誤差補正手段を備えた６ビット直
並列型Ａ／Ｄ変換器の動作である。

【００３０】次に、上記従来の誤差補正手段を備えた６
ビット直並列型Ａ／Ｄ変換器が、上位電圧比較器列１と
下位電圧比較器列１６が保持しているアナログ入力信号
電圧ＶicとＶifのオフセット電圧△Ｖにより発生するミ
スコードを緩和する様子を図２１に示す。

【００３１】例えば、上位電圧比較器列１が保持してい
るアナログ入力信号電圧ＶicN（Ｎ＝１、２）と下位電
圧比較器列１６と第１のオーバーレンジ電圧比較器列６
０と第２のオーバーレンジ電圧比較器列６１が保持して
いるアナログ入力信号電圧ＶifN（Ｎ＝１、２）のオフ
セット電圧△Ｖが図２１に示すように＋２ＬＳＢに相当
する電圧量であるとする。これは、図１８に示した場合
と同じである。上位電圧比較器列１が保持しているアナ
ログ入力信号電圧がＶic1（ＶR1＜Ｖic1＜ＶR2）のと
き、上位論理回路９は上位Ａ／Ｄ変換出力７として（０
０１）を出力する。このとき下位電圧比較器列１６と第
１のオーバーレンジ電圧比較器列６０と第２のオーバー
レンジ電圧比較器列６１が保持しているアナログ入力信
号電圧はＶif1（ＶR1＜Ｖif1＜ＶR2）であり、オーバー
レンジ下位論理回路６３は下位Ａ／Ｄ変換出力１８とし
て（０１０）を出力し、オーバーレンジ信号６８として
（０）を出力する。誤差補正演算回路６４は上位Ａ／Ｄ
変換出力７（００１）にオーバーレンジ信号６８（０）
を加え上位補正Ａ／Ｄ変換出力６９として（００１）を
出力する。上位補正Ａ／Ｄ変換出力６９（００１）と下
位Ａ／Ｄ変換出力１８（０１０）とは演算回路２１でデ
ータ演算されてＡ／Ｄ変換出力２０として（００１０１
０）を出力する。上位電圧比較器列１が保持しているア
ナログ入力信号電圧がＶic2（ＶR1＜Ｖic2＜ＶR2）で、
下位電圧比較器列１６と第１のオーバーレンジ電圧比較
器列６０と第２のオーバーレンジ電圧比較器列６１が保
持しているアナログ入力信号電圧がＶif2（Ｖif2＞ＶR
2）のときは、上位Ａ／Ｄ変換出力７は（００１）であ
り、下位Ａ／Ｄ変換出力１８は（０１０）で、オーバー
レンジ信号６８は（＋１）であり、上位補正Ａ／Ｄ変換
出力６９は（０１０）となり、Ａ／Ｄ変換出力２０は
（０１００１０）となる。

【００３２】このように図１７に示す従来の６ビット直
並列型Ａ／Ｄ変換器の下位電圧比較器列１６の両側に第
１のオーバーレンジ電圧比較器列６０と第２のオーバー
レンジ電圧比較器列６１を付加した構成にすることによ
り、下位電圧比較器列１６が保持しているアナログ入力
信号電圧が下位参照電圧列の範囲外であっても、第１の
オーバーレンジ電圧比較器列６０と第２のオーバーレン
ジ電圧比較器列６１のオーバーレンジ参照電圧列の範囲
内であれば、オーバーレンジ信号６８と上位Ａ／Ｄ変換
出力７とをデータ演算することにより、Ａ／Ｄ変換出力
２０はミスコードが発生しなくなり、微分比直線性誤差
を小さくすることができる。

【００３３】

【発明が解決しようとする課題】図２０に示す従来の誤
差補正手段をを備えた６ビット直並列型Ａ／Ｄ変換器の
ような下位電圧比較器列１６の両側に冗長な第１及び第
２のオーバーレンジ電圧比較器列６０，６１を備えた構
成のＡ／Ｄ変換器は、上位電圧比較器列１と下位電圧比
較器列１６とがそれぞれ保持しているアナログ入力信号
電圧のオフセット電圧によるミスコードの発生等、微分
非直線性誤差の増大を防ぐ代表的なアーキテクチャの１
つである。しかし、このような構成は、誤差補正範囲を
広くすると、それに比例して第１及び第２のオーバーレ
ンジ電圧比較器列６０，６１を構成する電圧比較器数及
びオーバーレンジ参照電圧列６５を供給するスイッチの
数及び第１及び第２のオーバーレンジ電圧比較器列６
０，６１からのオーバーレンジ比較結果７０をコード変
換する第１及び第２のオーバーレンジ論理回路６６，６
７の回路規模が増大し、チップ面積増大によるコストア
ップと消費電力増大につながる。そこで実際の設計で
は、回路規模の増大を防ぐために設計段階でオフセット
電圧の最大値を見積り、それに応じてオーバーレンジ電
圧比較器列を構成する電圧比較器数を決定する。ところ
が、オフセット電圧設計段階で正確に見積もるのは困難
であり、オフセット電圧が設計時の予想よりも大きく、
補正範囲を越えてしまうと、ミスコードが発生し、微分
非直線性誤差が大きくなり、不良品が発生して歩留まり
が低下する等の問題を生じる。この問題に対しては、レ
イアウトマスクの修正及び回路の再設計が行われる。し
かし、マスク修正を行う場合、オーバーレンジ電圧比較
器列を構成する電圧比較器の数を増やす必要があり、配
線層だけでの修正は困難である。そのため、開発コスト
の増大、開発期間の長期化につながるという問題点を有
していた。

【００３４】本発明は上記の問題点を解決するもので、
上位電圧比較器列及び下位電圧比較器列が比較対象とす
るアナログ入力信号電圧を保持するときにオフセット電
圧が発生した場合、前記オフセット電圧を小さくする回
路構成にすることにより回路規模を小さくして、低面積
・低コスト・低電力で、なおかつ補正範囲が広く、ミス
コードの発生しない微分非直線性誤差の小さい、高精度
で、高歩留まりを得ることができる直並列型Ａ／Ｄ変換
器を提供することを目的とする。

【００３５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１記載の直並列型Ａ／Ｄ変換器は、
例えば図１７に示す構成の従来の直並列型Ａ／Ｄ変換器
において、上位電圧比較器列と下位電圧比較器列とが比
較対象となるアナログ入力信号電圧を保持するときにオ
フセット電圧が発生した場合に、前記オフセット電圧を
相殺するために、上位参照電圧列の上位参照電圧間の電
圧差を保ちながら各上位参照電圧を前記オフセット電圧
量と等しい量だけ反対側に変更する上位参照電圧列変更
回路を設け、前記上位参照電圧列は前記上位電圧比較器
列を構成するそれぞれの電圧比較器の所定の入力端子に
接続された構成を有している。

【００３６】本発明の請求項２記載の直並列型Ａ／Ｄ変
換器において、上位参照電圧列変更回路は、オフセット
電圧が存在した場合に、上位参照電圧列を上限電圧と下
限電圧との電圧差を保ちながらオフセット電圧量と等し
い量だけ反対側に変更するために、上位参照電圧列の上
限電圧と下限電圧の間を分割して前記上位参照電圧列の
各上位参照電圧を発生する上位参照電圧列発生抵抗列
と、前記上位参照電圧列発生抵抗列の一方の端子に接続
され、前記オフセット電圧を相殺するように、前記上限
電圧を前記オフセット電圧量と等しい量だけ反対側に変
動させる上限電圧発生回路と、前記上位参照電圧列発生
抵抗列の他方の端子に接続され、前記下限電圧を前記上
限電圧との電圧差を保ちながら変動させる下限電圧発生
回路から構成されており、前記上位参照電圧列発生抵抗
列が発生する上位参照電圧列の各上位参照電圧は、上位
電圧比較器列を構成するそれぞれの電圧比較器の所定の
入力端子に接続された構成を有している。

【００３７】本発明の請求項３記載の直並列型Ａ／Ｄ変
換器を構成する上位参照電圧列変更回路において、上限
電圧発生回路と下限電圧発生回路とは、オフセット電圧
が存在した場合に、上位参照電圧列の上限電圧と下限電
圧を前記上限電圧と前記下限電圧との電圧差を保ちなが
ら、前記オフセット電圧量と等しい量だけ反対側に変更
するために、それぞれ前記オフセット電圧量に応じたパ
ルス信号列を電圧に変換して前記上限電圧を出力する第
１のＤ／Ａ変換器と、前記下限電圧を出力する第２のＤ
／Ａ変換器とである。

【００３８】本発明の請求項４記載の直並列型Ａ／Ｄ変
換器において、上位参照電圧列変更回路は、オフセット
電圧が存在した場合に、上位参照電圧列を上限電圧と下
限電圧との電圧差を保ちながらオフセット電圧量と等し
い量だけ反対側に変更するために、変換対象となるアナ
ログ電圧を変換する領域の上限電圧と下限電圧を分割す
る上下限電圧発生抵抗列と、前記上下限電圧発生抵抗列
が発生する電圧列のうちいずれか一つの電圧を前記上位
参照電圧列の上限電圧として選択する上限電圧選択回路
と、前記電圧列のうち前記上位参照電圧列の上限電圧と
の電圧差を保持した電圧を上位参照電圧列の下限電圧と
して選択する下限電圧選択回路と、前記上限電圧選択回
路が選択した前記上位参照電圧列の上限電圧と前記下限
電圧選択回路が出力した前記上位参照電圧列の下限電圧
を分割し、上位参照電圧列として出力する上位参照電圧
発生抵抗列とで構成され、前記上位参照電圧列の各上位
参照電圧は、上位電圧比較器列を構成するそれぞれの電
圧比較器の所定の入力端子に接続された構成を有してい
る。

【００３９】本発明の請求項５記載の直並列型Ａ／Ｄ変
換器は、オフセット電圧が存在する場合に、前記オフセ
ット電圧量を検出するためのオフセット電圧検出回路を
備えた構成を有している。

【００４０】本発明の請求項６記載の直並列型Ａ／Ｄ変
換器において、前記オフセット電圧検出回路は、オフセ
ット電圧量を検出するために、下位電圧比較器列を構成
する少なくとも２つの電圧比較器列から構成されてお
り、一方を第１の検出回路列とし、他方を第２の検出回
路列とし、前記第１の検出回路列は変換対象となるアナ
ログ電圧と下位参照電圧列よりも高電位の電圧列を参照
電圧列とする場合には、前記第２の検出回路列は変換対
象となるアナログ電圧と下位参照電圧列よりも低電位の
電圧列を参照電圧列とし、前記第１の検出回路列は変換
対象となるアナログ電圧と下位参照電圧列よりも低電位
の電圧列を参照電圧列とする場合には、前記第２の検出
回路列は変換対象となるアナログ電圧と下位参照電圧列
よりも高電位の電圧列を参照電圧列とする構成を有して
いる。

【００４１】本発明の請求項７記載の直並列型Ａ／Ｄ変
換器は、オフセット電圧検出回路を構成する第１の検出
回路列の比較結果と、第２の検出回路列の比較結果とを
演算して、前記オフセット電圧検出回路が検出したオフ
セット電圧量と等しい量だけ反対側に上位参照電圧列を
変更するよに、上位参照電圧列変更回路を制御する制御
回路を備えた構成を有している。

【００４２】

【発明の実施の形態】本発明の請求項１記載の直並列型
Ａ／Ｄ変換器の構成によって、上位電圧比較器列と下位
電圧比較器列とが比較対象とするアナログ入力信号を保
持するときにオフセット電圧が発生した場合でも、上位
参照電圧列変更回路により上位参照電圧列をオフセット
電圧量に応じて変更することで、オフセット電圧を相殺
し、オフセット電圧によるミスコードの発生をなくし、
微分非直線性誤差を小さくすることができる。

【００４３】本発明の請求項２記載の直並列型Ａ／Ｄ変
換器を構成する上位参照電圧列変更回路の構成によっ
て、オフセット電圧が存在した場合でも、上限電圧発生
回路と下限電圧発生回路とがオフセット電圧量に応じ
て、上位参照電圧列発生抵抗列の両端に印加される上位
参照電圧列の上限電圧と下限電圧を変更することで、前
記上位参照電圧発生抵抗列が発生する上位参照電圧列を
変更して、オフセット電圧を相殺することができる。

【００４４】本発明の請求項３記載の直並列型Ａ／Ｄ変
換器を構成する上限電圧発生回路と下限電圧発生回路と
の構成によって、オフセット電圧が存在した場合でも、
第１のＤ／Ａ変換器は、前記オフセット電圧量に応じた
パルス信号列を上位参照電圧列の上限電圧に変換し、第
２のＤ／Ａ変換器は、上位参照電圧列の下限電圧を前記
上限電圧との電圧差を保って出力するので、オフセット
電圧を相殺するように、前記上限電圧と前記下限電圧と
を変更することができる。

【００４５】本発明の請求項４記載の直並列型Ａ／Ｄ変
換器を構成する上位参照電圧列変更回路の構成によっ
て、オフセット電圧が存在した場合に、上限電圧選択回
路と下限電圧選択回路とが、それぞれ上下限電圧発生抵
抗列が発生する電圧列から、オフセット電圧量に応じ
て、上位参照電圧発生抵抗列の両端に印加される上限電
圧と下限電圧とを選択することで、前記上位参照電圧列
発生抵抗列が発生する上位参照電圧列を変更することが
できるので、オフセット電圧を相殺することができる。

【００４６】本発明の請求項５記載の直並列型Ａ／Ｄ変
換器の構成によって、オフセット電圧検出回路はオフセ
ット電圧量を知らせる。前記オフセット電圧検出回路の
検出結果に応じて、前記オフセット電圧検出回路がオフ
セット電圧を検出しなくなるまで、上位参照電圧列変更
回路により上位参照電圧列を変更させれば、オフセット
電圧を相殺することができる。

【００４７】本発明の請求項６記載の直並列型Ａ／Ｄ変
換器を構成するオフセット電圧検出回路の構成によっ
て、下位電圧比較器列が変換対象となるアナログ電圧を
保持したときの保持電圧が、前記変換対象となるアナロ
グ電圧に近い高電位の上位参照電圧よりも大きい場合、
または前記変換対象となるアナログ電圧に近い低電位の
上位参照電圧よりも小さい場合は、前記変換対象となる
アナログ電圧と前記下位参照電圧列よりも高電位（低電
位）の電圧列を参照電圧列とする第１の検出回路列の比
較結果と、前記変換対象となるアナログ電圧と前記下位
参照電圧列よりも低電位（高電位）の電圧列を参照電圧
列とする第２の検出回路列の比較結果とによりオフセッ
ト電圧量を知ることができる。

【００４８】本発明の請求項７記載の直並列型Ａ／Ｄ変
換器の構成によって、制御回路は、オフセット電圧検出
回路を構成する第１の検出回路列の比較結果と、第２の
検出回路列の比較結果とを演算して、オフセット電圧が
存在する場合には、前記オフセット電圧量に応じて、上
位参照電圧列変更回路の出力する上位参照電圧列を制御
し、オフセット電圧を相殺することができる。

【００４９】（実施例１）以下、本発明の直並列型Ａ／
Ｄ変換器の実施例について図面を参照しながら説明す
る。

【００５０】図１は、本発明の請求項１に係わる第１の
実施例における６ビット直並列型Ａ／Ｄ変換の構成を示
したものである。上位３ビットを決定する上位電圧比較
器列１を構成するそれぞれの電圧比較器２の第１の入力
端子は、上位参照電圧列３の上限電圧と下限電圧の電圧
差を保ちつつ上位参照電圧列３を変更する上位参照電圧
列変更回路４の各出力端子に接続されており、第２の入
力端子は、アナログ入力信号５に接続されている。上位
電圧比較器列１の各出力端子は、上位比較結果６に基づ
いて上位Ａ／Ｄ変換出力７と下位参照電圧列選択信号８
を出力する上位論理回路９に接続されている。

【００５１】２つの基準電圧１０，１１の間に基準抵抗
列１２が接続されている。基準抵抗列１２は、基準電圧
１０，１１間の電位差を抵抗値ｒの等しい基準抵抗Ｒ１
〜６４によって６４等分している。下位参照電圧列選択
信号８に基づいて下位参照電圧列１４を選択する下位参
照電圧列選択回路１５を構成するスイッチＳ１〜５６
は、例えばＣＭＯＳのトランスファーゲートで構成さ
れ、下位参照電圧列選択信号８により、ＯＮ状態、ＯＦ
Ｆ状態を決定する。

【００５２】下位３ビットを決定する下位電圧比較器列
１６を構成するそれぞれの電圧比較器２の第１の入力端
子は、基準抵抗列１２の基準電圧１０，１１間の電位差
を等電位に８分割した１／８、２／８、３／８、４／
８、５／８、６／８、７／８の分割点（図１におけるＶ
１〜７点）の間の電位差を更に基準抵抗Ｒ１〜８、基準
抵抗Ｒ９〜１６、基準抵抗Ｒ１７〜２４、基準抵抗Ｒ２
５〜３２、基準抵抗Ｒ３３〜４０、基準抵抗Ｒ４１〜４
８、基準抵抗Ｒ４９〜５６、基準抵抗Ｒ５７〜６４によ
り等電位に８分割したそれぞれの点に、下位参照電圧列
選択回路１５を構成するスイッチＳ１〜７、スイッチＳ
８〜１４、スイッチＳ１５〜２１、スイッチＳ２２〜２
８、スイッチＳ２９〜３５、スイッチＳ３６〜４２、ス
イッチＳ４３〜４９、スイッチＳ５０〜５６を介して接
続されており、第２の入力端子はアナログ入力信号５に
接続されている。

【００５３】下位電圧比較器列１６のそれぞれの出力端
子は、下位比較結果１７に基づいて下位Ａ／Ｄ変換出力
１８を出力する下位論理回路１９に接続されている。上
位論理回路９が出力する上位Ａ／Ｄ変換出力７と下位論
理回路１９が出力する下位Ａ／Ｄ変換出力１８は、Ａ／
Ｄ変換出力２０を出力する演算回路２１に接続されてい
る。

【００５４】各電圧比較器列を構成する電圧比較器２
は、例えば図１３に示すインバータチョッパ電圧比較器
５９で構成されている。図１に示す電圧比較器２の反転
入力端子（第１の入力端子）は、図１３に示すインバー
タチョッパ電圧比較器５９のスイッチＳＷ２の容量Ｃ１
に接続されていない側の端子に対応し、電圧比較器２の
正転入力端子（第２の入力端子）は、インバータチョッ
パ電圧比較器５９のスイッチＳＷ１の容量Ｃ１に接続さ
れていない側の端子に対応する。

【００５５】次に、本実施例の６ビット直並列Ａ／Ｄ変
換器の動作について説明する。図２は、電圧比較器２に
例えば、図１３に示すインバータチョッパ電圧比較器５
９を用いたときのスイッチＳＷ１〜４のＯＮ状態とＯＦ
Ｆ状態を示すタイミング図である。

【００５６】まず、「サンプル期間」に、上位電圧比較
器列１と下位電圧比較器列１６を構成するそれぞれの電
圧比較器２のスイッチＳＷ１、スイッチＳＷ３、４がＯ
Ｎ状態であり、スイッチＳＷ２はＯＦＦ状態であるの
で、上位電圧比較器列１及び下位電圧比較器列１５はア
ナログ入力信号５をサンプリングする。次にスイッチＳ
Ｗ１、スイッチＳＷ３、４がＯＦＦ状態となり、上位電
圧比較器列１及び下位電圧比較器列１６は同時にアナロ
グ入力信号電圧Ｖinを保持する。しかし、スイッチＳＷ
１がＯＦＦ状態に遷移するときに、スイッチＳＷ１のフ
ィードスルーによる容量Ｃ１への注入電荷によって、上
位電圧比較器列１及び下位電圧比較器列１６が保持して
いるアナログ入力信号電圧Ｖinにそれぞれ誤差電圧が発
生する。このとき、上位電圧比較器列１及び下位電圧比
較器列１６を構成するそれぞれの電圧比較器２のスイッ
チＳＷ１のデバイスパラメータにばらつきがあると、ス
イッチＳＷ１のフィードスルーによる容量Ｃ１への注入
電荷にばらつきが生じ、上位電圧比較器列１及び下位電
圧比較器列１６が保持しているアナログ入力信号電圧Ｖ
inにオフセット電圧が発生する。このときの上位電圧比
較器列１が保持しているアナログ入力信号電圧をＶic、
下位電圧比較器列１６が保持しているアナログ入力信号
電圧をＶif、オフセット電圧を△Ｖとする。

【００５７】「上位比較期間」では、上位電圧比較器列
１を構成するそれぞれの電圧比較器２のスイッチＳＷ２
がＯＮ状態になる。上位電圧比較器列１は保持している
アナログ入力信号電圧Ｖicと上位参照電圧列３とを比較
し、上位比較結果６を出力する。上位比較結果６は、上
位論理回路９によってコード変換され、上位Ａ／Ｄ変換
出力７として出力される。一方、下位電圧比較器列１６
は、「保持期間」の間、「サンプル期間」に保持したア
ナログ入力信号電圧Ｖifを保持した状態を維持する。上
位論理回路９は、上位比較結果６に基づいて下位参照電
圧列選択信号８を出力し、下位参照電圧列選択回路１５
を構成するスイッチＳ１〜５６のＯＮ状態、ＯＦＦ状態
を決定し、下位参照電圧列１４を切り替える。例えば、
上位電圧比較器列１が保持しているアナログ入力信号電
圧Ｖicが図１に示すＶ１点の電位Ｖ１とＶ２点の電位Ｖ
２との間にある（Ｖ１＜Ｖic＜Ｖ２）とき、上位電圧比
較器列１の上位比較結果６により上位論理回路９から出
力される下位参照電圧列選択信号８により、下位参照電
圧列選択回路１５を構成するスイッチＳ８〜１４はＯＮ
状態に、スイッチＳ１〜７、スイッチＳ１５〜６４はＯ
ＦＦ状態になる。その結果、下位参照電圧列１４とし
て、Ｖ１〜Ｖ２点間の電位差を基準抵抗Ｒ９〜１６によ
り等電位に８分割したそれぞれの点の電位が下位電圧比
較器列１６を構成するそれぞれの電圧比較器２の反転入
力端子に入力される。

【００５８】「下位比較期間」では、下位電圧比較器列
１６を構成するそれぞれの電圧比較器２のスイッチＳＷ
２がＯＮ状態となり、下位電圧比較器列１６は保持して
いたアナログ入力信号電圧Ｖifと下位参照電圧列１４と
を比較し、下位比較結果１７を出力する。下位比較結果
１７は下位論理回路１９によってコード変換され、下位
Ａ／Ｄ変換出力１８として出力される。上位Ａ／Ｄ変換
出力７と下位Ａ／Ｄ変換出力１８とは演算回路２１でデ
ータ演算されて６ビットのＡ／Ｄ変換出力２０として出
力される。以上が本実施例における６ビット直並列型Ａ
／Ｄ変換器の動作である。

【００５９】次に、本実施例における６ビット直並列型
Ａ／Ｄ変換器が、オフセット電圧の発生によってミスコ
ードが発生している場合に、上位参照電圧列３を変更す
ることにより、ミスコードがなくなる様子を図３（ａ）
〜（ｃ）を参照しながら詳しく説明する。

【００６０】図３（ａ）は、上位参照電圧列３がＶ１〜
Ｖ７点の各電位であって、あるサンプル期間に上位電圧
比較器列１が保持したアナログ入力信号電圧がＶic＝Ｖ
ic2（Ｖ１＜Ｖic2＜Ｖ２）で、下位電圧比較器列１５が
保持したアナログ入力信号電圧がＶif＝Ｖif2（Ｖ２＜
Ｖif2）であり、オフセット電圧が△Ｖ＝Ｖif2−Ｖic2
＝＋２ＬＳＢに相当する電位である場合を示しており、
これは、従来の６ビット直並列型Ａ／Ｄ変換器における
図１８に示した条件と同じである。このとき、図１９に
示すように、従来のＡ／Ｄ変換出力２０には上位電圧比
較器列１が保持したアナログ入力信号電圧ＶicがＶ１〜
７点の各電位の近傍のところで、ミスコードが発生して
いる。図３（ａ）では、Ｖicが同図に示すＶm＜Ｖic＜
Ｖ２の領域にある間は、下位参照電圧列Ａが選択されて
いるので、下位Ａ／Ｄ変換出力１８は（１１１）を出力
する。次に、Ｖic＞Ｖ２になると、下位参照電圧列１４
が高電位側の下位参照電圧列Ｂに切り替わり、下位Ａ／
Ｄ変換出力１８は（０１０）を出力する。その結果Ａ／
Ｄ変換出力２０は、（００１１１１）を３ＬＳＢの幅に
渡って出力するミスコード発生領域が存在し、（０１０
０００）と（０１０００１）の２つのコードは出力され
ず、ミスコードとなる。

【００６１】図３（ｂ）は、上位参照電圧列３を図３
（ａ）に示した状態から１ＬＳＢに相当する電圧量だけ
低電位側に変更した場合を示している。この場合、Ｖic
＝Ｖic2のとき下位参照電圧列１４は下位参照電圧列Ａ
からＢに切り替わるようになるので、Ａ／Ｄ変換出力２
０は図３（ａ）で（００１１１１）であったのが（０１
０００１）として出力されるようになる。しかし、Ｖic
2より１ＬＳＢに相当する電圧量だけ小さいＶic＝Ｖic3
のときは下位参照電圧列Ａが選択されるので、Ａ／Ｄ変
換出力２０は（００１１１１）を２ＬＳＢの幅に渡って
出力するミスコード発生領域が存在し、（０１０００
０）が出力されず、ミスコードとなる。

【００６２】図３（ｃ）は、上位参照電圧列３を図３
（ｂ）に示した状態から更に１ＬＳＢに相当する電圧量
だけ低電位側に変更した場合を示している。この場合Ｖ
ic＝Ｖic3のとき下位参照電圧列１４は下位参照電圧列
ＡからＢに切り替わるようになるので、Ａ／Ｄ変換出力
２０は図３（ｂ）で（００１１１１）であったのが（０
１００００）として出力されるようになる。Ｖic3より
１ＬＳＢに相当する電圧量だけ小さいＶic=Ｖic4のとき
は下位参照電圧列１３は下位参照電圧列Ａが選択され
て、Ａ／Ｄ変換出力２０は（００１１１１）が１ＬＳＢ
の正常な範囲で出力される。この場合はＡ／Ｄ変換出力
２０にはミスコードが発生しなくなる。

【００６３】以上の説明から明らかなように、オフセッ
ト電圧が発生している場合に、上位参照電圧列３をオフ
セット電圧量に等しい量だけ反対側にずらして、オフセ
ット電圧を相殺すれば、ミスコードが発生しなくなる。

【００６４】本実施例においてオフセット電圧の存在を
知り、上位参照電圧列変更回路４を操作する方法として
は、例えば、変換領域において既知の電圧波形（例えば
三角波）をアナログ入力信号５として本実施例の直並列
型Ａ／Ｄ変換器に入力し、Ａ／Ｄ変換出力１８をモニタ
ーする。もしミスコードが発生していれば、上位参照電
圧列変更回路４をミスコードが発生しなくなるように操
作する。また、先の例と同様に既知の電圧波形を入力し
て、微分非直線性誤差を測定し、前記微分非直線性誤差
が最小になるように上位参照電圧変更回路４を操作する
等がある。

【００６５】以上のように本実施例における６ビット直
並列型Ａ／Ｄ変換器によれば、図１７に示した構成の従
来の６ビット直並列型Ａ／Ｄ変換器に上位参照電圧列変
更回路４を設け、上位電圧比較器列１を構成するそれぞ
れの電圧比較器２の所定の入力端子に接続することによ
り、オフセット電圧が存在する場合に、上位参照電圧列
３の上限電圧と下限電圧の電圧差を保持しつつ各上位参
照電圧をオフセット電圧量に等しい量だけ反対側にずら
してオフセット電圧を相殺することにより、ミスコード
の発生しない、微分非直線性誤差の良好な直並列型Ａ／
Ｄ変換器を実現できる。

【００６６】なお、本実施例では、６ビット直並列型Ａ
／Ｄ変換器について説明したが、Ｎビット直並列型Ａ／
Ｄ変換器（Ｎ：任意整数）においても同様の効果が得ら
れることは言うまでもない。また、本実施例では、電圧
比較器をインバータチョッパ電圧比較器として説明した
が、差動チョッパ電圧比較器でも同様の効果が得られる
ことは言うまでもない。下位参照電圧列選択回路１５を
構成するスイッチＳ１〜６４はＣＭＯＳトランスファー
ゲートとしたが、任意のスイッチで構成することができ
ることは言うまでもない。

【００６７】（実施例２）図４は、本発明の請求項２及
び請求項３に係わる６ビット直並列型Ａ／Ｄ変換器の構
成を示したものである。

【００６８】第１の実施例において、上位参照電圧列変
更回路４が、上位参照電圧列発生抵抗列２２と上限電圧
発生回路２４と下限電圧発生回路２５とで構成されてい
る。上限電圧発生回路２４及び下限電圧発生回路２５
は、例えばＤ／Ａ変換器で構成されている。上限電圧発
生回路２４は、第１のＤ／Ａ変換器２６で構成され、下
限電圧発生回路２５は、第２のＤ／Ａ変換器２７で構成
されている。上記以外の構成は第１の実施例に係わる６
ビット直並列型Ａ／Ｄ変換器と同じである。上位参照電
圧列発生抵抗列２２の一方の端子は、上限電圧を発生す
る上限電圧発生回路２４の出力端子に接続されている。
上位参照電圧列発生抵抗列２２の他方の端子は、下限電
圧を発生する下限電圧発生回路２５の出力端子に接続さ
れている。上位参照電圧列発生抵抗列２２は、抵抗値Ｒ
の等しい上位参照電圧発生抵抗ＲＵ１〜６により上限電
圧と下限電圧の間を６等分している。上位参照電圧発生
抵抗列２２の両端の電位と上位参照電圧列発生抵抗列２
２を構成する上位参照電圧発生抵抗２３間の電位が上位
参照電圧列３の各上位参照電圧となり、上位電圧比較器
列１を構成するそれぞれの電圧比較器２の第２の入力端
子に接続されている。

【００６９】第１のＤ／Ａ変換器２６及び第２のＤ／Ａ
変換器２７として、例えば基準抵抗列１２を構成する基
準抵抗１３で構成された４ビット電圧ポテンショメータ
型Ｄ／Ａ変換器を用い、第１のＤ／Ａ変換器２６の基準
電圧１０，１１としてＶ７点の電位を含むようにＶ８点
の及びＶ６点の電位を供給し、第２のＤ／Ａ変換器２７
には基準電圧１０，１１としてＶ１点の電位を含むよう
にＶ２点及びＶ０点の電位を供給する。第１のＤ／Ａ変
換器２６及び第２のＤ／Ａ変換器２７は同じ入力信号に
接続されている。

【００７０】次に動作について説明する。本実施例の６
ビット直並列型Ａ／Ｄ変換器がアナログ入力信号５をデ
ィジタル値に変換してＡ／Ｄ変換出力２０を出力し、オ
フセット電圧が存在する場合に前記オフセット電圧を相
殺するという動作は第１の実施例の場合と同じである。

【００７１】ここでは、上位参照電圧列変更回路４が、
上位参照電圧列発生抵抗列２２と上限電圧発生回路２４
と下限電圧発生回路２５とで構成されており、上限電圧
発生回路２４は第１のＤ／Ａ変換器２６で構成され、下
限電圧発生回路２５は第２のＤ／Ａ変換器２７とで構成
されている場合の上位参照電圧列変更回路４の動作につ
いて説明する。

【００７２】第１のＤ／Ａ変換器２６は、入力信号に基
づいてＶ８〜Ｖ６点間の電位を本実施例の６ビット直並
列Ａ／Ｄ変換器の１ＬＳＢ単位で分割した電位を発生
し、第２のＤ／Ａ変換器２７は、Ｖ２〜Ｖ０点間の電位
を本実施例の６ビット直並列Ａ／Ｄ変換器の１ＬＳＢ単
位で分割した電位を発生する。

【００７３】例えば、実施例１に示した場合と同様に、
上限電圧がＶ７点の電位であり、下限電圧がＶ１点の電
位であり、オフセット電圧が△Ｖ＝＋２ＬＳＢに相当す
る電圧量であるとき、第１のＤ／Ａ変換器２６と第２の
Ｄ／Ａ変換器２７の出力電圧が２ＬＳＢに相当する電圧
量だけ小さくなるように、第１のＤ／Ａ変換器２６と第
２のＤ／Ａ変換器２７の入力信号を変えると、上位参照
電圧列発生抵抗列２２を構成するそれぞれの上位参照電
圧列発生抵抗２３間の電位が等しく２ＬＳＢに相当する
電圧量だけ小さくなる。すなわち、上位参照電圧列３の
各上位参照電圧は、それぞれ２ＬＳＢに相当する電圧量
だけ小さくなり、オフセット電圧△Ｖは相殺され０にな
る。

【００７４】以上のように本実施例における６ビット直
並列型Ａ／Ｄ変換器によれば、上位参照電圧列変更回路
４を上位参照電圧列発生抵抗列２２と上限電圧発生回路
２４と下限電圧発生回路２５とで構成し、上限電圧発生
回路２４を第１のＤ／Ａ変換器２６で構成し、下限電圧
発生回路２５を第２のＤ／Ａ変換器２７で構成すること
により、オフセット電圧が存在する場合に、上位参照電
圧列３の上限電圧と下限電圧の電圧差を保持しつつ各上
位参照電圧をオフセット電圧量と等しい量だけ反対側に
ずらすように、第１のＤ／Ａ変換器２６と第２のＤ／Ａ
変換器２７の入力信号を変えることにより、オフセット
電圧を相殺し、ミスコードの発生しない、微分非直線性
誤差の良好な直並列Ａ／Ｄ変換器を実現できる。また、
本実施例における６ビット直並列型Ａ／Ｄ変換器は、図
２０に示した従来の６ビット直並列型Ａ／Ｄ変換器に比
べて誤差補正に係わる回路規模が小さくて済むので、チ
ップ面積が小さく低コスト・低電力でありながら、より
広範な誤差補正が可能（図２０に示した従来の誤差補正
手段を備えた６ビット直並列型Ａ／Ｄ変換器の誤差補正
範囲は正負４ＬＳＢであるの対して、本実施例では正負
８ＬＳＢの補正が可能）な、高歩留まりを得ることがで
きる直並列型Ａ／Ｄ変換器を実現できる。

【００７５】なお、本実施例では、第１のＤ／Ａ変換器
２６及び第２のＤ／Ａ変換器２７は、４ビットの電圧ポ
テンショメータ型Ｄ／Ａ変換器として説明したが、任意
のＤ／Ａ変換器でも良く、更に上限電圧発生回路２４及
び下限電圧発生回路２５をＤ／Ａ変換器で構成したが、
例えばオペアンプの様な任意の可変電圧源でも良いこと
は言うまでもない。また、本実施例では、上限電圧及び
下限電圧の変動範囲をそれぞれＶ８〜Ｖ６間の電位及び
Ｖ２〜Ｖ０間の電位として説明したが、前記変動範囲は
任意である。

【００７６】（実施例３）図５は、本発明の請求項４に
係わる第３の実施例における６ビット直並列型Ａ／Ｄ変
換器の構成を示している。第１の実施例における６ビッ
ト直並列型Ａ／Ｄ変換器において、上位参照電圧列変更
回路４が上位参照電圧列発生抵抗列２２と上限電圧選択
回路２８と下限電圧選択回路２９と上下限電圧発生抵抗
列３０とで構成されており、例えば上下限電圧発生抵抗
列３０は、基準抵抗列１２で構成される。上記以外の構
成は第１の実施例に係わる６ビット直並列型Ａ／Ｄ変換
器と同じである。

【００７７】下限電圧を選択して出力する下限電圧選択
回路２９を構成するそれぞれの選択回路ＳＥ１〜１７の
一方の端子は、Ｖ２点とＶ０点間を基準抵抗列１２を構
成する基準抵抗Ｒ１〜１６で分割された分割点に接続さ
れており、他方の端子は、上位参照電圧列発生抵抗列２
２の一方の端子に接続されている。

【００７８】上限電圧を選択して出力する上限電圧選択
回路２８を構成するそれぞれの選択回路ＳＥ１８〜３４
の一方の端子は、Ｖ８点とＶ６点間を基準抵抗列１２を
構成する基準抵抗Ｒ４９〜６４で分割された分割点に接
続されており、他方の端子は、上位参照電圧列発生抵抗
列２２の他方の端子に接続されている。

【００７９】選択回路３１は両端子間を導通状態（ＯＮ
状態）と非導通状態（ＯＦＦ状態）のいずれかの状態に
する、例えばＣＭＯＳトランスファーゲートで構成され
る。

【００８０】次に動作について説明する。本実施例の６
ビットＡ／Ｄ変換器がアナログ入力信号５をディジタル
値に変換してＡ／Ｄ変換出力２０を出力し、オフセット
電圧が存在する場合に前記オフセット電圧を相殺すると
いう動作は第１の実施例の場合と同じである。

【００８１】ここでは、上位参照電圧列変更回路４が上
位参照電圧列発生抵抗列２２と上限電圧選択回路２８と
下限電圧選択回路２９と上下限電圧発生抵抗列３０とで
構成され、例えば上下限電圧発生抵抗列３０が基準抵抗
列１２で構成される場合の上位参照電圧列変更回路４の
動作について説明する。例えば、上位参照電圧列３の上
限電圧をＶ７点の電位とすると、上限電圧選択回路２８
を構成する選択回路ＳＥ９がＯＮ状態、選択回路ＳＥ１
〜８、選択回路ＳＥ１０〜１７がＯＦＦ状態となり、上
位参照電圧列３の下限電圧をＶ１点の電位とすると、下
限電圧選択回路２９を構成する選択回路ＳＥ２６がＯＮ
状態、選択回路ＳＥ１８〜２５、選択回路ＳＥ２７〜３
４がＯＦＦ状態となる。このように、上限電圧選択回路
２８を構成する選択回路ＳＥ１〜１７のうち、一つの選
択回路３１だけをＯＮ状態にし、残りの選択回路３１は
すべてＯＦＦ状態にする。下限電圧選択回路２９を構成
する選択回路ＳＥ１８〜３４のうち、一つの選択回路３
１だけをＯＮ状態にし、残りの選択回路３１はすべてＯ
ＦＦ状態にする。このとき、本実施例における直並列型
Ａ／Ｄ変換器に先の第１と第２の実施例と同じオフセッ
ト電圧△Ｖ＝＋２ＬＳＢに相当する電圧量が発生してい
る場合、上限電圧選択回路２８を構成する選択回路ＳＥ
２６をＯＦＦ状態に、選択回路ＳＥ２４をＯＮ状態に変
えることにより、上限電圧がＶ７点の電位から２ＬＳＢ
に相当する電圧量だけ下がり、下限電圧選択回路２９を
構成する選択回路ＳＥ９をＯＦＦ状態に、選択回路ＳＥ
７をＯＮ状態に変えることにより、下限電圧がＶ１点の
電位から２ＬＳＢに相当する電圧量だけ下がる。この結
果、上限電圧選択回路２８と下限電圧選択回路２９のそ
れぞれの出力端子に両端を接続されている上位参照電圧
列発生抵抗列２２を構成するそれぞれの上位参照電圧発
生抵抗２３間の電位も２ＬＳＢに相当する電圧量だけ下
がり、上位参照電圧列３のそれぞれの上位参照電圧は２
ＬＳＢに相当する電圧量だけ下がるため、オフセット電
圧△Ｖは相殺され０になる。

【００８２】以上のように本実施例における６ビット直
並列型Ａ／Ｄ変換器によれば、上位参照電圧列変更回路
４を上位参照電圧列発生抵抗列２２と上限電圧選択回路
２８と下限電圧選択回路２９と上下限電圧発生抵抗列３
０とで構成し、上下限電圧発生抵抗列３０を基準抵抗列
１２で構成することにより、オフセット電圧が存在する
場合に、上位参照電圧列３の上限電圧と下限電圧の電圧
差を保持しつつそれぞれの上位参照電圧をオフセット電
圧量と等しい量だけ反対側にずらすように、上限電圧選
択回路２８と下限電圧選択回路２９を構成するそれぞれ
の選択回路３１の導通／非導通状態を切り替えることに
より、オフセット電圧を相殺し、ミスコードの発生しな
い、微分非直線性誤差が良好であり、なおかつ、上位参
照電圧列変更回路４はいくつかの抵抗とスイッチ素子で
構成され、本実施例においては特に上下限電圧発生抵抗
列３０を基準抵抗列１２で構成したので、第２の実施例
に比べて更に回路規模が小さく、チップ面積が小さく低
コスト・低電力でありながら、誤差補正範囲は第２の実
施例と同じで、補正範囲が広く、高歩留まりを得ること
ができる直並列型Ａ／Ｄ変換器を実現できる。

【００８３】なお、本実施例において、上限電圧選択回
路２８と下限電圧選択回路２９を構成する選択回路３１
にはＣＭＯＳトランスファーゲートを用いた場合につい
て説明したが、選択回路３１は導通／非導通状態を選択
できる任意の構成で良く、例えば、選択回路３１の両端
子間を導通状態にするときは、配線層で配線し、非導通
状態にするときは配線を切ることにより、配線層のマス
ク修正で実現することもできることは言うまでもない。

【００８４】（実施例４）図６は、本発明の請求項５及
び請求項６に係わる第４の実施例における６ビット直並
列型Ａ／Ｄ変換器の構成を示している。本実施例におけ
る６ビット直並列型Ａ／Ｄ変換器は、第１の実施例にお
ける６ビット直並列型Ａ／Ｄ変換器にオフセット電圧を
検出して、オフセット電圧検出信号３３を出力するオフ
セット電圧検出回路３２を加えた構成をしている。オフ
セット電圧検出回路３２は、例えば第１の検出回路列３
４と第２の検出回路列３５と第１の参照電圧列選択回路
３６と第２の参照電圧列選択回路３７とで構成されてい
る。第１の検出回路列３４と第２の検出回路列３５は、
例えばそれぞれ下位電圧比較器列１６を構成する１つの
電圧比較器２で構成されている。

【００８５】第１の参照電圧列選択回路３６を構成する
スイッチＳＫ１〜８は、例えばＣＭＯＳトランスファー
ゲートで構成され、上位比較結果６により上位論理回路
９から出力される下位参照電圧列選択信号８により、Ｏ
Ｎ状態、ＯＦＦ状態を決定する。第２の参照電圧列選択
回路３７を構成するスイッチＳＫ９〜１６は、例えばＣ
ＭＯＳトランスファーゲートで構成され、下位参照電圧
列選択信号８により、ＯＮ状態、ＯＦＦ状態を決定す
る。

【００８６】オフセット電圧を検出する第１の検出回路
列３４を構成する電圧比較器２の第１の入力端子は基準
抵抗列１２の基準電圧１０，１１間の電位差を等電位に
８分割した分割点Ｖ１〜７点のうち図５に示すＶ１、Ｖ
３、Ｖ５、Ｖ７の４点にスイッチＳＫ１、ＳＫ２、スイ
ッチＳＫ３、ＳＫ４、スイッチＳＫ５、ＳＫ６、スイッ
チＳＫ７、ＳＫ８を介して接続されており、第２の入力
端子はアナログ入力信号５に接続されているオフセット
電圧を検出する第２の検出回路列３５を構成するの電圧
比較器２の第１の入力端子は基準抵抗列１２の基準電圧
１０，１１間の電位差を等電位に８分割した分割点Ｖ１
〜Ｖ７のうち図６に示すＶ２、Ｖ４、Ｖ６、の３点と基
準抵抗列１２の両端子であるＶ０点、Ｖ８点の２点にそ
れぞれスイッチＳＫ１０、ＳＫ１１、スイッチＳＫ１
２、ＳＫ１３、スイッチＳＫ１４、ＳＫ１５、スイッチ
ＳＫ９、スイッチＳＫ１６を介して接続されており、第
２の入力端子はアナログ入力信号５に接続されている。

【００８７】次に動作について説明する。本実施例の６
ビットＡ／Ｄ変換器がアナログ入力信号５をディジタル
値に変換してＡ／Ｄ変換出力２０を出力し、オフセット
電圧が存在する場合に、前記オフセット電圧を相殺する
という動作は第１の実施例の場合と同じである。

【００８８】以下、オフセット電圧検出回路３２の動作
について説明する。上位電圧比較器列１が保持している
アナログ入力信号電圧Ｖicと上位参照電圧列３とを比較
し、上位比較結果６を出力し、上位論理回路９が上位比
較結果６に基づいて下位参照電圧列選択信号８を出力す
る。下位参照電圧列選択信号８は、下位参照電圧列選択
回路１５と共に第１の参照電圧列選択回路３６と第２の
参照電圧列選択回路３７に入力される。

【００８９】例えば、上位電圧比較器列１が保持してい
るアナログ入力信号電圧Ｖicが、Ｖ１点の電位Ｖ１とＶ
２点の電位Ｖ２との間にある（Ｖ１＜Ｖic＜Ｖ２）と
き、上位電圧比較器列１の上位比較結果６により上位論
理回路９から出力される下位参照電圧列選択信号８によ
り、下位参照電圧列選択回路１５を構成するスイッチＳ
８〜１４はＯＮ状態に、スイッチＳ１〜７、スイッチＳ
１５〜６４はＯＦＦ状態になり、第１の参照電圧列選択
回路３６を構成するスイッチＳＫ２はＯＮ状態に、スイ
ッチＳＫ１、スイッチＳＫ３〜８はＯＦＦ状態になり、
第２の参照電圧列選択回路３７を構成するスイッチＳＫ
１０はＯＮ状態に、スイッチＳＫ９、スイッチＳＫ１１
〜１６はＯＦＦ状態になる。その結果、下位参照電圧列
１４として、Ｖ１〜Ｖ２点間の電位差を基準抵抗Ｒ９〜
１６により等電位に８分割したそれぞれの点の電位が下
位電圧比較器列１６を構成するそれぞれの電圧比較器２
の反転入力端子に入力され、第１参照電圧列としてＶ１
点の電位が第１の検出回路列３４を構成する電圧比較器
２の反転入力端子に入力され、第２参照電圧列としてＶ
２点の電位が第２の検出回路列３５を構成する電圧比較
器２の反転入力端子に入力され、それぞれの電圧比較器
は、サンプル期間に保持したアナログ入力信号Ｖifと比
較する。

【００９０】例えば、オフセット電圧が存在して、Ｖif
＞Ｖ２である（正のオフセット電圧）場合、第１の検出
回路列３４を構成する電圧比較器２は、比較結果として
０レベルを出力し、第２の検出回路列３５を構成する電
圧比較器２は、０レベルを出力する。Ｖ１＞Ｖifである
（負のオフセット電圧）場合、第１の検出回路列３４を
構成する電圧比較器２は、比較結果として１レベルを出
力し、第２の検出回路列３５を構成する電圧比較器２
は、１レベルを出力する。また、オフセット電圧が存在
しない場合は、第１の検出回路列３４を構成する電圧比
較器２は、比較結果として０レベルを出力し、第２の検
出回路列３５を構成する電圧比較器２は、１レベルを出
力する。

【００９１】以上にように、オフセット電圧検出回路３
２を電圧比較器２で構成される第１の検出回路列３４と
第２の検出回路列３５とで構成することにより、正のオ
フセット電圧が存在する場合は、検出結果としてオフセ
ット電圧検出信号３３（００）を出力し、負のオフセッ
ト電圧が存在する場合は、検出結果としてオフセット電
圧検出信号３３（１１）を出力し、オフセット電圧が存
在しない場合は、検出結果としてオフセット電圧検出信
号３３（１０）あるいは（０１）を出力するので、オフ
セット電圧の存在の有無と向きを知ることができる。

【００９２】オフセット電圧検出回路３２が出力するオ
フセット電圧検出信号３３が（１０）あるいは（０１）
になるまで、上位参照電圧列変更回路４により上位参照
電圧列３を変更することにより、オフセット電圧を相殺
することができる。

【００９３】以上のように本実施例における６ビット直
並列型Ａ／Ｄ変換器によれば、オフセット電圧検出回路
３２を設け、前記オフセット電圧検出回路３２をそれぞ
れが１つの下位電圧比較器列１６を構成する電圧比較器
２で構成される第１の検出回路列３４と第２の検出回路
列３５とで構成し、下位参照電圧列１４の上限電圧より
１ＬＳＢ高電位の電圧と下限電圧より１ＬＳＢ低電位の
電圧とにより下位電圧比較器列１６と同時に比較動作を
行わせることにより、オフセット電圧の存在の有無と向
きを知ることができるので、その情報に基づいて上位参
照電圧列３を変更することにより、オフセット電圧を相
殺し、ミスコードの発生しない、微分非直線性誤差の良
好な直並列型Ａ／Ｄ変換器を実現できる。

【００９４】なお、本実施例において、第１の検出回路
列３４と第２の検出回路列３５は、それぞれ１つの電圧
比較器２で構成されているが電圧比較器の数は任意であ
ることは言うまでもなく、第１の検出回路列３４と第２
の検出回路列３５をそれぞれいくつかの電圧比較器２で
構成することにより、オフセット電圧の大きさを知るこ
とができるので、より高速に補正することができる。第
１及び第２の参照電圧列選択回路３６，３７を構成する
スイッチＳＫ１〜１６はＣＭＯＳトランスファーゲート
としたが、任意のスイッチで構成することができること
は言うまでもない。

【００９５】（実施例５）図７は、本発明の請求項７に
係わる第５の実施例における６ビット直並列型Ａ／Ｄ変
換器の構成を示している。本実施例における６ビット直
並列型Ａ／Ｄ変換器は、第４の実施例における６ビット
直並列型Ａ／Ｄ変換器に制御回路３８を加えた構成であ
って、制御回路３８の入力端子は、オフセット電圧検出
回路３２の出力端子に接続され、制御回路３８の出力端
子は上位参照電圧列変更回路４の入力端子に接続されて
いる。

【００９６】図８は制御回路３８の構成を示している。
制御回路３８はデータの加減算を行う加減算回路４０と
データを保持するラッチ回路４１とで構成されている。
ラッチ回路４１の入力端子は、オフセット電圧検出回路
３２の出力端子と加減算回路４０の出力端子とに接続さ
れている。ラッチ回路４１の出力端子は加減算回路４０
の入力端子に接続されている。加減算回路４０の出力端
子は制御回路３８の出力端子となる。

【００９７】次に動作について説明する。本実施例の６
ビットＡ／Ｄ変換器がアナログ入力信号５をディジタル
値に変換してＡ／Ｄ変換出力２０を出力し、オフセット
電圧が存在する場合に前記オフセット電圧を相殺すると
いう動作は第１の実施例の場合と同じである。

【００９８】以下、制御回路３８の動作について説明す
る。図９は、本実施例における６ビット直並列型Ａ／Ｄ
変換器の動作タイミング図を示したものである。ラッチ
回路４１は、「下位比較期間１」から「サンプル期間
２」に遷移するときに、「下位比較期間１」終了までに
確定するオフセット電圧検出回路３２から出力されるオ
フセット電圧検出信号３３と、加減算回路４０から出力
される「上位比較期間１」における上位参照電圧列３を
決定している制御信号３９とを保持し、保持データを加
減算回路４０の入力データとして加減算回路４０に出力
する。加減算回路４０は、「上位比較期間１」の間の上
位参照電圧列３を決定していた制御信号３９からオフセ
ット電圧検出信号３３を加減算して、「上位比較期間
２」の間の上位参照電圧列３を決定する制御信号３９を
出力する。上位参照電圧列変更回路４は、「サンプル期
間２」の間に制御信号３９に基づいて上位参照電圧列３
を決定する。

【００９９】以上のように本実施例における６ビット直
並列型Ａ／Ｄ変換器によれば、第４の実施例に加えて制
御回路３９を設け、オフセット電圧検出信号３２のオフ
セット電圧検出信号３３に基づいて上位参照電圧列変更
回路４を制御することにより、オフセット電圧の自己補
正が可能な直並列型Ａ／Ｄ変換器を実現できる。

【０１００】なお、本実施例では、制御回路３９を加減
算回路４０とラッチ回路４１とで構成したが、制御回路
３９は、任意のディジタル論理回路で構成可能であるこ
とは言うまでもない。

【０１０１】

【発明の効果】本発明の請求項１記載の直並列型Ａ／Ｄ
変換器の構成によって、上位電圧比較器列と下位電圧比
較器列とが比較対象とするアナログ入力信号を保持する
ときにオフセット電圧が発生した場合でも、上位参照電
圧列変更回路により上位参照電圧列をオフセット電圧量
に応じて変更することで、オフセット電圧を相殺し、オ
フセット電圧によるミスコードの発生をなくし、微分非
直線性誤差の良好な、高精度で、高歩留まりを得ること
ができる優れた直並列型Ａ／Ｄ変換器を実現できるもの
である。

【０１０２】本発明の請求項２記載の直並列型Ａ／Ｄ変
換器の構成によって、オフセット電圧が存在した場合で
も、上限電圧発生回路と下限電圧発生回路とがオフセッ
ト電圧量に応じて、上位参照電圧列発生抵抗列の両端に
印加される上位参照電圧列の上限電圧と下限電圧を変更
することで、前記上位参照電圧発生抵抗列が発生する上
位参照電圧列を変更して、オフセット電圧を相殺し、オ
フセット電圧によるミスコードの発生をなくし、微分非
直線性誤差の良好な、高精度で、高歩留まりを得ること
ができる優れた直並列型Ａ／Ｄ変換器を実現できるもの
である。

【０１０３】本発明の請求項３記載の直並列型Ａ／Ｄ変
換器の構成によって、オフセット電圧が存在した場合で
も、第１のＤ／Ａ変換器は、前記オフセット電圧量に応
じたパルス信号列を上位参照電圧列の上限電圧に変換
し、第２のＤ／Ａ変換器は、上位参照電圧列の下限電圧
を前記上限電圧との電圧差を保って出力するので、前記
上限電圧と前記下限電圧とを変更して、オフセット電圧
を相殺し、ミスコードの発生しない、微分非直線性誤差
の良好であり、なおかつ、従来の誤差補正手段を備えた
直並列型Ａ／Ｄ変換器に比べて誤差補正に係わる回路規
模が小さくて済むので、チップ面積が小さく低コスト・
低電力でありながら、より広範な誤差補正が可能な、高
歩留まりを得ることができる優れた直並列型Ａ／Ｄ変換
器を実現できる。

【０１０４】本発明の請求項４記載の直並列型Ａ／Ｄ変
換器の構成によって、オフセット電圧が存在した場合
に、上限電圧選択回路と下限電圧選択回路とが、それぞ
れ上下限電圧発生抵抗列が発生する電圧列から、オフセ
ット電圧量に応じて、上位参照電圧発生抵抗列の両端に
印加される上限電圧と下限電圧とを選択することで、前
記上位参照電圧列発生抵抗列が発生する上位参照電圧列
を変更して、オフセット電圧を相殺し、ミスコードの発
生しない、微分非直線性誤差が良好であり、なおかつ、
上位参照電圧列変更回路はいくつかの抵抗とスイッチ素
子で構成できるので、回路規模が小さく、チップ面積が
小さく低コスト・低電力でありながら、補正範囲が広
く、高歩留まりを得ることができる優れた直並列型Ａ／
Ｄ変換器を実現できる。

【０１０５】本発明の請求項５記載の直並列型Ａ／Ｄ変
換器の構成によって、オフセット電圧検出回路の検出結
果に応じて、前記オフセット電圧検出回路がオフセット
電圧を検出しなくなるまで、上位参照電圧列変更回路に
より上位参照電圧列を変更させれば、オフセット電圧を
相殺することができるので、ミスコードの発生しない、
微分非直線性誤差の良好な優れた直並列型Ａ／Ｄ変換器
を実現できる。

【０１０６】本発明の請求項６記載の直並列型Ａ／Ｄ変
換器の構成によって、下位電圧比較器列が変換対象とな
るアナログ電圧を保持したときの保持電圧が、前記変換
対象となるアナログ電圧に近い高電位の上位参照電圧よ
りも大きい場合、または前記変換対象となるアナログ電
圧に近い低電位の上位参照電圧よりも小さい場合は、前
記変換対象となるアナログ電圧と前記下位参照電圧列よ
りも高電位（低電位）の電圧列を参照電圧列とする第１
の検出回路列の比較結果と、前記変換対象となるアナロ
グ電圧と前記下位参照電圧列よりも低電位（高電位）の
電圧列を参照電圧列とする第２の検出回路列の比較結果
とによりオフセット電圧量を知ることができるので、高
速にオフセット電圧を相殺することができる優れた直並
列型Ａ／Ｄ変換器を実現できる。

【０１０７】本発明の請求項７記載の直並列型Ａ／Ｄ変
換器の構成によって、制御回路は、オフセット電圧検出
回路を構成する第１の検出回路列の比較結果と、第２の
検出回路列の比較結果とを演算して、オフセット電圧が
存在する場合には、前記オフセット電圧量に応じて、上
位参照電圧列変更回路の出力する上位参照電圧列を制御
するので、オフセット電圧の自己補正が可能な優れた直
並列型Ａ／Ｄ変換器を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における６ビット直並列
型Ａ／Ｄ変換器の構成を示す回路図

【図２】図１のＡ／Ｄ変換器の動作を説明するためのタ
イミング図

【図３】図１中の上位電圧比較器列１と下位電圧比較器
列１６との間に発生したオフセット電圧による出力誤差
を補正する様子を説明するための図

【図４】本発明の第２の実施例における６ビット直並列
型Ａ／Ｄ変換器の構成を示す回路図

【図５】本発明の第３の実施例における６ビット直並列
型Ａ／Ｄ変換器の構成を示す回路図

【図６】本発明の第４の実施例における６ビット直並列
型Ａ／Ｄ変換器の構成を示す回路図

【図７】本発明の第５の実施例における６ビット直並列
型Ａ／Ｄ変換器の構成を示す回路図

【図８】図７中の制御回路３４の構成を示す回路図

【図９】図７中のＡ／Ｄ変換器の動作を示すタイミング
図

【図１０】従来の３ビット並列型Ａ／Ｄ変換器の構成を
示す回路図

【図１１】図１０のＡ／Ｄ変換器のサンプリング動作を
説明するための図

【図１２】図１０のＡ／Ｄ変換器の入出力の関係を説明
するための図

【図１３】従来のインバータチョッパ電圧比較器の構成
を示すの回路図

【図１４】図１３中の各スイッチのＯＮ状態とＯＦＦ状
態を示すタイミング図

【図１５】図１３中のインバータの静特性上のＶa点を
説明するための図

【図１６】図１３中のインバータの電圧利得を説明する
ための図

【図１７】従来の６ビット直並列型Ａ／Ｄ変換器の構成
を示す回路図

【図１８】図１７中の上位電圧比較器列１と下位電圧比
較器列１６との間のオフセット電圧の発生の様子を説明
するための図

【図１９】図１７のＡ／Ｄ変換器の出力誤差を説明する
ための図

【図２０】従来の誤差補正手段を備えた６ビット直並列
型Ａ／Ｄ変換器の構成を示す回路図

【図２１】図２０中の上位電圧比較器列１と下位電圧比
較器列１６との間に発生したオフセット電圧による出力
誤差を補正する様子を説明するための図

【符号の説明】

１ 上位電圧比較器列 ２ 電圧比較器 ３ 上位参照電圧列 ４ 上位参照電圧列変更回路 ５ アナログ入力信号 ６ 上位比較結果 ７ 上位Ａ／Ｄ変換出力 ８ 下位参照電圧列選択信号 ９ 上位論理回路 １０，１１ 基準電圧 １２ 基準抵抗列 １３ 基準抵抗 １４ 下位参照電圧列 １５ 下位参照電圧列選択回路 １６ 下位電圧比較器列 １７ 下位比較結果 １８ 下位Ａ／Ｄ変換出力 １９ 下位論理回路 ２０ Ａ／Ｄ変換出力 ２１ 演算回路 ２２ 上位参照電圧列発生抵抗列 ２３ 上位参照電圧列発生抵抗 ２４ 上限電圧発生回路 ２５ 下限電圧発生回路 ２６ 第１のＤ／Ａ変換器 ２７ 第２のＤ／Ａ変換器 ２８ 上限電圧選択回路 ２９ 下限電圧選択回路 ３０ 上下限電圧発生抵抗列 ３１ 選択回路 ３２ オフセット電圧検出回路 ３３ オフセット電圧検出信号 ３４ 第１の検出回路列 ３５ 第２の検出回路列 ３６ 第１の参照電圧列選択回路 ３７ 第２の参照電圧列選択回路 ３８ 制御回路 ３９ 制御信号 ４０ 加減算回路 ４１ ラッチ回路 ５０ 電圧比較器列 ５１ 電圧比較器 ５２ 論理回路 ５３ Ａ／Ｄ変換出力 ５４ 基準抵抗 ５５ 基準抵抗列 ５６ 第１のインバータ ５７ 第２のインバータ ５８ 第３のインバータ ５９ インバータチョッパ電圧比較器 ６０ 第１のオーバーレンジ電圧比較器列 ６１ 第２のオーバーレンジ電圧比較器列 ６２ オーバーレンジ参照電圧列選択回路 ６３ オーバーレンジ下位論理回路 ６４ 誤差補正演算回路 ６５ オーバーレンジ参照電圧列 ６６ 第１のオーバーレンジ論理回路 ６７ 第２のオーバーレンジ論理回路 ６８ オーバーレンジ信号 ６９ 上位補正Ａ／Ｄ変換出力 ７０ オーバーレンジ比較結果

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松澤 昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岡 浩二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小西 博之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 古谷 栄樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】時間と共に変化する変換対象となるアナロ
   グ電圧をディジタル値に変換するＡ／Ｄ変換器であっ
   て、 前記変換対象となるアナログ電圧を変換する領域を分割
   した上位参照電圧列と前記変換対象となるアナログ電圧
   とを比較する上位電圧比較器列と、 前記上位電圧比較器列の比較結果から、前記上位参照電
   圧列の内、前記変換対象となるアナログ電圧に近い高電
   位側の上位参照電圧と低電位側の上位参照電圧を求め
   て、前記高電位側の上位参照電圧と前記低電位側の上位
   参照電圧間を更に分割した下位参照電圧列と前記変換対
   象となるアナログ電圧とを比較する下位電圧比較器列
   と、 前記上位電圧比較器列からの比較結果を上位ビット・デ
   ータに変換する上位論理回路と、 前記下位電圧比較器列からの比較結果を下位ビット・デ
   ータに変換する下位論理回路と、 前記上位ビット・データと前記下位ビット・データとを
   データ演算してＡ／Ｄ変換後のデータを出力する演算回
   路と、 前記上位電圧比較器列が前記変換対象となるアナログ電
   圧を保持するときに発生した該変換対象となるアナログ
   電圧に加えられた第１の電圧と前記下位電圧比較器列が
   前記変換対象となるアナログ電圧を保持するときに発生
   した該変換対象となるアナログ電圧に加えられた第２の
   電圧との電圧差が存在した場合に、前記上位電圧比較器
   列の上位参照電圧間の電圧差を保ちながら各上位参照電
   圧を変化させ、前記電圧差を少なくする上位参照電圧列
   変更回路とを備えたことを特徴とする直並列型Ａ／Ｄ変
   換器。
2. 【請求項２】前記上位参照電圧列変更回路は、 前記上位参照電圧列の上限電圧と下限電圧の間を分割す
   るための上位参照電圧列発生抵抗列と、 前記上位参照電圧列発生抵抗列の一方の端子に与えられ
   ている前記上限電圧を変動させる上限電圧発生回路と、 前記上位参照電圧列発生抵抗列の他方の端子に与えられ
   ている前記下限電圧を前記上限電圧との電圧差を保って
   変動させる下限電圧発生回路とを備えたことを特徴とす
   る請求項１記載の直並列型Ａ／Ｄ変換器。
3. 【請求項３】前記上限電圧発生回路はパルス信号列を電
   圧に変更する第１のＤ／Ａ変換器であり、 前記下限電圧発生回路はパルス信号列を電圧に変換する
   第２のＤ／Ａ変換器であること特徴とする請求項１記載
   の直並列型Ａ／Ｄ変換器。
4. 【請求項４】前記上位参照電圧列変更回路は、 前記変換対象となるアナログ電圧を変換する領域の上限
   電圧と下限電圧間を分割する上下限電圧発生抵抗列と前
   記上下限電圧発生抵抗列から発生されたそれぞれの電圧
   のうちいずれか一つの電圧を上位参照電圧列の上限電圧
   として選択して出力する上限電圧選択回路と、 前記上下限電圧発生抵抗列から発生されたそれぞれの電
   圧のうち前記上位参照参照電圧列の上限電圧との電圧差
   を保った電圧を前記上位参照電圧列の下限電圧として選
   択して出力する下限電圧選択回路と、請求項２記載の上
   位参照電圧列発生抵抗列とを備えたことを特徴とする請
   求項１記載の直並列型Ａ／Ｄ変換器。
5. 【請求項５】前記上位電圧比較器列が比較するときに発
   生した前記変換対象となるアナログ電圧に加えられた第
   １の電圧と前記下位電圧比較器列が比較するときに発生
   した前記変換対象となるアナログ電圧に加えられた第２
   の電圧との電圧差の存在を検出するオフセット電圧検出
   回路を備えていることを特徴とする請求項１記載の直並
   列型Ａ／Ｄ変換器。
6. 【請求項６】前記オフセット電圧検出回路は前記第２の
   電圧と同じ電圧を得るために下位電圧比較器列を構成す
   る少なくとも２つの電圧比較器列で構成されており、一
   方を第１の検出回路列とし、他方を第２の検出回路列と
   し、 前記第１の検出回路列が前記変換対象となるアナログ電
   圧と前記下位参照電圧列の上限電圧よりも高電位の参照
   電圧列とを比較する場合には、 前記第２の検出回路列は前記変換対象となるアナログ電
   圧と前記下位参照電圧列よりも低電位の参照電圧列とを
   比較し、 前記第１の検出回路列が前記変換対象となるアナログ電
   圧と前記下位参照電圧列よりも低電位の参照電圧列とを
   比較する場合には、 前記第２の比較回路列は前記変換対象となるアナログ電
   圧と前記下位参照電圧列よりも高電位の参照電圧列とを
   比較することを特徴とする請求項５記載の直並列型Ａ／
   Ｄ変換器。
7. 【請求項７】前記第１の検出回路列の比較結果と前記第
   ２の検出回路列の比較結果とを演算し、演算結果より前
   記上位参照電圧列変更回路の出力する上位参照電圧列を
   制御する制御回路を備えたことを特徴とする請求項５記
   載の直並列型Ａ／Ｄ変換器。