JPH07106967A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPH07106967A JPH07106967A JP5274986A JP27498693A JPH07106967A JP H07106967 A JPH07106967 A JP H07106967A JP 5274986 A JP5274986 A JP 5274986A JP 27498693 A JP27498693 A JP 27498693A JP H07106967 A JPH07106967 A JP H07106967A
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- Japan
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- reference voltage
- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】従来と分解能が同等で、よりコンパクトなA/D
変換器を提供する。 【構成】図１は2bit出力の並列型A/D 変換器で、比較器
１の基準電圧V2として、抵抗体R1,R2 でレンジ電圧値Vc
c の1/2 の値とする。比較器１は入力電圧と基準電圧V2
とを比較し、その結果がデジタル出力のMSB(OUT1) とな
る。この出力が比較器２の基準電圧に対する基準電圧切
換え回路に接続され、比較器１の出力に応じたスイッチ
動作をする。そのため、比較器２の基準電圧は、V1もし
くはV3となる。比較器２はこの基準電圧V1もしくはV3と
入力電圧とを比較して下位ビット(OUT2)を出力する。こ
の両基準電圧V1,V3 は丁度それぞれ1/4Vcc、3/4Vccとな
るように各抵抗値を設定する。この構成は従来よりも素
子構成が少なくて同等の分解能を有し、集積化が容易で
コスト的にも安価に製造できる。
変換器を提供する。 【構成】図１は2bit出力の並列型A/D 変換器で、比較器
１の基準電圧V2として、抵抗体R1,R2 でレンジ電圧値Vc
c の1/2 の値とする。比較器１は入力電圧と基準電圧V2
とを比較し、その結果がデジタル出力のMSB(OUT1) とな
る。この出力が比較器２の基準電圧に対する基準電圧切
換え回路に接続され、比較器１の出力に応じたスイッチ
動作をする。そのため、比較器２の基準電圧は、V1もし
くはV3となる。比較器２はこの基準電圧V1もしくはV3と
入力電圧とを比較して下位ビット(OUT2)を出力する。こ
の両基準電圧V1,V3 は丁度それぞれ1/4Vcc、3/4Vccとな
るように各抵抗値を設定する。この構成は従来よりも素
子構成が少なくて同等の分解能を有し、集積化が容易で
コスト的にも安価に製造できる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ電圧信号をデ
ジタル信号に変換するアナログ・デジタル変換器（以下
Ａ／Ｄ変換器と記す）に関し、特に、無帰還比較型もし
くは並列型と呼ばれるタイプのＡ／Ｄ変換器に関する。
ジタル信号に変換するアナログ・デジタル変換器（以下
Ａ／Ｄ変換器と記す）に関し、特に、無帰還比較型もし
くは並列型と呼ばれるタイプのＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来、Ａ／Ｄ変換器としては主に、帰還
比較型もしくは逐次比較型と呼ばれるタイプと無帰還比
較型もしくは並列型と呼ばれるタイプのものがある。こ
のうち並列型は、細かく分割した基準電圧とアナログ電
圧値とを比較して、その結果から出力の全ビット値を一
度に決定するものである。並列型は、全電圧を細かく分
割した基準電圧を用意しておくので反応が早いが、分割
する分だけ判定回路を必要とし、一般に素子数が多い。
図２に従来の２ビット出力の並列型Ａ／Ｄ変換器の一例
を示す。これは分解能を４として、４本の抵抗体Ｒ1,Ｒ
2,Ｒ3,Ｒ4 を直列に接続し、各々の抵抗間の電圧Ｖ1,Ｖ
2,Ｖ3 を基準電圧とし、３個の比較器２１、２２、２３
を並列に配置して、入力電圧を比較したその出力を論理
回路と組み合わせて２ビット出力を得るものである。２
ビットの出力OUT1とOUT2との真理値表が図２(b) に示し
てある。基準電圧Ｖ1,Ｖ2,Ｖ3 は図２(a) の式に示すよ
うに各抵抗体と電源電圧Ｖccで決まる。なおこの各値の
ＶおよびＲは、この図２の回路での値である。
比較型もしくは逐次比較型と呼ばれるタイプと無帰還比
較型もしくは並列型と呼ばれるタイプのものがある。こ
のうち並列型は、細かく分割した基準電圧とアナログ電
圧値とを比較して、その結果から出力の全ビット値を一
度に決定するものである。並列型は、全電圧を細かく分
割した基準電圧を用意しておくので反応が早いが、分割
する分だけ判定回路を必要とし、一般に素子数が多い。
図２に従来の２ビット出力の並列型Ａ／Ｄ変換器の一例
を示す。これは分解能を４として、４本の抵抗体Ｒ1,Ｒ
2,Ｒ3,Ｒ4 を直列に接続し、各々の抵抗間の電圧Ｖ1,Ｖ
2,Ｖ3 を基準電圧とし、３個の比較器２１、２２、２３
を並列に配置して、入力電圧を比較したその出力を論理
回路と組み合わせて２ビット出力を得るものである。２
ビットの出力OUT1とOUT2との真理値表が図２(b) に示し
てある。基準電圧Ｖ1,Ｖ2,Ｖ3 は図２(a) の式に示すよ
うに各抵抗体と電源電圧Ｖccで決まる。なおこの各値の
ＶおよびＲは、この図２の回路での値である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来の並列型のＡ／Ｄ変換器は、高速なデジタル変換値
が得られるけれども、分解能を高くするにつれて、比較
の基準となる分割抵抗体自身の素子数や判定回路が増加
し、かつ分解能の精度が悪くなる問題が生じる。つま
り、素子数が増大するほどＡ／Ｄ変換器のチップ面積が
増大し、また１ＬＳＢあたりの電圧が小さくなって、ノ
イズに対するマージンが減ってしまうという問題があ
る。
従来の並列型のＡ／Ｄ変換器は、高速なデジタル変換値
が得られるけれども、分解能を高くするにつれて、比較
の基準となる分割抵抗体自身の素子数や判定回路が増加
し、かつ分解能の精度が悪くなる問題が生じる。つま
り、素子数が増大するほどＡ／Ｄ変換器のチップ面積が
増大し、また１ＬＳＢあたりの電圧が小さくなって、ノ
イズに対するマージンが減ってしまうという問題があ
る。
【０００４】従って本発明の目的は、新しい並列型Ａ／
Ｄ変換器の構成を提案し、従来の欠点をなくすことにあ
る。
Ｄ変換器の構成を提案し、従来の欠点をなくすことにあ
る。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
め本発明の構成は、入力電圧が入力され、該入力電圧の
電圧値を二値のデジタル信号に変換し出力するアナログ
・デジタル変換器において、前記デジタル信号がｎ（ｎ
≧２の有限整数）ビットの出力を有し、入力電圧の前記
電圧値がそれぞれ入力されたｎ段の比較器によって、前
記入力電圧を順次前記ｎビットの上位ビットから各ビッ
ト値を決定して、前記ｎビット信号が出力される比較回
路と、前記比較回路に、前段比較器の出力によって後段
比較器の基準電圧を切り換える基準電圧切換え回路とを
有することである。また関連発明の構成は、前記基準電
圧を形成する回路が、抵抗を直列に接続した抵抗回路で
あり、該抵抗回路の各接続点に前記基準電圧切換え回路
が接続されていることである。別の関連発明の構成は、
前記抵抗回路が、前記基準電圧切換え回路によって、前
記ｎ段の内のｍ段目が基準電圧源の電圧値の１／２m 倍
の分解能となる切換えの抵抗値の組合せとなっているこ
とである。さらに別の関連発明の構成は、前記基準電圧
切換え回路が、前記比較器の前段の出力を直接もしくは
反転したゲート信号として後段の比較器の基準電圧を切
り換えるスイッチング素子となっていることである。
め本発明の構成は、入力電圧が入力され、該入力電圧の
電圧値を二値のデジタル信号に変換し出力するアナログ
・デジタル変換器において、前記デジタル信号がｎ（ｎ
≧２の有限整数）ビットの出力を有し、入力電圧の前記
電圧値がそれぞれ入力されたｎ段の比較器によって、前
記入力電圧を順次前記ｎビットの上位ビットから各ビッ
ト値を決定して、前記ｎビット信号が出力される比較回
路と、前記比較回路に、前段比較器の出力によって後段
比較器の基準電圧を切り換える基準電圧切換え回路とを
有することである。また関連発明の構成は、前記基準電
圧を形成する回路が、抵抗を直列に接続した抵抗回路で
あり、該抵抗回路の各接続点に前記基準電圧切換え回路
が接続されていることである。別の関連発明の構成は、
前記抵抗回路が、前記基準電圧切換え回路によって、前
記ｎ段の内のｍ段目が基準電圧源の電圧値の１／２m 倍
の分解能となる切換えの抵抗値の組合せとなっているこ
とである。さらに別の関連発明の構成は、前記基準電圧
切換え回路が、前記比較器の前段の出力を直接もしくは
反転したゲート信号として後段の比較器の基準電圧を切
り換えるスイッチング素子となっていることである。
【０００６】
【作用】本発明のｎ段の比較器の内、初段の比較器はま
ず、検出範囲（レンジ）の電圧の中間レベルの基準電圧
Ｖa を基に入力電圧を判定し、最上位ビットを決定す
る。続いて二段目の比較器では、一段目の出力を基にし
た基準電圧Ｖb 、Ｖb'を基にして次の上位ビットの判定
をし、出力する。以下同様に、前段の比較器の出力を基
に、次段の比較器の分割抵抗を切換えて、その段の基準
電圧を判定すべき領域に振り分け、順次下位ビットを決
定していく。最下位ビットが出力されて全ビットが揃っ
て、入力された電圧のデジタル値が得られる。このよう
に、ＭＳＢからＬＳＢへ向けてビット値が決まるので、
各段の基準電圧切換えの時間の和がこのＡ／Ｄ変換器の
変換レートを決定する。通常この切換えは高速スイッチ
ング素子で行われるので、実際上瞬時に変換されると見
なすことができ、並列型Ａ／Ｄ変換器として扱うことが
できる。
ず、検出範囲（レンジ）の電圧の中間レベルの基準電圧
Ｖa を基に入力電圧を判定し、最上位ビットを決定す
る。続いて二段目の比較器では、一段目の出力を基にし
た基準電圧Ｖb 、Ｖb'を基にして次の上位ビットの判定
をし、出力する。以下同様に、前段の比較器の出力を基
に、次段の比較器の分割抵抗を切換えて、その段の基準
電圧を判定すべき領域に振り分け、順次下位ビットを決
定していく。最下位ビットが出力されて全ビットが揃っ
て、入力された電圧のデジタル値が得られる。このよう
に、ＭＳＢからＬＳＢへ向けてビット値が決まるので、
各段の基準電圧切換えの時間の和がこのＡ／Ｄ変換器の
変換レートを決定する。通常この切換えは高速スイッチ
ング素子で行われるので、実際上瞬時に変換されると見
なすことができ、並列型Ａ／Ｄ変換器として扱うことが
できる。
【０００７】
【実施例】（第一実施例）以下、本発明を具体的な実施
例に基づいて説明する。本発明による２ビット出力のＡ
／Ｄ変換器を、基本的構成で実現した回路図を図１に示
す。初段の比較器１の基準電圧Ｖ2 として、抵抗体
Ｒ1 、Ｒ2 でＶccの中間電位を形成する。この電圧値Ｖ
2 は、判定しようとする入力電圧を十分カバーするレン
ジ電圧値Ｖccの１／２の値とする。従って図１のＶccは
予め目的に応じた定電圧値に設定される。比較器１は入
力電圧と基準電圧Ｖ2 とを比較し、そのHiかLoかの結果
がデジタル出力の最上位ビットMSB(OUT1) となる。また
この出力が、第二の基準電圧に対する基準電圧切換え回
路に、反転して接続されて、スイッチング素子のトラン
ジスタＴ1 に入力され、比較器１の出力に応じたスイッ
チ動作をする。そのため比較器２の基準電圧は、抵抗体
Ｒ3 、Ｒ4 、Ｒ5 で構成されるが、抵抗Ｒ5 の電圧降下
分の差がはいり、Ｖ1 もしくはＶ3 となる。比較器２は
この基準電圧Ｖ1 もしくはＶ3 と入力電圧とを比較して
下位ビット(OUT2)を出力する。なおデジタル出力は、出
力を安定させるため、各ビット毎に出力バッファを設け
ている。また各値を示す記号Ｖ、Ｒはこの図１の回路に
おける値である。
例に基づいて説明する。本発明による２ビット出力のＡ
／Ｄ変換器を、基本的構成で実現した回路図を図１に示
す。初段の比較器１の基準電圧Ｖ2 として、抵抗体
Ｒ1 、Ｒ2 でＶccの中間電位を形成する。この電圧値Ｖ
2 は、判定しようとする入力電圧を十分カバーするレン
ジ電圧値Ｖccの１／２の値とする。従って図１のＶccは
予め目的に応じた定電圧値に設定される。比較器１は入
力電圧と基準電圧Ｖ2 とを比較し、そのHiかLoかの結果
がデジタル出力の最上位ビットMSB(OUT1) となる。また
この出力が、第二の基準電圧に対する基準電圧切換え回
路に、反転して接続されて、スイッチング素子のトラン
ジスタＴ1 に入力され、比較器１の出力に応じたスイッ
チ動作をする。そのため比較器２の基準電圧は、抵抗体
Ｒ3 、Ｒ4 、Ｒ5 で構成されるが、抵抗Ｒ5 の電圧降下
分の差がはいり、Ｖ1 もしくはＶ3 となる。比較器２は
この基準電圧Ｖ1 もしくはＶ3 と入力電圧とを比較して
下位ビット(OUT2)を出力する。なおデジタル出力は、出
力を安定させるため、各ビット毎に出力バッファを設け
ている。また各値を示す記号Ｖ、Ｒはこの図１の回路に
おける値である。
【０００８】基準電圧Ｖ2 は、抵抗Ｒ1 、Ｒ2 によっ
て、（Ｒ2 ／（Ｒ1+Ｒ2)）Ｖccと決まり、抵抗の精度で
分解能が決まる。二段目の基準電圧Ｖ1 もしくはＶ
3 も、前述のように抵抗体Ｒ3 、Ｒ4 、Ｒ5 によって決
まるが、トランジスタＴ1 （スイッチ３０）がオン、即
ち比較器１の出力がLoの時は、抵抗Ｒ5 に印加される電
位はトランジスタの順方向電圧降下のＶCE(T1)となり、
図１に示すＶ1 の式のようになる。また、スイッチ３０
がオフの時、つまり比較器１の出力がHiの時は比較器２
の基準電圧がＶ3 で、図１のＶ3 の式で示される。この
両基準電圧Ｖ1 、Ｖ3が丁度それぞれ１／４Ｖcc、３／
４Ｖccとなるように各抵抗値を設定する。
て、（Ｒ2 ／（Ｒ1+Ｒ2)）Ｖccと決まり、抵抗の精度で
分解能が決まる。二段目の基準電圧Ｖ1 もしくはＶ
3 も、前述のように抵抗体Ｒ3 、Ｒ4 、Ｒ5 によって決
まるが、トランジスタＴ1 （スイッチ３０）がオン、即
ち比較器１の出力がLoの時は、抵抗Ｒ5 に印加される電
位はトランジスタの順方向電圧降下のＶCE(T1)となり、
図１に示すＶ1 の式のようになる。また、スイッチ３０
がオフの時、つまり比較器１の出力がHiの時は比較器２
の基準電圧がＶ3 で、図１のＶ3 の式で示される。この
両基準電圧Ｖ1 、Ｖ3が丁度それぞれ１／４Ｖcc、３／
４Ｖccとなるように各抵抗値を設定する。
【０００９】比較器１は、丁度レンジ電圧値Ｖccの半分
の値で判定することになるので、まず大雑把に入力電圧
値のおおよその値としてHiかLoに振り分ける。その結果
によって、その次の分解能として下位ビットがどの位か
を比較器２で判定する。従って、比較器２は比較器１よ
りも、より厳しい判定を必要とする。逆に比較器１は最
下位ビット(LSB) よりもゆるやかな判定で良い。従っ
て、従来と同等の分解能をめざす場合、その高い分解能
はLSB 側でのみ必要とし、上位ビットの判定に用いられ
る比較器に対する分解能はLSB に対するよりも粗い設定
でよいので、製造上の余裕がとれ、コスト的に有利であ
る。
の値で判定することになるので、まず大雑把に入力電圧
値のおおよその値としてHiかLoに振り分ける。その結果
によって、その次の分解能として下位ビットがどの位か
を比較器２で判定する。従って、比較器２は比較器１よ
りも、より厳しい判定を必要とする。逆に比較器１は最
下位ビット(LSB) よりもゆるやかな判定で良い。従っ
て、従来と同等の分解能をめざす場合、その高い分解能
はLSB 側でのみ必要とし、上位ビットの判定に用いられ
る比較器に対する分解能はLSB に対するよりも粗い設定
でよいので、製造上の余裕がとれ、コスト的に有利であ
る。
【００１０】（第二実施例）図３に、出力が３ビットの
場合の回路図を示す。３ビットの場合の回路構成は、ち
ょうど２ビットの回路をさらに展開して、比較器２の出
力で比較器３の基準電圧を切換えるようトランジスタＴ
2 、Ｔ3 でスイッチングを行う。具体的には、比較器３
の基準電圧を形成する抵抗体はＲ6 、Ｒ7 、Ｒ8 、Ｒ9
で、トランジスタＴ2 はＲ8 、Ｒ9 間、トランジスタＴ
3 はＲ6 、Ｒ7 間に図３に示すように接続される。その
場合のデジタル出力（OUT1〜OUT3）と入力電圧（基準電
圧）の関係を図４に示してある。電圧値の各式は、基準
電圧を形成する各抵抗体によって決まり、この抵抗体の
値によって各基準電圧を決定できる。なお、各値を示す
記号Ｖ、Ｒは図３の回路における値である。またトラン
ジスタＴ3 がプルアップ側に接続されているのは、抵抗
の組合せが容易であるためで、切換え回路としては、特
にこの図３の場合の回路に限る必要はない。
場合の回路図を示す。３ビットの場合の回路構成は、ち
ょうど２ビットの回路をさらに展開して、比較器２の出
力で比較器３の基準電圧を切換えるようトランジスタＴ
2 、Ｔ3 でスイッチングを行う。具体的には、比較器３
の基準電圧を形成する抵抗体はＲ6 、Ｒ7 、Ｒ8 、Ｒ9
で、トランジスタＴ2 はＲ8 、Ｒ9 間、トランジスタＴ
3 はＲ6 、Ｒ7 間に図３に示すように接続される。その
場合のデジタル出力（OUT1〜OUT3）と入力電圧（基準電
圧）の関係を図４に示してある。電圧値の各式は、基準
電圧を形成する各抵抗体によって決まり、この抵抗体の
値によって各基準電圧を決定できる。なお、各値を示す
記号Ｖ、Ｒは図３の回路における値である。またトラン
ジスタＴ3 がプルアップ側に接続されているのは、抵抗
の組合せが容易であるためで、切換え回路としては、特
にこの図３の場合の回路に限る必要はない。
【００１１】（第三実施例）さらにデジタル出力が４ビ
ットの場合の回路図を図５に示す。この各値を示す記号
Ｖ、Ｒも図５の回路における値である。これもやはり３
ビット構成の回路に一段比較器４を増やして、比較器３
の出力で比較器４の基準電圧を切換えて最下位ビットLS
B(OUT4) を出力する。この場合のデジタル出力（OUT1〜
OUT3）と入力電圧（基準電圧）との関係が図６に示して
ある。各基準電圧値の抵抗による計算式は省略してある
が、原理的には他の実施例と同様である。ただし多ビッ
トになるに連れて、基準電圧を形成する抵抗の組合せを
求めることが難しくなり、スイッチング素子の順方向電
圧降下の影響も入ってくるが、抵抗体は回路上でトリミ
ング抵抗もしくは調整抵抗を同時に形成できるので、目
標の基準電圧を得ることは容易である。
ットの場合の回路図を図５に示す。この各値を示す記号
Ｖ、Ｒも図５の回路における値である。これもやはり３
ビット構成の回路に一段比較器４を増やして、比較器３
の出力で比較器４の基準電圧を切換えて最下位ビットLS
B(OUT4) を出力する。この場合のデジタル出力（OUT1〜
OUT3）と入力電圧（基準電圧）との関係が図６に示して
ある。各基準電圧値の抵抗による計算式は省略してある
が、原理的には他の実施例と同様である。ただし多ビッ
トになるに連れて、基準電圧を形成する抵抗の組合せを
求めることが難しくなり、スイッチング素子の順方向電
圧降下の影響も入ってくるが、抵抗体は回路上でトリミ
ング抵抗もしくは調整抵抗を同時に形成できるので、目
標の基準電圧を得ることは容易である。
【００１２】従ってどのようなビット構成になっても、
同様な展開構成で細かく入力電圧を判定できるので、従
来の並列型Ａ／Ｄ変換器の構成に比べてより少ない素子
構成で同等の分解能を持つＡ／Ｄ変換器が実現する。因
みに第一実施例では、従来の同等の構成である図２と比
べて、４０％の削減率となっている。また、分解能が従
来の１／４から１／２になることから、入力段における
ノイズマージンも倍の値がとれる。
同様な展開構成で細かく入力電圧を判定できるので、従
来の並列型Ａ／Ｄ変換器の構成に比べてより少ない素子
構成で同等の分解能を持つＡ／Ｄ変換器が実現する。因
みに第一実施例では、従来の同等の構成である図２と比
べて、４０％の削減率となっている。また、分解能が従
来の１／４から１／２になることから、入力段における
ノイズマージンも倍の値がとれる。
【００１３】本発明は以上の説明に限らず、基準電圧の
取り方を均等にしなくてもよい。即ち、求めたい電圧値
領域の近傍のみ分解能を上げる抵抗の組合せも後段に設
定することが可能である。ただしこの場合は、デジタル
出力にもマップを形成する必要がある。
取り方を均等にしなくてもよい。即ち、求めたい電圧値
領域の近傍のみ分解能を上げる抵抗の組合せも後段に設
定することが可能である。ただしこの場合は、デジタル
出力にもマップを形成する必要がある。
【００１４】
【発明の効果】以上のように、本発明による回路構成の
並列型Ａ／Ｄ変換器は、従来よりも素子構成が少なくて
同等の分解能を有し、集積化が容易でコスト的にも安価
に製造できる。
並列型Ａ／Ｄ変換器は、従来よりも素子構成が少なくて
同等の分解能を有し、集積化が容易でコスト的にも安価
に製造できる。
【図１】本発明の一実施例を示す回路図。
【図２】従来の並列型Ａ／Ｄ変換の代表的な回路図。
【図３】本発明の第二実施例の回路図。
【図４】図３の例の動作モードおよび規準電圧値の説明
図。
図。
【図５】本発明の第三実施例の回路図。
【図６】図５の例の動作モードの説明図。
１、２、３、４、２１、２２、２３ 比較器 ３０ スイッチ（トランジスタ、基準電圧切換え回路）
Claims (4)
- 【請求項１】 入力電圧が入力され、該入力電圧の電圧
値を二値のデジタル信号に変換し出力するアナログ・デ
ジタル変換器において、 前記デジタル信号がｎ（ｎ≧２の有限整数）ビットの出
力を有し、 入力電圧の前記電圧値がそれぞれ入力されたｎ段の比較
器によって、前記入力電圧を順次前記ｎビットの上位ビ
ットから各ビット値を決定して、前記ｎビット信号が出
力される比較回路と、 前記比較回路に、前段比較器の出力によって後段比較器
の基準電圧を切り換える基準電圧切換え回路とを有する
ことを特徴とするアナログ・デジタル変換器。 - 【請求項２】 前記基準電圧を形成する回路は、抵抗を
直列に接続した抵抗回路であり、該抵抗回路の各接続点
に前記基準電圧切換え回路が接続されていることを特徴
とする請求項１に記載のアナログ・デジタル変換器。 - 【請求項３】 前記抵抗回路は、前記基準電圧切換え回
路によって、前記ｎ段の内のｍ段目が基準電圧源の電圧
値の１／２m 倍の分解能となる切換えの抵抗値の組合せ
であることを特徴とする請求項１または２に記載のアナ
ログ・デジタル変換器。 - 【請求項４】 前記基準電圧切換え回路は、前記比較器
の前段の出力を直接もしくは反転したゲート信号として
後段の比較器の基準電圧を切り換えるスイッチング素子
であることを特徴とする請求項１乃至３いずれかに記載
のアナログ・デジタル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05274986A JP3131937B2 (ja) | 1993-10-05 | 1993-10-05 | アナログ・デジタル変換器 |
| DE4435428A DE4435428B4 (de) | 1993-10-05 | 1994-10-04 | Analog/Digital-Wandler |
| US08/318,546 US5629702A (en) | 1993-10-05 | 1994-10-05 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05274986A JP3131937B2 (ja) | 1993-10-05 | 1993-10-05 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106967A true JPH07106967A (ja) | 1995-04-21 |
| JP3131937B2 JP3131937B2 (ja) | 2001-02-05 |
Family
ID=17549322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05274986A Expired - Lifetime JP3131937B2 (ja) | 1993-10-05 | 1993-10-05 | アナログ・デジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5629702A (ja) |
| JP (1) | JP3131937B2 (ja) |
| DE (1) | DE4435428B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003065589A1 (fr) * | 2002-01-28 | 2003-08-07 | Neuro Solution Corp. | Dispositif de conversion analogique-numerique |
Families Citing this family (7)
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