JP3131937B2 - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JP3131937B2 JP3131937B2 JP05274986A JP27498693A JP3131937B2 JP 3131937 B2 JP3131937 B2 JP 3131937B2 JP 05274986 A JP05274986 A JP 05274986A JP 27498693 A JP27498693 A JP 27498693A JP 3131937 B2 JP3131937 B2 JP 3131937B2
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- Japan
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アナログ電圧信号をデ
ジタル信号に変換するアナログ・デジタル変換器（以下
Ａ／Ｄ変換器と記す）に関し、特に、無帰還比較型もし
くは並列型と呼ばれるタイプのＡ／Ｄ変換器に関する。
ジタル信号に変換するアナログ・デジタル変換器（以下
Ａ／Ｄ変換器と記す）に関し、特に、無帰還比較型もし
くは並列型と呼ばれるタイプのＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来、Ａ／Ｄ変換器としては主に、帰還
比較型もしくは逐次比較型と呼ばれるタイプと無帰還比
較型もしくは並列型と呼ばれるタイプのものがある。こ
のうち並列型は、細かく分割した基準電圧とアナログ電
圧値とを比較して、その結果から出力の全ビット値を一
度に決定するものである。並列型は、全電圧を細かく分
割した基準電圧を用意しておくので反応が早いが、分割
する分だけ判定回路を必要とし、一般に素子数が多い。
図２に従来の２ビット出力の並列型Ａ／Ｄ変換器の一例
を示す。これは分解能を４として、４本の抵抗体Ｒ1,Ｒ
2,Ｒ3,Ｒ4 を直列に接続し、各々の抵抗間の電圧Ｖ1,Ｖ
2,Ｖ3 を基準電圧とし、３個の比較器２１、２２、２３
を並列に配置して、入力電圧を比較したその出力を論理
回路と組み合わせて２ビット出力を得るものである。２
ビットの出力OUT1とOUT2との真理値表が図２(b) に示し
てある。基準電圧Ｖ1,Ｖ2,Ｖ3 は図２(a) の式に示すよ
うに各抵抗体と電源電圧Ｖccで決まる。なおこの各値の
ＶおよびＲは、この図２の回路での値である。
比較型もしくは逐次比較型と呼ばれるタイプと無帰還比
較型もしくは並列型と呼ばれるタイプのものがある。こ
のうち並列型は、細かく分割した基準電圧とアナログ電
圧値とを比較して、その結果から出力の全ビット値を一
度に決定するものである。並列型は、全電圧を細かく分
割した基準電圧を用意しておくので反応が早いが、分割
する分だけ判定回路を必要とし、一般に素子数が多い。
図２に従来の２ビット出力の並列型Ａ／Ｄ変換器の一例
を示す。これは分解能を４として、４本の抵抗体Ｒ1,Ｒ
2,Ｒ3,Ｒ4 を直列に接続し、各々の抵抗間の電圧Ｖ1,Ｖ
2,Ｖ3 を基準電圧とし、３個の比較器２１、２２、２３
を並列に配置して、入力電圧を比較したその出力を論理
回路と組み合わせて２ビット出力を得るものである。２
ビットの出力OUT1とOUT2との真理値表が図２(b) に示し
てある。基準電圧Ｖ1,Ｖ2,Ｖ3 は図２(a) の式に示すよ
うに各抵抗体と電源電圧Ｖccで決まる。なおこの各値の
ＶおよびＲは、この図２の回路での値である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来の並列型のＡ／Ｄ変換器は、高速なデジタル変換値
が得られるけれども、分解能を高くするにつれて、比較
の基準となる分割抵抗体自身の素子数や判定回路が増加
し、かつ分解能の精度が悪くなる問題が生じる。つま
り、素子数が増大するほどＡ／Ｄ変換器のチップ面積が
増大し、また１ＬＳＢあたりの電圧が小さくなって、ノ
イズに対するマージンが減ってしまうという問題があ
る。
従来の並列型のＡ／Ｄ変換器は、高速なデジタル変換値
が得られるけれども、分解能を高くするにつれて、比較
の基準となる分割抵抗体自身の素子数や判定回路が増加
し、かつ分解能の精度が悪くなる問題が生じる。つま
り、素子数が増大するほどＡ／Ｄ変換器のチップ面積が
増大し、また１ＬＳＢあたりの電圧が小さくなって、ノ
イズに対するマージンが減ってしまうという問題があ
る。
【０００４】従って本発明の目的は、新しい並列型Ａ／
Ｄ変換器の構成を提案し、従来の欠点をなくすことにあ
る。
Ｄ変換器の構成を提案し、従来の欠点をなくすことにあ
る。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
め請求項１に記載の発明によれば、 入力された入力電圧
の電圧値を（ｎ）ビット（ｎ＝１、２、３）のディジタ
ル信号に変換し出力するアナログ・デジタル変換器にお
いて、 （ｎ）段の比較回路と、 基準電圧源と、 この基準
電圧源に接続され、（ｎ）段目において（ｎ＋１）個の
抵抗が直列接続され、該直列接続抵抗の所定の抵抗分割
点に基準電圧を生じさせる（ｎ）段の抵抗回路と、 この
抵抗回路における直列接続抵抗の所望の接続点に接続さ
れ、前記比較回路からの出力信号に応じてスイッチング
動作を行って前記何れかの抵抗をバイパスして前記所定
の抵抗分割点に生じる基準電圧を変化させるものであっ
て、（ｎ）段目において（ｎ−１）個となるよう各段毎
に設けられたスイッチング回路とを有し、 ｎ＝２のとき
は、前記基準電圧源の高電圧側から直列接続された１番
目と２番目の抵抗間の接続点を前記基準電圧を生じる抵
抗分割点とすると共に、２番目と３番目の抵抗間の接続
点に１段目の前記比較回路からの出力信号に応じてスイ
ッチング動作を行うスイッチング回路を接続し、当該ス
イッチング回路のスイッチング動作時に３番目の前記抵
抗をバイパスして前記抵抗分割点に生じる基準電圧を変
化させ、 ｎ＝３のときは、前記基準電圧源の高電圧側か
ら直列接続された２番目と３番目の抵抗間の接続点を前
記基準電圧を生じる抵抗分割点とすると共に、１番目と
２番目の抵抗間の接続点に２段目の前記比較回路からの
出力信号に応じてスイッチング動作を行うスイッチング
回路を接続し、当該スイッチング回路のスイッチング動
作時に１番目の前記抵抗をバイパスして前記抵抗分割点
に生じる基準電圧を変化させ、また、３番目と４番目の
抵抗間の接続点に１段目の前記比較回路からの出力信号
に応じてスイッチング動作を行うスイッチング回路を接
続し、当該スイッチング回路のスイッチング動作時に４
番目の前記抵抗をバイパスして前記 抵抗分割点に生じる
基準電圧を変化させ、 各段の前記抵抗回路における抵抗
分割点に生じる各基準電圧と前記入力電圧とを各段毎に
比較回路に夫々入力し、各段の前記比較回路の各出力信
号をｎ段目まで順に上位ビットから最下位ビットまでの
（ｎ）ビットのデジタル信号とすることを特徴とする。
また、請求項２に記載の発明によれば、請求項１におい
て、前記（ｎ）段の内のｌ段目（ｌ≧１）の前記抵抗回
路は、基準電圧源の電圧値の１／２ l 倍の分解能となる
切換えの抵抗値の組合せであることを特徴とする。
め請求項１に記載の発明によれば、 入力された入力電圧
の電圧値を（ｎ）ビット（ｎ＝１、２、３）のディジタ
ル信号に変換し出力するアナログ・デジタル変換器にお
いて、 （ｎ）段の比較回路と、 基準電圧源と、 この基準
電圧源に接続され、（ｎ）段目において（ｎ＋１）個の
抵抗が直列接続され、該直列接続抵抗の所定の抵抗分割
点に基準電圧を生じさせる（ｎ）段の抵抗回路と、 この
抵抗回路における直列接続抵抗の所望の接続点に接続さ
れ、前記比較回路からの出力信号に応じてスイッチング
動作を行って前記何れかの抵抗をバイパスして前記所定
の抵抗分割点に生じる基準電圧を変化させるものであっ
て、（ｎ）段目において（ｎ−１）個となるよう各段毎
に設けられたスイッチング回路とを有し、 ｎ＝２のとき
は、前記基準電圧源の高電圧側から直列接続された１番
目と２番目の抵抗間の接続点を前記基準電圧を生じる抵
抗分割点とすると共に、２番目と３番目の抵抗間の接続
点に１段目の前記比較回路からの出力信号に応じてスイ
ッチング動作を行うスイッチング回路を接続し、当該ス
イッチング回路のスイッチング動作時に３番目の前記抵
抗をバイパスして前記抵抗分割点に生じる基準電圧を変
化させ、 ｎ＝３のときは、前記基準電圧源の高電圧側か
ら直列接続された２番目と３番目の抵抗間の接続点を前
記基準電圧を生じる抵抗分割点とすると共に、１番目と
２番目の抵抗間の接続点に２段目の前記比較回路からの
出力信号に応じてスイッチング動作を行うスイッチング
回路を接続し、当該スイッチング回路のスイッチング動
作時に１番目の前記抵抗をバイパスして前記抵抗分割点
に生じる基準電圧を変化させ、また、３番目と４番目の
抵抗間の接続点に１段目の前記比較回路からの出力信号
に応じてスイッチング動作を行うスイッチング回路を接
続し、当該スイッチング回路のスイッチング動作時に４
番目の前記抵抗をバイパスして前記 抵抗分割点に生じる
基準電圧を変化させ、 各段の前記抵抗回路における抵抗
分割点に生じる各基準電圧と前記入力電圧とを各段毎に
比較回路に夫々入力し、各段の前記比較回路の各出力信
号をｎ段目まで順に上位ビットから最下位ビットまでの
（ｎ）ビットのデジタル信号とすることを特徴とする。
また、請求項２に記載の発明によれば、請求項１におい
て、前記（ｎ）段の内のｌ段目（ｌ≧１）の前記抵抗回
路は、基準電圧源の電圧値の１／２ l 倍の分解能となる
切換えの抵抗値の組合せであることを特徴とする。
【０００６】
【作用】本発明のｎ段（ｎ＝１、２、３）の比較器の
内、初段の比較器はまず、検出範囲（レンジ）の電圧の
中間レベルの基準電圧Ｖa を基に入力電圧を判定し、最
上位ビットを決定する。続いて二段目の比較器では、一
段目の出力を基にした基準電圧Ｖb 、Ｖb' を基にして
２ビット目の判定をし、出力する。続いて三段目の比較
器では、一段目及び二段目の出力を基にした基準電圧Ｖ
c 、Ｖ c' 、Ｖ c'' 、Ｖ c''' を基にして最下位ビット
（３ビット目）の判定をし、出力する。 このように前段
の比較器の出力を基に、次段の比較器の分割抵抗を切換
えて、その段の基準電圧を判定すべき領域に振り分け、
順次下位ビットを決定していく。最下位ビットが出力さ
れて全ビットが揃って、入力された電圧のデジタル値が
得られる。この変換において、基準電圧を発生させる回
路が最小限に抑えられており、回路規模を抑制すること
ができる。このように、ＭＳＢからＬＳＢへ向けてビッ
ト値が決まるので、各段の基準電圧切換えの時間の和が
このＡ／Ｄ変換器の変換レートを決定する。通常この切
換えは高速スイッチング素子で行われるので、実際上瞬
時に変換されると見なすことができ、並列型Ａ／Ｄ変換
器として扱うことができる。
内、初段の比較器はまず、検出範囲（レンジ）の電圧の
中間レベルの基準電圧Ｖa を基に入力電圧を判定し、最
上位ビットを決定する。続いて二段目の比較器では、一
段目の出力を基にした基準電圧Ｖb 、Ｖb' を基にして
２ビット目の判定をし、出力する。続いて三段目の比較
器では、一段目及び二段目の出力を基にした基準電圧Ｖ
c 、Ｖ c' 、Ｖ c'' 、Ｖ c''' を基にして最下位ビット
（３ビット目）の判定をし、出力する。 このように前段
の比較器の出力を基に、次段の比較器の分割抵抗を切換
えて、その段の基準電圧を判定すべき領域に振り分け、
順次下位ビットを決定していく。最下位ビットが出力さ
れて全ビットが揃って、入力された電圧のデジタル値が
得られる。この変換において、基準電圧を発生させる回
路が最小限に抑えられており、回路規模を抑制すること
ができる。このように、ＭＳＢからＬＳＢへ向けてビッ
ト値が決まるので、各段の基準電圧切換えの時間の和が
このＡ／Ｄ変換器の変換レートを決定する。通常この切
換えは高速スイッチング素子で行われるので、実際上瞬
時に変換されると見なすことができ、並列型Ａ／Ｄ変換
器として扱うことができる。
【０００７】
【実施例】（第一実施例）以下、本発明を具体的な実施
例に基づいて説明する。本発明による２ビット出力のＡ
／Ｄ変換器を、基本的構成で実現した回路図を図１に示
す。初段の比較器１の基準電圧Ｖ2 として、抵抗体
Ｒ1 、Ｒ2 でＶccの中間電位を形成する。この電圧値Ｖ
2 は、判定しようとする入力電圧を十分カバーするレン
ジ電圧値Ｖccの１／２の値とする。従って図１のＶccは
予め目的に応じた定電圧値に設定される。比較器１は入
力電圧と基準電圧Ｖ2 とを比較し、そのHiかLoかの結果
がデジタル出力の最上位ビットMSB(OUT1) となる。また
この出力が、第二の基準電圧に対する基準電圧切換え回
路に、反転して接続されて、スイッチング素子のトラン
ジスタＴ1 に入力され、比較器１の出力に応じたスイッ
チ動作をする。そのため比較器２の基準電圧は、抵抗体
Ｒ3 、Ｒ4 、Ｒ5 で構成されるが、抵抗Ｒ5 の電圧降下
分の差がはいり、Ｖ1 もしくはＶ3 となる。比較器２は
この基準電圧Ｖ1 もしくはＶ3 と入力電圧とを比較して
下位ビット(OUT2)を出力する。なおデジタル出力は、出
力を安定させるため、各ビット毎に出力バッファを設け
ている。また各値を示す記号Ｖ、Ｒはこの図１の回路に
おける値である。
例に基づいて説明する。本発明による２ビット出力のＡ
／Ｄ変換器を、基本的構成で実現した回路図を図１に示
す。初段の比較器１の基準電圧Ｖ2 として、抵抗体
Ｒ1 、Ｒ2 でＶccの中間電位を形成する。この電圧値Ｖ
2 は、判定しようとする入力電圧を十分カバーするレン
ジ電圧値Ｖccの１／２の値とする。従って図１のＶccは
予め目的に応じた定電圧値に設定される。比較器１は入
力電圧と基準電圧Ｖ2 とを比較し、そのHiかLoかの結果
がデジタル出力の最上位ビットMSB(OUT1) となる。また
この出力が、第二の基準電圧に対する基準電圧切換え回
路に、反転して接続されて、スイッチング素子のトラン
ジスタＴ1 に入力され、比較器１の出力に応じたスイッ
チ動作をする。そのため比較器２の基準電圧は、抵抗体
Ｒ3 、Ｒ4 、Ｒ5 で構成されるが、抵抗Ｒ5 の電圧降下
分の差がはいり、Ｖ1 もしくはＶ3 となる。比較器２は
この基準電圧Ｖ1 もしくはＶ3 と入力電圧とを比較して
下位ビット(OUT2)を出力する。なおデジタル出力は、出
力を安定させるため、各ビット毎に出力バッファを設け
ている。また各値を示す記号Ｖ、Ｒはこの図１の回路に
おける値である。
【０００８】基準電圧Ｖ2 は、抵抗Ｒ1 、Ｒ2 によっ
て、（Ｒ2 ／（Ｒ1+Ｒ2)）Ｖccと決まり、抵抗の精度で
分解能が決まる。二段目の基準電圧Ｖ1 もしくはＶ
3 も、前述のように抵抗体Ｒ3 、Ｒ4 、Ｒ5 によって決
まるが、トランジスタＴ1 （スイッチ３０）がオン、即
ち比較器１の出力がLoの時は、抵抗Ｒ5 に印加される電
位はトランジスタの順方向電圧降下のＶCE(T1)となり、
図１に示すＶ1 の式のようになる。また、スイッチ３０
がオフの時、つまり比較器１の出力がHiの時は比較器２
の基準電圧がＶ3 で、図１のＶ3 の式で示される。この
両基準電圧Ｖ1 、Ｖ3が丁度それぞれ１／４Ｖcc、３／
４Ｖccとなるように各抵抗値を設定する。
て、（Ｒ2 ／（Ｒ1+Ｒ2)）Ｖccと決まり、抵抗の精度で
分解能が決まる。二段目の基準電圧Ｖ1 もしくはＶ
3 も、前述のように抵抗体Ｒ3 、Ｒ4 、Ｒ5 によって決
まるが、トランジスタＴ1 （スイッチ３０）がオン、即
ち比較器１の出力がLoの時は、抵抗Ｒ5 に印加される電
位はトランジスタの順方向電圧降下のＶCE(T1)となり、
図１に示すＶ1 の式のようになる。また、スイッチ３０
がオフの時、つまり比較器１の出力がHiの時は比較器２
の基準電圧がＶ3 で、図１のＶ3 の式で示される。この
両基準電圧Ｖ1 、Ｖ3が丁度それぞれ１／４Ｖcc、３／
４Ｖccとなるように各抵抗値を設定する。
【０００９】比較器１は、丁度レンジ電圧値Ｖccの半分
の値で判定することになるので、まず大雑把に入力電圧
値のおおよその値としてHiかLoに振り分ける。その結果
によって、その次の分解能として下位ビットがどの位か
を比較器２で判定する。従って、比較器２は比較器１よ
りも、より厳しい判定を必要とする。逆に比較器１は最
下位ビット(LSB) よりもゆるやかな判定で良い。従っ
て、従来と同等の分解能をめざす場合、その高い分解能
はLSB 側でのみ必要とし、上位ビットの判定に用いられ
る比較器に対する分解能はLSB に対するよりも粗い設定
でよいので、製造上の余裕がとれ、コスト的に有利であ
る。
の値で判定することになるので、まず大雑把に入力電圧
値のおおよその値としてHiかLoに振り分ける。その結果
によって、その次の分解能として下位ビットがどの位か
を比較器２で判定する。従って、比較器２は比較器１よ
りも、より厳しい判定を必要とする。逆に比較器１は最
下位ビット(LSB) よりもゆるやかな判定で良い。従っ
て、従来と同等の分解能をめざす場合、その高い分解能
はLSB 側でのみ必要とし、上位ビットの判定に用いられ
る比較器に対する分解能はLSB に対するよりも粗い設定
でよいので、製造上の余裕がとれ、コスト的に有利であ
る。
【００１０】（第二実施例）図３に、出力が３ビットの
場合の回路図を示す。３ビットの場合の回路構成は、ち
ょうど２ビットの回路をさらに展開して、比較器２の出
力で比較器３の基準電圧を切換えるようトランジスタＴ
2 、Ｔ3 でスイッチングを行う。具体的には、比較器３
の基準電圧を形成する抵抗体はＲ6 、Ｒ7 、Ｒ8 、Ｒ9
で、トランジスタＴ2 はＲ8 、Ｒ9 間、トランジスタＴ
3 はＲ6 、Ｒ7 間に図３に示すように接続される。その
場合のデジタル出力（OUT1〜OUT3）と入力電圧（基準電
圧）の関係を図４に示してある。電圧値の各式は、基準
電圧を形成する各抵抗体によって決まり、この抵抗体の
値によって各基準電圧を決定できる。なお、各値を示す
記号Ｖ、Ｒは図３の回路における値である。またトラン
ジスタＴ3 がプルアップ側に接続されているのは、抵抗
の組合せが容易であるためで、切換え回路としては、特
にこの図３の場合の回路に限る必要はない。
場合の回路図を示す。３ビットの場合の回路構成は、ち
ょうど２ビットの回路をさらに展開して、比較器２の出
力で比較器３の基準電圧を切換えるようトランジスタＴ
2 、Ｔ3 でスイッチングを行う。具体的には、比較器３
の基準電圧を形成する抵抗体はＲ6 、Ｒ7 、Ｒ8 、Ｒ9
で、トランジスタＴ2 はＲ8 、Ｒ9 間、トランジスタＴ
3 はＲ6 、Ｒ7 間に図３に示すように接続される。その
場合のデジタル出力（OUT1〜OUT3）と入力電圧（基準電
圧）の関係を図４に示してある。電圧値の各式は、基準
電圧を形成する各抵抗体によって決まり、この抵抗体の
値によって各基準電圧を決定できる。なお、各値を示す
記号Ｖ、Ｒは図３の回路における値である。またトラン
ジスタＴ3 がプルアップ側に接続されているのは、抵抗
の組合せが容易であるためで、切換え回路としては、特
にこの図３の場合の回路に限る必要はない。
【００１１】
【００１２】従って、細かく入力電圧を判定できるの
で、１〜３ビット構成において従来の並列型Ａ／Ｄ変換
器の構成に比べてより少ない素子構成で同等の分解能を
持つＡ／Ｄ変換器が実現する。因みに第一実施例では、
従来の同等の構成である図２と比べて、４０％の削減率
となっている。また、分解能が従来の１／４から１／２
になることから、入力段におけるノイズマージンも倍の
値がとれる。
で、１〜３ビット構成において従来の並列型Ａ／Ｄ変換
器の構成に比べてより少ない素子構成で同等の分解能を
持つＡ／Ｄ変換器が実現する。因みに第一実施例では、
従来の同等の構成である図２と比べて、４０％の削減率
となっている。また、分解能が従来の１／４から１／２
になることから、入力段におけるノイズマージンも倍の
値がとれる。
【００１３】本発明は以上の説明に限らず、基準電圧の
取り方を均等にしなくてもよい。即ち、求めたい電圧値
領域の近傍のみ分解能を上げる抵抗の組合せも後段に設
定することが可能である。ただしこの場合は、デジタル
出力にもマップを形成する必要がある。
取り方を均等にしなくてもよい。即ち、求めたい電圧値
領域の近傍のみ分解能を上げる抵抗の組合せも後段に設
定することが可能である。ただしこの場合は、デジタル
出力にもマップを形成する必要がある。
【００１４】
【発明の効果】以上のように、本発明による回路構成の
並列型Ａ／Ｄ変換器は、１〜３ビット構成において従来
よりも素子構成が少なくて同等の分解能を有し、集積化
が容易でコスト的にも安価に製造できる。すなわち、各
段における抵抗回路及びスイッチング回路は必要最小限
の回路から成り、チップ面積の増大の抑制に大きく貢献
するものである。又、各段における基準電圧の発生に
は、共通の基準電圧源が用いられていることから、各基
準電圧が正確に生成される結果、ディジタル値への変換
精度が向上する。
並列型Ａ／Ｄ変換器は、１〜３ビット構成において従来
よりも素子構成が少なくて同等の分解能を有し、集積化
が容易でコスト的にも安価に製造できる。すなわち、各
段における抵抗回路及びスイッチング回路は必要最小限
の回路から成り、チップ面積の増大の抑制に大きく貢献
するものである。又、各段における基準電圧の発生に
は、共通の基準電圧源が用いられていることから、各基
準電圧が正確に生成される結果、ディジタル値への変換
精度が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図。
【図２】従来の並列型Ａ／Ｄ変換の代表的な回路図。
【図３】本発明の第二実施例の回路図。
【図４】図３の例の動作モードおよび規準電圧値の説明
図。
図。
１、２、３、４、２１、２２、２３ 比較器 ３０ スイッチ（トランジスタ、基準電圧切換え回路）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−76322（ＪＰ，Ａ) 特開 昭59−175216（ＪＰ，Ａ) 特開 昭62−12213（ＪＰ，Ａ) 特開 平３−276921（ＪＰ，Ａ)
Claims (2)
- 【請求項１】入力された入力電圧の電圧値を（ｎ）ビッ
ト（ｎ＝１、２、３）のディジタル信号に変換し出力す
るアナログ・デジタル変換器において、 （ｎ）段の比較回路と、 基準電圧源と、 この基準電圧源に接続され、（ｎ）段目において（ｎ＋
１）個の抵抗が直列接続され、該直列接続抵抗の所定の
抵抗分割点に基準電圧を生じさせる（ｎ）段の抵抗回路
と、 この抵抗回路における直列接続抵抗の所望の接続点に接
続され、前記比較回路からの出力信号に応じてスイッチ
ング動作を行って前記何れかの抵抗をバイパスして前記
所定の抵抗分割点に生じる基準電圧を変化させるもので
あって、（ｎ）段目において（ｎ−１）個となるよう各
段毎に設けられたスイッチング回路と を有し、 ｎ＝２のときは、前記基準電圧源の高電圧側から直列接
続された１番目と２番目の抵抗間の接続点を前記基準電
圧を生じる抵抗分割点とすると共に、２番目と３番目の
抵抗間の接続点に１段目の前記比較回路からの出力信号
に応じてスイッチング動作を行うスイッチング回路を接
続し、当該スイッチング回路のスイッチング動作時に３
番目の前記抵抗をバイパスして前記抵抗分割点に生じる
基準電圧を変化させ、 ｎ＝３のときは、前記基準電圧源の高電圧側から直列接
続された２番目と３番目の抵抗間の接続点を前記基準電
圧を生じる抵抗分割点とすると共に、１番目と２番目の
抵抗間の接続点に２段目の前記比較回路からの出力信号
に応じてスイッチング動作を行うスイッチング回路を接
続し、当該スイッチング回路のスイッチング動作時に１
番目の前記抵抗をバイパスして前記抵抗分割点に生じる
基準電圧を変化させ、また、３番目と４番目の抵抗間の
接続点に１段目の前記比較回路からの出力信号に応じて
スイッチング動作を行うスイッチング回路を接続し、当
該スイッチング回路のスイッチング動作時に４番目の前
記抵抗をバイパスして前記抵抗分割点に生じる基準電圧
を変化させ、 各段の前記抵抗回路における抵抗分割点に生じる各基準
電圧と前記入力電圧とを各段毎に比較回路に夫々入力
し、各段の前記比較回路の各出力信号をｎ段目まで順に
上位ビットから最下位ビットまでの（ｎ）ビットのデジ
タル信号とすることを特徴とするアナログ・デジタル変
換器。 - 【請求項２】 前記（ｎ）段の内のｌ段目（ｌ≧１）の
前記抵抗回路は、基準電圧源の電圧値の１／２ l 倍の分
解能となる切換えの抵抗値の組合せであることを特徴と
する請求項１に記載のアナログ・デジタル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05274986A JP3131937B2 (ja) | 1993-10-05 | 1993-10-05 | アナログ・デジタル変換器 |
| DE4435428A DE4435428B4 (de) | 1993-10-05 | 1994-10-04 | Analog/Digital-Wandler |
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