JP2780992B2 - サーモメータ・コードまたはサーキュラー・コードに適したエラー訂正電子回路 - Google Patents
サーモメータ・コードまたはサーキュラー・コードに適したエラー訂正電子回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ビットD1、D2、・・・DMビットとして連続
的に表されるＭ個の最初の２進ビットを供給する入力段
によって構成される電子回路に関し、ここでＭは少なく
とも３であり、最初のビットは、整数変数Ｐの関数とし
て第１の２進値と第２の２進値との間で切り替わり、そ
の結果、Ｐが０とＭにわたる範囲のある特定の整数値に
設定される場合、各ビットDi（ここで「ｉ」はライニン
グ整数）はｉ＞Ｐの場合２進値の一方であり、ｉ≦Ｐの
場合他方の２進値であることが望ましい。
的に表されるＭ個の最初の２進ビットを供給する入力段
によって構成される電子回路に関し、ここでＭは少なく
とも３であり、最初のビットは、整数変数Ｐの関数とし
て第１の２進値と第２の２進値との間で切り替わり、そ
の結果、Ｐが０とＭにわたる範囲のある特定の整数値に
設定される場合、各ビットDi（ここで「ｉ」はライニン
グ整数）はｉ＞Ｐの場合２進値の一方であり、ｉ≦Ｐの
場合他方の２進値であることが望ましい。
（従来技術） この最初のパラグラフで説明した電子回路は、J.G.ピ
ーターソンのIEEE・JSSC、SC−14巻、第６号、1979年、
12月の932−937頁の「モノリシック・ビデオA/Dコンバ
ータ」で知られている。ここでは、フラッシュ・タイプ
のアナログ・ディジタル変換器（ADC）が説明されてお
り、この変換器はアナログ入力電圧をディジタル出力信
号に変換する場合の中間ステップとして「サーモメー
タ」・コードを発生させることが望ましい１組の入力比
較器を有し、ここで、このサーモメータ・コードとは、
１つのグループの２進法の１とこれに続く１つのグルー
プの２進法の０、またはその逆によって構成されるディ
ジタル・コードである。このサーモメータ・コードで
は、「１」のグループに「０」はなく、またその逆も真
である。
ーターソンのIEEE・JSSC、SC−14巻、第６号、1979年、
12月の932−937頁の「モノリシック・ビデオA/Dコンバ
ータ」で知られている。ここでは、フラッシュ・タイプ
のアナログ・ディジタル変換器（ADC）が説明されてお
り、この変換器はアナログ入力電圧をディジタル出力信
号に変換する場合の中間ステップとして「サーモメー
タ」・コードを発生させることが望ましい１組の入力比
較器を有し、ここで、このサーモメータ・コードとは、
１つのグループの２進法の１とこれに続く１つのグルー
プの２進法の０、またはその逆によって構成されるディ
ジタル・コードである。このサーモメータ・コードで
は、「１」のグループに「０」はなく、またその逆も真
である。
以下に第１表は、Ｍビットのサーモメータ・コードの
構造を更に詳しく示してある。Ｍは３以上である。この
コードは、ここではD1、D2、・・・DMとして表されるＭ
個のディジタル信号によって構成される。「全部０」及
び「全部１」のケースを含む場合、Ｍ＋１個の「１」と
「０」の順列がある。
構造を更に詳しく示してある。Ｍは３以上である。この
コードは、ここではD1、D2、・・・DMとして表されるＭ
個のディジタル信号によって構成される。「全部０」及
び「全部１」のケースを含む場合、Ｍ＋１個の「１」と
「０」の順列がある。
この順列は、整数変数Ｐの関数としてのアルゴリズム
の形態で定義されることができる。ビットD1−DMの中の
任意の１つをビットDiとすると、ここで「ｉ」はライニ
ング整数である。０からＭにわたるディジタル範囲内の
Ｐのある特定の値において、各ビットDiはｉ＞Ｐに対し
て「０」、ｉ≦Ｐに対して「１」、である。これは、
「１」のグループのサイズはＰが１増加する毎に１増加
するという概念を表す。
の形態で定義されることができる。ビットD1−DMの中の
任意の１つをビットDiとすると、ここで「ｉ」はライニ
ング整数である。０からＭにわたるディジタル範囲内の
Ｐのある特定の値において、各ビットDiはｉ＞Ｐに対し
て「０」、ｉ≦Ｐに対して「１」、である。これは、
「１」のグループのサイズはＰが１増加する毎に１増加
するという概念を表す。
Ｐはアナログ入力電圧とディジタル的に等価である。
第Ｉ表で「１」と「０」の位置は逆にすることが可能で
ある。
第Ｉ表で「１」と「０」の位置は逆にすることが可能で
ある。
「サーキュラー」コードは、サーモメータ・コードの
延長であって、「１」のグループ及び「０」のグループ
の全ての可能な順列を含んでいる。下記の第II表は、Ｍ
ビットのサーキュラー・コードの組織を示している。順
列は、サーモメータ・コードと同じ方法で変数Ｐの関数
として定義される。事実、０≦Ｐ≦Ｍに対する第II表の
部分は第Ｉ表と同じである。第II表の残りの部分は、ど
のようにして「０」のグループが再び表れ、Ｐが2Mに達
した場合に、サーキュラー・コードが端部を「ラップ・
アラウンド」することを可能にするためにサイズが前進
的に増加するかを示している。サーキュラー・コード
は、1985年12月16日に出願された米国特許出願第809,45
3号で開示されているようなホールデング・タイプのADC
に使用される。
延長であって、「１」のグループ及び「０」のグループ
の全ての可能な順列を含んでいる。下記の第II表は、Ｍ
ビットのサーキュラー・コードの組織を示している。順
列は、サーモメータ・コードと同じ方法で変数Ｐの関数
として定義される。事実、０≦Ｐ≦Ｍに対する第II表の
部分は第Ｉ表と同じである。第II表の残りの部分は、ど
のようにして「０」のグループが再び表れ、Ｐが2Mに達
した場合に、サーキュラー・コードが端部を「ラップ・
アラウンド」することを可能にするためにサイズが前進
的に増加するかを示している。サーキュラー・コード
は、1985年12月16日に出願された米国特許出願第809,45
3号で開示されているようなホールデング・タイプのADC
に使用される。
サーモメータ・コードまたはサーキュラー・コードを
発生させる入力段は、時として「１」を誤って「０」の
グループに混入させまたはその逆の場合を発生させる。
この種のエラーは、ここでは遷移ビット・エラーと称す
るが、この理由は、「０」と「１」との間に少なくとも
１つの余分の遷移が存在するからである。
発生させる入力段は、時として「１」を誤って「０」の
グループに混入させまたはその逆の場合を発生させる。
この種のエラーは、ここでは遷移ビット・エラーと称す
るが、この理由は、「０」と「１」との間に少なくとも
１つの余分の遷移が存在するからである。
遷移ビット・エラーは、通常高度が「０」と「１」と
の間で意図的に遷移を行う近くで発生し、特にこれはフ
ラッシュADC及びホールデングADCで発生する。
の間で意図的に遷移を行う近くで発生し、特にこれはフ
ラッシュADC及びホールデングADCで発生する。
例えば、Ｐが２である場合、６ビットのサーモメータ
・コード（D1D2D3D4D5D6）が（110000）として現れる。
もしD4が「０」の替わりに「１」として発生されると、
このコードは実際には、（110100）として現れる。
「０」と「１」の間に３つの遷移が存在することは、遷
移ビット・エラーを示している。
・コード（D1D2D3D4D5D6）が（110000）として現れる。
もしD4が「０」の替わりに「１」として発生されると、
このコードは実際には、（110100）として現れる。
「０」と「１」の間に３つの遷移が存在することは、遷
移ビット・エラーを示している。
このエラーは、２つの主要な問題を発生させる。第１
に、D4が「０」であるべきなのか、D3が「１」であるべ
きなのが、分からないが、この理由は、ビットの遷移が
次々に発生しているからである。実際のコードは、意図
されたコードが（110000）または（111100）のいずれで
あるかを何等示していない。第２に、適当な修正機構が
存在しない場合、ADC内でこのコードをディジタル出力
信号に変換する出力回路は、通常「０」と「１」の間に
２つ以上の遷移の存在する場合を処理するように通常設
計されていない。ビット遷移エラーは、出力信号を大き
く壊してしまう可能性がある。
に、D4が「０」であるべきなのか、D3が「１」であるべ
きなのが、分からないが、この理由は、ビットの遷移が
次々に発生しているからである。実際のコードは、意図
されたコードが（110000）または（111100）のいずれで
あるかを何等示していない。第２に、適当な修正機構が
存在しない場合、ADC内でこのコードをディジタル出力
信号に変換する出力回路は、通常「０」と「１」の間に
２つ以上の遷移の存在する場合を処理するように通常設
計されていない。ビット遷移エラーは、出力信号を大き
く壊してしまう可能性がある。
これらの問題に対処する１つの方法は、コードにD4の
「１」を「０」に変換するかまたはD3の「０」を「１」
に変換するディジタル論理回路を通過させることであ
る。その結果得られるコードは、サーモメータ・ホーマ
ットになっている。ビット・エラーは意図されたコード
について、不確かであるため０または２である。平均的
なビット・エラーは１である。しかし、平均２乗ビット
・エラーは 即ち約1.4である。これは、平均エラーでなくて平均２
乗エラーに基づく信号ノイズ比のような性能指標に対し
て不当に高いものである。
「１」を「０」に変換するかまたはD3の「０」を「１」
に変換するディジタル論理回路を通過させることであ
る。その結果得られるコードは、サーモメータ・ホーマ
ットになっている。ビット・エラーは意図されたコード
について、不確かであるため０または２である。平均的
なビット・エラーは１である。しかし、平均２乗ビット
・エラーは 即ち約1.4である。これは、平均エラーでなくて平均２
乗エラーに基づく信号ノイズ比のような性能指標に対し
て不当に高いものである。
本発明は、サーモメータ・コードまたはサーキュラー
・コードとして構成されることが望ましい複数の最初の
２真ビット内の遷移ビット・エラーを解消するディジタ
ル「平均化」手法を使用するエラー訂正回路を提供す
る。本発明によれば、第１パラグラフで定義した電子回
路は、 Ｋが少なくとも１である場合、ビットD-K-1・・・D0
及びDM+1・・・DM+Kとして連続的に表される2K個のエン
ド・ゾーン２進ビットを基するエンド・ゾーン手段、 信号E1、E2、・・・EMとして連続的に表されるＭ個の
中間信号を発生する合計手段であって、各信号Eiは2K＋
１ビットDi-K・・・Di・・・Di+Kの加重アナログ合計に
従って実質的に変化するように発生される合計手段、及
び 信号E1、E2・・・EMをそれぞれ信号F1、F2、・・・FM
として連続的に表される別の信号と比較することによっ
てビットB1、B2・・・BMとして連続的に表されるＭ個の
訂正２進ビットを発生する比較手段であって、各ビット
Biは、もし信号Eiが信号Fiを超えていれば、２進値の一
方で発生され、もし信号Eiが信号Fi未満であれば、他方
の２進値で発生される比較手段によって構成されるエラ
ー訂正手段によって構成されることを特徴とする。
・コードとして構成されることが望ましい複数の最初の
２真ビット内の遷移ビット・エラーを解消するディジタ
ル「平均化」手法を使用するエラー訂正回路を提供す
る。本発明によれば、第１パラグラフで定義した電子回
路は、 Ｋが少なくとも１である場合、ビットD-K-1・・・D0
及びDM+1・・・DM+Kとして連続的に表される2K個のエン
ド・ゾーン２進ビットを基するエンド・ゾーン手段、 信号E1、E2、・・・EMとして連続的に表されるＭ個の
中間信号を発生する合計手段であって、各信号Eiは2K＋
１ビットDi-K・・・Di・・・Di+Kの加重アナログ合計に
従って実質的に変化するように発生される合計手段、及
び 信号E1、E2・・・EMをそれぞれ信号F1、F2、・・・FM
として連続的に表される別の信号と比較することによっ
てビットB1、B2・・・BMとして連続的に表されるＭ個の
訂正２進ビットを発生する比較手段であって、各ビット
Biは、もし信号Eiが信号Fiを超えていれば、２進値の一
方で発生され、もし信号Eiが信号Fi未満であれば、他方
の２進値で発生される比較手段によって構成されるエラ
ー訂正手段によって構成されることを特徴とする。
（作用） エラーの訂正は、基本的に２つのステップで行われ
る。訂正回路は、先ず、それぞれ最初のビットに対応す
る複数の同じ中間信号を発生する。各中間信号は、対応
する最初のビットの周囲に中心を有する選択された奇数
の連続した最初のビットのウエイト付けされたアナログ
和に従って変化する。本発明の訂正回路は、そこで中間
信号を対応する別の信号と比較し、同じ複数の「訂正さ
れた」ビットを発生させる。
る。訂正回路は、先ず、それぞれ最初のビットに対応す
る複数の同じ中間信号を発生する。各中間信号は、対応
する最初のビットの周囲に中心を有する選択された奇数
の連続した最初のビットのウエイト付けされたアナログ
和に従って変化する。本発明の訂正回路は、そこで中間
信号を対応する別の信号と比較し、同じ複数の「訂正さ
れた」ビットを発生させる。
もし最初のビット中に１個の遷移ビット・エラーが存
在すれば本回路は、真のサーモメータ・フォーマットま
たはサーキュラー・フォーマットにおいて訂正されたビ
ットを発生させる。例えば、（110100）として誤って供
給された上述の６ビットのコードを考えてみよう。ディ
ジタル平均化によって、訂正回路は、最初の（110100）
のコードを真のサーモメータ・コード（111000）に変換
する。この回路は、また一定のタイプのマルチ遷移ビッ
ト・エラーを訂正する。
在すれば本回路は、真のサーモメータ・フォーマットま
たはサーキュラー・フォーマットにおいて訂正されたビ
ットを発生させる。例えば、（110100）として誤って供
給された上述の６ビットのコードを考えてみよう。ディ
ジタル平均化によって、訂正回路は、最初の（110100）
のコードを真のサーモメータ・コード（111000）に変換
する。この回路は、また一定のタイプのマルチ遷移ビッ
ト・エラーを訂正する。
上述の例において、訂正されたコードは、それが（11
0000）または（111100）のいずれであるかに関係なく、
最初に意図されたコードから１ビット離れている。従っ
て、平均ビット・エラーは上述したディジタル・スキー
ムで発生されたものと同じである。しかし、本発明の平
均２乗ビット・エラーは１のみである。これはディジタ
ル・スキームの場合よりも30％少ない。本発明は従って
ADCの様なアップリケーションに大切な利点を提供する
が、ここには平均２乗エラーによって決まる重要な性能
上の指標が存在する。
0000）または（111100）のいずれであるかに関係なく、
最初に意図されたコードから１ビット離れている。従っ
て、平均ビット・エラーは上述したディジタル・スキー
ムで発生されたものと同じである。しかし、本発明の平
均２乗ビット・エラーは１のみである。これはディジタ
ル・スキームの場合よりも30％少ない。本発明は従って
ADCの様なアップリケーションに大切な利点を提供する
が、ここには平均２乗エラーによって決まる重要な性能
上の指標が存在する。
（実施例） さて本発明は、添付図を参照して例によって説明され
る。
る。
図面及び好適な実施例の説明において、同一の参照番
号は同一または非常に類似した１つもしくは複数の項目
を表す。「Ｎ」は以前に定義された信号を相補する信号
を示すためにサフィックスとして使用されている。
号は同一または非常に類似した１つもしくは複数の項目
を表す。「Ｎ」は以前に定義された信号を相補する信号
を示すためにサフィックスとして使用されている。
第１図を参照して、１はサーモメータ・フォーマット
またはサーキュラー・フォーマットの中で意図されてい
るコードにおける遷移ビット・エラーを訂正するために
本発明のディジタル「平均化」原理を適用する回路を示
す。訂正されるコードは、アナログ入力電圧VIに応答し
て入力段10から供給されるＭ個の最初のビットD1−Dmに
よって構成されている。サーモメータ・コードまたは、
サーキュラー・コードのいずれか希望されるかによっ
て、ビットD1−DMは第Ｉ表または第II表に示され、上で
議論した特性を有することが望ましい。下端及び上端の
エンド・ゾーンのサブ回路12及び14、合計回路16、信号
発生器18、及び比較回路20によって構成されるネットワ
ークによって、D1−DMビット内の遷移ビット・エラーが
訂正される。
またはサーキュラー・フォーマットの中で意図されてい
るコードにおける遷移ビット・エラーを訂正するために
本発明のディジタル「平均化」原理を適用する回路を示
す。訂正されるコードは、アナログ入力電圧VIに応答し
て入力段10から供給されるＭ個の最初のビットD1−Dmに
よって構成されている。サーモメータ・コードまたは、
サーキュラー・コードのいずれか希望されるかによっ
て、ビットD1−DMは第Ｉ表または第II表に示され、上で
議論した特性を有することが望ましい。下端及び上端の
エンド・ゾーンのサブ回路12及び14、合計回路16、信号
発生器18、及び比較回路20によって構成されるネットワ
ークによって、D1−DMビット内の遷移ビット・エラーが
訂正される。
D1−DMビットは、合計回路16によって受取られる。更
に、この回路16は、最初のコードの始めまたは終わりの
近くでエラーの訂正が行われることを可能にするため、
幾つかの追加ビットを必要とする。この追加ビットは、
サブ回路12及び14によって与えられる。
に、この回路16は、最初のコードの始めまたは終わりの
近くでエラーの訂正が行われることを可能にするため、
幾つかの追加ビットを必要とする。この追加ビットは、
サブ回路12及び14によって与えられる。
特に、下部のサブ回路12はＫ個のビットD-K+1・・・D
0、を供給する。上部のサブ回路14は、同様に別のＫ個
のビットDM+1・・・DM+Kを供給する。Ｋは一般的に１で
あるが所望の訂正精度に従ってこれよりも大きくてもよ
い。第１図は、Ｋが２である場合を示す。ビットトD
-K+1−D0及びDM+1−DM+Kの値は下記に論じる方法で決定
される。
0、を供給する。上部のサブ回路14は、同様に別のＫ個
のビットDM+1・・・DM+Kを供給する。Ｋは一般的に１で
あるが所望の訂正精度に従ってこれよりも大きくてもよ
い。第１図は、Ｋが２である場合を示す。ビットトD
-K+1−D0及びDM+1−DM+Kの値は下記に論じる方法で決定
される。
合計回路16は、Ｍ個の相互に接続された合計素子A1、
A2・・・AMによって構成され、これらは、それぞれＭ＋
2KビットのDK+1−DM+Kに応答して中間電圧信号E1、E2・
・・EMを発生する。各合計素子Aiは2K＋１個のビットD
i-K・・・Di・・・Di+Kを受取り、ここで「ｉ」は再び
ランニング整数である。各素子Aiは、ここでビットDi-K
−Di+Kの重み付けされたアナログ合計に従って実質的に
変化するようにその信号Eiを達成する。更に正確には、
EiはΣ（ｊ−Ｋ〜Ｋ）aijDi+jの関数であり、ここで
「ｉ」はランニング整数でありaij項は加重定数であ
る。
A2・・・AMによって構成され、これらは、それぞれＭ＋
2KビットのDK+1−DM+Kに応答して中間電圧信号E1、E2・
・・EMを発生する。各合計素子Aiは2K＋１個のビットD
i-K・・・Di・・・Di+Kを受取り、ここで「ｉ」は再び
ランニング整数である。各素子Aiは、ここでビットDi-K
−Di+Kの重み付けされたアナログ合計に従って実質的に
変化するようにその信号Eiを達成する。更に正確には、
EiはΣ（ｊ−Ｋ〜Ｋ）aijDi+jの関数であり、ここで
「ｉ」はランニング整数でありaij項は加重定数であ
る。
各信号Eiは、通常Σ（ｊ＝−Ｋ〜Ｋ）aijDi+jと共に
大きく段階かつ直線的に変化するこの関係は下記のよう
に表すことができる。
大きく段階かつ直線的に変化するこの関係は下記のよう
に表すことができる。
EiAEi＋ＢΣ（ｊ＝−Ｋ〜Ｋ）aijDi+j （１） ここでAEiは素子Aiの定義でありＢは一般定数であ
る。素子A1−AMは同じものであることが望ましい。
る。素子A1−AMは同じものであることが望ましい。
この結果、定数AEiは実質的に等しい。ｉの各各の値
における加重定数aijは同様に実質的に等しい。等式
（１）は従って下記のように単純化されることが可能で
ある。
における加重定数aijは同様に実質的に等しい。等式
（１）は従って下記のように単純化されることが可能で
ある。
EiＡ＋ＢΣ（ｊ＝−Ｋ〜Ｋ）ajDi+j （２） ここでＡは回路16の一般定数でありaj項は単純化され
た加重定数である。定数ajは一般的に等しい（２）式は
そこで下記のようになる。
た加重定数である。定数ajは一般的に等しい（２）式は
そこで下記のようになる。
EiＡ＋ＢΣ（ｊ＝−Ｋ〜Ｋ）Di+j （３） ここで各aj項は任意に位置に設定されている。
信号発生器18は、シングル・エンドまたはダブル・エ
ンドの平均化構造のいずれが希望されるかに従って決ま
る値でＭ個の別の電圧信号F1、F2・・・FMを供給する。
シングル・エンドの場合、各電圧Fiは通常の回路動作の
間対応する信号Eiによって達成される両端電圧水準の一
般的に畧中間の基準レベルに設定される。この基準レベ
ルは同一であることが望ましい。ダブル・エンドの場
合、各信号Fiは、以下に論じる方法によって信号Fiの補
数として与えられる。
ンドの平均化構造のいずれが希望されるかに従って決ま
る値でＭ個の別の電圧信号F1、F2・・・FMを供給する。
シングル・エンドの場合、各電圧Fiは通常の回路動作の
間対応する信号Eiによって達成される両端電圧水準の一
般的に畧中間の基準レベルに設定される。この基準レベ
ルは同一であることが望ましい。ダブル・エンドの場
合、各信号Fiは、以下に論じる方法によって信号Fiの補
数として与えられる。
比較回路20は、Ｍ個の比較器C1、C2・・・CMによって
構成され、これらはそれぞれ電圧E1−EMをそれぞれ電圧
F1−FMと比較することによってＭ個の「訂正された」デ
ィジタル・ビットB1、B2・・・BMを発生する。b1が２進
値「０」と「１」の選択された１つであるとすると、各
比較器C1は、もし、EiがFiを超えていれば、b1の値とし
てそのビットBiを供給する。EiがFi未満である場合に
は、逆のことが発生する。比較器C1はb1と反対の２進値
b2でビットBiを発生する。b1とb2がそれぞれ「１」及び
「０」に等しいか、またはその逆であるかは合計素子Ai
の内部構造によって決まる。通常の結果では、Biは、も
しビットDi-K−Di+Kの「平均」がＨ（例えば1/2よりも
大きい）であれば「１」として与えられ、この平均がＬ
（例えば1/2以下）であれば「０」として与えられる。
構成され、これらはそれぞれ電圧E1−EMをそれぞれ電圧
F1−FMと比較することによってＭ個の「訂正された」デ
ィジタル・ビットB1、B2・・・BMを発生する。b1が２進
値「０」と「１」の選択された１つであるとすると、各
比較器C1は、もし、EiがFiを超えていれば、b1の値とし
てそのビットBiを供給する。EiがFi未満である場合に
は、逆のことが発生する。比較器C1はb1と反対の２進値
b2でビットBiを発生する。b1とb2がそれぞれ「１」及び
「０」に等しいか、またはその逆であるかは合計素子Ai
の内部構造によって決まる。通常の結果では、Biは、も
しビットDi-K−Di+Kの「平均」がＨ（例えば1/2よりも
大きい）であれば「１」として与えられ、この平均がＬ
（例えば1/2以下）であれば「０」として与えられる。
訂正されたビットB1−BMは、サーモメータ・コードま
たはサーキュラー・コードを形成することが望ましい。
ディジタルによる平均化のため、一般的な動作期間の間
にビットB1−BMで発生する遷移ビット・エラーの数は、
ビットD1・・・DM内に存在する遷移ビット・エラーの数
よりもはるかに少ない。このことは、特に単一の遷移ビ
ット・エラーに対して真である。３ビット以上の平均化
を達成するためにＫを１に等しく設定することによって
非常に良好な精度が得られる。
たはサーキュラー・コードを形成することが望ましい。
ディジタルによる平均化のため、一般的な動作期間の間
にビットB1−BMで発生する遷移ビット・エラーの数は、
ビットD1・・・DM内に存在する遷移ビット・エラーの数
よりもはるかに少ない。このことは、特に単一の遷移ビ
ット・エラーに対して真である。３ビット以上の平均化
を達成するためにＫを１に等しく設定することによって
非常に良好な精度が得られる。
第２図は、第１図に示す回路のダブル・エンドの実施
例を示す。第２図の補数のアーキテクチャーにおいて、
各ビットDiは別の線でステージ10から供給される一対の
信号の間の差に基づいている。ステージ10は、またビッ
トDjの補数DNiを供給するが、この理由は補数DNiが反対
の方向に取られた上述の差３に基づいているからであ
る。Di及びDNiが数字的に０及び１として表される場
合、DNiは１−Diに等しい。
例を示す。第２図の補数のアーキテクチャーにおいて、
各ビットDiは別の線でステージ10から供給される一対の
信号の間の差に基づいている。ステージ10は、またビッ
トDjの補数DNiを供給するが、この理由は補数DNiが反対
の方向に取られた上述の差３に基づいているからであ
る。Di及びDNiが数字的に０及び１として表される場
合、DNiは１−Diに等しい。
第１図の信号発生器18は、第２図において合計回路16
の一体的な部分として形成されている。2K＋１個のビッ
トDi-K・・・Di・・・Di+Kを受取る場合、合計素子Aiは
またそれらのそれぞれの補数DNi-K・・・DNi・・・D
Ni+Kを受取る。素子Aiは、補数の重み付けされたアナロ
グ合計に従って変化するように、信号Fiを発生する。即
ち、Fiは、Σ（ｊ＝−Ｋ〜Ｋ）bijDNi+jの関数であり、
ここでBij項は加重定数である。
の一体的な部分として形成されている。2K＋１個のビッ
トDi-K・・・Di・・・Di+Kを受取る場合、合計素子Aiは
またそれらのそれぞれの補数DNi-K・・・DNi・・・D
Ni+Kを受取る。素子Aiは、補数の重み付けされたアナロ
グ合計に従って変化するように、信号Fiを発生する。即
ち、Fiは、Σ（ｊ＝−Ｋ〜Ｋ）bijDNi+jの関数であり、
ここでBij項は加重定数である。
Ei信号と同様に、各信号Fiは通常Σ（ｊ＝−Ｋ〜Ｋ）
bijDNi+jと共に大きく段階的かつ直線的に変化する。そ
の結果、 FiAFi＋ＢΣ（ｊ＝−Ｋ〜Ｋ）bijDNi+j （４） ここで、AFiは素子Aiに対する別の定義である。各Fi
の合計は、対応するEiの合計と同じそれぞれの定義で行
われることが望ましい。素子A1−AMが同じである場合、
等式（４）は下記のように単純化される。
bijDNi+jと共に大きく段階的かつ直線的に変化する。そ
の結果、 FiAFi＋ＢΣ（ｊ＝−Ｋ〜Ｋ）bijDNi+j （４） ここで、AFiは素子Aiに対する別の定義である。各Fi
の合計は、対応するEiの合計と同じそれぞれの定義で行
われることが望ましい。素子A1−AMが同じである場合、
等式（４）は下記のように単純化される。
FiＡ＋ＢΣ（ｊ＝−Ｋ〜Ｋ）ajDNi+j （５） ajの加重定数が等しい好適な実施例において、等式
（５）は下記の通りとなる。
（５）は下記の通りとなる。
FiＡ＋ＢΣ（ｊ＝−Ｋ〜Ｋ）DNi+j （６） ここで、aj項は、再び１に設定されている。
第３図について、これは特にサーモメータ・コードに
向けられた第２図の実施例に対する別の詳細を示す。第
３図のステージ10はアナログ入力回路22及び共通クロッ
ク信号（図示せず）によって制御されるＭ個のフリップ
フロップM1、M2、・・・MMによって構成される。入力V1
に応答して、回路22はＭ個の電圧VD1、VDN2・・・VDM及
びＭ個の別の電圧VDN1、VDN2・・・VDNMを供給する。各
々の別の電圧VDNiは、電圧VDiに対する補数である。ク
ロック信号に応答して各フリップフロップM1は、もしV
DiがVDNiよりも大きければ「１」でビットDiをラッチ
し、もしこれの逆であれば「０」でこれをラッチする。
各対の構成部品Ai及びCiは、延長された入力「フリップ
フロップ」Siを形成する。次いで、フリップフロップM1
−MMと合わせて相互接続されたフリップフロップS1−SM
は、主従関係のフリップフロップ・ラダーを形成する。
向けられた第２図の実施例に対する別の詳細を示す。第
３図のステージ10はアナログ入力回路22及び共通クロッ
ク信号（図示せず）によって制御されるＭ個のフリップ
フロップM1、M2、・・・MMによって構成される。入力V1
に応答して、回路22はＭ個の電圧VD1、VDN2・・・VDM及
びＭ個の別の電圧VDN1、VDN2・・・VDNMを供給する。各
々の別の電圧VDNiは、電圧VDiに対する補数である。ク
ロック信号に応答して各フリップフロップM1は、もしV
DiがVDNiよりも大きければ「１」でビットDiをラッチ
し、もしこれの逆であれば「０」でこれをラッチする。
各対の構成部品Ai及びCiは、延長された入力「フリップ
フロップ」Siを形成する。次いで、フリップフロップM1
−MMと合わせて相互接続されたフリップフロップS1−SM
は、主従関係のフリップフロップ・ラダーを形成する。
第３図に示すサーモメータ・コードの例において、各
下部エンド・ゾーンのビットDi（ｉ＜１）は、訂正され
たコードを正しく終了させるために「１」に設定されな
ければならない。各上端エンド・ゾーンのビットDi（ｉ
＞Ｍ）は同様に「０」に設定されなければならない。こ
れらの２つの状態は、Ｋが１に等しい場合について下記
の第III表に示されている。
下部エンド・ゾーンのビットDi（ｉ＜１）は、訂正され
たコードを正しく終了させるために「１」に設定されな
ければならない。各上端エンド・ゾーンのビットDi（ｉ
＞Ｍ）は同様に「０」に設定されなければならない。こ
れらの２つの状態は、Ｋが１に等しい場合について下記
の第III表に示されている。
第３図は、サブ回路12及び必然的な終端を設けるため
の２進法の「１」及び「０」のソースによって構成され
ていることを示している。
の２進法の「１」及び「０」のソースによって構成され
ていることを示している。
第３図及び第３表に基づく簡単な数字による例は、本
発明の訂正回路の動作原理を示す場合に有用である。素
子A1−AMが等式３及び６に従い、Ａは０に等しいと仮定
する。Ｂは１（ボルト）に等しいとする。各電圧E1また
はF1は、そこで０（ボルト）と３（ボルト）の間で変化
する。ビットB1−BMに対する２進値b1及びb2をそれぞれ
「１」及び「０」とする。また、ビットD1−DMは６ビッ
トのコードを形成すると仮定する。
発明の訂正回路の動作原理を示す場合に有用である。素
子A1−AMが等式３及び６に従い、Ａは０に等しいと仮定
する。Ｂは１（ボルト）に等しいとする。各電圧E1また
はF1は、そこで０（ボルト）と３（ボルト）の間で変化
する。ビットB1−BMに対する２進値b1及びb2をそれぞれ
「１」及び「０」とする。また、ビットD1−DMは６ビッ
トのコードを形成すると仮定する。
この回路が動作する方法は、下記の３つのケースを検
討することによって理解することができる。
討することによって理解することができる。
ケース１は、最初のコード（D1・・・D6）にエラーの
ない場合を示している。意図された「０」と「１」との
遷移がビットD2とD3の間で発生している。中間電圧E2、
F2、E3、及びF3は「０」と「１」との遷移に対して「隣
り合っている」。合計回路16は、これらの電圧を両端の
水準（０ボルト及び３ボルト）の間の値で発生する。そ
れにもかかわらず、E2はF2よりも大きく、一方E3はF3よ
りも小さい。訂正されたコード（B1・・・B6）はこれに
よって最初のコードを繰返す。
ない場合を示している。意図された「０」と「１」との
遷移がビットD2とD3の間で発生している。中間電圧E2、
F2、E3、及びF3は「０」と「１」との遷移に対して「隣
り合っている」。合計回路16は、これらの電圧を両端の
水準（０ボルト及び３ボルト）の間の値で発生する。そ
れにもかかわらず、E2はF2よりも大きく、一方E3はF3よ
りも小さい。訂正されたコード（B1・・・B6）はこれに
よって最初のコードを繰返す。
ケース２は上述の例で開始されるが、１つの遷移ビッ
ト・エラーが意図された「０」と「１」との遷移点の近
くで発生する。最初のコードの「１」と「０」の構成
は、D3が誤っているかD4が誤っているかのいずれかであ
ることを示している。（D1・・・D6）が（110000）また
は（111100）のいずれであったかは明らかではない。そ
の結果、訂正回路は（B1・・・B6）を２つの潜在的に正
しい最初のコードの「平均」として与える。これによっ
て１ビットの平均エラーと１ビットの平均２乗エラーの
両方が与えられる。
ト・エラーが意図された「０」と「１」との遷移点の近
くで発生する。最初のコードの「１」と「０」の構成
は、D3が誤っているかD4が誤っているかのいずれかであ
ることを示している。（D1・・・D6）が（110000）また
は（111100）のいずれであったかは明らかではない。そ
の結果、訂正回路は（B1・・・B6）を２つの潜在的に正
しい最初のコードの「平均」として与える。これによっ
て１ビットの平均エラーと１ビットの平均２乗エラーの
両方が与えられる。
ケース３は、１つの遷移ビット・エラーが規則的な
「０」と「１」との遷移点からはるかに離れたところで
発生する場合を表している。「１」と「０」が最初のコ
ードで構成されている方法から（D1・・・D6）は（1100
00）でなければならなかったことが明らかである。この
アナログ合計は、D5における明らかなエラーを解消す
る。訂正されたコード（B1・・・B6）は、当初意図され
た（110000）で供給される。第４図は、特にサーキュラ
ー・コードを指向する第２図の実施例の詳細を示す。第
４図の構成部品10、16及び20は、更に第３図に対して上
で説明した方法で構成されている。フリップフロップSI
−SMは実質的に同じものである。第４図の電圧VD1−VDM
及びVDN1及びVDNMは、1987年12月２日に出願された米国
特許出願第127,867号で説明されているホールデングADC
の補間回路から与えられた補間信号であることが望まし
い。
「０」と「１」との遷移点からはるかに離れたところで
発生する場合を表している。「１」と「０」が最初のコ
ードで構成されている方法から（D1・・・D6）は（1100
00）でなければならなかったことが明らかである。この
アナログ合計は、D5における明らかなエラーを解消す
る。訂正されたコード（B1・・・B6）は、当初意図され
た（110000）で供給される。第４図は、特にサーキュラ
ー・コードを指向する第２図の実施例の詳細を示す。第
４図の構成部品10、16及び20は、更に第３図に対して上
で説明した方法で構成されている。フリップフロップSI
−SMは実質的に同じものである。第４図の電圧VD1−VDM
及びVDN1及びVDNMは、1987年12月２日に出願された米国
特許出願第127,867号で説明されているホールデングADC
の補間回路から与えられた補間信号であることが望まし
い。
第４図における各エンド・ゾーンのビットD1（ｉ＜
１）は、訂正されたサーキュラー・コードが端部をラッ
プ・アラウンドすることを可能にするためビットDNM+i
と同じでなければならない。各上部エンド・ゾーンのビ
ットDi（ｉ＞Ｍ）も、同様にビットDNi-Mと同じでなけ
ればならない。下記の第IV表は、Ｋが１であるケースに
ついてこれらの条件を示している。第１図のサブ回路12
及び14は、単にフリップフロップM1−MMに対する適当な
接続を行うことによって第４図において実行される。
１）は、訂正されたサーキュラー・コードが端部をラッ
プ・アラウンドすることを可能にするためビットDNM+i
と同じでなければならない。各上部エンド・ゾーンのビ
ットDi（ｉ＞Ｍ）も、同様にビットDNi-Mと同じでなけ
ればならない。下記の第IV表は、Ｋが１であるケースに
ついてこれらの条件を示している。第１図のサブ回路12
及び14は、単にフリップフロップM1−MMに対する適当な
接続を行うことによって第４図において実行される。
第４図は、各々の最初のビットDi（１≦ｉ≦Ｍ）が別
の信号di及びdNiで形成された作動信号であることを示
している。特に、Diはdi−dNiu等しい。各々の訂正され
たビットBiは、同様に１対の信号bi及びbNiと共に形成
される。Biはbi−bNiに等しい。
の信号di及びdNiで形成された作動信号であることを示
している。特に、Diはdi−dNiu等しい。各々の訂正され
たビットBiは、同様に１対の信号bi及びbNiと共に形成
される。Biはbi−bNiに等しい。
第５図に移って、これは、第３図または第４図におけ
る各々の延長された入力フリップフロップSiを実行する
ための一般的な電圧合計回路の内部回路を示す。第５図
のフリップフロップは、文字「Ｑ」で始まる参照符号に
よって示される幾つかの一般化されたトランジスタを有
している。これらのトランジスタの各々は第１フロー電
極（1E）、第２フロー電極（2E）及びフロー電極間の電
流の伝導を制御するための制御電極（CE）を有してい
る。各トランジスタのフロー電極の間を移動する電荷担
体（電子または正孔）は、その第１電極で始まりその第
２電極で終了する。
る各々の延長された入力フリップフロップSiを実行する
ための一般的な電圧合計回路の内部回路を示す。第５図
のフリップフロップは、文字「Ｑ」で始まる参照符号に
よって示される幾つかの一般化されたトランジスタを有
している。これらのトランジスタの各々は第１フロー電
極（1E）、第２フロー電極（2E）及びフロー電極間の電
流の伝導を制御するための制御電極（CE）を有してい
る。各トランジスタのフロー電極の間を移動する電荷担
体（電子または正孔）は、その第１電極で始まりその第
２電極で終了する。
第５図の一般的なトランジスタの各々は、エミッタ、
コレクタ、及びベースを有するバイポーラ・トランジス
タであることが望ましく、これはそれぞれ第１フロー電
極、第２フロー電極、及び制御電極である。しかし、各
々の一般化されたトランジスタは、絶縁ゲートタイプま
たはジャンクッション・タイプの電界効果トランジスタ
（FET）として具現化されてもよい。このFETのソース
（ドレン、及びゲート電極はそれぞれ第１、第２及び制
御電極である 第５図のフリップフロップSi内の合計素子Aiは、同一
極性の入力トランジスタQA及びQB、2K＋１の抵抗RA-K・
・・RA0・・・RAK、および2K＋１個の抵抗RB-K・・・RB
0・・・RBKの中心にある。トランジスタQAおよびQBの第
１電極は、供給点PQで共に接続されている。それらの第
２電極は、それぞれ線LEおよびLFによってノードNEおよ
びNFに接続されている。各抵抗RAjの一端は、QAの制御
電極に接続されている。各トランジスタRBjの一端は同
様にQBの制御電極に接続されている。対応する各対の抵
抗RAjおよびRBjの他端は、それぞれの信号di+jおよびd
Ni+jの形態でビットDi+jを差動的に受け取る。
コレクタ、及びベースを有するバイポーラ・トランジス
タであることが望ましく、これはそれぞれ第１フロー電
極、第２フロー電極、及び制御電極である。しかし、各
々の一般化されたトランジスタは、絶縁ゲートタイプま
たはジャンクッション・タイプの電界効果トランジスタ
（FET）として具現化されてもよい。このFETのソース
（ドレン、及びゲート電極はそれぞれ第１、第２及び制
御電極である 第５図のフリップフロップSi内の合計素子Aiは、同一
極性の入力トランジスタQA及びQB、2K＋１の抵抗RA-K・
・・RA0・・・RAK、および2K＋１個の抵抗RB-K・・・RB
0・・・RBKの中心にある。トランジスタQAおよびQBの第
１電極は、供給点PQで共に接続されている。それらの第
２電極は、それぞれ線LEおよびLFによってノードNEおよ
びNFに接続されている。各抵抗RAjの一端は、QAの制御
電極に接続されている。各トランジスタRBjの一端は同
様にQBの制御電極に接続されている。対応する各対の抵
抗RAjおよびRBjの他端は、それぞれの信号di+jおよびd
Ni+jの形態でビットDi+jを差動的に受け取る。
第５図の比較器Ciは、同一極性のストレージ・トラン
ジスタQEおよびQFと従来のビット・ストレージ・セルと
して構成された負荷24によって構成される。このセルに
２進ビットを格納することを可能にするセル電流は、ト
ランジスタQEおよびQFの第１電極に接続された供給点PS
で与えられる。信号Eiは、QEの第２電極およびQFの制御
電極の接合点におけるノードNEに加えられる。信号Fiは
同様にQFの第２電極およびQEの制御電極の接合点におけ
るノードNFに加えられる。負荷24は、信号bi及びbNiの
形態でビットBiを供給する。ある種の実施例では、ビッ
トBiは負荷24に接続されたノードNF及びNEから直接加え
られる。
ジスタQEおよびQFと従来のビット・ストレージ・セルと
して構成された負荷24によって構成される。このセルに
２進ビットを格納することを可能にするセル電流は、ト
ランジスタQEおよびQFの第１電極に接続された供給点PS
で与えられる。信号Eiは、QEの第２電極およびQFの制御
電極の接合点におけるノードNEに加えられる。信号Fiは
同様にQFの第２電極およびQEの制御電極の接合点におけ
るノードNFに加えられる。負荷24は、信号bi及びbNiの
形態でビットBiを供給する。ある種の実施例では、ビッ
トBiは負荷24に接続されたノードNF及びNEから直接加え
られる。
残りの素子は、電流ソース26とスイッチ28である。電
流ソース26によって、供給電流ICSが与えられる。スイ
ッチ28は、クロック信号VCに応答して点PQとPSの間で電
流ICSを切替える。
流ソース26によって、供給電流ICSが与えられる。スイ
ッチ28は、クロック信号VCに応答して点PQとPSの間で電
流ICSを切替える。
フリップフロップは下記のように動作する。クロック
VCが第１クロック値VC1にある場合、スイッチ28は第５
図に示す位置にある。トランジスタQE及びQFはいずれも
オフされている。トランジスタQA及びQBは、スイッチ28
によって電流ICSを受取る。それぞれ線LEおよびLFを通
って流れる電流IEiおよびIFiの合計は略ICSに等しい。
VCが第１クロック値VC1にある場合、スイッチ28は第５
図に示す位置にある。トランジスタQE及びQFはいずれも
オフされている。トランジスタQA及びQBは、スイッチ28
によって電流ICSを受取る。それぞれ線LEおよびLFを通
って流れる電流IEiおよびIFiの合計は略ICSに等しい。
ビットDI-K−Di+Kの値を表す増加電圧は、トランジス
タQAおよびQBの制御電極でおおよそ合計される。これに
よって、これらの導電性水順がそのビットの値に従って
相違する。ICSは、同様の方法でIEiとIFiを分割する。
タQAおよびQBの制御電極でおおよそ合計される。これに
よって、これらの導電性水順がそのビットの値に従って
相違する。ICSは、同様の方法でIEiとIFiを分割する。
負荷24は、電流IEi及びIFiを電圧Ei及びF1に変換す
る。スイッチ28は、クロックVCがVC1と異なる第２のク
ロック信号VC2に切替えられる場合、位置を変更する。
トランジスタQA及びQBはいずれもオフする。信号VCが切
替えられた場合、トランジスタQE及びQFは、電圧Ei及び
Fiのいずれが高いかによって「１」または「０」の状態
でラッチする。ビットBiはラッチされた状態に対応する
値で与えられる。
る。スイッチ28は、クロックVCがVC1と異なる第２のク
ロック信号VC2に切替えられる場合、位置を変更する。
トランジスタQA及びQBはいずれもオフする。信号VCが切
替えられた場合、トランジスタQE及びQFは、電圧Ei及び
Fiのいずれが高いかによって「１」または「０」の状態
でラッチする。ビットBiはラッチされた状態に対応する
値で与えられる。
第６図は、Ｋが１に等しい場合に、第４図で使用可能
である３つのフリップフロップSi-1、Si、及びSi+1のブ
ロックに対する特定の相互接続を示す。第６図の各フリ
ップフロップは、第５図のフリップフロップのNPNバイ
ポーラの実施例である。第５図のそれぞれの項を実行す
る第６図の特定の素子は、２つの数字を検査することに
よって決定されることが可能である。
である３つのフリップフロップSi-1、Si、及びSi+1のブ
ロックに対する特定の相互接続を示す。第６図の各フリ
ップフロップは、第５図のフリップフロップのNPNバイ
ポーラの実施例である。第５図のそれぞれの項を実行す
る第６図の特定の素子は、２つの数字を検査することに
よって決定されることが可能である。
第７図にいって、これは第４図のフリップフロップSi
を実行するために使用されることが望ましい電流合計回
路の詳細を示す。第７図の素子の一部は、第５図と同じ
である。共通の素子に関しては、ここでは簡単な論議し
か行わない。
を実行するために使用されることが望ましい電流合計回
路の詳細を示す。第７図の素子の一部は、第５図と同じ
である。共通の素子に関しては、ここでは簡単な論議し
か行わない。
第７図のフリップフロップSiにおける合計回路は、第
１トランジスタQA-K・・・QA0・・・QAk及び第２トラン
ジスタGB-K・・・QB0・・・QBKとして示されている２
（2K＋１）個の同一極性の入力トランジスタの中心にあ
る。トランジスタQA-K−QAKの第２電極は、線LEによっ
てノードNE及び点PSの間で切替わるスイッチ30Eに接続
されている。トランジスタQB-K−QBKの第２電極は、同
様に線LFによってノードNFと点Ｐ−Ｓの間で切替わるス
イッチ30Fに接続されている。各対の対応するトランジ
スタQAj及びQBjは、信号di+j及びdNi+jの形態でビットD
i+jを差動的に受取る。
１トランジスタQA-K・・・QA0・・・QAk及び第２トラン
ジスタGB-K・・・QB0・・・QBKとして示されている２
（2K＋１）個の同一極性の入力トランジスタの中心にあ
る。トランジスタQA-K−QAKの第２電極は、線LEによっ
てノードNE及び点PSの間で切替わるスイッチ30Eに接続
されている。トランジスタQB-K−QBKの第２電極は、同
様に線LFによってノードNFと点Ｐ−Ｓの間で切替わるス
イッチ30Fに接続されている。各対の対応するトランジ
スタQAj及びQBjは、信号di+j及びdNi+jの形態でビットD
i+jを差動的に受取る。
第７図のフリップフロップの重要な特徴は、入力トラ
ンジスタの２つを除く全ての第１電極が2K個の最も近い
フリップフロップに接続されていることである。特に、
フリップフロップSiの各対のQAj及びQBjの第１電極は、
（ａ）１＋ｊ＜１の場合にはフリップフロップSi+j+Mの
供給点PQに接続され、（ｂ）１≦ｉ＋ｊ≦Ｍの場合、フ
リップフロップSi+jの供給点PQに接続され、及び（ｃ）
ｉ＋ｊ＞Ｍの場合、フリップフロップSi+j-Mの供給点PQ
に接続されている。条件（ａ）及び（ｃ）によって、合
計がサーキュラー・コードの端部をラップ・アラウンド
することが可能にある。第７図は、フリップフロップSi
がフリップフロップS1−SMの中心に近い状態を示す。フ
リップフロップSiのトランジスタQA0及びQB0のみが、フ
リップフロップSiの点PQに接続された第１電極を有して
いる。
ンジスタの２つを除く全ての第１電極が2K個の最も近い
フリップフロップに接続されていることである。特に、
フリップフロップSiの各対のQAj及びQBjの第１電極は、
（ａ）１＋ｊ＜１の場合にはフリップフロップSi+j+Mの
供給点PQに接続され、（ｂ）１≦ｉ＋ｊ≦Ｍの場合、フ
リップフロップSi+jの供給点PQに接続され、及び（ｃ）
ｉ＋ｊ＞Ｍの場合、フリップフロップSi+j-Mの供給点PQ
に接続されている。条件（ａ）及び（ｃ）によって、合
計がサーキュラー・コードの端部をラップ・アラウンド
することが可能にある。第７図は、フリップフロップSi
がフリップフロップS1−SMの中心に近い状態を示す。フ
リップフロップSiのトランジスタQA0及びQB0のみが、フ
リップフロップSiの点PQに接続された第１電極を有して
いる。
フリップフロップSiの点PQは、また最寄りの2K個のフ
リップフロップの2K対の差動的に形成された入力トラン
ジスタの第１電極に接続されている。厳密にはフリップ
フロップSiの一部ではないが、これらのトランジスタ
は、ダッシュの符号を使用して第７図に示されている。
全体として、フリップフロップSiの電流ソース26は、点
PQを介して、合計回路16の２（Ｋ＋１）個の入力トラン
ジスタに電流ICSを与える。
リップフロップの2K対の差動的に形成された入力トラン
ジスタの第１電極に接続されている。厳密にはフリップ
フロップSiの一部ではないが、これらのトランジスタ
は、ダッシュの符号を使用して第７図に示されている。
全体として、フリップフロップSiの電流ソース26は、点
PQを介して、合計回路16の２（Ｋ＋１）個の入力トラン
ジスタに電流ICSを与える。
訂正回路は、第７図を実行することによって下記のと
おり動作する。クロック信号VCがVC1と等しい場合、ス
イッチ30E及び30Fが線LE及びLFをそれぞれノードNE及び
NFに接続する。クロックVCは、フリップフロップS1−SM
の全てに対して共通して供給される。フリップフロップ
S1、SMの各々におけるトランジスタQE及びQFは、従って
オフされる。
おり動作する。クロック信号VCがVC1と等しい場合、ス
イッチ30E及び30Fが線LE及びLFをそれぞれノードNE及び
NFに接続する。クロックVCは、フリップフロップS1−SM
の全てに対して共通して供給される。フリップフロップ
S1、SMの各々におけるトランジスタQE及びQFは、従って
オフされる。
フリップフロップS1−SMは、実質的に同じ物であるか
ら、フリップフロップSiの入力トランジスタは、ICSと
畧等しい合計供給電流を受入れる。更に、トランジスタ
QAj及びQBjの各対は、それらのサイズによって決まる部
分的な供給電流を受入れる。各ビットDi+jの値によっ
て、対応する対のQAj＋QBjのトランジスタの１つがオン
され、他はオフされる。オンされたトランジスタQA-K−
QAKの電流を流れる増加電流は、ラインLEに沿って合計
され、電流IEiを発生する。同様に、線LFを流れる電流I
Fiは、オンされたトランジスタQB-K−QBKの電流を流れ
る増加電流の合計として形成される。従って、電流IEi
及びIFiは、ビットDi-K−D-+Kの値に従って変化する。
ら、フリップフロップSiの入力トランジスタは、ICSと
畧等しい合計供給電流を受入れる。更に、トランジスタ
QAj及びQBjの各対は、それらのサイズによって決まる部
分的な供給電流を受入れる。各ビットDi+jの値によっ
て、対応する対のQAj＋QBjのトランジスタの１つがオン
され、他はオフされる。オンされたトランジスタQA-K−
QAKの電流を流れる増加電流は、ラインLEに沿って合計
され、電流IEiを発生する。同様に、線LFを流れる電流I
Fiは、オンされたトランジスタQB-K−QBKの電流を流れ
る増加電流の合計として形成される。従って、電流IEi
及びIFiは、ビットDi-K−D-+Kの値に従って変化する。
トランジスタQA-K−QAK及びQB-K−QBKは、その幅を除
いて同一であることが望ましい。各対QAj及びQBjの第１
電極が同じ幅wjを有すると仮定すれば、電流IEi及びIFi
は下記のように表される。
いて同一であることが望ましい。各対QAj及びQBjの第１
電極が同じ幅wjを有すると仮定すれば、電流IEi及びIFi
は下記のように表される。
IEi（ICS/WT）Σ（ｊ＝−Ｋ〜Ｋ）wjDi+j （７） IFi（ICS/WT）Σ（ｊ＝−Ｋ〜Ｋ）wj（１−D
i+j （８） ここで項wTはΣ（ｊ＝−Ｋ〜Ｋ）wjに等しく、D
ijは、トランジスタQAjがオンでトランジスタQBjがオフ
の場合、１として与えられ、このDi+jは、逆の場合に
は、０として与えられる。等式（７）及び（８）は、wj
項が加重定数である等式（２）及び（５）の特定の場合
である。
i+j （８） ここで項wTはΣ（ｊ＝−Ｋ〜Ｋ）wjに等しく、D
ijは、トランジスタQAjがオンでトランジスタQBjがオフ
の場合、１として与えられ、このDi+jは、逆の場合に
は、０として与えられる。等式（７）及び（８）は、wj
項が加重定数である等式（２）及び（５）の特定の場合
である。
第５図の場合のように、負荷24は、電流IEi及びIFiを
電圧Ei及びFiに変換する。クロックVCがVC2に切替えら
れた場合、スイッチ30E及び30Fは線LE及びLFを点PSに接
続する。点PSは、ICSに畧等しい供給電流を受け取る。
トランジスタQE及びQFはそこで「１」または「０」の状
態でラッチする。これによって、負荷24は、信号VCがV
C2に変化する直前に信号Eiが信号Fiよりも大きかったか
小さかったかによって決まる２進値でビットBiを発生す
る。
電圧Ei及びFiに変換する。クロックVCがVC2に切替えら
れた場合、スイッチ30E及び30Fは線LE及びLFを点PSに接
続する。点PSは、ICSに畧等しい供給電流を受け取る。
トランジスタQE及びQFはそこで「１」または「０」の状
態でラッチする。これによって、負荷24は、信号VCがV
C2に変化する直前に信号Eiが信号Fiよりも大きかったか
小さかったかによって決まる２進値でビットBiを発生す
る。
若干の変更を加えると、第７図に示す回路は、またサ
ーモメータ・コードとして使用されることが可能であ
る。「１」及び「０」のソースとして機能する適当なサ
イズのソースが、ラップアラウンドを行う接続の代わり
に使用される。
ーモメータ・コードとして使用されることが可能であ
る。「１」及び「０」のソースとして機能する適当なサ
イズのソースが、ラップアラウンドを行う接続の代わり
に使用される。
第８図は、Ｋが１である場合、第４図で使用可能な３
つの同一の回路Si-1′、Si′、及びSi+1′のブロックに
対する特定の相互接続を示す。第８図の回路Si′は、フ
リップフロップSiに対する入力トランジスタの幾つかが
第８図の回路Si-1′及びSi+1′内に示されていることを
除いて、第７図のフリップフロップSiのNPNバイポーラ
・インブリメンテーションである。このこのを念頭に入
れて、第７図の各アイテムを実行する第８図の素子は検
査によって確かめられることが可能である。信号bi及び
bNiは、第８図における電流出力として与えられること
に留意のこと。
つの同一の回路Si-1′、Si′、及びSi+1′のブロックに
対する特定の相互接続を示す。第８図の回路Si′は、フ
リップフロップSiに対する入力トランジスタの幾つかが
第８図の回路Si-1′及びSi+1′内に示されていることを
除いて、第７図のフリップフロップSiのNPNバイポーラ
・インブリメンテーションである。このこのを念頭に入
れて、第７図の各アイテムを実行する第８図の素子は検
査によって確かめられることが可能である。信号bi及び
bNiは、第８図における電流出力として与えられること
に留意のこと。
本発明は、特定の実施例を参照して説明されてきた
が、これは専ら説明目的のためであって、以下で請求す
る本発明の範囲を限定するものと解釈されるべきではな
い。例えば、延長された入力フリップフロップは、補足
的なFETを使用する電流乗数器によって実行されること
ができる。従って、添付の特許請求の範囲によって定義
される本発明の範囲と精神から逸脱することなく、種々
の変更とアップリケーションが当業者によって可能であ
る。
が、これは専ら説明目的のためであって、以下で請求す
る本発明の範囲を限定するものと解釈されるべきではな
い。例えば、延長された入力フリップフロップは、補足
的なFETを使用する電流乗数器によって実行されること
ができる。従って、添付の特許請求の範囲によって定義
される本発明の範囲と精神から逸脱することなく、種々
の変更とアップリケーションが当業者によって可能であ
る。
第１図は、本発明によるサーモメータ・コードまたはサ
ーキュラー・コードの遷移ビット・エラーを訂正する一
般的な回路のブロック図である。 第２図は、補数信号を使用する第１図の実施例のブロッ
ク図である。 第３図及び第４図は、それぞれ、サーモメータ・コード
及びサーキュラー・コードを訂正する第２図の実施例の
ブロック図である。 第５図及び第７図は、第３図または第４図の回路で使用
可能である一般的な延長入力フリップフロップの回路図
である。 第６図及び第８図は、それぞれ、第５図及び第７図のフ
リップフロップのバイポーラ・インプリメンテーション
を示す回路図である。 16……合計回路、20……比較器。
ーキュラー・コードの遷移ビット・エラーを訂正する一
般的な回路のブロック図である。 第２図は、補数信号を使用する第１図の実施例のブロッ
ク図である。 第３図及び第４図は、それぞれ、サーモメータ・コード
及びサーキュラー・コードを訂正する第２図の実施例の
ブロック図である。 第５図及び第７図は、第３図または第４図の回路で使用
可能である一般的な延長入力フリップフロップの回路図
である。 第６図及び第８図は、それぞれ、第５図及び第７図のフ
リップフロップのバイポーラ・インプリメンテーション
を示す回路図である。 16……合計回路、20……比較器。
フロントページの続き (56)参考文献 特開 昭63−203011（ＪＰ，Ａ) 特開 昭62−86919（ＪＰ，Ａ) 特開 昭62−86918（ＪＰ，Ａ) 特開 昭60−100833（ＪＰ，Ａ) 欧州公開217009（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (16)
- 【請求項１】ビットD1、D2、・・・DMとして連続的に表
されるＭ個の最初の２進ビットを供給する入力段によっ
て構成される電子回路であって、ここでＭは少なくとも
３であり、最初のビットは整数変数Ｐの関数として第１
の２進値と第２の２進値との間で切り替わり、その結
果、Ｐが０からＭにわたる特定の整数値に設定される場
合、各ビットDi（ここで「ｉ」はライニング整数）は、
ｉ＞Ｐの場合にこれらの２進値の一方であり、ｉ＜Ｐの
場合に他方の２進値である電子回路において、上記の電
子回路は、 Ｋが少なくとも１である場合、ビットD-K+1・・・D0及
びDM+1・・・DM+Kとして連続的に表される2K個のエンド
・ゾーン２進ビットを供給するエンド・ゾーン手段、 信号E1、E2、・・・EMとして連続的に表されるＭ個の中
間信号を発生する合計手段であって、各信号Eiは2K＋１
ビットDi-K・・・Di・・・Di+Kの加重アナログ合計に従
って実質的に変化するように発生される合計手段、及び 信号E1、E2、・・・EMをそれぞれ信号F1、F2、・・・FM
として連続的に表される別の信号と比較することによっ
てビットB1、B2、・・・BMとして連続的に表されるＭ個
の訂正２進ビットを発生する比較手段であって、各ビッ
トBiは、もし信号Eiが信号Fiを超えていれば、２進値の
一方で発生され、もし信号Eiが信号Fi未満であれば、他
方の２進値で発生される比較手段によって構成されるエ
ラー訂正手段によって構成されることを特徴とする電子
回路。 - 【請求項２】最初の各ビットDiが、ｉ≦Ｐの場合に第１
の２進値であり、ｉ＞Ｐの場合に第２の２進値であるこ
とが望ましい場合において、各エンド・ゾーンのビット
Diは、ｉ＜１の場合に第１の２進値に固定され、ｉ＞Ｍ
の場合に第２の２進値に固定されることを特徴とする請
求項１記載の回路。 - 【請求項３】各信号Fiは、通常の動作中に信号Eiによっ
て達成される両端の電圧の間の基準電圧に設定されるこ
とを特徴とする請求項１記載の回路。 - 【請求項４】2K＋１個のビットDi-K・・・D1・・・Di+K
の各グループ内のビットは、信号Eiを発生する場合畧同
じ重みを与えられていることを特徴とする請求項１記載
の回路。 - 【請求項５】合計手段は、2K＋１個のビットDi-K・・・
D1・・・Di+Kの補数の加重アナログ合計に従って実質的
に変化するように各信号Fiを発生させることを特徴とす
る請求項１記載の回路。 - 【請求項６】最初の各ビットDiが、ｉ≦Ｐの場合に第１
の２進値であり、ｉ＞Ｐの場合に第２の２進値であるこ
とが望ましい場合において、各エンド・ゾーンのビット
Diは、ｉ＜１の場合に第１の２進値に固定され、ｉ＞Ｍ
の場合に第２の２進値に固定されることを特徴とする請
求項５記載の回路。 - 【請求項７】ｉ＜１の場合の各エンド・ゾーン・ビット
DiはビットDNM+1と同じであり、ｉ＞Ｍの場合の各エン
ド・ゾーン・ビットDiはビットDNi-Mと同じであること
を特徴とする請求項５記載の回路。 - 【請求項８】2K＋１個のビットDi-K・・・Di・・・Di+K
の各グループ内のビット及びそれらの補数は、信号Ei及
びFiを発生する場合畧同じ重みを与えられていることを
特徴とする請求項５記載の回路。 - 【請求項９】合計手段及び比較手段がセクションS1、S2
・・・SMとして連続的に表されるＭ個のセクションによ
って構成され、各セクションSiは、 供給電圧ICSを与える電圧ソース、 第１及び第２入力トランジスタであって、各各のトラン
ジスタは第１フロー電極、第２フロー電極、及びフロー
電極間の電流伝導を制御する制御電極を有し、第１電極
は第１供給点で共に接続され、第２電極の各々は一対の
ノードの別のノードに接続されている第１及び第２入力
トランジスタ、 2K＋１対の第１及び第２インピーダンス素子であって、
各第１インピーダンス素子の一端は第１トランジスタの
制御電極に接続され、各第２インピーダンス素子の一端
は第２トランジスタの制御電極に接続され、各対のイン
ピーダンス素子の他端は2K＋１個のビットDi-K・・・Di
・・・Di+Kの異なったビットを差動的に受け取る2K＋１
対の第１及び第２インピーダンス素子、 ノードでそれぞれ供給される信号Ei及びFiに応答してビ
ットBiを発生し、ビットBiを格納するため供給電流を受
け取る第２供給点を有するビット格納手段、及び 第１供給点と第２供給点の間で電流ICSを切り替えるク
ロック信号に応答する切り替え手段によって構成される
ことを特徴とする請求項５記載の回路。 - 【請求項１０】各インピーダンス素子は抵抗であること
を特徴とする請求項９記載の回路。 - 【請求項１１】合計手段及び比較手段はセクションS1、
S2・・・SMとして連続的に表されるＭ個の畧同じセクシ
ョンによって構成され、各セクションSiは、 第１供給点で供給電流ICSを与える電流ソース、 第１トランジスタQA-K・・・QA0・・・QAK及び第２トラ
ンジスタQB-K・・・QB0・・・QBKとして連続的に表され
る２（2K＋１）個の同一極性の入力トランジスタであっ
て、各トランジスタは、第１フロー電極、第２フロー電
極、及びフロー電極間の電流伝導を制御する制御電極を
有し、第１電極には共に電流ICSに畧等しい電流が供給
され、各対の対応するトランジスタQAj及びQBj（ここで
「ｊ」はランニング整数）の第１電極は共に接続され、
各対のトランジスタQAj及びQBjの制御電極はビットDi+j
に差動的に応答し、第１トランジスタの第２電極は共に
第１線に接続され、第２トランジスタの第２電極は共に
第２線に接続されている同一極性の入力トランジスタ、 第１ノード及び第２ノードにそれぞれ供給される信号Ei
及びFiに応答してビットBiを発生し、ビットBiを格納す
るために供給電流を受け取る第２供給点を有するビット
格納手段、及び （ａ）クロック信号が第１クロック値である場合、第１
線及び第２線をそれぞれ第１ノード及び第２ノードに接
続し、（ｂ）クロック信号が第１クロック値と異なる第
２クロック値である場合、第１線及び第２線を第２供給
点に接続するためにクロック信号に応答する切り替え手
段によって構成されることを特徴とする請求項５記載の
回路。 - 【請求項１２】各セクションSiの各対のトランジスタQA
j及びQBjの第１電極は、１≦ｉ＋ｊ≦Ｍの場合、更にセ
クションSi+jの第１供給点に接続されることを特徴とす
る請求項11記載の回路。 - 【請求項１３】１＜１の場合の各エンド・ゾーン・ビッ
トDiはビットDNM+1に等しく、ｉ＞Ｍの場合の各エンド
・ゾーン・ビットDiはビットDNi-Mに等しいことを特徴
とする請求項12記載の回路。 - 【請求項１４】各セクションSiの各対の対応するトラン
ジスタQAj及びQBjの第１電極は、（ａ）ｉ＋ｊ＜１の場
合、セクションSi+j+Mの第１供給点に更に接続され、
（ｂ）１≦ｉ＋ｊ≦Ｍの場合、セクションSi+jの第１供
給点に更に接続され、（ｃ）ｉ＋ｊ＞Ｍの場合、セクシ
ョンSi+j-Mの第１供給点に更に接続されることを特徴と
する請求項11記載の回路。 - 【請求項１５】各セクションSiのトランジスタQAj及びQ
Bjの第１電極は、畧同じ幅wjを有し、クロック信号が第
１クロック値である場合、第１線及び第２線を通ってそ
れぞれ流れる電流IEi及びIFiは、 IEi（ICS/wT）Σ（ｊ＝−Ｋ〜Ｋ）wjDi+j IFi（ICS/wT）Σ（ｊ＝−Ｋ〜Ｋ）wjDi+j） として得られ、ここで、wT＝（ｊ＝−Ｋ〜Ｋ）wjであ
り、トランジスタQAjが完全にオンしトランジスタQBjが
オフしている場合、Di+jは１として与えられ、かつトラ
ンジスタQBjが完全にオフしトランジスタQAjがオフして
いる場合、Di+jは０として与えられることを特徴とする
請求項14記載の回路。 - 【請求項１６】各トランジスタはバイポーラ・トランジ
スタであることを特徴とする請求項15記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/155,402 US4870417A (en) | 1988-02-12 | 1988-02-12 | Error correction circuit suitable for thermometer or circular code |
| US155402 | 1988-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251825A JPH01251825A (ja) | 1989-10-06 |
| JP2780992B2 true JP2780992B2 (ja) | 1998-07-30 |
Family
ID=22555283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032506A Expired - Lifetime JP2780992B2 (ja) | 1988-02-12 | 1989-02-10 | サーモメータ・コードまたはサーキュラー・コードに適したエラー訂正電子回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4870417A (ja) |
| EP (1) | EP0328215B1 (ja) |
| JP (1) | JP2780992B2 (ja) |
| KR (1) | KR970007358B1 (ja) |
| DE (1) | DE68919092T2 (ja) |
| HK (1) | HK45496A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157397A (en) * | 1991-01-28 | 1992-10-20 | Trw Inc. | Quantizer and related method for improving linearity |
| FR2708400A1 (fr) * | 1993-06-30 | 1995-02-03 | Philips Electronics Nv | Encodeur binaire, tolérant aux erreurs. |
| US5382955A (en) * | 1993-11-04 | 1995-01-17 | Tektronix, Inc. | Error tolerant thermometer-to-binary encoder |
| US5781132A (en) * | 1996-01-17 | 1998-07-14 | Brooktree Corporation | Error correcting decoder |
| GB2333171A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | Thermometer coding circuitry |
| DE10060159A1 (de) * | 2000-12-04 | 2002-06-13 | Infineon Technologies Ag | Analog-Digital-Wandler und Verfahren zur Wandlung eines Analogsignals in ein Digitalsignal |
| JP4821425B2 (ja) * | 2006-05-11 | 2011-11-24 | ソニー株式会社 | エンコード回路およびアナログ−ディジタル変換器 |
| US8199042B2 (en) * | 2010-02-26 | 2012-06-12 | Integrated Device Technology, Inc. | Apparatuses and methods for physical layouts of analog-to-digital converters |
| US8085180B2 (en) * | 2010-02-26 | 2011-12-27 | Integrated Device Technology, Inc. | Apparatuses and methods for multiple-output comparators and analog-to-digital converters |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4591825A (en) * | 1983-08-22 | 1986-05-27 | Trw Inc. | Analog-to-digital-converter and related encoding technique |
| US4602241A (en) * | 1985-06-28 | 1986-07-22 | Rca Corporation | Input current saving apparatus for flash A/D converter |
| EP0217009A3 (en) * | 1985-10-04 | 1989-05-03 | Tektronix, Inc. | Thermometer-to-adjacent binary encoder |
| US4586025A (en) * | 1985-10-04 | 1986-04-29 | Tektronix, Inc. | Error tolerant thermometer-to-binary encoder |
| US4712087A (en) * | 1987-02-09 | 1987-12-08 | Tektronix, Inc. | Analog-to-digital converter error correction circuit |
-
1988
- 1988-02-12 US US07/155,402 patent/US4870417A/en not_active Expired - Lifetime
-
1989
- 1989-02-06 DE DE68919092T patent/DE68919092T2/de not_active Expired - Fee Related
- 1989-02-06 EP EP89200272A patent/EP0328215B1/en not_active Expired - Lifetime
- 1989-02-09 KR KR1019890001441A patent/KR970007358B1/ko not_active IP Right Cessation
- 1989-02-10 JP JP1032506A patent/JP2780992B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-14 HK HK45496A patent/HK45496A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970007358B1 (ko) | 1997-05-07 |
| EP0328215B1 (en) | 1994-11-02 |
| JPH01251825A (ja) | 1989-10-06 |
| EP0328215A3 (en) | 1991-04-17 |
| EP0328215A2 (en) | 1989-08-16 |
| DE68919092D1 (de) | 1994-12-08 |
| HK45496A (en) | 1996-03-22 |
| KR890013559A (ko) | 1989-09-23 |
| DE68919092T2 (de) | 1995-05-18 |
| US4870417A (en) | 1989-09-26 |
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