JPH01251825A - サーモメータ・コードまたはサーキュラー・コードに適したエラー訂正電子回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ビットＤｌ　、Ｄｚ　、・・・ＤＭビットと
して連続的に表されるＭ個の最初の２進ビットを供給す
る入力段によって構成される電子回路に関し、ここでＭ
は少なくとも３であり、最初のビットは、整数変数Ｐの
関数として第１の２進値と第２の２進値との間で切り替
わり、その結果、ＰがＯとＭにわたる範囲のある特定の
整数値に設定される場合、各ビットＤｉ　　（ここで「
ｉ」はライニング整数）はｉ＞Ｐの場合２進値の一方で
あり、ｉ≦Ｐの場合他方の２進値であることが望ましい
。

（従来技術） この最初のパラグラフで説明した電子回路は、Ｊ、Ｇ、
　　ピーターソンのＩＥＦＭＥ−ＪＳＳＣ。

５Ｃ−１４巻、第６号、１９７９年、１２月の９３２−
９３７頁の「モノリシック・ビデオＡ／Ｄコンバータ」
で知られている。ここでは、フラッシュ・タイプのアナ
ログ・ディジタル変換器（Ａ　Ｄ　Ｃ）が説明されてお
り、この変換器はアナログ入力端子をディジタル出力信
号に変換する場合の中間ステップとして「サーモメータ
」・コードを発生させることが望ましい１組の入力比較
器を有し、ここで、このサーモメータ・コードとは、１
つのグループの２”進法の１とこれに続く１つのグルー
プの２進法のＯｌまたはその逆によって構成されるディ
ジタル・コードである。このサーモメータ・コードでは
、「１」のグループにｒＯＪはなく、またその逆も真で
ある。

以下の第１表は、Ｍビットのサーモメータ・コードの構
造を更に詳しく示しである。Ｍは３以上である。このコ
ードは、ここではり、　、Ｄｔｓ　　・・・ＤＭとして
表されるＭ個のディジタル信号によって構成される。「
全部０」及び「全部ｌ」のケースを含む場合、Ｍ＋１個
の「１」と「０」の順列がある。

この順列は、整数変数Ｐの関数としてのアルゴリズムの
形態で定義されることができる。ビットＤｉ−Ｄｉ４の
中の任意の１つをビットＤｉとすると、ここで「ｉコは
ライニング整数である。ＯからＭにわたるディジタル範
囲内のＰのある特定の値において、各ビットＤｉはｉ＞
Ｐに対してｒＯＪ、ｉ≦Ｐに対して「１」、である。こ
れは、「１」のグループのサイズはＰが１増加する毎に
ｌ増加するという概念を表す。

第１表　−サーモメータ・コード Ｐはアナログ入力電圧とディジタル的に等価である。第
１表で「１」と「０」の位置は逆にすることが可能であ
る。

「サーキュラ−」コードは、サーモメータ・コードの延
長であって、「１」のグループ及び「０」のグループの
全ての可能な順列を含んでいる。下記の第■表は、Ｍビ
ットのサーキュラ−・コードの組織を示している。順列
は、サーモメータ・コードと同じ方法で変数Ｐの関数と
して定義される。

事実、０≦Ｐ≦Ｍに対する第■表の部分は第１表と同じ
である。第■表の残りの部分は、どのようにして「０」
のグループが再び表れ、Ｐが２Ｍに達した場合に、サー
キエラー・コードが端部を「ランプ・アラウンド」する
ことを可能にするためにサイズが前進的に増加するかを
示している。

サーキュラ−・コードは、１９８５年１２月１６日に出
願された米国特許出願第８０９．４５３号で開示されて
いるようなホールデング・タイプのＡＤＣに使用される
。

サーモメータ・コードまたはサーキュラ−・コードを発
生させる入力段は、時としてｒｌＪを誤って「０」のグ
ループに混入させまたはその逆の場合を発生させる。こ
の種のエラーは、ここでは遷移ビット・エラーと称する
が、この理由は、ｒＯＪと「１」との間に少なくとも１
つの余分の遷移が存在するからである。

第■表　−サーキュラ−・コード 遷移ビット・エラーは、通常高度が「０」と「１」との
間で意図的に遷移を行う近くで発生し、特にこれはフラ
ッシュＡＤＣ及びホールデングＡＤＣで発生する。

例えば、Ｐが２である場合、６ビットのサーモメータ・
コード（ＤＩ　ＤＩ　Ｄｚ　Ｄａ　Ｄｓ　Ｄａ　）が（
１１（１６）（１６））として現れる。もしＤ４が「０
」の替わりに「１」として発生されると、このコードは
実際には、（１１０１（１６））として現れる。

ｒＯＪと「１」の間に３つの遷移が存在することは、遷
移ビット・エラーを示している。

このエラーは、２つの主要な問題を発生させる。

第１に、Ｄ４が「０」であるべきなのか、Ｄ３がｒｌＪ
であるべきなのか、分らないが、この理由は、ビットの
遷移が次々に発生しているからである。実際のコードは
、意図されたコードが（１１（１６）（１６））または
（１１１１（１６））のいずれであるのかを何等示して
いない。

第２Ｋ、適当な修正機構が存在しない場合、ＡＤＣ内で
このコードをディジタル出力信号に変換する出力回路は
、通常「Ｏ」と「１」の間に２つ以上の遷移の存在する
場合を処理するように通常設計されていない。

ビット遷移エラーは、出力信号を大きく壊してしまう可
能性がある。

これらの問題に対処する１つの方法は、コードにＤ４の
「１」を「０」に変換するかまたはり。

の「０」を「１」に変換するディジタル論理回路を通過
させることである。その結果得られるコードは、サーモ
メータ・ホーマットになっている。

ビット・エラーは意図されたコードについて、不確かで
あるため０または２である。平均的なビット・エラーは
１である。しかし、平均２乗ビット・エラーはｆｆ即ち
約１．４である。これは、平均エラーでなくて平均２乗
エラーに基づ（信号ノイズ比のような性能指標に対して
不当に高いものである。

本発明は、サーモメータ・コードまたはサーキュラ−・
コードとして構成されることが望ましい複数の最初の２
真ビット内の遷移ビット・エラーを解消するディジタル
「平均化」手法を使用するエラー訂正回路を提供する。

本発明によれば、第１パラグラフで定義した電子回路は
、 Ｋが少なくとも１である場合、ビットＤ−に−１・・・
Ｄｏ及びＤ　Ｈ＋　１　　・・・Ｄｉ＋９として連続的
に表される２Ｋ個のエンド・ゾーン２進ビットを基する
エンド・ゾーン手段、 信号Ｅｉ　、Ｆ２、・・・Ｅｉとして連続的に表される
Ｍ個の中間信号を発生する合計手段であって、各信号Ｅ
ｉは２Ｋ＋１ビットＤ　ｉ−Ｋ　　・・・Ｄｉ・・・Ｄ
ｉｓｋの加重アナログ合計に従って実質的に変化するよ
うに発生される合計手段、及び信号Ｅ１、Ｆ２　・・・
Ｅｉをそれぞれ信号ＦＭ、Ｆ２、・・・Ｆ８として連続
的に表される別の信号と比較することによってビットＢ
ｉ、Ｂ２　・・・Ｂｉとして連続的に表されるＭ個の訂
正２進ビットを発生する比較手段であって、各ビットＢ
ｉは、もし信号Ｅｉが信号ＦＭを超えていれば、２進値
の一方で発生され、もし信号Ｅｉが信号Ｆｉ未満であれ
ば、他方の２進値で発生される比較手段によって構成さ
れるエラー訂正手段によって構成されることを特徴とす
る。

（作用） エラーの訂正は、基本的に２つのステップで行ねれる。

訂正回路は、先ず、それぞれ最初のビットに対応する複
数の同じ中間信号を発生する。各中間信号は、対応する
最初のビットの周囲に中心を有する選択された奇数の連
続した最初のビットのウェイト付けされたアナログ和に
従って変化する。本発明の訂正回路は、そこで中間信号
を対応する別の信号と比較し、同じ複数の「訂正された
」ビットを発生させる。

もし最初のビット中に１個の遷移ビット・エラーが存在
すれば本回路は、真のサーモメータ・フォーマットまた
はサーキュラ−・フォーマットにおいて訂正されたビッ
トを発生させる。例えば、（１１０１（１６））として
誤って供給された上述の６ビットのコードを考えてみよ
う。ディジタル平均化によって、訂正回路は、最初の（
１１０１（１６））のコードを真のサーモメータ・コー
ド（，１１１（１６）０）に変換する。この回路は、ま
た一定のタイプのマルチ遷移ビット・エラーを訂正する
。

上述の例において、訂正されたコードは、それが（１１
（１６）（１６））または（１１１１（１６））のいず
れであるかに関係なく、最初に意図されたコードから１
ビット離れている。従って、平均ビット・エラーは上述
したディジタル・スキームで発生されたものと同じであ
る。しかし、本発明の平均２乗ビット・エラーは１のみ
である。これはディジタル・スキームの場合よりも３０
％少ない。本発明は従ってＡＤＣの様なアップリケ−ジ
ョンに大切な利点を提供するが、ここには平均２乗エラ
ーによって決まる重要な性能上の指標が存在する。

（実施例） さて本発明は、添付図を参照して例によって説明される
。

図面及び好適な実施例の説明において、同一の参照番号
は同一または非常に類似した１つもしくは複数の項目を
表す。ｒＮＪは以前に定義された信号を相補する信号を
示すためにサフィックスとして使用されている。

第１図を参照して、１はサーモメータ・フォーマントま
たはサーキュラ−・フォーマントの中で意図されている
コードにおける遷移ビット・エラーを訂正するために本
発明のディジタル「平均化」原理を適用する回路を示す
、訂正されるコードは、アナログ入力端子■１に応答し
て入力段１０から供給されるＭ個の最初のビア）ＤＩ　
　Ｄｉによって構成されでいる。サーモメータ・コード
または、サーキュラ−・コードのいずれが希望されるか
によって、ビットＤｉ−Ｄｉは第１表または第■表に示
され、上で議論した特性を有することが望ましい。下端
及び上端のエンド・ゾーンのサブ回路１２及び１４、合
計回路１６、信号発生器１１、及び比較回路２０によっ
て構成されるネットワークによって、Ｄ’、−Ｄｉビッ
ト内の遷移ビット・エラーが訂正される。

Ｄ　＋　　Ｄ　Ｈビットは、合計回路１６によって受取
られる。更に、この回路１６は、最初のコードの始めま
たは終わりの近くでエラーの訂正が行われることを可能
にするため、幾つかの追加ビットを必要とする。この追
加ビットは、サブ回路１２及び１４によって与えられる
。

特に、下部のサブ回路１２はに個のビット　Ｄ−ｘ＋＋
・・・Ｄｉ、を供給する。上部のサブ回路１４は、同様
に別のに個のビットＤゎ、・・・Ｄ□ヤを供給する。Ｋ
は一般的に１であるが所望の訂正精度に従ってこれより
も大きくてもよい。第１図は、Ｋが２である場合を示す
。ビソトトＤ−Ｋ。、−Ｄｏ及びＤ　Ｍ　＋　ｌ　　Ｄ
　Ｍ　＋　Ｋの値は下記に論じる方法で決定される。

合計回路１６は、Ｍ個の相互に接続された合計素子Ａｔ
、Ａｚ　　・・・ＡＭによって構成され、これらは、そ
れぞれＭ＋２ＫビットのＤ−に−Ｉ　　ＤＭ＋えに応答
して中間電圧信号Ｅｉ、Ｅｉ　　・・・Ｅｉを発生する
。各合計素子Ａ、は２Ｋ＋１個のビットＤ　ｉ　−Ｋ　
　・・・Ｄｉ・・・Ｄ　ｉ　＋　Ｋを受取り、ここで「
ｉ」は再びランニング整数である。各素子Ａ８は、ここ
でビットＤ　ｉ　−Ｋ　　Ｄ　ｉ　４　Ｋの重み付けさ
れたアナログ合計に従って実質的に変化するようにその
信号Ｅｉを達成する。更に正確には、Ｅ８はΣ＜　Ｊ　
　Ｋ　”　Ｋ　）　ａ　＝　＝　Ｄｒやｊの関数であり
、ここで「ｊ」はランニング整数でありａｉｊ項は加重
定数である。

各信号Ｅｌは、通常Σ（ｊ＝−Ｋ”Ｋ）ａｌ＝Ｄ　ｉ　
＋　ｊと共に大きく段階かつ直線的に変化するこの関係
は下記のように表すことができる。

Ｅ’　”Ａｉｔ　＋３Σ（ｊ＝　−Ｋ〜Ｋ）ａＡｊＤ＝
、ｊ（１）ここでＡＥｉは素子Ａｔの定義でありＢは一
般定数である。素子Ａ＋　　Ａ、４は同じものであるこ
とが望ましい。

この結果、定数ＡＥｉは実質的に等しい。ｉの各各の値
における加重定数ａｉｊは同様に実質的に等しい。等式
（１）は従って下記のように単純化されることが可能で
ある。

Ｅ　、ｚＡ＋ＢΣ（ｊ　＝−Ｋ”Ｋ）ａｊＤｉ＋Ｊ（２
）ここでＡは回路１６の一般定数でありａｊ′項は単純
化された加重定数である。定数ａｊは一般的に等しい（
２）式はそこで下記のようになる。

Ｅｌ　　々Ａ＋ＢΣ（ｊ＝　　Ｋ＝Ｋ）Ｄｔ＋ｊ（３）
ここで各ａｊ項は任意に位置に設定されている。

信号発生器１８は、シングル・エンドまたはダブル・エ
ンドの平均化構造のいずれが希望されるかに従って決ま
る値でＭ個の別の電圧信号ＦＭ、Ｆ２　・・・ＦＭを供
給する。シングル・エンドの場合、各電圧ＦＭは通常の
回路動作の間対応する信号Ｅえによって達成される両端
電圧水準の一般的に暑中間の基準レベルに設定される。

この基準レベルは同一であることが望ましい。ダブル・
エンドの場合、各信号ＦＭは、以下に論じる方法によっ
て信号Ｆｉの補数として与えられる。

比較回路２０は、Ｍ個の比較器ｃ１、ｃｚ　　・・・Ｃ
Ｈによって構成され、これらはそれぞれ電圧Ｅ　ＩＥ　
Ｍをそれぞれ電圧ＦＭ−Ｆ１４と比較することによって
Ｍ個の「訂正された」ディジタル・ビットＢｉ　、Ｂ２
　　・・・Ｂｉを発生する。ｂｌが２進値「０」と「１
」の選択された１つであるとすると、各比較器Ｃ，は、
もし、ＥｉがＦＭを超えていれば、ｂｌの値としてその
ビットＢｉを供給する。ＥｌがＦｉ未満である場合には
、逆のことが発生する。比較器ＣＩはｂｌと反対の２進
値ｂ２でビットＢｉを発生する。ｂｌとｂ２がそれぞれ
「１」及び「０」に等しいか、またはその逆であるかは
合計素子Ａ、の内部構造によって決まる。通常の結果で
は、Ｂｉは、もしビットＤｉ−ヤＤ　ｉ＋にの「平均」
がＨ（例えば１／２よりも大きい）であれば「１」とし
て与えられ、この平均がＬ（例えば１／２以下）であれ
ば「０」として与えられる。

訂正されたビットＢＩ　　ＢＭは、サーモメータ・コー
ドまたはサーキュラ−・コードを形成することが望まし
い。ディジタルによる平均化のため、一般的な動作期間
の間にビットＢｉ−Ｂｉで発生する遷移ビット・エラー
の数は、ビットＤｉ・・・Ｄ４内に存在する遷移ビット
・エラーの数よりもはるかに少ない。このことは、特に
単一の遷移ピント・エラーに対して真である。３ビット
以上の平均化を達成するためにＫを１に等しく設定する
ことによって非常に良好な精度が得られる。

第２図は、第１図に示す回路のダブル・エンドの実施例
を示す。第２図の補数のアーキテクチャ−において、各
ビットＤｉは別の線でステージ１０から供給される一対
の信号の間の差に基づいている。ステージ１０は、また
ビットＤｉの補数ＤＮｉを供給するが、この理由は補数
ＤＮｉが反対の方向に取られた上述の差３に基づいてい
るからである。Ｄｉ及びＤＮｉが数字的にＯ及び１とし
て表される場合、Ｄ　Ｍ　ｉは１−Ｄｉに等しい。

第１図の信号発生器１８は、第２図において合計回路１
６の一体的な部分として形成されている。

２Ｋ＋１個のビットＤｉ−Ｋ　　・・・Ｄｉ・・・Ｄ　
ｉ　＋　Ｋを受取る場合、合計素子Ａ、はまたそれらの
それぞれの補数ＤＭ１−Ｋ・・・ＤＮｉ・・・Ｄ　Ｎｉ
＋Ｋを受取る。素子Ａｉは、補数の重み付けされたアナ
ログ合計に従って変イヒするように、信号Ｆ１を発生す
る。即ち、Ｆｌは、Σ　（ｊ＝−Ｋ〜Ｋ）ｂユｊ　Ｄ　
Ｍ　ｉ　＋　ｊの関数であり、ここでＢ　ｉｊ項は加重
定数である。

Ｅｉ信号と同様に、各信号ＦＭは通常Σ（ｊ＝Ｋ　”’
　Ｋ　）　’ｂ　＝　ｊ　Ｄ　Ｎ　ｉ　−ｊと共に大き
く段階的かつ直線的に変化する。その結果、 Ｆｉ　’；Ａｙｔ＋ＢΣ（ｊ＝−に〜Ｋ）ｂ、ｊＤＮｉ
＋ｊ（４）ここで、ＡＦｉは素子Ａ、に対する別の定義
である。各ＦＭの合計は、対応するＥｉの合計と同じそ
れぞれの定数で行われることが望ましい。素子Ａ　ＩＡ
　、４が同じである場合、等式（４）は下記のように単
純化される。

ＦＭｚＡ＋ＢΣ（ｊ　＝−に〜Ｋ）ａｊＤＮｚす（５１
ａｊの加重定数が等しい好適な実施例において、等式（
５）は下記の通りとなる。

ＦＭ　　ｚＡ＋Ｂ　　Σ　（ｊ　＝　−に〜Ｋ）Ｄｌ、
五やｊ　　　　　　　　　　　　（６）ここで、３７項
は、再びｌに設定されている。

第３図について、これは特にサーモメータ・コードに向
けられた第２図の実施例に対する別の詳細を示す。第３
図のステージ１０はアナログ入力回路２２及び共通りロ
ック信号（図示せず）によって制御されるＭ個のフリッ
プフロップＭ１、Ｍ！、・・・Ｍ、によって構成される
。入力■１に応答して、回路２２はＭ個の電圧■。いＶ
、Ｎ２”　’　ＶＤＭ及びＭ個の別の電圧ＶＤＮＩ　、
Ｖｏｓｚ　　・・・ＶＤＮＭを供給する。各々の別の電
圧ＶＤＮｉは、電圧ＶＤｉに対する補数である。クロッ
ク信号に応答して各フリップフロップＭ＋　は、もしＶ
　Ｉｌｌ　ｉがＶ　Ｄ　Ｎ　ｉよりも大きければ「１」
でビットＤｉをラッチし、もしこれの逆であれば「０」
でこれをラッチする。各対の構成部品Ａ、及びＣ８は、
延長された入力「フリップフロップＪＳｉを形成する。

次いで、フリップフロップＭ、−Ｍ、と合わせて相互接
続されたフリップフロップＳｉ−Ｓｉは、主従関係のフ
リップフロップ・ラダーを形成する。

第３図に示すサーモメータ・コードの例において、各下
部エンド・ゾーンのビットＤｉ（ｉ＜１）は、訂正され
たコードを正しく終了させるために「１」に設定されな
ければならない。各上端エンド・ゾーンのビットＤｉ　
　（ｉ＞Ｍ）は同様に「０」に設定されなければならな
い。これらの２つの状態は、Ｋが１に等しい場合につい
て下記の第■表に示されている。

第■表　−Ｋ−１の場合のエンド・ゾーンの延長を有す
るサーモメータ・コード 第３図は、サブ回路１２及び必然的な終端を設けるため
の２進法の「１」及び「０」のソースによって構成され
ていることを示している。

第３図及び第３表に基づく簡単な数字による例は、本発
明の訂正回路の動作原理を示す場合に有用である。素子
Ａ　ＩＡ　Ｈが等式３及び６に従い、Ａは０に等しいと
仮定する。Ｂは１　（ボルト）に等しいとする。各電圧
ＥｌまたはＦＭは、そこで０　（ボルト）と３（ボルト
）の間で変化する。ビン）Ｂｉ−ＢＭに対する２進値ｂ
１及びｂ２をそれぞれｒｌＪ及び「０」とする。また、
ビットＤＩ−Ｄｉは６ビットのコードを形成すると仮定
する。

この回路が動作する方法は、下記の３つのケースを検討
することによって理解することができる。

欠ニス上　　ケース２　　ケース３ ＤＩＤ２ＤｆｆＤｉＤＳＤ６＝１１（１６）（１６）　
　１１０１（１６）　　　１１（１６）１０ＤｉＤｉＤ
２１ｈＤ４ＤＳＤ６Ｄ？＝１１１（１６）（１６）０　
１１１０１（１６）０　　１１１（１６）１（１６）Ｅ
ｉＥ２Ｅ３Ｅ４Ｅ５Ｅｉ＝３２１（１６）０　　３２２
１１０　　　３２１１１１ＦＭＦｚＦ３Ｆ４ＦＳＦ＆＝
０１２３３３　　９１１２２３　　　０１２２２２８Ｉ
Ｂ２ＢｆｆＢ４．ＢＳＢ６＝１１（１６）（１６）　　
１１１（１６）０　　　１１（１６）（１６）ケース１
は、最初のコード（Ｄｉ　　・・・Ｄｉ）にエラーのな
い場合を示している。意図された「０」と「１」との遷
移がビットＤ２とＤ３の間で発生している。中間電圧Ｅ
ｘ　、Ｆｚ　、Ｆ３　、及びＦ３は「０コと「１」との
遷移に対して「隣り合っている」。合計回路１６は、こ
れらの電圧を両端の水準（０ポルト及び３ボルト）の間
の値で発生する。それにもかかわらず、Ｆ２はＦ２より
も大きく、一方Ｅ３はＦ３よりも小さい。訂正されたコ
ード（Ｂｌ　　・・・Ｂ＆）はこれによって最初のコー
ドを繰返す。

ケース２は上述の例で開始されるが、１つの遷移ビット
・エラーが意図されたｒＯＪと「１」との遷移点の近く
で発生する。最初のコードの「１」と「０」の構成は、
Ｄ３が誤っているかＤ４が誤っているかのいずれかであ
ることを示している。

（Ｄｉ　　・・・Ｄｉ）が（１１（１６）（１６））ま
たは（１１１１（１６））のいずれであったかは明らか
ではない。その結果、訂正回路は（Ｂｉ　　・・・Ｆ６
）を２つの潜在的に正しい最初のコードの「平均」とし
て与える。これによって１ビットの平均エラーと１ビッ
トの平均２乗エラーの両方が与えられる。

ケース３は、１つの遷移ビット・エラーが規則的な「０
」と「１」との遷移点からはるかに離れたところで発生
する場合を表している。「１」と「０」が最初のコード
で構成されている方法から（Ｄｉ　　・・・Ｄｉ）は（
１１（１６）（１６））でなければならなかったことが
明らかである。このアナログ合計は、Ｄｉにおける明ら
かなエラーを解消する。訂正されたコード（Ｂｌ　　・
・・Ｆ６）は、当初意図された（１１（１６）（１６）
）で供給される。第４図は、特にサーキュラ−・コード
を指向する第２図の実施例の詳細を示す。

第４図の構成部品１０．１６及び２０は、更に第３図に
対して上で説明した方法で構成されている。フリップフ
ロップＳ　ｒ　　Ｓ　１４は実質的に同じものである。

第４図の電圧Ｖｌｌｌ　　ＶＩＮ及びＶ　ＤＮＩ及びＶ
ＤＮＭハ、１９８７年１２月２日に出願された米国特許
出願筒１２７．８６７号で説明されているホールデング
ＡＤＣの補間回路から与えられた補間信号であることが
望ましい。

第４図における各エンド・ゾーンのビットＤｉ（ｉ＜１
）は、訂正されたサーキュラ−・コードが端部をラップ
・アラウンドすることを可能にするためビットＩ）８１
４＋４と同じでなければならない。

各上部エンド・ゾーンのビットＤｉ　（ｉ＞Ｍ）も、同
様にビットＤ　Ｈｉ−Ｍと同じでなければならない。

下記の第■表は、Ｋが１であるケースについてこれらの
条件を示している。第１図のサブ回路１２及び１４は、
単にフリップフロップＭ、−ＭＭに対する適当な接続を
行うことによって第４図において実行される。

第４図は、各々の最初のビットＤｉ　　（１≦ｉ≦Ｍ）
が別の信号ｄ、及びｄＭｉで形成された作動信号である
ことを示している。特に、Ｄｉはｄ、−ｄ　Ｈｉｕ等し
い。各々の訂正されたビットＢｉは、同様に１対の信”
Ｔ　ｂ　ｉ及びに’Ｎｉと共に形成される。

Ｂ直はｂｉ−ｂ１、に等しい。

第５図に移って、これは、第３図または第４図における
各々の延長された入力フリップフロソプＳｉを実行する
ための一般的な電圧合計回路の内部回路を示す。第５図
゛のフリップフロップは、文字ｒＱＪで始まる参照符号
によって示される幾つかの一般化されたトランジスタを
有している。これらのトランジスタの各々は第１フロー
電極（ＩＥ）、第２フロー電極（２Ｅ）及びフロー電極
間の電流の伝導を制御するための制御電極（ＣＥ）を有
している。各トランジスタのフロー電極の間を移動する
電荷担体（電子または正孔）は、その第１電極で始まり
その第２電極で終了する。

第５図の一般的なトランジスタの各々は、エミッタ、コ
レクタ、及びベースを有するバイポーラ・トランジスタ
であることが望ましく、これらはそれぞれ第１フロー電
極、第２フロー電極、及び制御電極である。しかし、各
々の一般化されたトランジスタは、絶縁ゲートタイプま
たはジャンクション・タイプの電界効果トランジスタ（
ＦＥＴ）として具現化されてもよい。このＦＥＴのソー
ス（ドレン、及びゲート電極はそれぞれ第１、第２及び
制御電極である 第■表　−Ｋ＝１の場合のエンド・ゾーンの延長を有す
るサーキュラ−・コード 第５図のフリップフロップＳｉ内の合計素子Ａ。

は、同一極性の入力トランジスタＱＡ及びＱＢｊ２Ｋ＋
１の抵抗ＲＡ−Ｋ”　’　ＲＡｏ　　・・・ＲＡｘ、お
よび２Ｋ＋１個の抵抗ＲＢ−Ｋ・・・ＲＢｏ　　・・・
ＲＢＫの中心にある。トランジスタＱＡおよびＱＢの第
１電極は、供給点Ｐ０で共に接続されている。それらの
第２電極は、それぞれ線りゆおよびＬｙによってノード
ＮＥおよびＮ、に接続されている。各抵抗ＲＡｊの一端
は、ＱＡの制御電極に接続されている。各トランジスタ
ＲＢｉの一端は同様にＱＢの制御電極に接続されている
。対応する各対の抵抗ＲＡｊおよびＲＢｊの他端は、そ
れぞれの信号ｄ、や、およびｄ　Ｎｉ＊ｊの形態でビッ
トＤ！＋ｊを差動的に受け取る。

第５図の比較器Ｃｉは、同一極性のストレージ・トラン
ジスタＱＥおよびＱＦと従来のビット・ストレージ・セ
ルとして構成された負荷２４によって構成される。この
セルに２進ビットを格納することを可能にするセル電流
は、トランジスタＱＥおよびＱＦの第１電極に接続され
た供給点Ｐ。

で与えられる。信号Ｅｚは、ＱＥの第２電極およびＱＦ
の制御電極の接合点におけるノードＮＥに加えられる。

信号ＦＭは同様にＱＦの第２電極およびＱＥの制御電極
の接合点におけるノードＮＦに加えられる。負荷２４は
、信号す、及びｂＮｉの形態でビットＢｉを供給する。

ある種の実施例では、ビットＢｉは負荷２４に接続され
たノードＮｔ及びＮ、から直接加えられる。

残りの素子は、電流ソース２６とスイッチ２８である。

電流ソース２６によって、供給電流■。。

が与えられる。スイッチ２８は、クロック信号■。

に応答して点Ｐ０とＰ２Ｏ間で電流Ｉｃｓを切替える。

フリップフロップは下記のように動作する。クロックＶ
、が第１クロック値ＶＣＩにある場合、スイッチ２８は
第５図に示す位置にある。トランジスタＱＥ及びＱＦは
いずれもオフされている。トランジスタＱＡ及びＱＢは
、スイッチ２８によって電流１　ｃｓを受取る。それぞ
れ線り、およびり。

を通って流れる電流ＩＥｉおよびＩ’Ｆｉの合計は略Ｉ
ｃｓに等しい。

ビットＤｉ−や−Ｄ　ｉ４　Ｋの値を表す増加電圧は、
トランジスタＱＡおよびＱＢの制御電極でおおよそ合計
される。これによって、これらの導電性水準がそのビッ
トの値に従って相違する。Ｉいは、同様の方法で■え、
とＩＦｉを分割する。

負荷２４は、電流ｒ！＋及びＩＦｉを電圧Ｅｉ及びＦＭ
に変換する。スイッチ２８は、クロック■。

がＶＣＩと異なる第２のクロック信号ＶＣ２Ｋ切替えら
れる場合、位置を変°更する。トランジスタＱＡ及びＱ
Ｂはいずれもオフする。信号ｖｃが切替えられた場合、
トランジスタＱＥ及びＱＦは、電圧Ｅｉ及びＦｉのいず
れが高いかによって「１」または「０」の状態でラッチ
する。ビットＢｉ　はラッチされた状態に対応する値で
与えられる。

第６図は、Ｋが１に等しい場合に、第４図で使用可能で
ある３つのフリップフロップ５ｉ−１、Ｓｉ、及びＳｉ
。１のブロックに対する特定の相互接続を示す。第６図
の各フリップフロップは、第５図のフリップフロップの
ＮＰＮバイポーラの実施例である。第５図のそれぞれの
項を実行する第６図の特定の素子は、２つの数字を検査
することによって決定されることが可能である。

第７図にいって、これは第４図のフリップフロップＳＬ
を実行するために使用されることが望ましい電流合計回
路の詳細を示す。第７図の素子の一部は、第５図と同じ
である。共通の素子に関しては、ここでは簡単な論議し
か行わない。

第７図のフリップフロップｓ１における合計回路は、第
１トランジスタＱＡ−イ・・・ＱＡｊ　　・・・ＱＡｋ
及び第２トランジスタＧＢ−、・・・ＱＢｏ　・・・Ｑ
ＢＫとして示されている２（２Ｋ＋１）個の同一極性の
入力トランジスタの中心にある。トランジスタＱＡ−，
−ＱＡＫの第２電極は、線ＬＥによってノードＮ。及び
点Ｐ、の間で切替わるスイッチ３０．に接続されている
。トランジスタＱＢ−に−ＱＢにの第２電極は、同様に
線り。

によってノードＮ、と点Ｐ−３の間で切替わるスイッチ
３０ｒに接続されている。各対の対応するトランジスタ
ＱＡｊ及びＱ　Ｂ　ｊは、信号ｄ　ｉ＋ｊ及びｄＨ４゜
ｊの形態でビットＤｉ＋ｊを差動的に受取る。

第７図のフリップフロップの重要な特徴は、入力トラン
ジスタの２つを除く全ての第１電極が２Ｋ個の最も近い
フリップフロップに接続されていることである。特に、
フリップフロップｓ五〇各対のＱＡｊ及びＱＢｊの第１
電極は、（ａｔ　１　＋　ｊ　＜１の場合にはフリップ
フロップＳ　ｉ＋ｊ＋Ｍの供給点Ｐ０に接続され、（ｂ
）１≦ｉ＋ｊ≦Ｍの場合、フリップフロップＳ　ｉ　＋
　ｊの供給点ＰＱに接続され、及び（Ｃ）ｉ＋ｊ＞Ｍの
場合、フリップフロップＳｉやｊ−Ｈの供給点ＰＱに接
続されている。条件（ａ）及び（Ｃ１によって、合計が
サーキュラ−・コードの端部をラップ・アラウンドする
ことが可能にある。第７図は、フリップフロップＳｉが
フリップフロップ５ｌ−Ｓｉの中心に近い状態を示す。

フリップフロップＳｉのトランジスタＱＡｏ及びＱＢｏ
のみが、フリップフロップＳｉの点Ｐ０に接続された第
１電極を有している。

フリップフロップＳｉ０点Ｐ０は、また最寄りの２Ｋ個
のフリップフロップの２Ｋ対の差動的に形成された入力
トランジスタの第１電極に接続されている。厳密にはフ
リップフロップＳＬの一部ではないが、これらのトラン
ジスタは、ダッシュの符号を使用して第７図に示されて
いる。全体として、フリップフロップＳｉの電流ソース
２６は、点Ｐ０を介して、合計回路１６の２　（Ｋ＋ｌ
）個の入力トランジスタに電流Ｉｃｓを与える。

訂正回路は、第７図を実行することによって下記のとお
り動作する。クロック信号ＶＣがＶＣＩと等しい場合、
スイッチ３０Ｅ及び３０Ｆが線り。

及びり、をそれぞれノードＮＥ及びＮ、に接続する。ク
ロックＶ、は、フリップフロップＳｉ−ｓイの全てに対
して共通して供給される。フリップフロップＳ１、ＳＮ
の各々におけるトランジスタＱＥ及びＱＦは、従ってオ
フされる。

フリップフロップ５Ｉ−８，４は、実質的に同じ物であ
るから、フリップフロップＳ□の入力トランジスタは、
Ｉｃｓと異等しい合計供給電流を受入れる。更に、トラ
ンジスタＱＡｊ及びＱＢｊの各対は、それらのサイズに
よって決まる部分的な供給電流を受入れる。各ビットＤ
Ａ。、の値によって、対応する対のＱＡｊ＋ＱＢｊのト
ランジスタの１つがオンされ、他はオフされる。オンさ
れたトランジスタＱ　Ａ　−ｘ　　Ｑ　Ａ　Ｋの電流を
流れる増加電流は、ラインＬ、に沿って合計され、電流
ＩＥｉを発生する。同様に、線ＬＦを流れる電流ｒｒｔ
は、オンされたトランジスタＱ　Ｂ　−ｔｔ　−Ｑ　Ｂ
　ｘの電流を流れる増加電流の合計として形成される。

従って、電流■、五及びＩＦｉは、ビットＤｉ−に−１
）−、にの値に従って変化する。

トランジスタＱＡ−に−ＱＡｊｃ及びＱＢ−、−ＱＢＫ
は、その幅を除いて同一であることが望ましい。

各対ＱＡｊ及びＱＢｊの第１電極が同じ幅ｗｊを有する
と仮定すれば、電流ｒｔｔ及びＩＦｉは下記のように表
される。

Ｅ　　Ｅ＝Ｎ（Ｉｃｓ／Ｗｔ）　　　Σ　（ｊ　＝　　
−に〜Ｋ）Ｇ＋１４Ｄ＝＋１　　　　　　　（７）Ｉ　
ｒｚＺ（Ｉｃｓ／Ｌ）　Σ（ｊ　＝　−Ｋ〜Ｋ）ｗｊ（
１−Ｄｔ、ｊ）　　（８１ここで項Ｗ？はΣ（ｊ＝−Ｋ
〜Ｋ）Ｗｊに等しく、Ｄ　ｉ　ｊは、トランジスタＱＡ
ｊがオンでトランジスタＱＢｊがオフの場合、１として
与えられ、このり、。Ｊは、逆の場合には、０として与
えられる。等式（７）及び（８）は、Ｗｊ項が加重定数
である等式（２）及び（５）の特定の場合である。

第５図の場合のように、負荷２４は、電流１ｔｉ及びＩ
Ｆｉを電圧Ｅｉ及びＦＭに変換する。クロックＶＣがＶ
Ｃ２Ｋ切替えられた場合、スイッチ３Ｌ及び３０Ｆは６
１　Ｌ　Ｅ及びＬＦを点ｐｓに接続する。

点ｐｓは、Ｉｃｓに客等しい供給電流を受け取る。

トランジスタＱＥ及びＱＦはそこで「１」または「０」
の状態でラッチする。これによって、負荷２４は、信号
ＶＣがＶＣｆに変化する直前に信号Ｅ。

が信号ＦＬよりも大きかったが小さがったかによって決
まる２進値でビットＢｉを発生する。

若干の変更を加えると、第７図に示す回路は、またサー
モメータ・コードとして使用されることが可能である。

ｒｌＪ及びｒＯＪのソースとして機能する適当なサイズ
のソースが、ラップアラウンドを行う接続の代わりに使
用される。

第８図は、Ｋが１である場合、第４図で使用可能な３つ
の同一の回路Ｓ　ｉ−１’　、Ｓｔ　’　、及びＳ　ｉ
＋１′のブロックに対する特定の相互接続を示す。第８
図の回路Ｓ五′は、フリップフロップＳｉに対する入力
トランジスタの幾つかが第８図の回路Ｓ　ｉ　−１′及
びＳ　ｉ１１′内に示されていることを除いて、第７図
のフリップフロップＳｉのＮＰＮバイポーラ・インプリ
メンテーションである。このことを念頭に入れて、第７
図の各アイテムを実行する第８図の素子は検査によって
確かめられることが可能である。信号す、及びｂＮｉは
、第８図における電流出力として与えられることに留意
のこと。

本発明は、特定の実施例を参照して説明されてきたが、
これは専ら説明目的のためであって、以下で請求する本
発明の範囲を限定するものと解釈されるべきではない。

例えば、延長された入力フリップフロップは、補足的な
ＦＥＴを使用する電流乗数器によって実行されることが
できる。従って、添付の特許請求の範囲によって定義さ
れる本発明の範囲と精神から逸脱することなく、種々の
変更とアップリケ−ジョンが当業者によって可能である
。

【図面の簡単な説明】

第１図は、本発明によるサーモメータ・コードまたはサ
ーキュラ−・コードの遷移ビット・エラーを訂正する一
般的な回路のブロック図である。 第２図は、補数信号を使用する第１図の実施例のブロッ
ク図である。 第３図及び第４図は、それぞれ、サーモメータ・コード
及びサーキュラ−・コードを訂正する第２図の実施例の
ブロック図である。 第５図及び第７図は、第３図または第４図の回路で使用
可能である一般的な延長入力フリップフロップの回路図
である。 第６図及び第８図は、それぞれ、第５図及び第７図のフ
リップフロップのバイポーラ・インプリメンテーション
を示す回路図である。 １６・・・合計回路、　　２ｏ・・・比較器。

Claims (16)

【特許請求の範囲】
1. （１）ビットＤ＿１、Ｄ＿２、・・・Ｄ＿Ｍとして連続
   的に表されるＭ個の最初の２進ビットを供給する入力段
   によって構成される電子回路であって、ここでＭは少な
   くとも３であり、最初のビットは整数変数Ｐの関数とし
   て第１の２進値と第２の２進値との間で切り替わり、そ
   の結果、Ｐが０からＭにわたる特定の整数値に設定され
   る場合、各ビットＤ＿ｉ（ここで「ｉ」はライニング整
   数）は、ｉ＞Ｐの場合にこれらの２進値の一方であり、
   ｉ＜Ｐの場合に他方の２進値である電子回路において、
   上記の電子回路は、 Ｋが少なくとも１である場合、ビットＤ＿−＿Ｋ＿＋＿
   １・・・Ｄ＿ｏ及びＤ＿Ｍ＿＋＿１・・・Ｄ＿Ｍ＿＋＿
   Ｋとして連続的に表される２Ｋ個のエンド・ゾーン２進
   ビットを供給するエンド・ゾーン手段、 信号Ｅ＿１、Ｅ＿２、・・・Ｅ＿Ｍとして連続的に表さ
   れるＭ個の中間信号を発生する合計手段であって、各信
   号Ｅ＿ｉは２Ｋ＋１ビットＤ＿ｉ＿−＿Ｋ・・・Ｄ＿ｉ
   ・・・Ｄ＿ｉ＿＋＿Ｋの加重アナログ合計に従って実質
   的に変化するように発生される合計手段、及び 信号Ｅ＿１、Ｅ＿２、・・・Ｅ＿Ｍをそれぞれ信号Ｆ＿
   １、Ｆ＿２、・・・Ｆ＿Ｍとして連続的に表される別の
   信号と比較することによってビットＢ＿１、Ｂ＿２、・
   ・・Ｂ＿Ｍとして連続的に表されるＭ個の訂正２進ビッ
   トを発生する比較手段であって、各ビットＢ＿ｉは、も
   し信号Ｅ＿ｉが信号Ｆ＿ｉを超えていれば、２進値の一
   方で発生され、もし信号Ｅ＿ｉが信号Ｆ＿ｉ未満であれ
   ば、他方の２進値で発生される比較手段によって構成さ
   れるエラー訂正手段によって構成されることを特徴とす
   る電子回路。
2. （２）最初の各ビットＤ＿ｉが、ｉ≦Ｐの場合に第１の
   ２進値であり、ｉ＞Ｐの場合に第２の２進値であること
   が望ましい場合において、各エンド・ゾーンのビットＤ
   ＿ｉは、ｉ＜１の場合に第１の２進値に固定され、ｉ＞
   Ｍの場合に第２の２進値に固定されることを特徴とする
   請求項１記載の回路。
3. （３）各信号Ｆ＿ｉは、通常の動作中に信号Ｅ＿ｉによ
   って達成される両端の電圧の間の基準電圧に設定される
   ことを特徴とする請求項１記載の回路。
4. （４）２Ｋ＋１個のビットＤ＿ｉ＿−＿Ｋ・・・Ｄ＿ｌ
   ・・・Ｄ＿ｉ＿＋＿Ｋの各グループ内のビットは、信号
   Ｅ＿ｉを発生する場合畧同じ重みを与えられていること
   を特徴とする請求項１記載の回路。
5. （５）合計手段は、２Ｋ＋１個のビットＤ＿ｉ＿−＿Ｋ
   ・・・Ｄ＿ｌ・・・Ｄ＿ｉ＿＋＿Ｋの補数の加重アナロ
   グ合計に従って実質的に変化するように各信号Ｆ＿ｉを
   発生させることを特徴とする請求項１記載の回路。
6. （６）最初の各ビットＤ＿ｉが、ｉ≦Ｐの場合に第１の
   ２進値であり、ｉ＞Ｐの場合に第２の２進値であること
   が望ましい場合において、各エンド・ゾーンのビットＤ
   ＿ｉは、ｉ＜１の場合に第１の２進値に固定され、ｉ＞
   Ｍの場合に第２の２進値に固定されることを特徴とする
   請求項５記載の回路。
7. （７）ｉ＜１の場合の各エンド・ゾーン・ビットＤ＿ｉ
   はビットＤ＿Ｎ＿Ｍ＿＋＿ｉと同じであり、ｉ＞Ｍの場
   合の各エンド・ゾーン・ビットＤ＿ｉはビットＤ＿Ｎ＿
   ｉ＿−＿Ｍと同じであることを特徴とする請求項５記載
   の回路。
8. （８）２Ｋ＋１個のビットＤ＿ｉ＿−＿Ｋ・・・Ｄ＿ｉ
   ・・・Ｄ＿ｉ＿＋＿Ｋの各グループ内のビット及びそれ
   らの補数は、信号Ｅ＿ｉ及びＦ＿ｉを発生する場合畧同
   じ重みを与えられていることを特徴とする請求項５記載
   の回路。
9. （９）合計手段及び比較手段がセクションＳ＿１、Ｓ＿
   ２・・・Ｓ＿Ｍとして連続的に表されるＭ個のセクショ
   ンによって構成され、各セクションＳ＿ｉは、供給電圧
   Ｉｃｓを与える電圧ソース、 第１及び第２入力トランジスタであって、各各のトラン
   ジスタは第１フロー電極、第２フロー電極、及びフロー
   電極間の電流伝導を制御する制御電極を有し、第１電極
   は第１供給点で共に接続され、第２電極の各々は一対の
   ノードの別のノードに接続されている第１及び第２入力
   トランジスタ、 ２Ｋ＋１対の第１及び第２インピーダンス素子であって
   、各第１インピーダンス素子の一端は第１トランジスタ
   の制御電極に接続され、各第２インピーダンス素子の一
   端は第２トランジスタの制御電極に接続され、各対のイ
   ンピーダンス素子の他端は２Ｋ＋１個のビットＤ＿ｉ＿
   −＿Ｋ・・・Ｄ＿ｉ・・・Ｄ＿ｉ＿＋＿Ｋの異なったビ
   ットを差動的に受け取る２Ｋ＋１対の第１及び第２イン
   ピーダンス素子、 ノードでそれぞれ供給される信号Ｅ＿ｉ及びＦ＿ｉに応
   答してビットＢ＿ｉを発生し、ビットＢ＿ｉを格納する
   ため供給電流を受け取る第２供給点を有するビット格納
   手段、及び第１供給点と第２供給点の間で電流Ｉｃｓを
   切り替えるクロック信号に応答する切り替え手段によっ
   て構成されることを特徴とする請求項５記載の回路。
10. （１０）各インピーダンス素子は抵抗であることを特徴
    とする請求項９記載の回路。
11. （１１）合計手段及び比較手段はセクションＳ＿１、Ｓ
    ＿２・・・Ｓ＿Ｍとして連続的に表されるＭ個の畧同じ
    セクションによって構成され、各セクションＳ＿ｉは、 第１供給点で供給電流Ｉｃｓを与える電流ソース、 第１トランジスタＱＡ＿−＿Ｋ・・・ＱＡ＿ｏ・・・Ｑ
    Ａ＿Ｋ及び第２トランジスタＱＢ＿−＿Ｋ・・・ＱＢ＿
    ｏ・・・ＱＢ＿Ｋとして連続的に表される２（２Ｋ＋１
    ）個の同一極性の入力トランジスタであって、各トラン
    ジスタは、第１フロー電極、第２フロー電極、及びフロ
    ー電極間の電流伝導を制御する制御電極を有し、第１電
    極には共に電流Ｉｃｓに畧等しい電流が供給され、各対
    の対応するトランジスタＱＡ＿ｊ及びＱＢ＿ｊ（ここで
    「ｊ」はランニング整数）の第１電極は共に接続され、
    各対のトランジスタＱＡ＿ｊ及びＱＢ＿ｊの制御電極は
    ビットＤ＿ｉ＿＋＿ｊに差動的に応答し、第１トランジ
    スタの第２電極は共に第１線に接続され、第２トランジ
    スタの第２電極は共に第２線に接続されている同一極性
    の入力トランジスタ、第１ノード及び第２ノードにそれ
    ぞれ供給される信号Ｅ＿ｉ及びＦ＿ｉに応答してビット
    Ｂ＿ｉを発生し、ビットＢ＿ｉを格納するために供給電
    流を受け取る第２供給点を有するビット格納手段、及び （ａ）クロック信号が第１クロック値である場合、第１
    線及び第２線をそれぞれ第１ノード及び第２ノードに接
    続し、 （ｂ）クロック信号が第１クロック値と異なる第２クロ
    ック値である場合、第１線及び第２線を第２供給点に接
    続するためにクロック信号に応答する切り替え手段によ
    って構成されることを特徴とする請求項５記載の回路。
12. （１２）各セクションＳ＿ｉの各対のトランジスタＱＡ
    ＿ｊ及びＱＢ＿ｊの第１電極は、１≦ｉ＋ｊ≦Ｍの場合
    、更にセクションＳ＿ｉ＿＋＿ｊの第１供給点に接続さ
    れることを特徴とする請求項１１記載の回路。
13. （１３）ｌ＜１の場合の各エンド・ゾーン・ビットＤ＿
    ｉはビットＤ＿Ｎ＿Ｍ＿＋＿１に等しく、ｉ＞Ｍの場合
    の各エンド・ゾーン・ビットＤ＿ｉはビットＤ＿Ｎ＿ｉ
    ＿−＿Ｍに等しいことを特徴とする請求項１２記載の回
    路。
14. （１４）各セクションＳ＿ｉの各対の対応するトランジ
    スタＱＡ＿ｊ及びＱＢ＿ｊの第１電極は、 （ａ）ｉ＋ｊ＜１の場合、セクションＳ＿ｉ＿＋＿ｊ＿
    ＋＿Ｍの第１供給点に更に接続され、 （ｂ）１≦ｉ＋ｊ≦Ｍの場合、セクションＳ＿ｉ＿＋＿
    ｊの第１供給点に更に接続され、（ｃ）ｉ＋ｊ＞Ｍの場
    合、セクションＳ＿ｉ＿＋＿ｊ＿−＿Ｍの第１供給点に
    更に接続されることを特徴とする請求項１１記載の回路
    。
15. （１５）各セクションＳ＿ｉのトランジスタＱＡ＿ｊ及
    びＱＢ＿ｊの第１電極は、畧同じ幅ｗ＿ｊを有し、クロ
    ック信号が第１クロック値である場合、第１線及び第２
    線を通ってそれぞれ流れる電流ＩＥｉ及びＩＦｉは、 ＩＥｉ≒（Ｉｃｓ／ｗ＿ｒ）Σ（ｊ＝−Ｋ〜Ｋ）ｗ＿ｊ
    Ｄ＿ｉ＿＋＿ｊＩＦｉ≒（Ｉｃｓ／ｗ＿ｒ）Σ（ｊ＝−
    Ｋ〜Ｋ）ｗ＿ｊ（１−Ｄ＿ｉ＿＋＿ｊ）として得られ、
    ここで、ｗ＿ｒ＝（ｊ＝−Ｋ〜Ｋ）ｗ＿ｊであり、トラ
    ンジスタＱＡ＿ｊが完全にオンしトランジスタＱＢ＿ｊ
    がオフしている場合、Ｄ＿ｉ＿＋＿ｊは１として与えら
    れ、かつトランジスタＱＢ＿ｊが完全にオンしトランジ
    スタＱＡ＿ｊがオフしている場合、Ｄ＿ｉ＿＋＿ｊは０
    として与えられることを特徴とする請求項１４記載の回
    路。
16. （１６）各トランジスタはバイポーラ・トランジスタで
    あることを特徴とする請求項１５記載の回路。