JPH07193509A

JPH07193509A - サーモメータ・バイナリ・エンコード方法

Info

Publication number: JPH07193509A
Application number: JP6295741A
Authority: JP
Inventors: Daniel G Knierim; ダニエル・ジー・ニエリム
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1993-11-04
Filing date: 1994-11-04
Publication date: 1995-07-28
Anticipated expiration: 2013-10-30
Also published as: JP2819006B2; US5382955A

Abstract

(57)【要約】【構成】サーモメータ・コードをＪ個の更に小さいサ
ーモメータ・コードに区切り、別々に小さいサーモメー
タ・コードをバイナリ・コードに変換し、その結果を処
理することにより、サーモメータ・コードをバイナリ・
コードに変換する。サーモメータ・コードの区画の１個
のみが完全なＮ−Ｋ＋１ビット・バイナリ・コードＢ
（Ｊ）に変換される点が従来と異なる。残りのＪ−１個
のコード区切りは、対応するサーモメータ・コード区画
を表すバイナリ・コードのＭ個の下位ビットのみを表す
Ｍビット・コードに変換される。【効果】従来より少ないハードウエア量でサーモメー
タ・バイナリ・エンコードが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サーモメータ・バイナ
リ・エンコード方法、特に入力サーモメータ・コード内
の整列（シーケンス）が乱れたエラーにより生じる出力
バイナリ・コード内のエラーを軽減するサーモメータ・
バイナリ・エンコード方法に関する。

【０００２】

【従来の技術】サーモメータ・コードは、データ・ワー
ドの連続ビットが累進的に大きな数に割り当てられるこ
とにより数値を表す。その数値以下に割り当てられた全
てのサーモメータ・コード・ビットは、論理真状態（例
えば、論理１）に設定され、その数値より大きい値を有
する全てのビットは、論理偽状態（例えば、論理０）に
設定される。通常のアナログ・デジタル変換器（ＡＤ
Ｃ）では、基準電圧は、累進的に更に１組の更に小さい
基準電圧量レベルに分割される。各量レベルに関する比
較器は、アナログ入力電圧をその電圧量と比較し、入力
電圧が電圧量基準より高いければ、出力真状態を生成す
る。全ての比較器の出力は、関係する基準電圧量レベル
振幅の順番で並べたときに、入力電圧の大きさを表すサ
ーモメータ・コードのビットを形成する。

【０００３】他の殆どの通常に用いられているコードと
比較すると、サーモメータ・コードは、必要とされるビ
ット数の点から見て有効に数値を表すことができない。
例えば、８ビットのサーモメータ・コードは、９個の異
なる数（０ー８）のいずれか１つしか表すことができ
ず、然るに８ビットのバイナリ・コードは、２５６の異
なる数値を表すことができる。ＡＤＣのサーモメータ・
コード出力は、コード化回路により、外部のデータ処理
回路にデータとして送られる前に、もっと小型で効率的
なバイナリ・コードに変換される。

【０００４】サーモメータ・コードのビットの整列が乱
れている、即ち、コード内の論理真ビットが１つ又は複
数の介在論理偽ビットにより分離されるときに問題が起
きる。例えば、サーモメータ・コード“０００１１１０
１”は、整列乱れエラーを含んでいる。整列乱れエラー
の“スパン（間隔）”は、コード内の最高桁の１及びシ
ーケンス内の最高桁の１間の介在ビットの数に等しい。
この例では、整列乱れエラーのスパンは、３である。整
列乱れエラーは、個々の比較器が全て同一の速度で切り
替わらずに、高周波数入力信号をサンプルするＡＤＣに
より生じる。例えば、ＡＤＣが入力信号電圧をサンプル
するときにその信号が立ち下がる場合、高速の下位桁比
較器は、相対的に遅い高位桁比較器の出力状態が切り替
わる前に、低レベル出力状態に切り替わる。整列乱れの
あるサーモメータ・コードが入力信号として、サーモメ
ータ・バイナリ・エンコーダに供給されると、エンコー
ダの出力はサンプルされた電圧の実際の大きさとは殆ど
無関係になる。多くのＡＤＣでは、整列乱れのあるサー
モメータ・コードを生成するサンプル電圧の最も近い大
きさの良好な近似値は、整列乱れのあるサーモメータ・
コード内の論理的真ビットを単純に数える（加算する）
ことにより得られる。この様に、エンジニアは、論理的
真ビットの和としてサーモメータ・コードの値を決め
る。

【０００５】しかし、通常のシステムでは、サーモメー
タ・コードの個々のビットを直接に加算するためのロジ
ック段のコスト及び処理時間が、極端にかかる。実際の
サーモメータ・バイナリ・エンコーダは、入力コードに
整列乱れコードが無いときは、入力サーモメータ・コー
ドの値に等しい出力バイナリ・コードを生成するが、整
列乱れエラーがある場合には、その値は、入力サーモメ
ータ・コードの値から全く異なることがある。バイナリ
出力コードの値及びサーモメータ入力コードの値の差
は、“エンコード・エラー”と呼ばれる。本明細書で
“サーモメータ・バイナリ・エンコーダ”、“サーモメ
ータ・コードのバイナリ表現”、“サーモメータ・コー
ドをバイナリに変換”その他の用語は、サーモメータ・
コードを、整列乱れ入力がある場合にエンコード・エラ
ーを含むバイナリ・コードに変換する装置及び方法に関
係する。

【０００６】

【発明が解決しようとする課題】特開昭６２−８６９１
９号明細書（第１特開昭）には、例えば、６４ビット入
力サーモメータ・コード内の整列乱れエラーから生じる
７ビット出力バイナリ・コード内のエンコード・エラー
を減少させるエラー許容サーモメータ・バイナリ・エン
コーダが記載されている。サーモメータ・コードの６４
の１ビット信号は、４つの１６ビットの小集合にグルー
プ化される。各サーモメータ・コードの小集合は、別個
の従来のサーモメータ・バイナリ・エンコーダにより５
ビット・バイナリ形式にエンコードされる。４個のエン
コーダのバイナリ・コード出力は加算され、６４ビット
のサーモメータ・コードを表す最終的バイナリ・コード
を生成する。１６ビット・サーモメータ・コードの小集
合は、各々が６４ビットのサーモメータ・コード内の整
列乱れエラーのスパンが４より小さい限りは、普通の１
６ビット・サーモメータ・コードのままである。よっ
て、６４ビットのサーモメータ・コードに関するエラー
のスパンが４よりも小さければ、記載された装置では、
エンコード・エラーが生じない。スパンが４以上である
と、エンコード・エラーが発生するが、通常は、それは
従来のサーモメータ・バイナリ変換器内のエンコード・
エラーよりも小さい。しかし、記載された装置は、ビッ
トを計数する装置よりハードウエア及び処理時間が少な
いが、依然として多量のハードウエア及び処理時間を必
要とする。

【０００７】サーモメータ・バイナリ変換に関する他の
問題は、サーモメータ・コードの１ビットが“メタステ
ーブル”、即ち高及び低論理レベル間で電圧が中間であ
る無効論理レベルであるときに起こる。

【０００８】比較器の出力は、理想的にはサンプルされ
る入力信号のレベルに応じた２つのレベルの一方とな
る。しかし、実際には、比較器は、入力信号電圧が比較
器に印加される基準電圧に十分に近いとき、高及び低レ
ベル論理レベル間のいずれかのレベルの出力を生成す
る。サンプルされるときに入力信号が高速に変化してい
るとすると、幾つかの比較器は、メタステーブル出力信
号を同時に生成することがある。無効ビットがエンコー
ドに伝わるのを防止するために、ＡＤＣのサーモメータ
・コード出力は、入力信号が無効（メタステーブル）レ
ベルであるときであっても、出力を安定した高又は低論
理レベルにする正帰還回路を有するクロック動作するラ
ッチのパイプラインに供給される。各ラッチの安定した
出力は、コード変換回路に供給される。しかし、この解
決方法は、サーモメータ・コードの各ビットに対して多
くのラッチを必要とするので、ハードウエアが膨大にな
る。

【０００９】特開昭６２−８６９１８号明細書（第２特
開昭）の記載では、サーモメータ・バイナリ・コード変
換器は、単一段ラッチ・アレイを使用して、サーモメー
タ・コードの最下位ビットを除く全てのビットを安定化
する。変換器は、次にサーモメータ・コードをグレイ・
タイプ（隣接）バイナリ・コードに変換し、グレイ・コ
ードの最下位ビットのみがメタステーブルとなる。グレ
イ・コードは、次にラッチ・パイプラインにより安定化
される。グレイ・コードは、続いて標準バイナリ形式に
変換される。グレイ・コードは、サーモメータ・コード
よりもビット数が少ないので、特定のクロック速度に対
して同程度の安定性を生成するために必要なラッチ段の
数は、大幅に削減される。しかし、第１従来例の装置で
は、幾つかのエラーに応答して、非モノリシック出力を
生成することがある。

【００１０】そこで、サーモメータ・コードをバイナリ
・コードに即座に変換し、整列乱れ及びメタステーブル
・サーモメータ・コード・ビットの両方によるエラーを
制限し、ハードウエア及び処理時間が最小限でよいサー
モメータ・バイナリ・エンコーダが求められている。

【００１１】したがって、本発明の目的は、特定の範囲
の入力整列乱れエラー・スパンに対してコード化エラー
無くサーモメータ・コードをバイナリ・コードに変換
し、更に大きな整列乱れエラー・スパンに対してはコー
ド化エラーを最小限にし、従来よりのハードウエア量を
減少させるサーモメータ・バイナリ・エンコード方法の
提供にある。

【００１２】

【課題を解決するための手段及び作用】本発明によるサ
ーモメータ・バイナリ・エンコーダは、１組Ｊ個の入力
段エンコーダＥ（1）〜Ｅ（Ｊ）、出力エンコーダＤを
含む。好適には、Ｊ＝２Ｋであり、Ｋは０より大きい整
数である。各々がサーモメータ・コードＴの各ビットを
表す１組のデジタル入力信号は、入力を入力段エンコー
ダＥ（１）〜Ｅ（Ｊ）に夫々供給するサーモメータ・コ
ードＴ（１）〜Ｔ（Ｊ）を更に表すＪ個の信号集合にグ
ループ化される。エンコーダＥ（Ｊ）は、サーモメータ
・コードＴ（Ｊ）を表す出力バイナリ・コードＢ（Ｊ）
を生成する。エンコーダＥ（１）〜Ｅ（Ｊ）は、Ｍビッ
トの出力バイナリ・コードをＧ（１）〜Ｇ（Ｊ−１）を
生成する。各バイナリ・コードＧ（１）〜Ｇ（Ｊ−１）
は、サーモメータ・コードＴ（１）〜Ｔ(Ｊ−１)を夫々
表すバイナリ・コードの下位Ｍビットを表す。Ｍは、１
より大きい整数である。出力エンコーダＤは、コードＧ
（１）〜Ｇ（Ｊ−１）を処理し、入力サーモメータ・コ
ードＴに相当するバイナリ・コードＹを表す１組のデジ
タル出力信号を生成する。

【００１３】本発明の実施例によれば、出力段エンコー
ダＤは、１組（Ｊ−１）個のエンコーダＡ（１）〜Ａ
（Ｊ−１）及び追加エンコーダＬを含む。各エンコーダ
Ａ（Ｉ）（Ｉ＝１〜（Ｊ−１））は、２つの入力端を有
する。バイナリ・コードＢ（Ｊ）の下位Ｍビットは、各
エンコーダＡ（１）〜Ａ（Ｊ−１）の第１入力端に供給
される。残りのバイナリ・コードＧ（１）〜Ｇ（Ｊ−
１）は、エンコーダＡ（１）〜Ａ（Ｊ−１）の第２入力
端に夫々供給される。各エンコーダＡ（Ｉ）は、２つの
入力端のＧ（Ｉ）及びＧ（Ｊ）間の差に応じてセット
｛１−２^M-1 、・・・、２^M-1｝から選択された値を有
する出力バイナリ残りコードを生成する。エンコーダＬ
は、コードＲ（１）〜Ｒ（Ｊ−１）と共にコードＢ
（Ｊ）を処理して、サーモメータ・コードＴに相当する
出力バイナリ・コードＹを表す出力信号を生成する。

【００１４】本発明の他の実施例によれば、出力段エン
コーダＤは１組（Ｊ−１）個の第２段エンコーダＣ
（１）〜Ｃ（Ｊ−１）及び１組３個の加算器Ｓ１、Ｓ２
及びＳ３を含む。各エンコーダＣ（Ｉ）は、２つの入力
端を有する。バイナリ・コードＧ（Ｊ）即ちコードＢ
（Ｊ）の下位Ｍビットは各エンコーダＣ（１）〜Ｃ（Ｊ
−１）の第１入力端及び残りのバイナリ・コードＧ
（１）〜Ｇ（Ｊ−１）はエンコーダＣ（１）〜Ｃ（Ｊ−
１）の第２入力端に夫々供給される。エンコーダＣ
（Ｊ）〜Ｃ（Ｊ−１）は、出力バイナリ・コードＦ
（Ｉ）〜Ｆ（Ｊ−１）を夫々生成し、各エンコーダＣ
（Ｉ）の出力コードＦ（Ｉ）は、２つの入力Ｇ（Ｉ）及
びＧ（Ｊ）間の差に応じたセット｛−１,０,１｝から選
択された値を有する。加算器Ｓ１はコードＧ（１）〜Ｇ
（Ｊ）を加算して、バイナリ出力コードＹの下位Ｍビッ
トＹ（Ｌ）を生成する。加算器Ｓ２は、加算器Ｓ１のキ
ャリー・ビット出力及びコードＦ（Ｉ）〜Ｆ（Ｊ−１）
を加算して、出力バイナリ・コードＹの次のＫビットＹ
（Ｍ）を生成する。加算器Ｓ３は、加算器Ｓ２のキャリ
ー／ボロー・ビット出力（Ｈ（Ｊ）の幅に拡張されたビ
ット）をコードＨ（Ｊ）、即ちＢ（Ｊ）の残りのビット
に加算し、出力バイナリ・コードＹの残りのビットＹ
（Ｈ）を生成する。

【００１５】

【実施例】本発明のサーモメータ・バイナリ・エンコー
ダは、サーモメータ・コードＴを意味する一組のデジタ
ル入力信号を、バイナリ・コードＹを意味する一組の出
力信号に変換し、ＹはＴを表す。２^Nビット・サーモメ
ータ・コードは、その下位Ｘビットを真（論理１）に
し、その残りビットを偽（論理０）に設定することによ
って、０〜２^Nビットの各数値Ｘを表す。標準重み付け
バイナリ・コード又はグレイ（隣接）バイナリ・コード
は、Ｎ＋１ビットを使用して０〜２^Nの各数値を表す。
表１は、Ｎ＝３に関して、サーモメータ・コードを標準
バイナリ及びグレイ・コードと比較する。

【００１６】

【表１】グレイ・コードは、Ｘが増加すると、１ビットのみが変
化するように決められている。

【００１７】サーモメータ・コードのビットに、整列乱
れエラーが生じるとき、即ちコード内の論理真ビットが
１つ又は複数の介在偽ビットにより分離されるとき、問
題が生じる。例えば、サーモメータ・コード“０００１
００１１”は、整列乱れエラーを含んでいる。整列乱れ
エラーのスパンは、最高桁“１”ビット及びシーケンス
内最高桁“１”ビット間の介在ビットの数に等しい。こ
の例では、スパンが２である。整列乱れエラーは、ＡＤ
Ｃの個々の比較器の全てが同一の速度で切り替わらず
に、ＡＤＣが高周波数入力信号をサンプルしてサーモメ
ータ・コードを生成することにより生じる。例えば、入
力信号電圧がＡＤＣがそれをサンプルする時点に立ち下
がると、高速下位桁比較器は低速高位桁比較器の前に低
出力状態に切り替わる。整列乱れのあるサーモメータ・
コードが入力信号として通常のサーモメータ・バイナリ
・エンコーダとして印加されるとき、エンコーダの出力
はサンプルされた電圧の実際の大きさに対して殆ど無関
係になる。多くのＡＤＣに関して、整列乱れサーモメー
タ・コードを生成するサンプル電圧に最も近い大きさの
良好な近似値は、整列乱れサーモメータ・コード内の論
理的真ビットを単純に数える（加算する）ことにより得
られる。この様に、エンジニアは、論理的真ビットの和
としてサーモメータ・コードの値を決める。しかし、バ
イナリ・コードを生成するためにサーモメータ・コード
のビットを直接に加算するためのサーモメータ・バイナ
リ・エンコーダは、多量のロジック・ハードウエア及び
処理時間を必要とし、高速動作に対しては実用的ではな
い。したがって、サーモメータ・コードをバイナリ・コ
ードに変換し、バイナリ・コードがサーモメータ・コー
ドの真のビットの合計にできるだけ近い値を表す更に効
率的な方法を見付け出す必要がある。

【００１８】２^Nビット・サーモメータ・コードは、１
組のＪ個のサーモメータ・コードＴ（１）＋Ｔ（２）・
・・Ｔ（Ｊ）に区切ることができる。ここで、Ｊは好適
には２の累乗である。各サーモメータ・コードは、サー
モメータ・コードＴのI番目のビット及びその後のＪ番
目毎のビットを含んでいる。１〜２^Nの番号が付けられ
た１組のビットとして表される２^Nビットのサーモメー
タ・コードＴに関して、Ｔ＝｛２^N、・・・、２、１｝Ｔの各区画Ｔ（Ｉ）は、１組のビットから成る。Ｔ（Ｉ）＝｛（２^N−Ｊ）＋Ｉ、・・・、２Ｊ＋Ｉ、Ｊ＋Ｉ、Ｉ｝［１］サーモメータ・コードの値が、論理真ビットの合計に等
しいと定義すれば、サーモメータ・コードの値はその区
画の値の合計に等しい。Ｔ＝Ｔ（Ｊ）＋Ｔ（Ｊ−１）＋・・・＋Ｔ（１）［２］

【００１９】上述の第１特開昭明細書に記載されたサー
モメータ・バイナリ・エンコーダは、式［２］を使用し
て２^Nビット・サーモメータ・コードをバイナリ・コー
ドに変換する。このエンコードでは、最初に入力コード
ＴをＪ個の区画に区切り（ここで、Ｊ＝２^K）、次に各
コード区画Ｔ（１）〜Ｔ（Ｊ）を対応するバイナリ・コ
ードに変換し、その結果のＪ個のバイナリ・コードを合
計する。この結果は、サーモメータ・コードがＪより小
さい整列乱れのスパンを有する場合に、サーモメータ・
コードに等しい。その理由は、各コード区画には、整列
乱れエラーは無いからである。

【００２０】整列乱れエラーのスパンがＪ以上の場合に
は、その結果はサーモメータ・コードの値（即ち、論理
真ビットの合計）には等しくはならないが、多くの従来
の変換器出力よりは、サーモメータ・コード値の良好な
近似値となる。サーモメータ・コードの区画から得られ
るＪ個のＮ−Ｋ＋１ビット・バイナリ・コードを安定化
させ、合計することは、サーモメータ・コードＴの２^N
個の単一ビットを安定化させ、合計することよりは、必
要とするハードウエアが少ない。しかし、１組２^K 個の
Ｎ−Ｋ＋１ビット・コードを安定化させ、合計すること
は、Ｎが大きくなるにつれて、膨大な動作となる。

【００２１】本発明は、更にサーモメータ・コードをバ
イナリ・コードに変換するために必要なハードウエア量
を減少させる。本発明は、式［２］の右側が次の様に書
き直すことができることを利用している。Ｔ＝Ｊ×Ｔ（Ｊ）＋［Ｔ（Ｊ−１）−Ｔ（Ｊ）］＋・・＋［Ｔ（１）−Ｔ（Ｊ）］［３］各サーモメータ・コードＴ（Ｉ）をバイナリ・コードＢ
（Ｉ）に変換する場合、次の式に従ってＴを表すバイナ
リ・コードＹを求めることができる。Ｙ＝Ｊ×Ｂ（Ｊ）＋［Ｂ（Ｊ−１）−Ｂ（Ｊ）］＋・・＋［Ｂ（１）−Ｂ（Ｊ）］［４］

【００２２】標準のサーモメータ・グレイ・バイナリ・
エンコーダを考えると、Ｔに整列乱れエラーのスパンが
無いとすると、Ｂ（Ｉ）−Ｂ（Ｊ）は、セット｛０、
１｝内の１つの値を有する。スパンがＪより小さいと
き、Ｂ（Ｉ）−Ｂ（Ｊ）はセット｛−１、０、１、２｝
内の１つの値を有する。スパンがＪ×（２^M-2−１）以
下であると、Ｂ（Ｉ）−Ｂ（Ｊ）は｛１−２^M-1、・・
・２^M-1｝内の１つの値を有する。

【００２３】関数ＸＭｏｄ^2Mは、セット｛１−２^M-1、
・・・２^M-1｝内の許容可能な値を有する残りのＸ／２^M
として定義される。Ｂ（Ｉ）のＭ個の下位ビット及びＢ
（Ｊ）のＭ個の下位ビット間の差から［Ｂ（Ｉ）−Ｂ
（Ｊ）］Ｍｏｄ２^Mを求めることができる。Ｒ＝［Ｂ（Ｉ）−Ｂ（Ｊ）］Ｍｏｄ２^M＝［Ｇ（Ｉ）−Ｇ（Ｊ）］Ｍｏｄ２^M ［５］ここで、Ｇ（Ｉ）は、Ｂ（Ｉ）のＭ個の下位ビットによ
り形成されるコードである。Ｊ×（２^M-2−１）以下の
スパンを有するＴ内の整列乱れエラーに関しては、Ｒ
（Ｉ）＝Ｂ（Ｉ）＋Ｂ（Ｊ）であることに留意された
い。次の式に従ってＴを表すバイナリ・コードＹを求め
ることができる。Ｙ＝Ｊ×Ｂ（Ｊ）＋Ｒ（Ｊ−１）＋・・・＋Ｒ（１）［６］

【００２４】次の方法により、入力サーモメータ・コー
ドＴを出力バイナリ・コードＹに変換する。１．式［１］に従って、サーモメータ・コードＴをサー
モメータ・コードＴ（１）〜Ｔ（Ｊ）に区切る。２．サーモメータ・コードＴ（１）〜Ｔ（Ｊ−１）対応
するＭビット・バイナリ・コードＧ（１）〜Ｇ（Ｊ−
１）に変換する。ここで、Ｇ（Ｉ）はＴ（１）のバイナ
リ変換値のＭ個の下位ビットである。更に、サーモメー
タ・コードＴ（Ｊ）を対応するＮ−Ｋ＋１ビット・バイ
ナリ・コードに変換する。３．式［５］に従ってＲ（１）〜Ｒ（Ｊ−１）を求め
る。４．式［６］に従ってＹを求める。

【００２５】Ｙのこの値は、Ｊより小さい整列乱れエラ
ー・スパンに対してＴの値を与え、Ｊ×（２^M-2−１）
以下のエラー・スパンに対して第１特開昭に記載された
装置と同一の結果を与える。

【００２６】図１は、以上の処理を行う本発明に関する
サーモメータ・バイナリ・エンコーダを示すブロック図
である。２^Nビット・コードＴは、１〜（２^N−Ｊ）＋Ｊ
と記す２^N個のデジタル入力信号のセットにより表され
る。ここで、Ｊ＝２^Kであり、Ｋは０より大きい整数で
ある。入力信号１はサーモメータ・コードＴの最下位を
表し、入力信号（２^N−Ｊ）＋Ｊは最上位ビットを表
す。デジタル入力信号は、サーモメータ・コードＴ
（１）〜Ｔ（Ｊ）を表すＪ個の小集合にグループ化され
る。グループ化するパターンは、Ｉ＝１〜Ｊに関して
は、コードＴ（１）を表す信号小集合は、式［１］に示
す様に、コードＴ，ビットＩ及びその後Ｊ番目毎のビッ
トで始まる。この様に、サーモメータ・コードＴは、上
述のステップ１に従って区切られる。

【００２７】ステップ２は、１組のＪ個の入力段エンコ
ーダＥ（１）〜Ｅ（Ｊ）により実行される。サーモメー
タ・コードＴ（１）〜Ｔ（Ｊ−１）は、入力信号として
エンコーダＥ（１）〜Ｅ（Ｊ−１）に夫々供給される。
これらのエンコーダは、対応するＭビットの出力バイナ
リ・コードＧ（１）〜Ｇ（Ｊ−１）を夫々生成する。エ
ンコーダＥ（Ｊ）は、サーモメータ・コードＴ（Ｊ）を
等価のＮ−Ｋ＋１バイナリ・コードＢ（Ｊ）に変換す
る。

【００２８】ステップ３及び４は、出力段エンコーダＤ
により実行される。バイナリ・コードＧ（１）〜Ｇ（Ｊ
−１）及びＢ（Ｊ）は、全て入力信号としてエンコーダ
Ｄに供給する。エンコーダＤは、これらのコードを処理
し、Ｊより小さいエラー・スパンに対しては元の入力サ
ーモメータ・コードＴを表す値、Ｊ以上のエラー・スパ
ンに対してはそれに近似する値を有する出力バイナリ・
コードＹを表す１組のＮ＋１個のデジタル出力信号を生
成する。

【００２９】エンコーダＥ（１）〜Ｅ（Ｊ）は、好適に
は当業者には周知の再生（regenerative)サーモメータ
・グレイ・バイナリ・エンコーダである。第２特開昭明
細書に記載されたエンコーダが、ここでは使用されてい
る。図２は、図１のエンコーダＥ（１）〜Ｅ（Ｊ）の何
れか１個を実現するサーモメータ・グレイ・バイナリ・
エンコーダを示すブロック図である。

【００３０】図２では、クロック信号に応答して、再生
ラッチ回路１０は、エンコーダ１２の入力端への入力サ
ーモメータ・コードＴ（Ｉ）をラッチする。エンコーダ
１２は、サーモメータ・コードをグレイ・コードに変換
する。クロック信号に応答して、エンコーダ１２は一連
の再生ラッチ回路１４を介してグレイ・コード信号出力
を、出力バイナリ・コードを生成するグレイ・バイナリ
・エンコーダ１６の入力端に供給する。本発明では、
Ｊより小さいＩに関して上述した様に、出力コードＢ
（Ｉ）のＭ個の下位ビットのみが、コードＧ（Ｉ）を形
成するために使用される。したがって、上位桁出力ビッ
トを生成するサーモメータ・バイナリ・エンコーダ１４
の部分は、エンコーダＥ（１）〜Ｅ（Ｊ−１）を形成す
るときに、与える必要がない。

【００３１】第２特開昭に記載するように、ラッチ回路
１０は入力サーモメータ・コードの最下位ビット以外の
全てを通常は安定化する。サーモメータ・コードは、ま
ず隣接バイナリ・コード（例えば、グレイ・コード）に
変換されるので、サーモメータ・コードのメタステーブ
ル・ビットはグレイ・コードの最下位ビットのみにしか
伝わらない。そのビットは、ラッチ回路１４により次に
安定化される。

【００３２】図１の入力Ｂ（Ｊ）及びＧ（１）〜Ｇ（Ｊ
−１）に基づくＹに関する値を生成する機能を有するエ
ンコーダを構成するには多数のエンコード手段を使用す
る。図３は、図１のエンコードＤの好適なブロック図を
示す。図３に示す様に、エンコードＤは、各々が２つの
入力端を有する１組のエンコーダＡ（１）〜Ａ（Ｊ−
１）を含む。バイナリ・コードＧ（１）〜Ｇ（Ｊ−１）
は、夫々対応するエンコーダＡ（１）〜Ａ（Ｊ−１）の
１つの入力端に供給される。コードＢ（Ｊ）の最下位ビ
ットＧ（Ｊ）は、各エンコーダＡ（Ｉ）の他の入力端を
駆動する。エンコーダＡ（１）〜Ａ（Ｊ−１）は、式
［５］に従って残りの出力コードＲ（１）〜Ｒ（Ｊ−
１）を夫々生成する。この様に、エンコーダＡ（１）〜
Ａ（Ｊ−１）は、上述の様にステップ３を行う。

【００３３】コードＢ（Ｊ）及び残りのコードＲ（１）
〜Ｒ（Ｊ−１）は、入力信号として、他のエンコーダＬ
に供給される。このエンコーダＬは、式［６］に従って
出力バイナリ・コードＹを表す出力信号を生成する。

【００３４】図４は、図１のエンコーダＤの他の実施例
を示す。Ｂ（Ｊ）＝２^MＨ（Ｊ）＋Ｇ（Ｊ）とし、Ｇ
（Ｊ）はＢ（Ｊ）のＭ個の下位ビットにより形成される
コードであり、Ｈ（Ｊ）はＢ（Ｊ）の残りの上位ビット
により形成されるコードである。Ｆ（Ｉ）＝２^-M［（Ｇ（Ｊ）−Ｇ（Ｉ））＋（Ｇ（Ｉ）−Ｇ（Ｊ）ＭＯＤ２^M ］［７］とすると、式［５］、［６］及び［７］からＹ＝２^MＪＨ（Ｊ）＋２^M［Ｆ（Ｊ−１）＋・・＋Ｆ（１）］＋［Ｇ（Ｊ）］＋・・・Ｇ（１）］［８］定義により、Ｆ（１）は、次の表２に示すようにＧ
（Ｉ）及びＧ（Ｊ）の関数である。

【００３５】

【表２】

【００３６】図４は、式［８］及び表２を使用してコー
ドＢ（Ｊ）及びＧ（１）〜Ｇ（Ｊ−１）からＹを求める
図１のエンコーダＤの他の実施例である。図４に示す様
に、エンコーダＤは、１組の３個の加算器Ｓ１、Ｓ２及
びＳ３、１組のＪ−１個のエンコーダＣ（１）〜Ｃ（Ｊ
−１）を含む。

【００３７】コードＧ（１）〜Ｇ（Ｊ−１）は、対応す
るエンコーダＣ（１）〜Ｃ（Ｊ−１）の１つの入力端に
供給される。コード（Ｊ）即ちコードＢ（Ｊ）の下位Ｍ
ビットは、各エンコーダＣ（１）〜Ｃ（Ｊ−１）の第２
入力端に供給される。各エンコーダＣ（Ｉ）は、表２に
示す関係に従って−１、０又は１の値を有する出力Ｆ
（Ｉ）を生成する。

【００３８】加算器Ｓ１は、Ｋ個のキャリー・ビットＰ
と共に出力バイナリ・コードＹの下位ＭビットＹ（Ｌ）
を生成するためにＭビットのコードＧ（１）〜Ｇ（Ｊ−
１）を加算する。加算器Ｓ２は、加算器Ｓ１からのＫ個
のキャリー・ビットをＦ（１）〜Ｆ（Ｊ−１）に加算し
て、２個のキャリー・ボロー・ビットＺと共に出力バイ
ナリ・コードＹの次のＭビットＹ（Ｍ）を生成する。加
算器Ｓ３は、加算器Ｓ２のコードＺ出力のキャリー／ボ
ロー・ビット（Ｚは、ビット・エクステンダＢＥ）によ
りＮ−Ｋ−Ｍ＋１ビットに拡張される。）をコードＢ
（Ｊ）の上位ビットＨ（Ｊ）に加算し、Ｙ（Ｈ）、即ち
出力バイナリ・コードＹの上位Ｎ−Ｋ−Ｍ＋１を生成す
る。出力バイナリ・コードＹを表す信号は、Ｙ＝［Ｙ
（Ｈ）、Ｙ（Ｍ）、Ｙ（Ｌ）］であるＹの１ビットを各
々が表すＮ＋１バイナリ信号により形成される。

【００３９】図３のエンコーダを構成するために必要な
ロジック素子は、Ｒ（１）〜Ｒ（Ｊ−１）がＪ×Ｂ
（Ｊ）に加算される前に範囲０〜Ｊ−１に制限される
と、大幅に削減することができる。これは、Ｊより小さ
いエラー・スパンを有する幾つかの入力コードに対して
出力値をＴの理想値を異ならせる。

【００４０】図５は、Ｎ＝４、Ｋ＝１及びＭ＝２である
場合の変更されたサーモメータ・バイナリ・エンコーダ
のブロック図である。この様な場合、式［６］はＹ＝２×Ｂ（２）＋Ｒ（１）［９］ここで、Ｒ（１）は、セット｛０。１｝に制限される。
図５のエンコーダは入力サーモメータ・コード・ビット
Ｔ１〜Ｔ１５を受け取り、４ビットのバイナリ・コード
出力Ｙを生成する。ビットＴ１〜Ｔ１５は、式［１］の
従って、上述では次の様に２個のサーモメータ・コード
の小集合Ｔ（１）及びＴ（２）に区切られる。Ｔ（１）＝（Ｔ１５、Ｔ１３、・・・Ｔ３、Ｔ１）Ｔ（２）＝（Ｔ１４、Ｔ１２、・・・Ｔ４、Ｔ２）

【００４１】コードＴ（２）は、入力信号としてサーモ
メータ・グレイ・バイナリ変換器２０に供給される。変
換器２０は、ビットＢ（２,２）Ｂ（２,１）Ｂ（２，
０）により形成されるＮ−Ｋ（３）ビット出力コードＢ
（２）を生成する。エンコーダ２０は、Ｊ＝２に対して
図１のエンコーダＥ（Ｊ）を使用する。コードＴ（１）
は、ビットＱ（１,１）及びＱ（１,０）を含むＭビット
（２ビット）の出力コードＱ（１）を生成するサーモメ
ータ・グレイ変換器２２に供給される。図５のエンコー
ダ２２は、図１のエンコーダＥ（１）の一部を使用す
る。Ｂ（２）の下位Ｍビット及びコードＱ（１）は、出
力として単一ビット・コードＲ（１）＝Ｇ（１）−Ｇ
（２）を供給する。図５のエンコーダ２４は、図１のエ
ンコーダＥ（１）の残り及び図３のエンコーダＡ（１）
を使用する。

【００４２】エンコーダ２０及び２４の出力は、式
［９］のコードＢ（２）及びＲ（１）を含む。式［９］
に従ってサーモメータ・コードＴをバイナリ・コードＹ
に変換する処理を完成するために、最終段エンコーダ２
５はＢ（２）にＪを乗算し、その結果をＲ（１）に加算
する。しかし、この場合、出力段エンコーダ２５の機能
は、Ｒ（１）を出力コードのＹの最下位ビット位置Ｙ
（０）に割り当て、ビットＢ（２，２）、Ｂ（２，１）
及びＢ（２，０）を出力コードＹの残りのビット位置Ｙ
（３）、Ｙ（２）及びＹ（１）に割り当てることによ
り、簡単に実行される。

【００４３】上述の様に、本発明は、サーモメータ・コ
ードをＪ個の更に小さいサーモメータ・コードに区切
り、別々に小さいサーモメータ・コードをバイナリ・コ
ードに変換し、その結果を処理することにより、サーモ
メータ・コードをバイナリ・コードに変換する。本発明
は、サーモメータ・コードの区画の１個のみが完全なＮ
−Ｋ＋１ビット・バイナリ・コードＢ（Ｊ）に変換され
る点が従来と異なる。残りのＪ−１個のコード区切り
は、対応するサーモメータ・コード区画を表すバイナリ
・コードのＭ個の下位ビットのみを表すＭビット・コー
ドに変換される。１個のＮ−Ｋ＋１ビット・コード及び
２^K−１個のＭビット・コードを発生するために必要と
されるロジック回路は、２^K個のＮ−Ｋ＋１ビット・コ
ードを発生するロジック回路よりも小型で速い。本発明
による変換器が大幅に少ないハードウエアで実現された
としても、それでもなお、Ｊ個より少ない整列乱れエラ
ーのスパンに対して理想的出力（即ち、論理的真サーモ
メータ・コード・ビットの合計）を供給し、Ｊ×（２
^M-2−１）個以下のエラー・スパンに対しては、第１特
開昭に記載された従来の装置と同様に理想に近い結果が
得られる。

【００４４】

【発明の効果】本発明のサーモメータ・バイナリ・エン
コード方法によれば、特定の範囲の入力整列乱れエラー
・スパンに対してコード化エラーが無くサーモメータ・
コードをバイナリ・コードに変換し、更に大きな整列乱
れエラー・スパンに対してはコード化エラーを最小限に
し、従来よりハードウエア量を減少させることができ
る。

【図面の簡単な説明】

【図１】本発明によるサーモメータ・バイナリ・エンコ
ード方法を実現するためのサーモメータ・バイナリ・エ
ンコーダのブロック図。

【図２】図１のエンコーダ内のサーモメータ・グレイ・
バイナリ・エンコーダを示すブロック図。

【図３】図１のエンコーダ内の出力段エンコーダの一実
施例を示すブロック図。

【図４】図１のエンコーダ内の出力段エンコーダの他の
実施例を示すブロック図。

【図５】本発明の方法を実現するサーモメータ・バイナ
リ・エンコーダの簡略図。

Claims

【特許請求の範囲】

【請求項１】サーモメータ・コードＴを形成する１組
のデジタル入力信号を、上記サーモメータ・コードＴを
表すバイナリ・コードＹを形成する複数のデジタル出力
信号に変換するサーモメータ・バイナリ・エンコード方
法であって、上記１組のデジタル入力信号をＪ個の小集合に区切り、
各小集合が１組のサーモメータ・コードＴ（１）〜Ｔ
（Ｊ）の個々の１個を形成するようにし（Ｊは１より大
きい整数）、上記サーモメータ・コードＴ（Ｊ）を処理して、サーモ
メータ・コードをＴ（Ｊ）を表すバイナリ・コードＢ
（Ｊ）及び該コードＢ（Ｊ）の下位部分から成るコード
Ｇ（Ｊ）を生成し、サーモメータ・コードＴ（１）〜Ｔ（Ｊ−１）を処理し
て、夫々バイナリ・コードＧ（１）〜Ｇ（Ｊ−１）を生
成し、各バイナリ・コードＧ（１）〜Ｇ（Ｊ−１）がサ
ーモメータ・コードＴ（１）〜Ｔ（Ｊ−１）を夫々表す
バイナリ・コードの下位部分から成るようにし、コードＢ（Ｊ）及びコードＧ（１）〜Ｇ（Ｊ）を処理し
て、上記バイナリ・コードＹを形成する上記複数のデジ
タル出力信号を生成することを特徴とするサーモメータ
・バイナリ・エンコード方法。