JPS63269829A - 並列型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアナログ値をデジタル値に変換する並列型Ａ／
Ｄ変換器に関するものである。

従来の技術 従来の並列型Ａ／Ｄ変換器は第５図に示すように入力信
号１を比較器列４の各比較器の一方の入力端に並列に入
力し、基準電圧２を基準抵抗列３により分圧して各参照
電圧を形成し、各比較器の他方の入力端に夫々順序良く
入力し、夫々の比較器は夫々の参照電圧と入力信号１を
比較増幅して比較結果を出力する。この比較出力は入力
信号１と夫々の比較器の参照電圧の電位差が最も近い比
較器を境界にしてそれより参照電圧の高い比較器は全て
ルベル、低い比較器は全て０レベルの比較出力を発生す
る。そこで論理回路列６Ｃにおいて臨接する比較器の夫
々の比較出力を入力として一方が正論理、他方が負論理
の論理積をとれば、比較出力が異なる２つの信号を入力
した論理回路の論理出力のみが１になり、残りの論理回
路の論理出力はＯとなる。そこでこの論理出力をエンコ
ーダ回路６Ｄに入力すれば、論理出力が１のときのコ−
ドのみが選択されて２進出力が出力端７に出力され、ア
ナログ・デジタル変換が行われている。

発明が解決しようとする問題点 このような並列型Ａ／Ｄ変換器は第１の問題点として比
較器のオフセット電圧ばらつきが大きくなると大きな変
換誤差を発生し易い。第２の問題点としてエンコーダ回
路６Ｂに入力される論理出力はただ１つのみが１で残り
は０であることが必要で、比較出力の変換遅れもしくは
ノイズ等によシ論理出力が１にならない場合は変換出力
が全て０になり、大きな変換誤差を生じ易い。第３の問
題点として、エンコーダ回路６Ｄの回路規模が大きく、
エンコーダ部での信号遅延が発生し易いなどがある。

第１の問題点に関してはやや複雑なので以下に説明を行
う。第６図のエラー発生の説明図において横軸に比較器
の番号を、縦軸に夫々の比較器の参照電圧をＬＳＢ　（
最小ビット）単位で示している。第６図の従来例に示し
たようにｖｒｎをｎ番目の比較器のオフセット電圧を含
んだ参照電圧とし、入力信号電圧をｖｉ　　とする。各
比較器に対してその参照電圧は単調に増加するが、比較
器のオフセット電圧のばらつき等によシ、実際の参照電
圧は単調性がとれていない場合がある。そこで仮に比較
器番号８番の参照電圧■ｒ８が理想的な参照電圧よりも
低く、比較器番号７番の参照電圧ｖｒ７と比較器番号６
番の参照電圧ｖｒｅの中間にあり、ＬＳＢ単位で６．５
になっているとして、これをｖｒ８′　　で表わす。

つまシ第６図のようにｖｒ７までは比較器番号とともに
参照電圧が単調に増加し、理想的には点線で示したよう
に■ｒ７から■ｒ８へも単調に増加すべきであるが、実
線のようにｖｒ７からｖｒ８′にかけて単調性がとれな
い箇所がある場合を想定すると、従来の並列型Ａ／Ｄ変
換器の入出力特性は第７図のようになる。

第７図はエラー発生の説明図で、従来の並列型Ａ／Ｄ変
換器の入出力特性を示している。入力電圧が６までは正
常な変換を行うが、これ以上の入力電圧の場合の変換特
性は非常に大きな誤差を発生する。各比較器の変換はＶ
ｌ　〉ｖ　ｒｎ　（Ｖｒｎはｎ番目の比較器の参照電圧
）のときに１の比較出力を、■、＜ｖｒｎのときに０の
比較出力を発生するので、入力端子が変化するときの各
比較器出力及び論理回路出力は第８図のようになる。

まず、ｖｒ６＜■１＜ｖｒ８１のときは比較器出力の６
番と７番の間が出力状態が１．０となり論理回路出力は
６番のみが１を発生し残りは全て０となるので、エンコ
ーダ回路６Ｄにより６にコーディングされ変換出力とな
る。次にＶ、ａ　りＶ　ｔ　＜　ｖ、□の場合はｖｔ　
＞　ｖｒｅ’　ｖ、　＜ｖｒ７＋　ｖ、　””ｒｓ’な
ので比較器出力の６番と７番及び８番と９番の間の出力
状態が各々１，０となり、論理回路出力は６番と８番が
同時に１となるので、エンコーダ回路ｅＤ上のコーディ
ングは６番の０１１０と８番の１０００の各ビットの論
理和がとられ、１１１０つまり１４という変換値になっ
てしまい、大きな変換誤差を発生する。さらにｖｒ７＜
ｖｉ＜ｖ、９の、ｉ合はｖｉ〉ｖｒ□、■、〉ｖｒ８．
■□＜ｖｒ９ナノで、論理回路出力は８番が１となり、
変換値は８となる。

以上の考察により、Ａ／Ｄ変換器の入出力特性は第７図
のように入力電圧が６．５から７までにおいて斜線で示
したように大きな誤差となる。また、同様に入力電圧が
７から８においては１ＬＳＢ程度の誤差となる。特に入
力電圧が６．６から７の間で発生したような大きな誤差
は著しく変換特性を劣化させ、容認し得ないものである
。

本発明はかかる点に鑑みてなされたもので、簡易な方法
で、誤差が少なく、高速な並列型Ａ／Ｄ変換器を提供す
ることを目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するため、基準電圧を抵抗分
圧して単調に増加する複数の参照電圧を発生する基準抵
抗列と、前記の各参照電圧と入力信号を比較する比較器
列と、この比較器列における各比較器に対し前記参照電
圧が単調増加する順序に前記各比較器の順序を（ｉ）（
≧１）で表わすとき、（ｉ）番目の比較器と（１＋２）
番目の比較器の各々の比較出力を入力とする論理回路か
ら成る論理回路列と、この論理回路列の論理出力とする
エンコーダ回路を備え、（ｉ）番目と（ｉ＋１）番目の
前記論理回路からの出力を前記エンコーダ回路に入力し
、このエンコーダ回路からの出力を用いてＡ／Ｄ変換値
の（ｉ）又は（ｉ＋１）のいずれか一方の値を出力する
ことを特徴とする並列型Ａ／Ｄ変換器である。

作　　用 Ａ／Ｄ変換値（ｉ）又は（ｉ＋１）を得るために、連続
した（ｉ）番目と（ｉ＋１）番目の論理回路２つを用い
ており、このためこの出力を入力とするエンコーダ回路
の２ビット以上の上位ビットはこの論理回路の偶数番目
に対応する部分のみをコーディングし、奇数番目に対応
する部分は最下位ビア）のみをコーディングすることが
出来る。従って、従来のコーディングに比ベコーディン
グのドツト数を半減することができ、回路の消費電力の
低減、もしくけ高速化に寄与する。

さらに、前述した比較器出力の非単調性により発生する
大きな誤差に対しては、たとえこのような誤差が発生し
ても、偶数番目と奇数番目の論理回路に対応するエンコ
ーダ回路部分がアクティブになるので、上位ビットとの
混合が発生せず、大きな誤差にはならない。

実施例 第１図は本発明の並列型Ａ／Ｄ変換器の第１の実施例を
示す回路図である。第１図において比較器列４の（ｉ）
番目と（ｉ＋２）番目の比較器の比較出力は論理回路列
５Ａの論理回路（ｉ）に入力される。

この論理回路列６Ａの出力（各々の論理回路の出力）は
エンコーダ回路６Ａに入力される。ここで、（４ｎ＋１
　）番目（ｎ≧０）の論理回路の出力は、エンコーダ回
路６Ａの第１ピツ）（Ｉ、ＳＢ）をアクティブにするよ
うに、又（２ｎ）番目の論理回路の出力は（２ｎ）に対
応するバイナリ−コードを発生するようにエンコーダ回
路６Ａをコープする。

更にこのエンコーダ回路６Ａの出力の第１ピツト（ＬＳ
Ｂ）とこれに隣接する第２ビツトの出力は排他的論理和
回路で構成されたコード変換回路８Ａに入力され、この
コード変換回路８Ａの出力がＡ／Ｄ変換値の最下位ビッ
トを発生する。入力信号１．基準電圧２．基準抵抗列３
．比較器列４゜出力端７などは第６図に示した従来例と
同様である。

次に本実施例の動作を説明する。論理回路列６Ａにおい
て、（０番の論理回路の出力をり。ｊで示すと、この（
ｉ）番の論理回路の入力は０）番の比較器及び（ｊ＋２
）番の比較器の比較出力、Ｄｉｊ、Ｄｉ（ｊ＋２）を入
力とするので、■、ｉを（５）番目の参照電圧として、
Ｄ　、がアクティブになる入力電圧ｖｉユは第（１）０
】 式で表わされる。

Ｄｏｊ”　”　■ｒｊりｖｉｎ　（ｖｒ（１＋２）　−
−”１１）第（１）式をグラフにしたものが第９図であ
る。図中線で囲んだ部分が論理回路出力がアクティブな
領域を示している。つまシ、この方法では、論理回路は
入力電圧ｖｉｎの２ＬＳＢＫまたがって同一出力を発生
する。従って、第９図からもわかるように入力電圧■ｉ
ｎに対応した正してＡ／Ｄ変換値をにエンコーダ回路６
Ａのコーディングを行う必要がある。

たとえば第９図に於て、入力端子が６の場合は、論理回
路４と論理回路６の出力Ｄ０４及びＤｏ５が同時に１の
出力を出す。従って、このＤ０４＝１且つＤ０６＝１の
時このＡ／Ｄ変換値が６となるようにエンコーダ回路６
Ａのコーディングする必要があるのである。

これを一般的に表現すると以下のようになる。

第（１）式に於て、添字（ｊ）と（ｉ）を（ｊ　−１）
に変えた式（１）′を考えると、 Ｄ　、＝１Ｖ　、＜ｖｉｎ＜ｖｒ（ｊ＋２）　　　・・
・・・・・・・・・・・・・（１）０３　　　　　　　
ｒｌ Ｄｏ（ｊ−１）”１ｖｒ（ｊ−１）＜ｖｉｎ＜”ｒ（ｊ
＋１）・・””（’）’ここでこの式（１）と（１）′
の論理積をとると、Ｄｏ）・Ｄｏ（ｊ−１）−１ｖｒｊ
＜ｖｉｎ＜ｖｒ（ｊ＋２）’・・・・・（２）となる。

以上の式より、つまり（ｉ）の値に対応するＡ／Ｄ変換
値はＤ　・とＤ　　−の出力間の演算により得０１　　
　ｏＮ　　１） られる。なお、この例では論理積をとっているが必ずし
もこの演算のみに限るものではない。また第１図に示し
た本実施例では３番目、７番目、１１番目の論理回路は
存在しないが、これは後で説明するように、これら論理
回路の出力のコーディングは全ビットｏで良いことから
、存在しなくてもかまわないので省略しているが、以下
の説明では仮想的に存在するものとする。

第１ｏ図は論理回路の出力とエンコーダ回路６Ａのコー
ディングの説明図である。各論理回路に対し、まず単純
にバイナリ−コーディングを行ったと仮定すると、第１
０図で示したように、バイナリ−コードの性質からｎを
自然数（１，２，・・・・・・）として、（２ｎ）と（
２ｎ＋１　）は最下位ビットを除き、２ビツト目以上の
上位ビットのコーディングは全く同一のコーディングに
なっている。このため、本発明の比較器列４と論理回路
列６Ａの特有の接続方式のためにＯ）と（ｉ−１）番の
論理回路が同時にアクティブになって（ｉ）という値の
変換を行う場合、 （１）　　ｊ＝（２ｎ＋１）の場合 （２ｎ＋１　）と（２ｎ）番の論理回路が同時にアクテ
ィブになシ、２ビツト目以上の上位ビットは全く重なる
ことから（２ｎ＋１）と（２ｎ）番の２ビアｈ目以上の
コーディングはどちらか一方のみで良く、他はコーディ
ングの必要はない。

（２）ｊ＝２ｎの場合 （２ｎ）と（２ｎ−１）番の論理回路が同時にアクティ
ブになるとき２ビツト目以上の上位ビットのコーディン
グは異なるが、変換値としては（２ｎ）の値が必要なの
で、（２ｎ−１）番の論理回路の出力の２ビツト目以上
の上位ビットのコーディングは不要である。

以上２つの場合以外の状態は存在しないので、上記の条
件より、エンコーダ回路６Ａのコーディングの２ビツト
目以上の上位ビットに関しては偶数番の論理回路に対応
するエンコーダ回路６Ａのコーディングをバイナリ−コ
ードで行い、奇数番の論理回路の出力に対してはコーデ
ィングを行う必要はない。

また、１次にエンコーダ回路６Ａの１ビツト目のコーデ
ィングに関して述べる。なお２ビツト目以上の上位ビッ
トのコーディングに関しては論理回路出力の偶数行を中
心に考えて来たので、ここでもやはり偶数行を中心に考
える。

Ａ／Ｄ変換値のｊに対するエンコーダ回路６Ａのコーデ
ィングは、前述の式（２）よシＤ。ｉ　−Ｄｏ（ｉ−１
）−’即ち論理回路列６Ａのｊ番目とＭ−１）番目の出
力で規定されるようにコーディングする必要がある。ま
た、同様に変換値（ｉ＋１）に関しては、ＤＯ（ｊ＋１
）・Ｄｏｊ−１となるコーディングが必要である。そこ
でｊ　＝　２　ｎとすると、上の２つの式は、Ｄｏ２ｎ
−Ｄｏ（２ｎ−１）”１”””　　（２−’　）Ｄｏ（
２ｎ＋１　）・Ｄｏ２ｎ＝’　　　”””　　（２−２
）となる。これらの２式で、Ｄ０２ｎは共通であるので
、変換値が２ｎとなるか（２ｎ＋１　）となるかを区別
するためには、（２ｎ−１）と（２ｎ−ｚ）の１ビツト
目のコーディングが異なる必要がある。

たとえば、第１０図に於て今ｎ　＝　１とすると、（２
ｎ−１）−１と（２ｎ−）−１）＝　３の１ビツト（最
下位ビット）目のコーディングを１と０の異なるものに
するわけである。また、この時Ａ／Ｄ変換値（２ｎ＋１
）−３の最下位ビットのコーディングが０であるため、
Ａ／Ｄ変換値５の最下位ビットは１となる。

即ち、一般的には、ｎ＝２ｍ＋１（ｍ≧０）として（４
ｍ−１）番目と（４ｍ＋１）番目の最下位コーディング
を異なるようにすれば良い。そこで今、（４ｍ＋１）番
目の最下位ビットをアクティブ（この例では１）にし、
（４ｍ−１）番目の最下位ビットをインアクティブ（こ
の例でば０）にするエンコーダ回路６Ａのコーディング
の書き換えを第１０図で示している。

以上、エンコーダ回路６Ａの２ビツト目以上の上位ピン
トのコーディングと、１ビツト目の最下位ビットのコー
ディングに関する考察から得られた本発明の第１の実施
例のコーディング第１１図に示す。コーディングＡは、
（４ｍ４１）番目の論理回路出力をアクティブにしたも
ので、コーディングＢは、この（４ｍ＋１　）番目をイ
ンアクティブにし、（４ｍ−１）番目の論理回路出力を
アクティブにしだものである。

しかし、これらＡ、Ｂのいずれに関しても、そのままで
最下位ビットが入力電圧に対するバイナリ−コードを発
生しない。従って、最下位ビットに関しては更にエンコ
ーダ回路６Ａからの出力を論理的に変換してやる必要が
ある。

まずコーディングＡの場合は、そのコーディングの２ビ
ツト目に着目すれば４ｍ＋２（ｍ≧０）番目の論理回路
の出力に対するエンコーダ回路６Ａのコーディングば１
．４ｍ番目の論理回路の出力に対するコーディングは０
である。

そこでＡ／Ｄ変換値が４ｍのときは最下位ビットをその
ままにしても正常な変換値を発生させることができるが
、Ａ／Ｄ変換値が４ｍ＋２のときは最下位ビットを反転
する必要がある。この作用は２ビツト目の値をＡ１最下
位ビット（１ビツト目）をＢとして論理変換して得られ
る値をＣとすると第（３）式で表わされる。

Ｃ＝Ａ＠Ｂ＋Ａ、Ｂ　　　　　　・・・・・・・・・（
３）これより、Ａ／Ｂ変換値の最下位ビットはエンコー
ダ回路６Ａの第１ピツトとこれに隣接する第２ビツトの
出力の排他的論理和から得られる。

具体的には、入力電圧ｖｉｎが２　（＝４ｍ＋２　、　
ｍ−０）の時は１番目と２番目の論理回路の出力が１と
なり、コーディングＡでは、−１と００１０が加わって
００１Ｍ即ち、３の値がＡ／Ｄ変換値として出力されて
しまう。

従って、１番目の論理回路に対するエンコーダ回路ｅＡ
の最下位ビットを反転して、−〇にする必要があり、そ
こでＡ／Ｄ変換値の最下位ビットに関しては、エンコー
ダ回路６Ａの最下位ビット（１ビツト目）と２ビツト目
を式（３）のように排他的論理和をとる必要がある。ま
た、入力電圧ｖｉｎが３の時は、２番目と３番目の論理
回路の出力が１となり、−〇と００１０が加わって、０
０１０即ち２となるが、最下位ビットに関してはエンコ
ーダ回路６Ａの２ビツト目と最下位ビットの排他的論理
和がとられるため、１が出力され、結果とし−（Ａ／Ｄ
変換値はｏｏｌｌ　（＝３）となる。

次にコーディング方法を、前述とは逆に４ｍ＋１番目を
インアクティブに、４ｍ−１番目をアクティブにしたコ
ーディングＢに関しても以下のようになる。この場合は
第（３）式と同様にして論理変換して得られる値Ｃは第
（４）式で表わされる。

Ｃ二Ａ＠Ｂ＋Ａ＠Ｂ　　　・・・・・・・・・・・・（
４）これより必要なコード変換回路８Ａは一致回路であ
る。

次に第１２図を用いて本発明の第１の実施例によるエラ
ー抑制効果について説明する。エラー発生のし方を第６
図〜第８図に示したように非単調性が１ＬＳＢ以内で発
生したとして、比較器からの比較出力は第８図の上のほ
うへ示したのと全く同じ状態と仮定する。これに対し各
論理回路は第１図に示したように、（１）番と（ｊ＋２
）番の比較出力を入力とするから、各論理回路出力は第
１２図の下図に示したような論理出力を発生する。図中
、Ａ及びＣの状態は正常でありＢは異常であり、Ｂの状
態は論理回路６及び８の出力をアクティブにするが、偶
数番と奇数番の出力は上位ビットが重ならないため、９
という正常値７に非常に近い値を発生し、従来例のよう
な大きな変換誤差は発生しない。

次に本発明の第２の実施例について説明する。

第２図は本発明の第２の実施例を示す回路図である。第
２図において論理回路列５Ａは第１図に示した本発明の
第１の実施例と同一である。エンコーダ回路６Ｂは（４
ｍ＋１）（ｍ≧０）番目の論理回路の出力がエンコーダ
回路６Ｂの最下位ピノ）（ＬＳＢ）をアクティブ状態に
するように、また（２ｎ）（ｎ≧１）番目の論理出力は
最下位ビット（ＬＳＢ）をインアクティブにし、隣接す
る第２ビット目以上のエンコーダラインを（２ｎ）に対
応するグレイコードを発生するように構成されたエンコ
ーダ回路６Ｂであり、他の部分は従来例と同様である。

水筒２の実施例の動作を説明する。第１３図はグレイコ
ードを用いて各論理回路番号に対応する変換出力を得る
ようにエンコーダ回路６Ｂをコーディングした場合の説
明図である。グレイコードの場合もバイナリ−コードと
同様に、ｎを０以上の自然数として、（２ｎ）と（２ｎ
＋１）は最下位ビットを除き２ビット目以上の上位ビッ
トのコーディングは全く同一のコーディングになってい
る。

このため第１の実施例で述べたようにコーディングの２
ビット目以上の上位ビットは偶数番の論理回路の出力に
対応するグレイコードで行い、奇数番の論理回路の出力
に対するコーディングは行わなくても良い。

次に最下位ビットのコーディングであるが、これも第１
の実施例にて述べたように、２ｎ番目の論理回路出力を
共有しているため、（２ｎ＋１　）番目と（２ｎ−１）
番目の論理回路出力に対するエンコーダ回路６Ｂのコー
ディングを異った状態にする必要がある。また、グレイ
コードの場合はバイナリ−コードと異なり、偶数番の最
下位ビットもアクティブになるので、これをインアクテ
ィブにしなければＡ／Ｄ変換値（２ｎ−１−１）と（２
ｎ−１）の判別ができない。そこでこの最下位ビットを
インアクティブにすると、（４ｍ−１）番目と（４ｍ＋
１）番目の論理回路出力に対応する最下位ビットのコー
ディングはそれぞれ０と１になっており、第１の実施例
で述べたようにＤＯ（２ｎ＋１　）とＤｏ　（２ｎ　−
１）は判別可能になる。

以上の考察から得られた本発明の第２の実施例のコーデ
ィング図を第１４図に示す。次にＡ／Ｄ変換値の最下位
ビットについての正しさについて検証すると、偶数番の
論理回路出力のうち４ｍ（＝２ｘ２ｎ）番目のものにつ
いては、前述のようにその最下位ビットはＯにコーディ
ングされており、又（４ｍ−１）番目のものも同様に０
であり、論理回路出力Ｄｏ（４ｍ）とＤｏ（４ｍ−１）
の論理演算（この場合は論理和）で与えられるＡ／Ｄ変
換値４ｍの最下位ビットは０．２ビット目以上の上位ビ
ットはグレーコードの壕まで出力されるので、結局Ａ／
Ｄ変換値４ｍに対する正しいグレーコードが全ビットで
発生する。

また、４ｍ＋２（＝２（２ｎ＋１））番目の論理回路出
力に対するコーディングに関しては、前述のごとくエン
コーダ回路６Ｂの最下位ビットは０にコーディングされ
ているが、（４ｍ＋２）−１＝＝４ｍ＋１番目の最下位
ビットが１にコーディングされているために、論理回路
出力Ｄ０（４ｍ＋２）とＤｏ　（４ｍ＋１　）の論理演
算で与えられるＡ／Ｄ変換値（４ｍ＋２）の最下位ビッ
トは１．２ビット目以上は（４ｍ＋２）番目のグレーコ
ードのままであるので、結局Ａ／Ｄ変換値（４ｍ＋２）
に対しても正しいグレーコードが全ビットで出力される
。

更に、Ａ／Ｄ変換値の奇数（２ｎ−１）のものは、上記
偶数のＡ／Ｄ変換値と最下位ビットのみが異なるものか
出力され、グレーコードが出力されることはいうまでも
ない。以上全ての入力に関してグレーコードによる正し
いＡ／Ｄ変換値が得られる。

次に本発明の第３の実施例について説明する。

第３図は本発明の第３の実施例を示す回路図である。第
３図において、入力信号１．基準電圧２゜基準抵抗列３
．比較器４は本発明の第１の実施例と同一である。論理
回路列６Ｂは本発明の論理回路列であり、論理入力端の
接続は本発明の第１の実施例及び第２の実施例と同一で
あるが、第１及び第２の実施例のように（４ｎ−１）番
目の論理回路を省くことを行わず、全ての番号の論理回
路を備えている。

エンコーダ回路６Ｃは本発明の第２の実施例に示したグ
レイコードを基本とするもので、後述する並列型Ａ／Ｄ
変換器のエラーレイトの低減のため、特別な構成となっ
ている。

本発明の第３の実施例におけるコーディングを第１６図
に示す。このコーディングの方法は、２ｎ番目の論理回
路の出力に対するコーディングは本発明の第２の実施例
と全く同一であり、さらに（２ｎ＋１）番の奇数番目の
論理回路出力に対する第２ビット以上のコーディングに
関しては、（２ｎ）番の論理回路出力に対するコーディ
ングと（２ｎ＋２）番目の論理回路出力に対するコーデ
ィングの各ビットにおける論理積によりコーディングす
る。第１５図における１“はこのようにして形成された
ドツトである。たとえば、３　（＝２ｎ＋１　。

ｎ−１）番目の論理回路の出力に対するエンコーダ回路
８Ｃのコーディングに関しては、２番目（＝２ｎ　。

ｎ−１）と４番目（＝　２　ｎ　＋　２　、　　ｎ　＝
　１）の論理回路の出力に対するコーディング、（ｏｏ
ｌｏ）と（０１１０）を各ビット毎に論理積をとったも
の来 即ち、（○Ｑ１ｏ）となる。

以上のごとくコーディングすれば、（２ｎ）番の論理回
路の出力と（２ｍ＋１）番の論理回路の出力によってコ
ーディングもしくは、（２ｎ）番と（２ｎ−１）番の論
理回路の出力対によってコーディングされたエンコーダ
回路６Ｃによる変換においても水温３の実施例において
新だに形成されだ１“は何ら不都合を生じないことは明
らかである。さらに本実施例によれば、エンコーダ回路
ｅｃの２つの入力のうちどちらか一方の入力がインアク
ティブとなっても残りの他方の入力がグレイコードの機
能により正常値に対し極めて近い値を発生することから
、従来の並列型Ａ／Ｄ変換器において発生するデータの
消失に対して、極めて有効である。

並列型Ａ／Ｄ変換器においては本質的にエラーを発生す
ることがペルンハルト・トーヤーなど（Ｂｅｒｎｈａｒ
ｄ　　Ｚｏｊｅｒ　　ｅｔａｌ、）からＡ　６−　Ｂｉ
　ｔ／２００−ＭＨｚ　　Ｆｕｌｌ　　Ｎｙｑｕｉｓｔ
　　Ａ／Ｄ　Ｃｏｎｖｅｒｔｅｒ、　”アイ・イ・イΦ
イ・ジャーナル・ソリッドステイト−サーキット（ＩＥ
ＥＥ　　Ｊ、５ｏｌｉｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ
、）ｖｏｌ、５ｃ−２０，Ａ３　ｐｐ７８０−７８６．
　　Ｊｕｎｅ１９８６、に述べられている。

比較器が不感帯を有することから、エラーを発生させる
確率ｐｔは Ｐｃｍ（ｖａ／Ｖｑ）ｅｘｐ（−Ｔ／τ）　　−−−（
６）で表わされる、（５）式において、Ｖａは比較器の
入力換器不感電圧、Ｖｑは単位量子化電圧、τは比較器
のストローブモードの時間、τはストローブ回路の時定
数である。

第１６図において、１６−Ａは従来の並列型Ａ／Ｄ変換
器のエラー発生を示す説明図である。各比較器のしきい
値電圧の近傍にはＶａｅｘｐ　（−Ｔ／τ）で定義され
るエラー発生の領域がありこれを各比較器が受けもつ単
位量子化電圧Ｖｑで割ったものがエラーレイトを与える
。このため通常の並列型Ａ／Ｄ変換器においては１０　
程度のエラーが発せし、変換速度を上げるほどエラー発
生率が上昇し、高速変換における課題となっている。

エラー発生の現れ方はいわゆるデータの２重発生やドロ
ップアウトをひきおこすと考えられるが、このうちデー
タの２重発生についてはグレイコードを用いることが効
果があり、すでに実施されている。しかしながらデータ
のドロップアウトに関しては、従来の並列型Ａ／Ｄ変換
器はエンコーダ回路に入力されるデータが１つであるた
めこのデータがドロップアウトした場合、変換値がゼロ
になってしまい、大きなエラーを発生し、エラーレイト
も第（６）式で示されるような有限の値である。

これに対し、本発明の第３の実施例においては隣接する
２つの入力により変換値を発生し、さらにどちらか一方
の入力がドロップアウトしても、残った他方の入力が最
大４ＬＳＢ程度の誤差で変換値を発生させるので、大き
なエラーは発生しにくい。

本発明の第３の実施例におけるエラー発生の様子を第１
６図における１６−Ｂに示す。１６−Ｂにおいて上下に
分かれているのは隣接する２つのエンコーダ回路６Ｃへ
の入力を示す。各入力のしきい値２Ｖｑの大きさであり
、さらにＶｑだけシフトしている。このような状態で、
隣接する２つの入力が同時にドロップアウトするのはＶ
ａｅｘｐ（−Ｔ／τ）で表わされるエラー帯が重なる場
合であるので、本発明の第３の実施例における４ＬＳＢ
以上のエラーを発生させるエラー確率は以下の第（６）
式で表わされる。

Ｐ、＝（Ｖａ／Ｖｑ）ｅｘｐ（−Ｔ／ｒ）−１：が成立
しているので、極めて小さい発生率になると考えられる
。

以上で説明したごとく本発明によれば、データーの２重
発生に対してはグレイコードを用いて工ラーを減少し、
データーのドロップアウトに対しては２つの隣接する入
力データーでコーディングし、さらにどちらか一方の入
力がドロップアウトしても他方の入力のみで正常変換値
に極めて近い値を出力するので、エラー発生のいずれの
モードの場合も±４ＬＳＢ以内のエラーにとどまり、従
来の並列型Ａ／Ｄ変換器のように大きなエラーを発生す
る確率は極めて少ないという大きな効果を有する。

次に本発明の第４の実施例について説明する。

第４図は本発明の第４の実施例を示す回路図である。第
４図において、入力信号１．基準電源２゜基準抵抗値列
３．比較器列は本発明の第１の実施例と同一であり、論
理回路列５Ｂは本発明の第３の実施例と同一である。エ
ンコーダ回路６Ｄは後述する方法でコーディングされる
。７は出力端、８Ｂはコード変換回路である。

本発明の第４の実施例におけるエンコーダの構成法を述
べる。エンコーダ回路６Ｂにおいて第３ビット以上のエ
ンコーダラインは本発明の第３の実施例のエンコーダ回
路６Ｃと全く同一にコーディングされる。つまシ、（２
ｎ）番目の論理回路の出力は前記エンコーダ回路６Ｃの
第３ビット以上のエンコーダラインを（２ｎ）に対応す
るグレイコードを発生する。また、（２ｎ＋１　）番目
の論理回路の出力に対するコーディングは、（２ｎ）番
目と（２ｎ＋２）番目の論理回路の出力に対応するエン
コーダラインの各ビットにおける論理積を取るようにコ
ーディングされている。第２ビット以上は本発明の第１
の実施例と全く同一にコーディングされる。つまり、エ
ンコーダ回路６Ｄは（２ｎ）番目の論理回路の出力によ
ってバイナリ−コードを発生するようにコーディングさ
れ、また（＋ｎ＋１）番目の論理回路の論理出力によっ
て最下位ビットをアクティブにするようにコーディング
されてされている。さらにエンコーダ回路６Ｄの出力は
コード変換回路８Ｂでバイナリ−コードに変換され、出
力端７に出力される。

本実施例によれば、下位ビット（第２ビツト以下）がバ
イナリ−コードであっても上位ビット（第３ビット以上
）がグレイコードなので本発明の第３の実施例と同様、
データの２重発生やドロップアウトに対して大きな変換
エラーを発生せず、下位ビットのエラーレベルにとどま
る。さらに下位ビットがバイナリ−コードなので、コー
ド変換回路８Ｂの排他的論理和回路の接続段数を少くす
ることができる、例えば本実施例ではコード変換回路８
Ｂの遅延は論理回路一段であるが、図示はしないが全て
グレイコードで構成した場合は３段の遅れとなる。この
ため、本実施例は高速変換に対し、特に有効である。

なお本実施例においてはエンコーダ回路６Ｄの３ビット
以上のエンコーダラインに対してグレイコードを、それ
未満（２ビツト以下）に対しバイナリ−コードを適用し
たが任意のビットに対し適用できるのは言うまでもない
。

発明の効果 以上各実施例で述べたように本発明によれば、エンコー
ダ回路の２ビット以上の上位ビットは偶数に対応する部
分のみをコーディングし、奇数に対応する部分が最下位
ビットのみをコーディングしたものは、従来のコーディ
ングに比べ、コーディングのドツト数を半減することが
でき、論理回路を％程度削減し得るので、消費電力の低
減、もしくは高速化に寄与する。

さらに上記の構成においては、比較器出力の非単調性に
より発生する大きな誤差に対してはたとえこのような状
態でも、論理回路の偶数番目と奇数番目が同時にアクテ
ィブになるので上位ビットでの混合が発生せず、大きな
誤差にはならないという効果を有する。

また、グレイコードを用いて、奇数に対応する（２ｎ−
１−１）番目の論理回路によるエンコーダ回路の２ビッ
ト目以上のコーディングを論理回路の（２ｎ）番目によ
るコーディングと（２ｎ＋２）番目のコーディングの各
ビットの論理積によシ行ったものは、エンコーダ回路に
入力される２つの論理入力のうち一方がドロップアウト
しても、はぼ変換値に近い値を発生し、従来のように変
換値がゼロになるエラーレイトは非常に小さくなり、高
速変換時における変換の信頼性は大きく向上する。

さらに、エンコーダ回路の上位ビットをグレイコードで
、下位ビットをバイナリ−コードで構成したものは、全
てをグレイコードで構成したものよりもエラ一時に誤差
が若干大きいが、グレイコードからバイナリ−コードへ
の変換する排他的論理和回路の段数を低減でき、高速変
換に寄与するという効果を有しており、様々な端点から
多くの効果があり、きわめて有益な発明である。

【図面の簡単な説明】

第１図は本発明の第１の実施例における並列型Ａ／Ｄ変
換器を示す回路図、第２図は本発明の第２の実施例にお
ける並列型Ａ／’Ｄ変換器を示す回路図、第３図は本発
明の第３の実施例における並列型Ａ／Ｄ変換器を示す回
路図、第４図は本発明の第４の実施例における並列型Ａ
／Ｄ変換器を示す回路図、第５図は従来の並列型Ａ／Ｄ
変換器を示す回路図、第６図は従来例におけるエラー発
生を説明する比較器番号と参照電圧の関係を示す説明図
、第７図は従来例におけるエラー発生を説明する入力電
圧と変換出力値を示す説明図、第８図は従来例における
エラー発生を説明する比較器出力と論理回路出力の状態
を示す説明図、第９図は本発明の第１の実施例における
入力電圧と論理回路出力を示す説明図、第１０図は本発
明の第１の実施例を説明するためのコーディング図、第
１１図は本発明の第１の実施例におけるコーディング図
、第１２図は本発明の第１の実施例におけるエラー抑制
の説明図、第１３図は本発明の第２の実施例におけるコ
ーディングの説明図、第１４図は本発明の第２の実施例
のコーディング図、第１６図は本発明の第３の実施例の
コーディング図、第１６図はエラーレイトの説明図であ
る。 ３・・・・・・基準抵抗列、４・・・・・・比較器列、
５Ａ・・・・・・論理回路列、６Ａ・・・・・・エンコ
ーダ回路、７・・・・・・出力端、８Ａ・・・・・・コ
ード変換回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図　砕ＷＪ　　　貴理圓νｌ 第２図 第６図 比型り名にの１一つ 第　７　図 ・・［ 入力１ｌｊ１２ｉ：、（ＬＳε） 第８図 ｑｏｏ　　　。 Ｒと　Ｑｌ　　　＋ ／７　　　Ｆ−「八　　　　Ｆニー八　　　　　ｒ−−
−々 一一一ノ　　　　−一一−ノ　　　Ｕ　　　　　　　Ｕ
第９図 入力電７玉　（ｔＳε〕 第１０図 檎理回堤蜀　　コーシング 土佐ビット　１最下泣−ビット 第１１図 １０１０１０／　　θ　／　０ デ　　□／　　　□θ ６　　θ　／１０　　　　θ　／　／　θＳ　　　　　
　　　　　／　　　　　−０４０７θ　０　　　θ　／
　θ　θ 、３−Ｏ／ ２　　θ　０　／　θ　　　６６　／　。 ／　　　　　　　　　　　　／　　　　　□θ＼−−Ｊ
′ 第１２図 へ　　　　　巳　　　　　　０ Δ」 −へ ５　　　　ｌ　　　　１　　　　　１ □ し−Ｊ　　　し−Ｊ　　　−−Ｊ　　　　Ｌ−Ｊｒ７−
　　　Ｆ−一　　　ｒ−一　　　　Ｆ−−９０，００ ＱＱ　　　　　Ｏ Ｕ　　　　＼−ｊｕ　　　　　　ｕ 第１３図 檎流回梵鵡ろ　　　コーカング １０／／／／−−◆　θ ７　　０／　　θ　Ｏ−ｍ−−θ ６　　０１０１−→０ Ｓ　　　　Ｏ／　　　／　　　／−−−−／４　０　／
　／　θ−−−−θ ３　００　／　θ−−−−θ ／　　θ　θ　ρ　／　−−−−／ −辷、泣ビット　　最下俊ヒレト （−ｍ−） 第１４図 ／ｌ□０ ／Ｑ／Ｉ／Ｑ ｑ　　−／ ７□０ ５　□／ ３□０ ２０　θ　１０ ／□／ ＼−一ノ 第１５図 補にコ鷲１う　　コー升ング ｔｓ７ｏＯ／ ／２１０／　　θ ／Ｉ　　　／″　θ　　／１０ ？／／　　θ　０ ７０どθθ ６　　０　　／　　θ　０ ５　　　θ　／１　θ　　／ ４　　０ｉｉ。 ３　　θ　θ　／１θ ２　　０　θ　／　θ ｌ　　　６　θ　θ　　／ （−一−１ 第１６図 Ｖ久ｅｘｐ　（−吾）

Claims (1)

【特許請求の範囲】
1. 基準電圧を抵抗分圧して単調に増加する複数の参照電圧
   を発生する基準抵抗列と、前記の各参照電圧と入力信号
   を比較する比較器列と、この比較器列における各比較器
   に対し前記参照電圧が単調増加する順序に前記各比較器
   の順序を（ｉ）（≧１）で表わすとき、（ｉ）番目の比
   較器と（ｉ＋２）番目の比較器の各々の比較出力を入力
   とする（ｉ）番目の論理回路から成る論理回路列と、こ
   の論理回路列の論理出力を入力とするエンコーダ回路を
   備え、（ｉ）番目と（ｉ＋１）番目の前記論理回路から
   の出力を前記エンコーダ回路に入力し、この入力による
   エンコーダ回路からの出力を用いてＡ／Ｄ変換値の（ｉ
   ）又は（ｉ＋１）のいずれか一方の値を出力することを
   特徴とする並列型Ａ／Ｄ変換器。