KR20060135074A

KR20060135074A - 디지털-아날로그 변환기에서의 에러 감소율 개선 방법 및디지털-아날로그 변환기

Info

Publication number: KR20060135074A
Application number: KR1020067024084A
Authority: KR
Inventors: 요셉 브리아이레
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2004-04-20
Filing date: 2005-04-11
Publication date: 2006-12-28
Also published as: EP1741190A1; DE602005008218D1; US7394414B2; EP1741190B1; JP2007534255A; WO2005104376A1; CN1943116B; CN1943116A; ATE401702T1; US20070222653A1

Abstract

매핑 매트릭스 블록, 및 아날로그 출력 신호를 조합 제공하는 신호를 공급하는 다수의 선택가능한 소스 유닛을 포함하는 디지털-아날로그 변환기에서 에러 감소율을 개선하기 위한 방법에서, 상기 아날로그 출력 신호로 변환될 디지털 입력 신호로부터 획득되는 매핑 입력 신호가 상기 매핑 매트릭스 블록으로 공급된다. 상기 매핑 매트릭스 블록에서는, 상기 매핑 입력 신호, 및 상기 다수의 선택가능한 소스 유닛에서 발생하는 에러로부터 유도되는 매핑 제어 신호에 응답하여 매핑 출력 신호가 생성된다. 상기 매핑 입력 신호 중 적어도 하나는 다수의 소스 유닛에 대한 상기 매핑 출력 신호의 실질적인 동시 생성을 위해 인가된다.

Description

디지털-아날로그 변환기에서의 에러 감소율 개선 방법 및 디지털-아날로그 변환기{METHOD TO IMPROVE ERROR REDUCTION IN A DIGITAL-TO-ANALOG CONVERTER AND DIGITAL-TO-ANALOG CONVERTER IN WHICH THIS METHOD IS APPLIED}

본 발명은 디지털-아날로그 변환기(digital-to-analog converter: DAC)에서 에러 감소를 향상시키기 위한 방법에 관한 것으로, 상기 디지털-아날로그 변환기는 매핑 매트릭스 블록과, 신호들을 조합하여 아날로그 출력 신호를 제공하는 다수의 선택가능한 소스 유닛을 포함하며, 여기서, 아날로그 출력 신호로 변환될 디지털 입력 신호로부터 획득되는 매핑 입력 신호가 상기 매핑 매트릭스 블록으로 공급되고, 매핑 출력 신호는 상기 매핑 입력 신호 및 다수의 선택가능한 소스 유닛에서 발생하는 에러로부터 유도되는 매핑 제어 신호에 응답하여 생성된다.

이러한 방법이 적용된 디지털-아날로그 변환기는, 예를 들어, 국제특허출원번호 WO 03/021790호 또는 미국특허번호 제6,118,398호로부터 공지되어 있으며, 신호들을 조합하여 아날로그 출력 신호를 제공하는 소스 유닛 세트로 구성된다. 대개 전류 소스 유닛이 사용된다. 그러나, 다른 형태의 소스 유닛, 예를 들면, 다소 의 저항이 직렬 형태로 구성된 저항 회로나 다소의 커패시터가 병렬 형태로 구성된 커패시터 회로를 사용하는 것이 가능하다. 또한, 소스 유닛의 양과 형태를 선택할 수 있다. 그러나, 1-비트 소스 유닛을 사용하는 것이 일반적인데, 1-비트 소스 유닛은 각 소스 유닛의 출력이 2가지 가능 상태만을 가질 수 있고, 소스 유닛의 상태가 상기 소스 유닛을 구동하는 디지털 코드에 기반하는 것을 의미한다. 또한 각 소스 유닛의 아날로그 출력 레벨을 선택할 수 있다. 예를 들면, 각각의 다음 소스 유닛의 아날로그 출력 레벨이 이전 소스 유닛의 레벨보다 2배만큼 높은 완전-2진 분할(full-binary segmentation)을 선택할 수 있다. 이 경우, m-비트 DAC를 위해 m개의 소스 유닛만이 요구된다. 다른 극단적인 방법은 서로 모두 동일한 소스 유닛을 포함하는 것이 될 수 있는데, 이를 완전-서모미터 분할(full-thermometer segmentation)이라 부른다. 여기서, m-비트 DAC에 대해 2^m-1개의 소스 유닛이 요구된다.

실제로는 중간적인 방법이 선택될 수 있다. 즉, 최소 아날로그 출력 레벨을 생성하는 소스 유닛은 2진 접근법을 따르고, 보다 큰 아날로그 출력 레벨은 동일한 소스 유닛으로 구성되는 것이다. 이것은 m-비트 DAC에 대해, n 최상위 비트는 서모미터 분할을 따르고, (m-n) 최하위 비트는 2진 구조를 따른다. 따라서, 이것은 (2ⁿ-1)+(m-n)개의 소스 유닛을 필요로 한다. 이러한 방법을 "n/(m-n) 분할"이라 부른다.

다른 소스들과 비교하여 한 소스 유닛의 출력 신호에서의 에러 또는 부정 합(mismatch)으로 인해, 완전-2진 방법은 드물게 사용된다. 예를 들어, 전류 소스 유닛이 사용될 때, 기준 소스 유닛 전류의 2배인 소스 유닛을 설계하는 가장 용이한 방법은 2개의 기준 소스 유닛을 병렬로 구성하고 이것을 하나의 새로운 소스 유닛처럼 취급하는 것이 될 수 있다. 그러나, 몇몇 물리적인 요인으로 인해, 기준 소스 유닛 사이에 부정합이 존재할 수 있고, 그 주요 부분은 임의적이다. 임의적인 부정합의 통계 결과는 k개의 기준 소스 유닛으로 구성된 전류 소스 유닛은 하나의 기준 전류 소스 유닛의 부정합보다 제곱근(square root) k배의 부정합을 가질 수 있다는 것이다.

m-비트 완전-2진 방법에 대해, 이것은 최대 전류 소스 유닛의 통계적 부정합("하프 스케일")이 최하위 비트(lsb)의 부정합보다 제곱근 (2^m-1)배만큼 크고, 조합된 다른 모든 전류 소스 유닛의 부정합은 제곱근 (2^m-1-1)배만큼 크다는 것을 의미한다. 이것은 평균적으로 ("하프 스케일" - 1 lsb)로부터 "하프 스케일" 사이에 하나의 최하위비트(lsb) 변화로 인한 에러는, 다음 단계, 즉 "하프 스케일"부터 "(하프 스케일 + 1 lsb) 사이에서 보다 제곱근 (2^m-1-1 + 2^m-1), 즉, 약 2^1/2m 배만큼 크다는 것을 의미한다. 예를 들면, m = 12인 경우, 이 인수는 약 2⁶이 될 것이다. 이러한 에러를 피하기 위해, 부분적인 서모미터 코드(thermometer code)가 도입되는 것이 바람직하다. 예를 들면, 5/7 분할에서(m = 12 및 n = 5), 최악의 경우 최하위비트-스텝은 평균적으로 제곱근 (2⁷-1 + 2⁷)), 즉 약 2⁴ 에러를 만드는데, 이것 은 증가하는 lsb-증분에 대해 통계적 피크 에러에서 4배 감소된 것이다. 이는 단지 하나의 서모미터 유닛과 감소된 수의 2진 유닛이 변경되기 때문에 달성된다.

전술한 바와 같이, 서모미터 분할에서의 증가량은 단지 증가적인 증가량에 의한 에러에만 영향을 준다. 즉, 소스 유닛 전체 세트의 작은 부분이 요구된 코드가 되도록 변경되어야 하는 경우, 출력 내의 그 변경에서 보다 적은 에러가 예상될 수 있다. 이러한 형태의 에러를 차동 비선형성(differential non-linearity: DNL)이라 한다.

임의의 코드에서 부정합의 절대값은 동일하게 남는다. 즉, 예를 들어, "하프 스케일" 코드는 소스들의 전체 세트의 절반을 필요로 하고, 이에 따라, m-비트 DAC에 대해 절대값 부정합은 하나의 최하위비트(lsb)의 에러보다 2^1/2m배 만큼 크다. 이러한 형태의 에러를 완전 비선형성(integral non-linearity: INL)이라 한다.

정적인 임의 에러를 야기하는 부정합에 추가하여, 동적 에러를 야기하는 부정합이 발생한다. 개별 소스 유닛에 대해, 이것은 소스 유닛의 듀티 사이클 및 유효 스위칭 딜레이가 다른 소스 유닛과 다르다는 것을 의미한다. 또한, 이 경우에, 증가된 서모미터 코딩에 의해 감소될 수 있는 일부 형태의 동적 DNL이 정의될 수 있고, 동적 INL은 영향을 받지 않는 상태로 남는다.

본래 임의적이지 않고 고의적인 에러가 상이하게 추가될 수 있다. 예를 들면, 소스 유닛이 정사각 매트릭스로 물리적으로 배치되고, 제조 오차로 인해 정확한 아날로그 출력 신호는 소스 유닛이 배치된 매트릭스 위치에 의존한다고 가정하 면, 에러들 사이에는 공간적인 종속성이 존재하고, 이에 따라 DNL에서도 존재한다. 이러한 에러는, 예를 들면, 매트릭스의 일측으로부터 반대측으로 가는 감소하는 출력 신호를 야기할 수 있다. INL에 대해, 선택된 소스 유닛이 의도적인 에러를 증가적으로 나타내는 경우, 이러한 에러는 관여된 소스의 수에 대해 비례적으로 증가할 것이다. 이 경우에, 임의 에러로 인한 제곱근 증가에 비해 이들의 선형 증가로 인해, 이러한 형태의 에러는 INL 에러를 쉽게 지배한다. 이러한 형태의 의도적 에러에 대한 효과적인 해결책이 있다. 필수적으로 미지의 방향을 가진 선형 경사 에러(linear gradient error)가 존재하는 것으로 가정된다. 이제, INL에 대한 이 에러의 전체 영향은, 각각의 다음 소스 유닛의 에러가 이전 소스 유닛의 에레를 상쇄하는 매트릭스 내의 위치에 증가적인 소스 유닛을 배치함으로써, 상쇄될 수 있다. 예를 들면, 선형 에러를 상쇄하기 위한 간단한 방법은 "이중 나선형(double spiral)" 배치를 사용하는 것이 될 수 있다. 이것은 모든 홀수 데이터 코드의 서모미터 소스를 나선형태로 배치하고, 모든 작수 코드의 소스를 180도로 회전된 유사한 나선형태로 배치하는 것이다. 이 방법에서 증가적인 소스 유닛은 항상 거의 매트릭스의 반대측에 배치된다.

INL에서 정적 및 동적 에러 모드를 야기하는 임의적 부정합 에러를 최소화하고, 또한 의도적인 공간 에러를 최소화하기 위한 문제의 해결 방법은 전술한 국제특허출원번호 WO 03/021790호로부터 공지되어 있다. 이 특허출원은 전술한 바와 같이 디지털-아날로그 변환기에서의 에러 감소 방법에 관한 것이다. 이 특허출원서에 기재된 변환기 시스템에서는, 개별 소스 유닛 내의 에러가 측정되고, 그 후, 프로세싱 유닛의 알고리즘을 이용하여, DAC의 INL 에러가 최소화되는 방식으로 스위칭-온 되는 전류 소스 유닛 시퀀스를 획득하도록 개별 에러들이 처리되거나, 또는, 프로세싱 유닛에서 매핑 매트릭스 블록을 위한 매핑 제어 신호가, 각 디지털 입력값에 대해, 스위칭-온 된 전류 소스 유닛의 특별히 결정된 시퀀스 및 조합이 대응하는 방식으로 생성된다. 또한, 미국특허서 제6,118,398호에서는, INL 에러를 최소화하기 위해 매핑 제어 신호가 유도된다.

공지된 방법 및 시스템의 단점은 단지 INL 에러만이 최소화된다는 점이다. 다시 말해, DNL 에러는 그대로 남아있고, 이것은 DAC의 INL 개선의 제한을 초래한다.

본 발명의 목적은 DNL을 최소화하고, 또한 종래의 DAC에 비해 INL이 상당히 향상된 매우 정확한 DAC를 제공하는 것이다.

본 발명에 따르면, 전술한 방법에서, 다수의 소스 유닛을 위한 매핑 출력 신호의 실질적인 동시 생성을 위해, 매핑 입력 신호 중 적어도 하나가 인가되는 것을 특징으로 한다.

이것은 다수의 소스 유닛이 함께 "새로운" 소스 유닛, 또는 "본래 소스 유닛 세트"를 형성하는 것으로 간주될 수 있다는 것을 의미한다. 각각의 본래 소스 유닛은 매핑 출력 신호에 의해 제어되고, 각 매핑 입력 신호는 특정한 소스 유닛 세트 안의 소스 유닛을 위한 매핑 출력 신호의 생성을 위해 인가될 수 있다. 소스 유닛과 특정한 소스 유닛 세트와의 관계는 매핑 제어 신호에 의해 결정된다.

소스 유닛이라는 용어는 전류 소스와 같은 엄밀한 소스만을 말하는 것이 아니라, 래치, 버퍼, 스위치 등과 같이 아날로그 출력 신호를 얻는데 사용되거나 영향을 줄 수 있는 모든 소자들을 말한다. 이러한 소자들은 최소화되어야 하는 에러를 유도할 수 있다.

소스 유닛의 특정 세트, 즉 "새로운" 소스 유닛이 각 세트에서의 에러 신호의 결과값이 최소화가 되는 방식으로 형성되기 때문에, DNL이 실질적으로 최소화되고, 그에 따라 INL도 역시 감소된다. 증가하는 디지털 입력 신호에 대해 누적 에러값이 실질적으로 최소화되는 방식으로 에러 신호 세트가 연속하여 선택될 때 실현되는, INL을 최소화하기 위한 공지된 프로세싱과의 조합에 의해, 특히 정확한 DAC가 획득된다.

소스 유닛을 다른 방식으로 분류하는 것이 가능하다. 따라서, 예를 들어, 다수의 소스 유닛이 3*(2ⁿ-1)개의 소스 유닛을 포함하는 경우 - 여기서 n은 변환될 디지털 입력 신호의 비트수임 -, 각 세트의 결과적인 에러값이 향상되는 소스 유닛 선택 방식으로 3개의 소스 유닛 세트가 형성될 수 있다. 또한, 모든 소스 유닛이 서로에 대해 동일할 필요는 없다. 그러나, 보다 바람직한 방법에서는, 에러 신호의 적어도 일부가 적어도 1, 2, 4, ..., 2^k-1개 에러 신호 세트로 배열되고, 이때, k≤n이고, 각 세트는 동시에 동작가능한 동일한 소스 유닛 세트와 대응된다. 바람직하게는, k < n 인 경우, 부가의 에러 신호가 부가의 2k 에러 신호 세트로 배열될 수 있고, 각 세트는 동시에 동작가능한 동일한 소스 유닛 세트에 대응된다.

k < n 인 경우, 소스 유닛 세트는 다시 조합될 수 있는 "새로운" 소스 유닛으로 간주될 수 있다. 2개의 소스 유닛 세트만이 형성되면, 관련된 아날로그 출력 신호를 획득하기 위해, 두 소스 유닛 세트에 대응하는 에러 신호 세트는 하나의 에러 신호, 바람직하게는, 두 에러 신호 세트의 형성으로부터 배재되고 가장 정확한 소스 유닛에 대응하는, 최소 에러 신호와 조합된다. 그러나, 에러 신호 세트의 형성으로부터 제외되는 에러 신호와 대응하는 본래 소스 유닛 뿐만 아니라, 하위의 소스 유닛의 각 조합에 대해서도, 소스 유닛의 부가적인 조합 후에 남은 보다 하위의 조합에서도, 새로운 소스가 부가의 소스 유닛 세트와 다시 조합될 수 있다. 예를 들어, 2개의 본래 소스 유닛의 조합에 의해 형성된 새로운 소스에 대해, 최저 에러 신호를 갖는 본래 소스 유닛만이 더 요구된다. 이러한 새로운 소스 유닛이 다시 4개의 본래 소스 유닛의 소스 유닛으로 조합되면, 2개의 본래 소스 유닛으로 구성된 하나의 새로운 소스 유닛, 바람직하게는, 최소 에러값을 갖는 두 소스 유닛의 새로운 소스 유닛이 요구된다.

예를 들어 제조자에 의해, 소스 유닛에서 측정된 에러에 기반하여 매핑 제어 신호가 일단 결정되는 것이 가능하지만, 보다 바람직한 방법은, 디지털-아날로그 변환기에서, 어떤 매핑 입력 신호가 어떤 소스 유닛으로 공급되는지가 프로그램 방식으로 결정되는 것이다. 이 경우에, 어떠한 규칙으로, 소스 유닛에서의 에러가 시간에 따라 변할 때, 에러 측정이 수행될 수 있고, 매핑 제어 신호의 새로운 세트가 결정될 수 있는 장점이 있다.

본 발명은 n-비트 디지털 입력 신호를 아날로그 출력 신호로 변환하기 위해, 매핑 매트릭스 블록 및 신호들을 조합하여 아날로그 출력 신호를 제공하는 다수의 선택가능한 소스 유닛을 포함하고, 상기 아날로그 출력 신호로 변환될 디지털 입력 신호로부터 획득되는 매핑 입력 신호가 상기 매핑 매트릭스 블록으로 공급되며, 상기 매핑 입력 신호, 및 상기 다수의 선택가능한 소스 유닛에서 발생하는 에러로부터 유도되는 매핑 제어 신호에 응답하여 매핑 출력 신호가 생성되는 디지털-아날로그 변환기(DAC)에 관한 것이다. 상기 디지털-아날로그 변환기는 상기 매핑 매트릭스 블록이, 소스 유닛 수에 대응하는 수의 매핑 제어 신호의 제어하에, 소스 유닛 수보다 적은 수의 매핑 입력 신호에 의해 상기 소스 유닛이 동작되는 방식으로 구성되는 것을 특징으로 한다. 상기 매핑 제어 신호는 제조자에 의해 조정될 수 있지만, 디지털-아날로그 변환기가 소스 유닛에서 발생하는 에러로부터 유도되는 에러 신호에 응답하여, 요구되는 순간에 매핑 제어 신호를 생성할 수 있는 프로세싱 유닛을 포함하는 것이 바람직하다.

특정 실시예에서, 상기 프로세싱 유닛은 에러 신호를 위한 메모리 수단 및 상기 에러 신호 중 적어도 일부를 적어도 1, 2, 4, ..., 2^k-1개의 에러 신호 세트로 배열하기 위한 분류(sorting) 수단을 포함하며, 여기서 k≤n 이고, 각 세트는 동시에 동작가능한 실질적으로 동일한 소스 유닛 세트에 대응된다. 바람직하게는, k < n 인 경우, 상기 분류 수단은 부가의 에러 신호를 2^k개의 부가의 에러 신호 세트로 배열할 수 있고, 여기서 각 세트는 동시에 동작가능한 소스 유닛 세트에 대응된다.

본 발명의 상기 및 이외의 목적 및 특징은 첨부한 도면을 참조하여 설명된 다음의 상세한 설명으로부터 보다 명백해 질 것이다.

도 1은 종래 기술에 따른 디지털-아날로그 변환기의 일실시예를 도시한 도면.

도 2는 몇몇 형태의 에러를 갖는 서모미터-코드 신호를 도시한 도면.

도 3은 일부 에러가 도시된 도면.

도 4는 dc 부정합 에러만을 갖는 서모미터-코딩 신호를 도시한 도면.

도 5는 도 4의 서모미터-코드 신호의 DNL/INL을 도시한 도면.

도 6은 종래 기술에 따른 측정치를 적용한 후의 도4의 서모미터-코드 신호의 DNL/INL을 도시한 도면.

도 7은 본 발명을 적용한 서모미터-코드 신호를 도시한 도면.

도 8은 본 발명에 따른 k < n인 DAC의 바람직한 실시예를 도시한 도면.

도 9는 본 발명에 따른 k = n인 DAC의 특정 실시예를 도시한 도면.

도 1의 공지된 실시예는 디코더(1), 매핑 매트릭스 블록(2), 및 다수의 전류 소스 유닛(4) 및 스위치(5)와 프로세싱 유닛(6)을 갖는 다수의 선택가능 소스 유 닛(3)을 포함한다. 상기 디코더로 n-비트 디지털 입력 신호가 인가되고 2ⁿ-1 신호 레벨을 가진 서모미터-코드(thermometer-coded) 신호로 디코딩되며, 이때 0 레벨은 제외된다. 다수의 소스 유닛은 추가의 스위치(5)를 가진 2ⁿ-1개의 실질적으로 동일한 전류 소스 유닛을 포함한다. 전류 소스 유닛이 이상적이고 각각이 전류 I₀를 제공하면, 증가하는 일련의 서모미터-코드 신호는 스위치를 연속적으로 닫음으로써 쉽게 일련의 출력 전류로 변환될 수 있다. 그러면, 소스 유닛은 출력 전류 I₀, 2I₀, 3I₀ 등의 시퀀스를 제공한다.

그러나, 실제로 몇몇 전류 소스 유닛으로부터의 전류는 동일하지 않다. 도 2를 참조하면, 이상적인 출력 전류 시퀀스가 실선으로 표시되었고, 몇몇 형태의 에러를 포함한 실제 시퀀스가 점선으로 표시되었다. 이 에러들은 특히 스위칭 딜레이(switching delay) 또는 스위칭 스큐(switching skew)에 의해 dc 부정합(mismatch) 및 타이밍 부정합의 형태로 이루어질 수 있다. 이러한 에러는 다수의 소스 유닛(3)의 일부인 측정 수단에 의해 측정되며, 프로세싱 유닛(6)의 일부를 형성할 수도 있다는 것이 명백하다. 예를 들어, 전술한 바와 같이, 이러한 형태의 에러의 경우에, 도 3은 벡터 형태로 에러를 보여준다. 에러 벡터를 처리함으로써, 특히 소스 유닛(4)이 동작되는 시퀀스를 변경함으로써, 변환기의 정확성이 향상될 수 있다. 이러한 시퀀스의 변경은 서로 다소 상반되며 그 길이는 크게 다르지 않은 에러 벡터 쌍의 선택에 기반한다. 예를 들어, 도 2에 도시된 것과 같은 증가하 는 서모미터-코드 신호 시퀀스를 얻기 위해서는, 먼저 에러 벡터 V1 및 V2를 갖는 전류 소스가 연속적으로 스위칭-온 되고, 그 다음에 에러 벡터 V3 및 V4를 갖는 전류 소스, 다음은 에러 벡터 V5 및 V6를 갖는 전류 소스가 연속적으로 스위칭-온 된다. 그 결과, 약간의 에러를 갖는 소스 유닛이 동작된 후에, 다음으로 동작하는 소스 유닛은 유사하지만 부호가 반대인 에러를 갖는 소스 유닛이 될 것이고, 이에 따라, 각 소스 유닛이 차례로 동작되면, 두 에러는 서로 거의 상쇄되고, INL이 향상되는 효과를 갖는다. 그러나, DNL이 남아서, INL 향상을 제한하게 된다. dc 부정합의 경우는 도 4 내지 도 7을 참조하여 더욱 설명될 것이다.

도 4는 0 레벨이 제외된 7개의 신호 레벨을 갖는 증가하는 서모미터-코드 신호 시퀀스를 도시하고 있고, 여기서, 소스 유닛(1, 2, ...7)이 연속적으로 동작된다. 도 2에 도시된 것과 동일한 방식으로, 실선은 이상적인 출력 전류 시퀀스를 나타내고, 점선은 실제 시퀀스에서의 dc 부정합 에러를 나타낸다. 가상의 예에서, 연속하는 소스 유닛(1, 2, ...7)에서 측정된 에러는 4, -2, -4, -5, -2, 4 및 4 값으로 표현될 수 있다. 도 5에는 누적된(cumulated) dc 부정합 에러가 도시되어 있다(명확하게 하기 위해, 도 5 및 도 6에서의 에러는 도 4 및 도 7에 도시된 것의 2배로 도시됨). 이 예에서 누적된 값은 4, 2, -2, -7, -9, -5 및 -1 값으로 표현될 수 있다. 최대 INL 값은 9이고, 최대 DNL 값은 5이다.

최대 전류를 갖는 소스 유닛(1) 다음에 이전 소스 유닛과 유사하지만 부호가 반대인 에러를 갖는 소스 유닛(4)이 연속하여 동작하고, 그 다음 최대 전류를 갖는 소스 유닛(6)이 동작한 후 이전 소스 유닛과 유사하지만 부호가 반대인 에러를 갖 는 소스 유닛(3)이 연속하여 동작하는 식으로 소스 유닛들이 동작하면, 도 6에 도시한 것과 같이, 소스 유닛은 1, 4, 6, 3, 7, 2 및 5의 순서로 동작하고, 향상된 INL 결과를 가질 것이다. 그리고, 연속하는 소스 유닛에서의 에러는 4, -5, 4, -4, 4, -2 및 -2 값으로 표현될 수 있고, 그 누적값은 4, -1, 3, -1, 3, 1 및 -1로 나타낼 수 있다. 최대 INL 값은 4이고, 최대 DNL 값은 여전히 5이다.

DNL을 향상시키기 위해, 부가적인 처리과정이 요구된다. 차례로 동작하는 두 소스 유닛을 결합함으로써, 새로운 전류 소스 유닛이 형성된다. 위의 예에서는 소스 유닛(1 및 4)이 항상 함께 동작하고, 새로운 전류 소스 유닛(1')을 형성한다는 것을 의미한다. 소스 유닛(6 및 3)은 항상 함께 동작하고, 새로운 전류 소스 유닛(2')을 형성하며, 소스 유닛(7 및 2)은 항상 함께 동작하고, 새로운 전류 소스 유닛(3')을 형성한다. 나머지 소스 유닛(5)은 유지된다. 이것은 도 7에 도시되어 있다. 이제, 소스 유닛(5)만을 스위칭-온 함으로써, 첫 번째 서모미터 레벨이 얻어질 수 있다. 소스 유닛(1')을 스위칭-온 하고, 소스 유닛(5)을 스위칭-오프 함으로써, 서모미터 레벨 2가 얻어진다. 서모미터 레벨 3은 소스 유닛(5)을 스위칭-온 하고, 소스 유닛(1')을 유지함으로써 얻어질 수 있다. 서모미터 레벨 4는 소스 유닛(2')을 스위칭-온 하고, 소스 유닛(5)을 스위칭-오프 하며, 소스 유닛(1')을 유지함으로써 얻어질 수 있다. 서모미터 레벨 5는 소스 유닛(5)을 스위칭-온 하고, 소스 유닛(1' 및 2')을 유지함으로써 얻어질 수 있다. 서모미터 레벨 6은 소스 유닛(3')을 스위칭-온 하고, 소스 유닛(5)을 스위칭-오프 하며, 소스 유닛(1' 및 2')을 유지함으로써 얻어질 수 있다. 서모미터 레벨 7은 소스 유닛(5)을 스위 칭-온 하고, 소스 유닛(1', 2' 및 3')을 유지함으로써 얻어질 수 있다. 따라서, 소스 유닛(5)은 교번적으로 스위칭-온 및 스위칭-오프 된다. 새로운 전류 소스 유닛(1', 2' 및 3')은 그 전류 소스 유닛을 형성하는 각각의 전류 소스 유닛에서의 에러의 평균값에 대응하는 값을 갖는 에러를 갖는다. 본 실시예에서, 연속하는 소스 유닛(5, 1', 2' 및 3')에서의 에러는 -2, -1, 0 및 2 값으로 표현될 수 있다. 연속하는 출력 전류에서의 에러는 이제 -2, -3, -3, 0, -2, 2 및 -2 값으로 표현될 수 있다. 최대 INL 및 최대 DNL은 모두 3이다.

이 프로세스는 반복될 수 있다. 소스 유닛(1', 2' 및 3')에서의 에러의 신규 측정값에 기반하여, 각각이 2개의 본래 전류 소스 유닛의 조합을 이루는 2개의 선택된 전류 소스 유닛을 스위칭-온 함으로써, 이들 신규 소스 유닛은 재배열될 수 있고, 다시 4개의 본래 소스 유닛으로 구성되는 새로운 전류 소스 유닛이 형성될 수 있다. 본 실시예에서는 소스 유닛(1' 및 3')이 새로운 전류 소스 유닛(1")을 형성하는데 사용될 수 있다. 소스 유닛(5) 이외에, 나머지 가장 정확한 조합인 전류 소스 유닛(2')이 유지될 수 있다. 이제, 소스 유닛(5)을 스위칭-온 함으로써, 첫 번째 서모미터 레벨이 얻어질 수 있다. 두 번째 서모미터 레벨은 소스 유닛(5)을 스위칭-오프 하고, 소스 유닛(2')을 스위칭-온 함으로써 얻어질 수 있다. 서모미터 레벨 3은 소스 유닛(5)을 스위칭-온 하고, 소스 유닛(2')을 유지함으로써 얻어질 수 있다. 서모미터 레벨 4는 소스 유닛(2')을 스위칭-온 하고, 소스 유닛(5 및 2')을 스위칭-오프 하며, 소스 유닛(1")을 스위칭-온 함으로써 얻어질 수 있다. 서모미터 레벨 5는 소스 유닛(5)을 스위칭-온 하고, 소스 유닛(1")을 유지 함으로써 얻어질 수 있다. 서모미터 레벨 6은 소스 유닛(5)을 스위칭-오프 하고, 소스 유닛(6)을 스위칭-온 하며, 소스 유닛(1")을 유지함으로써 얻어질 수 있다. 서모미터 레벨 7은 소스 유닛(2')을 스위칭-온 하고, 소스 유닛(5 및 1")을 유지함으로써 얻어질 수 있다. 본 실시예에서, 연속하는 소스 유닛(5, 2' 및 1")에서의 에러는 -2, 0 및 1 값으로 표현될 수 있다. 연속하는 출력 전류에서의 에러는 이제 -2, 0, -2, 1, -1, 1 및 -1 값으로 표현될 수 있다. 최대 INL 및 최대 DNL은 모두 2이다.

이 프로세스에서, 2배의 에러 측정치가 발생하였고, 4개의 본래 전류 소스 유닛의 조합이 수행되기 전에, 전류 소스 유닛(1', 2' 및 3')이 재배열된다. 그러나, 4개의 전류 소스 유닛의 조합인 첫 번째 에러 측정치에 기반하여, 직접 선택하는 것도 가능하다.

연속하는 전류 소스 유닛(1, 2, ...7)에서 측정된 에러가 4, -2, -4, -5, -2, 4 및 4 값으로 표현될 수 있는 경우, 전류 소스 유닛(1, 4, 6 및 3)이 함께 새로운 전류 소스 유닛(1")을 직접 형성할 수 있고, 소스 유닛(7 및 2)이 전류 소스 유닛(1')을 형성하고, 소스 유닛(5)이 가장 정확한 소스 유닛으로 유지될 수 있다. 이제, 연속하는 소스 유닛(5, 1' 및 1")에서의 에러가 -2, 2 및 -1로 표현될 수 있고, 연속하는 출력 전류에서의 에러는 -2, 2, -2, -1, -3, 1 및 -1 값으로 표현될 수 있다. 최대 INL은 3이고, 최대 DNL은 2이다. 따라서, 프로세싱 유닛(6)에서 사용된 알고리즘에 의존하여 그 결과가 얻어진다. 본 실시예에서, 에러 측정, 재배열 및 결합(조합)의 반복 과정을 사용하는 것이 바람직하다. 보다 큰 수의 서모 미터 레벨을 가진 경우에, 이 결과가 보다 의미가 있다.

일반적으로, 가장 바람직한 형태의 프로세스는 다음과 같다. 프로세싱 유닛(6)에 의해 매핑 매트릭스 블록으로 제공되는 매핑 제어 신호의 초기값을 갖는, n-비트 디지털 입력 신호 및 2ⁿ개의 서모미터 레벨 - 레벨 0은 제외됨 -과 다른 2ⁿ-1개 레벨에 대해, 2ⁿ-1개 전류 소스 유닛에서의 에러가 측정된다. 측정 결과에 따라, 증가하는 서모미터-코드 신호로 동작하는 전류 소스 유닛 시퀀스가 INL이 최적으로 향상되는 방식으로 재배열된다. 가장 정확한 전류 소스 유닛이 분리된 후에, 다른 2ⁿ-2 전류 소스 유닛이 2ⁿ-1 개의 새로운 전류 소스 유닛으로 결합된다. 가장 정확한 소스 유닛을 스위칭-온 하고, 그 다음, 증가하는 서모미터-코드 신호에서의 각 단계에서 교번적으로 상기 가장 정확한 전류 소스 유닛을 스위칭-오프 및 스위칭-온 하고, 증가하는 서모미터-코드 신호에서의 각 짝수 단계에서 추가의 새로운 전류 소스 유닛을 스위칭-온 함으로써, 증가하는 서모미터-코드 신호에 대응하는 연속하는 출력 전류가 얻어진다.

이 프로세스가 직접 수행되거나 또는 새로운 에러 측정 및 전류 소스 유닛 조합 쌍을 재배열한 후에, 가장 정확한 소스 유닛 및 가장 정확한 쌍의 소스 유닛이 유지되고, 나머지는 2^n-2-1 세트의 4개의 소스 유닛으로 결합된다. 실제로, n은 8개 또는 16개, 또는 일반적으로 2^k 개의 소스 유닛 세트를 형성할 수 있을 만큼 충 분히 클 수 있다. 후자의 일반적인 경우에, 세트 수는 2^n-k-1일 수 있고, 가장 정확한 세트의 1, 2, 4, ... 2^k-1 소스 유닛이 이용가능할 수 있다.

이러한 일반적인 경우에, k < n인 경우, 2^n-k-1 세트의 각 2^k 에러 신호가 가장 정확한 세트의 1, 2, 4, ...2^k-1 에러 신호와 조합하여 사용되어, 2ⁿ-1 개의 소스 유닛에 대해 (2^n-k-1)*2^k+(1+2+4+...+2^k-1)=2ⁿ-1 개의 매핑 제어 신호를 획득한다.

k = n인 경우, 2ⁿ-1 개의 소스 유닛에 대해 (1+2+4+...+2^n-1), 즉 2ⁿ-1 개의 매핑 제어 신호를 획득하기 위해 1, 2, 4, ..., 2^n-1 에러 신호 세트를 사용하는 것이 충분하다. 이러한 특정 상황에서, 서모미터 코딩이 반드시 요구되지 않는다.

두 경우는 도 8 및 도 9를 각각 참조하여 보다 명확하게 설명될 것이다. 도 8 및 도 9에서, 매핑 매트릭스 블록(2) 안의 점들은 단일 매핑 입력 신호선이 다수의 매핑 출력 신호선에 연결될 수 있다는 것을 나타내며, 여기서, 매핑 제어 신호를 이용하여, 어떤 매핑 입력 신호선이 어떤 매핑 출력 신호선과 연결될지를 결정한다.

m-비트 디지털 입력 신호를 아날로그 출력 신호로 변환하는 디지털-아날로그 변환기의 바람직한 실시예에서, 전술한 바와 같은 소스 유닛 세트에 대해 매핑 출력 신호를 얻기 위해 n 최상위 비트가 처리되고, (m-n) 최하위 비트가 2진 분할로 소스 유닛들을 직접 제어한다. 그 일례가 m > n > k에 대해 주어지며, 도 8에 도 시되어 있다.

n 최상위 비트로부터, 최상위 (n-k) 비트가 디코더(1)에 공급되어, 서모미터-코드 신호로 변환된다. 서모미터-코드 신호 및 k 최하위의 n 비트가 매핑 매트릭스 블록(2)를 위한 매핑 입력 신호를 형성한다. 본 실시예에서, 디코더(1), 매핑 매트릭스 블록(2) 및 다수의 소스 유닛(3a)은 도 1에서 대응하는 부분과 동일하다. 다수의 소스 유닛(3a)은 다수의 소스 유닛(3a) 안의 개별 소스 유닛에서 발생하는 에러에 대응하는 에러 신호를 유도하기 위한 2ⁿ-1개의 전류 소스 유닛(4) 및 에러 측정 수단을 포함한다. 에러 신호는 아날로그-디지털 변환기(7)로 공급되어, 측정된 에러 신호를 디지털 신호로 변환한다. 아날로그-디지털 변환기(7)는, 예를 들면,

형태의 변환기가 될 수 있고, 이때 변환 프로세스가 높은 처리 속도로 수행되는지는 중요하지 않고, 에러가 정확히 측정되는지가 보다 더 중요하다. 에러 신호와 이 에러 신호가 유도된 특정 소스 유닛을 나타내는 어드레스가 함께, 프로세싱 유닛(6)의 일부인 메모리 수단(8)에 등록된다. 프로세싱 유닛(6)은 분류(sorting) 수단(9) 및 제어 수단(10)을 더 포함한다. 분류 수단(9)에서, 에러 신호는 변환기의 완전한 비선형성이 최적화되는 방식으로 재배열된다. 이것은 n-비트 디지털 신호의 증가하는 디지털 값을 갖는 특정 시퀀스의 소스 유닛이 동작된다는 것을 의미한다. 에러 신호가, 최소 에러 신호를 제외하고, 에러 신호 세트로 배열된 후에, 각 세트에서의 에러 신호의 결과값이 실질적으로 최소가 되는 방식으로 세트가 선택되고, 각 세트는 동시에 동작가능한 2개의 소스 유닛의 조합에 대응 한다. 제어 수단(10)에서는, 매핑 제어 신호가 생성되고, 이로써 n-비트 디지털 입력 신호의 증가하는 디지털 값을 이용하여, 두 소스 유닛 세트가 연속하여 스위칭-온 되고, 가장 정확한 소스 유닛의 스위칭-온 및 스위칭-오프와 교번된다. 간단히 말해서, 두 소스 유닛 세트의 형성 전에 수행된 에러 측정치에 기반하여, 4, 8, ...본래 전류 소스로 구성되는 전류 소스 세트에 대응하는 보다 높은 순위의 모든 다른 에러 신호 세트가 형성된다. 디코더(1)의 2^n-k-1개의 가능한 출력 신호에 의해, 각 2^k 개의 본래 소스 유닛의 2^n-k-1 개의 새로운 소스가 제어될 수 있다. 남은 k 최하위의 n 비트 디지털 입력 신호에 의해, 1, 2, ..., 2^k-1 본래 소스 유닛으로 구성되는 소스 유닛이 제어될 수 있다. 총체적으로, n 비트 디지털 신호를 이용하여, (2^n-k-1)*2^k+(1+2+4+...+2^k-1)=2ⁿ-1 본래 소스 유닛이 제어된다. 그러나, 에러 세트를 재배열함으로써, 이것은 단지 (2^n-k-1)+k 개의 상이한 매핑 입력 신호를 필요로 한다. 본 실시예에서, 가장 정확한 소스 유닛은 매핑 매트릭스 블록으로 제공된 최하위 k 비트에 의해 제어되고, 두 본래 소스 유닛의 가장 정확한 소스 유닛은 매핑 매트릭스 블록으로 제공된 그 다음 최하위 k 비트에 의해 제어될 수 있다.

(m-n) 최하위 비트가 다수의 소스 유닛(3b)의 2진 분할에 함께 사용된다. 이것은 각각의 다음 전류 소스 유닛의 아날로그 레벨이 이전 소스 유닛의 레벨보다 2배 더 높은 것을 의미한다. 이러한 출력 신호 중 가장 큰 출력 신호는 다수의 소 스 유닛(3a)에서의 어느 소스 유닛의 출력값에 대해 실질적으로 1/2값을 갖는다. 예를 들어, (m-n) = 3인 경우, 다수의 소스 유닛(3b)은 3개의 전류 소스 유닛(11), n 최상위 비트에 의해 결정된, 두 레벨 사이의 모든 미세한 전류 레벨이 포함될 수 있는 방식으로 I_lsb = 1/8*I₀인 전류 I_lsb, 2I_lsb 및 4I_lsb를 스위칭-온 하는 스위치(12)를 포함한다. 이러한 조합 회로(13)에서, 다수의 소스 유닛(3a 및 3b)의 아날로그 출력 신호는 변환될 m-비트 디지털 신호에 대응하는 아날로그 신호를 제공하도록 조합된다.

도 9는 n = k인 특정 실시예를 보여준다. 이 실시예는 도 8의 실시예로부터, 디코더(1)를 제거하고, 매핑 매트릭스 블록(2)을 간략화함으로써 쉽게 유도될 수 있다. 이것은 완전-2진 분할이 적용된 것을 의미하며, 이것은 지금까지 실제로 드물게 수행된다. 다수의 소스 유닛(3a)에서의 에러 프로세싱과 다수의 소스 유닛(3b)에서의 (m-n) 비트의 프로세싱은 도 8의 실시예에서와 동일하다. 에러 측정 및 에러 처리에 기반하여, 매핑 제어 신호는 1, 2, ..., 2^n-2, 2^n-1 에러 신호로 구성되는 에러 신호 세트를 형성함으로써 유도된다. 이제, 1, 2, ..., 2^n-2, 2^n-1 전류 소스 유닛 세트로 재배열된 2ⁿ-1 개의 전류 소스 유닛은 n개의 상이한 매핑 입력 신호에 의해 제어된다.

도 8의 실시예에서, n = 4 및 k = 2에 대해, 1, 2 및 3x4 소스 유닛의 세트를 제어하기 위해 5개의 상이한 매핑 입력 신호가 필요하며, 도 9의 실시예에서, n = k = 4에 대해, 1, 2, 4 및 8 소스 유닛 세트를 제어하기 위해 4개의 상이한 매핑 제어 신호가 필요하다.

여기에 기재된 실시예는 예시를 위한 것이지 본 발명을 한정하기 위한 것이 아니다. 첨부된 특허청구범위에 정의된 본 발명의 범위에서 벗어나지 않는 한, 이 기술분야에서 통상의 지식을 가진 자에 의해 상기 방법과 실시예에 대한 다양한 수정이 이루어질 수 있다. 특히, 프로세싱 유닛은 측정된 에러 신호의 분석 및 에러 신호 세트의 형성에 대해 매우 복잡한 방식으로 프로그램적으로 실현할 수도 있고, 하드웨어로 보다 간단하고 부분적으로 실현할 수 있으며, 많은 알고리즘이 가능하다. 예를 들면, 새로운 에러 측정이 수행된 후에, DAC가 스위칭-온 될 때마다, 또는 주기적으로 새로운 매핑 제어 신호가 생성될 수도 있다. 또한, DNL 및 INL을 최적화하는데 특정한 시퀀스가 없다는 것을 알 수 있다. 알고리즘은 DNL 및INL 모두에 대해 최적화 절차가 에러 신호를 재배열 및 조합하는 동안에 통합 수행되도록 할 수 있다. 또한, 다수의 소스 유닛 안에 존재하는 소스 유닛의 수는 소스 유닛의 요구된 수보다 클 수 있다. 이것은 최대 에러를 갖는 소스 유닛을 사용하지 않는 가능성을 제공하고, 이를 이전 선택 단계에서 제거하기 위한 것이다. 도면에서, 단일-종단(single-ended) 전류 소스가 도시되어 있지만, 이를 통해 0과 1 사이의 스위칭이 수행될 수 있고, 실제로는 종종 차동 구조가 사용될 수 있고, 이를 이용하여 예를 들어 1과 -1 사이에 스위칭이 가능하다.

Claims

디지털-아날로그 변환기(DAC)에서의 에러 감소율 개선 방법에 있어서,

상기 DAC는 매핑 매트릭스 블록 및 신호를 조합하여 아날로그 출력 신호를 제공하는 다수의 선택가능한 소스 유닛을 포함하되,

상기 아날로그 출력 신호로 변환될 디지털 입력 신호로부터 획득되는 매핑 입력 신호는 상기 매핑 매트릭스 블록으로 공급되며,

상기 매핑 입력 신호 및 상기 다수의 선택가능한 소스 유닛에서 발생하는 에러로부터 유도되는 매핑 제어 신호에 응답하여 매핑 출력 신호가 생성되고,

상기 매핑 입력 신호 중 적어도 하나는 다수의 소스 유닛에 대해 상기 매핑 출력 신호들을 실질적으로 동시에 생성하도록 인가되는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 매핑 입력 신호는 적어도 동시에 동작가능한 1, 2, 4, ..., 2^k-1개의 동일한 소스 유닛 세트를 각각 제어하는 것을 특징으로 하는 방법.
제 2 항에 있어서,

상기 매핑 입력 신호는 하나 또는 그 이상의 동시에 동작가능한 2^k개의 소스 유닛 세트를 각각 더 제어하는 것을 특징으로 하는 방법.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

어떤 매핑 입력 신호가 어떤 소스 유닛 또는 어떤 소스 유닛 세트를 제어하는지를 프로그램 방식으로 결정하는 것을 특징으로 하는 방법.
제 4 항에 있어서,

소스 유닛의 수에 대응하는 다수의 매핑 제어 신호가 프로그램 방식으로 결정되는 것을 특징으로 하는 방법.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

n-비트 디지털 입력 신호를 아날로그 출력 신호로 변환하기 위해, 상기 소스 유닛에서 발생하는 에러로부터 에러 신호가 유도되고,

상기 에러 신호의 적어도 일부가 적어도 1, 2, 4, ..., 2^k-1개의 에러 신호 세트로 배열되어, 여기서 k≤n 이고,

각 세트는 실질적으로 동일한 소스 유닛 세트에 대응하는 것을 특징으로 하는 방법.
제 6 항에 있어서,

부가의 에러 신호가 2^k개의 부가의 에러 신호 세트로 배열되고, 각 세트는 실질적으로 동일한 소스 유닛 세트에 대응하는 것을 특징으로 하는 방법.
제 6 항 또는 제 7 항에 있어서,

증가하는 디지털 입력 신호에 대해, 상기 에러 신호 세트는 각 세트 내의 상기 에러 신호의 결과값과 누적 에러값이 모두 실질적으로 최소가 되는 방식으로 선택되는 것을 특징으로 하는 방법.
제 6 항 내지 제 8 항 중 어느 한 항에 있어서,

상기 매핑 입력 신호 중 적어도 일부는 상기 디지털 입력 신호 중 (n-k) 최상위 비트를 서모미터-코딩(thermometer coding)함으로써 획득되는 것을 특징으로 하는 방법.
제 6 항 내지 제 9 항 중 어느 한 항에 있어서,

2^k개의 소스 유닛 중 적어도 2^n-k-1개 세트 및 적어도 1, 2, 4, ... 및 2^k-1개의 소스 유닛 세트가 상기 아날로그 출력 신호를 생성하는데 이용가능한 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 2ⁿ-1개의 개별 소스 유닛 내의 에러 측정 후에, k = 1의 값에 대해 매핑 제어 신호가 생성되고, 그 후, k가 증가하는 단계로, 2^k개의 소스 유닛 중 2^n-k-1개 세트에서 에러를 측정한 후마다, k = 2, 3, ...값에 대해 매핑 제어 신호가 생성되는 것을 특징으로 하는 방법.
디지털-아날로그 변환기에서의 에러 감소율 개선 방법에 있어서,

상기 청구항 제 1 항 내지 제 11 항 중 어느 한 항에 따른 방법을 적용함으로써, m-비트 디지털 입력 신호 중 최상위 n비트가 처리되고,

(m-n) 최하위 비트는 서로에 대해 모두 2배인 출력 신호를 공급하는 소스 유닛에 대한 제어 신호로서 인가되며,

이들 출력 신호 중 가장 큰 값은 상기 청구항 제 1 항 내지 제 11 항 중 어느 한 항에서의 상기 소스 유닛 중 하나의 출력 값에 대해 실질적으로 1/2 값을 가지고,

상기 출력 신호는 서로 조합되어 아날로그 출력 신호를 제공하는 것을 특징으로 하는 방법.
상기 청구항 제 1 항 내지 제 12 항 중 어느 한 항에 따른 방법이 적용된 디지털-아날로그 변환기.
디지털-아날로그 변환기(DAC)에 있어서,

n-비트 디지털 입력 신호를 아날로그 출력 신호로 변환하기 위해, 매핑 매트릭스 블록 및 신호들을 조합하여 아날로그 출력 신호를 제공하는 다수의 선택가능한 소스 유닛을 포함하되,

상기 아날로그 출력 신호로 변환될 디지털 입력 신호로부터 획득되는 매핑 입력 신호는 상기 매핑 매트릭스 블록으로 공급되며,

상기 매핑 입력 신호 및 상기 다수의 선택가능한 소스 유닛에서 발생하는 에러로부터 유도되는 매핑 제어 신호에 응답하여 매핑 출력 신호가 생성되고

상기 매핑 매트릭스 블록은, 소스 유닛 수에 대응하는 수의 매핑 제어 신호 의 제어하에, 소스 유닛 수보다 적은 수의 매핑 입력 신호에 의해 상기 소스 유닛이 동작되는 방식으로 구성되는 것을 특징으로 하는 디지털-아날로그 변환기.
제 14 항에 있어서,

상기 소스 유닛에서 발생하는 에러로부터 유도되는 에러 신호에 응답하여, 매핑 제어 신호를 생성하기 위한 프로세싱 유닛이 제공되는 것을 특징으로 하는 디지털-아날로그 변환기.
제 15 항에 있어서,

상기 프로세싱 유닛은 상기 에러 신호를 위한 메모리 수단 및 상기 에러 신호 중 적어도 일부를 적어도 1, 2, 4, ..., 2^k-1개의 에러 신호 세트로 배열하기 위한 분류(sorting) 수단을 포함하며, 여기서 k≤n 이고, 각 세트는 동시에 동작가능한 실질적으로 동일한 소스 유닛 세트에 대응하는 것을 특징으로 하는 디지털-아날로그 변환기.
제 16 항에 있어서,

상기 분류 수단은 부가의 에러 신호를 2^k개의 부가의 에러 신호 세트로 배열할 수 있고, 여기서 각 세트는 동시에 동작가능한 실질적으로 동일한 소스 유닛 세트에 대응하는 것을 특징으로 하는 디지털-아날로그 변환기.
제 17 항에 있어서,

상기 매핑 입력 신호 중 적어도 일부를 획득하기 위해, 상기 n-비트 디지털 입력 신호 중 (n-k) 최상위 비트를 서모미터-코딩 신호로 변환하기 위한 디코더가 제공되는 것을 특징으로 하는 디지털-아날로그 변환기.
상기 청구항 제 14 항 내지 제 18 항 중 어느 한 항에 따른 디지털-아날로그 변환기를 이용하여 m-비트 디지털 입력 신호의 n 최상위 비트를 변환하는 디지털-아날로그 변환기에 있어서,

(m-n) 최하위 비트에 응답하여, 서로에 대해 모두 2배인 신호를 공급하는 부가적인 다수의 선택가능한 소스 유닛이 제공되고,

이들 출력 신호 중 가장 큰 값은 상기 청구항 제 14 내지 제 18항 중 어느 한 항에서의 상기 소스 유닛 중 하나의 출력 값에 대해 실질적으로 1/2 값을 가지며,

상기 출력 신호들은 조합되어 아날로그 출력 신호를 제공하고,

상기 디지털-아날로그 변환기는 상기 청구항 제 14 항 내지 제 18 항 중 어느 한 항에 따른 디지털-아날로그 변한기의 출력 신호와 상기 아날로그 출력 신호를 조합하기 위한 조합 회로를 더 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.