KR100730398B1

KR100730398B1 - Ｄ/ａ 변환기 교정 방법 및 ｄ/ａ 변환기

Info

Publication number: KR100730398B1
Application number: KR1020047018235A
Authority: KR
Inventors: 엘로란타페트리
Original assignee: 노키아 코포레이션
Priority date: 2002-05-27
Filing date: 2002-05-27
Publication date: 2007-06-20
Also published as: DE60215560D1; EP1510009A1; EP1510009B1; DE60215560T2; US20060114138A1; US7026967B2; CN1625840A; CN100481730C; AU2002255056A1; WO2003100982A1; US20050052297A1; KR20050003442A

Abstract

본 발명은 세그먼트 전류-스티어링 D/A 변환기를 디지털 교정하는 방법을 개시한다. 본 발명의 일 실시예는 14비트 DAC이고, 6 MSB가 두 개의 비가중 전류원 어레이로 변환된다. 추가적으로, 본 발명에서는 전류원의 분석된 부정합 데이터에 기초하여 스위칭 순서를 조작하는 새로운 방법이 제공된다. 프로그래밍가능한 맵핑 디바이스가 스위치 어레이 앞에서의 고정된 온도 디코딩 대신에 사용된다. 이런 프로그래밍가능한 맵핑 디바이스를 사용함으로써 전류 스위치의 스위칭 순서가 최적으로 선택되며, 이에 따라 결과적인 아날로그 신호 에러가 최소화된다. 스위칭 순서는 본 발명에 따른 교정 방법에 기초하여 맵핑 디바이스에 프로그래밍된다. 본 발명에 따른 교정은 소자 자체 내부의 부정합을 야기하는 에러를 프로세싱하는데 목표를 두고 있다. 이러한 교정은 비가중의 단위 전류 스위치를 더욱 최적화된 순서로 재배열함으로써 수행된다.

D/A 변환기, 전류 스위치, 분류.

Description

Ｄ/Ａ 변환기 교정 방법 및 Ｄ/Ａ 변환기{METHOD FOR CALIBRATING A DIGITAL-TO-ANALOG CONVERTER AND A DIGITAL-TO-ANALOG CONVERTER}

본 발명은 집적 전자 회로에 관한 것이다. 특히, 본 발명은 세그먼트 전류 스티어링 D/A 변환기(segmented current-steering D/A converter)의 비가중(unweighted) 전류원 어레이를 교정(calibration)하는 신규의 개선된 방법 및 상기 교정 방법을 구현하는 신규의 개선된 D/A 변환기 설계에 관한 것이다.

D/A 변환기는 많은 전자 회로에서 디지털 신호를 대응하는 아날로그 신호로 변환하는데 광범위하게 사용된다. 고 분해능, 고속 D/A 변환기(DAC)는 예를 들어, 무선 기지국, 무선 통신, 다이렉트 디지털 주파수 합성, 신호 재구성, 테스트 장비, 고 분해능 이미지 시스템 및 무정형 파형발생기에서 많은 응용을 발견할 수 있다.

원격통신 응용들에 있어서의 요건들은 수백 메가 헤르쯔의 샘플링 주파수에서 동작할 수 있는 10 내지 16비트 D/A 변환기를 요구한다. 고속 동작을 위해서, 대부분 전류-스티어링 토폴로지(current-steering topology)가 선택 사용된다. 비록 약간의 양품률(yield)을 가지고 14비트 DC-선형성을 만족하도록 전류-스티어링 DAC를 설계하는 방법이 있기는 하지만은, 고주파 특성은 용인될 수 없다. 동적 특 성이 가장 중요한 우선 사항이 되는 상업용 DAC에서, 고 양품률 DC-선형성은 10 내지 12비트 정도이다.

고분해능(>10비트) 전류-스티어링 D/A 변환기들은 전형적으로 두개 이상의 서로 다른 서브세트로 분할되며, 이에 따라 이 서브세트 각각은 입력 비트의 일부를 디지털 신호에서 아날로그 전류로 변환시킨다. 이러한 토폴로지의 한 예가 도 1에 도시된다. MSB-서브세트는 최상위 비트를 변환하기 때문에 가장 중요하며, 따라서 대부분의 출력 신호가 된다.

세그먼트 전류-스티어링 DAC에서, MSB-블록 또는 서브세트는 온도 디코딩(thermometer decoded) 입력 비트에 의해 제어되는 비가중 전류원 매트릭스이다. 이것은 예를 들어, 6 MSB는 63개의 차동 전류 스위치를 제어하는 63 개의 제어 신호로 온도-디코딩됨을 의미한다. 6비트 이진수 워드(2⁶)가 지시할 수 있는 64개 신호 레벨 중 하나가 0 이기 때문에, 오직 63개 신호만이 필요하다. LSB-블록은 전형적으로 그 어떤 디코딩 없이 LSB에 의해 제어되는 이진수-가중 전류원을 갖는다. 이에 더하여, 이진수-가중 및 비가중 모두가 될 수 있는 중간 비트 변환이 있을 수 있다.

어떤 교정 방법의 이용은 고성능 AC-선형성을 갖는 고분해능 DAC를 설계하는 양호한 방법이다. 교정의 경우에서, 설계는 양호한 고주파 특성을 얻고, 교정이 DC-선형성 요구를 처리하도록 두는데 초점을 둘 수 있다.

전류-스티어링 DAC의 DC-선형성은 MSB 서브세트의 전류원 트랜지스터에 의해 주로 영향받는다. 전류원 랜덤 부정합(random mismatch)은 하기 수식 (1)을 사용하여 계산될 수 있다.

A 및 A_Vth는 프로세스-의존 변수이다. W 및 L은 전류원 트랜지스터 각각의 폭 및 길이이며, V_gs는 트랜지스터의 게이트-소스 전압이다.

예로서, б=0.225% 부정합을 갖는 전류원들의 상대적 퍼센트 전류 분포가 도 2에 도시된다.

랜덤 부정합에 부가하여, 공급 라인에서의 프로세스-관련 변화(gradient) 및 전압 강하에 의해 주로 야기되는 여러가지 시스템 에러가 또한 존재한다. 시스템 에러의 누적은 주의깊은 레이아웃 설계로 보상될 수 있다. 또한 몇 가지의 스위칭 순서 랜덤화 (switching order randomising)가 사용된다.

전류원 어레이의 스위칭 순서는 전형적으로 시스템 에러의 누적이 전체 램프 신호(ramp signal)에 대하여 고르게 분포되도록 선택된다. 가장 일반적인 방법 중 하나는 대칭적 스위칭(symmetrical switching)이다. 그러나, 스위칭 순서 랜덤화는 단지 시스템 에러 누적에만 영향을 미친다. 특히, 만일 INL (Integral Non- Linearity)곡선이 급커브를 나타내는 경우, DC-비선형성은 왜곡을 증가시킬 수 있다. 다른 한편으로, INL 에러가 크게되면 양자화 잡음이 증가한다.

도 3a 및 도 3b는 14비트 분해능의 비가중 어레이의 DNL(Differential Npn-Linearity)곡선 및 INL 곡선을 도시한다. 63 개 전류원은 б_id= 0.025%의 랜덤 에러가 부가된 이상적(ideal) 전류원이다. 각 전류원은 하기 수학식으로 설명된다. 그 결과는 1000 매트랩(Matlap) 시뮬레이션으로부터 얻어진다.

X_rand는 정상 분포된 랜덤수이다. I_MSB0는 이상적 전류이고, б_id/I_d는 에러의 표준 편차이다. 도 4 및 도 5는 DNL 및 INL 에러의 상대적 분포를 도시한다. 도 5에서 도시된 바와같이, 전형적 INL은 거의 12비트이고, 단지 11비트만이 고 양품률로 얻어질 수 있다.

전류원들의 부정합은 전체 D/A 변환기의 DC-선형성 특성을 결정한다. 목표는 0.5 LSB 보다 작은 DNL 및 INL 모두를 갖는 것이다. DNL은 1 LSB로부터 계단 편차가 얼마나 큰지를 설명한다. INL은 에러의 누적 합계를 도시한다. 따라서 충분한 DC-선형성을 위해, 이 부정합은 공칭 값으로부터 너무 많은 전류 편차가 생기지 않도록 충분히 작아야 한다. 랜덤 부정합의 가우시안 분포 특성 때문에, 설계 마진은 고 양품률을 보장하기 위하여 상대적으로 커야 한다.

그러나, 만일 DAC가 비선형성 사양(specification)을 만족하도록 설계된다면, 이는 고주파 신호들에 대한 최적이지 못한 설계를 유발할 수 있게 때문에, 고주파 특성이 불량해진다.

종래 기술에 의한 해결책에서, 완전한 DC-선형성을 위한 최적화 때문에 비-교정된 고분해능 DAC는 전형적으로 낮거나 중간 수준의 고주파 특성을 갖는다. 따라서 고분해능 및 고주파 성능을 위해서는 일부 교정이 극히 요구된다.

동적 요소 정합 (dynamic element matching)으로 지칭되는 의사 교정(pseudo calibration)방법은 특히 데이터 변환기의 시그마-델타 타입 내부의 D/A 변환기에서 일반적 방법이다. 본 방법은 스위칭 패턴의 순서를 연속적으로 변경함으로써 선형성 에러들을 잡음 플로우(noise floor)수준으로 분포시킨다.

실제 교정 방법은 두 가지 주요한 기반 즉, 실제 전류원을 미세조정하거나(trimming), 혹은 출력에 보정항(correction term)을 발생하기 위하여 추가의 정밀도가 낮은 DAC를 구비하는 것이다. 이들 방법은 전형적으로 변화하는 조건들 때문에 연속적 교정을 필요로 한다. 예를 들어, 온도 또는 바이어싱 조건들이 변할 수 있다.

종래 기술의 해결책의 문제점은 다음과 같다. 시스템 에러들을 분포시키는 것에 촛점을 두고 있는 레이아웃 기술들은 트랜지스터의 랜덤 부정합에 의해 생성된 에러들에는 영향을 미치지 못한다. 병렬 어레이의 사용은 이들 랜덤 에러들을 평균화할 수 있지만, 그러나 이로인한 회로 복잡성 때문에 여전히 고주파 성능이 감소되게된다. 또한, 랜덤 부정합은 트랜지스터 면적 및 과구동(overdrive) 전압의 함수이기 때문에, 고분해능 DAC의 설계는 면적 및 전력 모두를 소모한다. 하지만, 가장 중요한 문제는 완전한 DC-선형성 설계는 고주파 특성을 감소시킨다는 것이다. 따라서, 이들 DAC는 전형적으로 고속 동작에 적합하지 않다.

동적 요소 정합 방법은 DC-선형성 에러를 잡음 플로우 수준으로 분포시키며, 이에 따라 비록 왜곡은 적지만 에러는 여전히 존재한다. SNDR(신호 대 잡음비) 값은 동적 정합 방법의 유무에 불구하고 f_sample/2 주파수 대역에서 여전히 같으며, 이에 따라 실제 유효 비트 수는 거의 증가하지 않는다.

미세 조정될 수 있는 전류원의 사용은 DAC의 아날로그 부의 복잡도를 증가시키며, 이에 따라 DAC가 고주파 성능을 위해 최적화되는 것이 용이하지 않다. 종래 기술의 교정 방법은 바이어싱 또는 주위 온도의 변화에 민감하다.

만일 부가적인 DAC 또는 전류원이 교정에 사용된다면, 아날로그부의 복잡도가 더욱 증가된다. 이들 방법은 또한 주된 DAC에서의 불균형 때문에 고주파 동작에서의 문제점들을 야기한다.

미국특허 제 6,118,398호는, 디지털 입력에 기초한 출력 전류의 생성에 사용되는, 소정의 시퀀스에서 동작가능한 기판 상의 복수의 전류원, 및 실제 전류 값에 기초하여 전류원에 사용될 소정의 시퀀스를 확립하며, DAC의 성능을 증가시키는 연결 네트위크를 포함하는 디지털-대-아날로그 변환기(DAC)를 개시하고 있다. 상기 연결 네트위크는 DAC의 INL 에러를 감소시키는데 사용될 수 있다. 상기 연결 네트워크는 소정의 시퀀스의 사용을 설정하기 위하여 선택적으로 연결되는 복수의 퓨저 블(연결을 단속할 수 있는) 링크 (fusible link)에 의해 제공될 수 있다. 그러나, 상기 연결 네트워크는 전체 변환기의 디지털부 뒤에 연결되어 아날로그측에 위치된다. 이것은 아날로그 설계를 더 복잡하게 하여, 아날로그측의 고주파 선형성에 크게 영향을 미친다. 복수의 전류원들은 최저로부터 최고로 분류(sorting)될 수 있는 실제 값들(actual values)을 가지며, 각각의 실제 전류 값은 원하는 값에 대해 크기 및 극성 모두를 갖는 에러 값을 정의할 수 있다. 전류원의 사용 순서를 분류하는 일 실시예는 이 에러 값들에 기초한다.

본 발명의 목적 또는 목표는 INL 곡선의 큰 변화를 감소시키는 것이며, 이에 따라 에러들의 누적이 급커브의 선형성 곡선을 발생하지 않게 된다. 다른 한편으로, 최대 편차를 제로(0)-코드 및 풀-스케일 코드로 이동시킴으로써, 신호 스윙(signal swing)의 제한은 신호로부터 DC 에러들의 영향을 항상 감소시킬 수 있다. 에러의 누적이 감소될 때, 교정된 INL은 교정이 없는 경우보다 항상 적다.

또한, 본 발명의 목적은 AC-선형성에 덜 영향을 미치면서 DC-선형성을 개선할 수 있는 디지털-대-아날로그 변환기 설계를 제공하는 것이다.

본 발명은 세그먼트 전류-스티어링 D/A 변환기를 디지털 교정하는 방법을 설명한다. 본 발명의 일 실시예는 14비트 DAC 로서, 여기서 6 MSB가 두 개의 비가중 전류원 어레이로 변환된다. 또한, 본 발명에서, 전류원의 부정합에 대한 분석 데이터에 근거하여 스위칭 순서를 편성하기 위한 신규한 방법이 제공된다. 프로그래밍가능한 맵핑 디바이스가, 스위치 어레이 앞에서의 고정된 온도 디코딩 대신에 사용 된다. 이러한 프로그래밍가능한 맵핑 디바이스를 사용함으로써, 전류 스위치의 스위칭 순서가 최적으로 선택될 수 있어, 결과적인 아날로그 신호에서의 에러가 최소화된다. 이 스위칭 순서는 본 발명에 따른 교정 방법에 기초하여 맵핑 디바이스에 프로그래밍된다.

본 발명에 따른 교정은 구성 요소 자체 내부에서 저조한 정합(poor matching)을 야기하는 에러들을 프로세싱하는 것에 목표를 두고 있다. 이런 교정은 비가중의 단위 전류 스위치들을 보다 최적화된 순서로 재배열함으로써 수행된다.

본 발명의 교정 방법 덕택에, 신규한 DAC의 설계는 현재 DAC의 아날로그 부분에 그 어떠한 영향을 끼치지 않는다. 그러므로, 상기 교정을 수행함으로써 DAC의 동적 성능을 저하시킬 위험은 없다. 더욱이, 본 발명에 따른 교정 방법은 모든 것이 DAC의 디지털 부분에서 수행되기 때문에 DAC의 아날로그 부분의 복잡성을 증가시키지 않는다. 사실, 디지털 교정 방법의 사용은 DAC가 고주파 성능에 대해 완전하게 최적화될 수 있게 한다. 또한, DAC의 아날로그 영역은 작게 유지될 수 있는 바, 이 역시 고주파 특성에 유리하다.

만일 DAC가 프로세싱 전력을 갖는 어느정도 규모가 큰 시스템의 일부인 경우, 전제 교정 알고리즘은 적절한 소프트웨어로 구현될 수 있다. 만일 DAC가 독립형(stand-alone) 칩이라면, 이 교정 알고리즘은 동일 칩에 구현될 수 있으며, DAC는 자체 교정 DAC로서 동작할 수 있다. 교정 이후에, 교정 로직은 파워-다운 상태에 놓이게 되며, 이에 따라 전류를 소모하지 않는다.

본 발명에 따른 방법은 랜덤 에러 및 시스템적 에러 모두를 교정한다.

본 발명에 대한 상세한 이해를 도모하기위해 제공되며 본 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시하며, 이하 이 도면들을 참조하여 본원 발명을 상세히 설명한다.

도 1은 종래 기술의 세그먼트 전류-스티어링 D/A 변환기를 도시한다.

도 2는 전형적인 전류원 세트의 전류 분포를 도시한다.

도 3a 및 3b는 종래 기술의 비가중 MSB 어레이의 DNL 및 INL 곡선 각각을 도시한다.

도 4는 도 3a의 DNL 값의 상대적 분포를 도시한다.

도 5는 도 3b의 INL 값의 상대적 분포를 도시한다.

도 6은 본 발명의 일 실시예의 블록도이다.

도 7a 및 7b는 본 발명의 일 실시예에 따른 스위칭 순서 타겟의 일 예를 도시한다.

도 8a 및 8b는 본 발명의 일 실시예에 따른 교정 이후에, DNL 및 INL 곡선각각을 도시한다.

도 9는 본 발명의 다른 실시예의 블록도이다,

도 10a 및 10b는 도 10의 실시예에 따른 교정 이후에, DNL 및 INL 곡선각각을 도시한다.

도 11은 도 10a의 교정된 DNL 값의 상대적 분포를 도시한다.

도 12는 도 10b의 교정된 INL 값의 상대적 분포를 도시한다.

도 13은 본 발명의 맵퍼의 블록도이다.

도 14는 본 발명의 일 실시예에 따른 교정 시스템의 블록도이다.

도 15는 본 발명의 일 실시예에 따른 교정 하드웨어 구현을 나타내는 블록도이다.

도 16a 및 16b는 본 발명의 일 실시예에 따른 분류 알고리즘의 제 1 단계을 설명하는 흐름도이다.

도 17은 본 발명의 일 실시예에 따른 분류 알고리즘의 제 2 단계을 설명하는 흐름도이다.

이제, 첨부 도면에 예시된 본 발명의 실시예들을 상세히 설명하기로 한다.

본 발명에서, 전류원들에서의 분석된 부정합 데이터에 기초하여, 스위칭가능한 전류원의 스위칭 순서를 편성하는 새로운 방법이 제공된다. 도 6에서는 교정될 수 있는 스위칭가능한 전류원 어레이(1)의 간략 실시예를 개시한 블록도가 도시된다. 스위칭가능한 전류원은 예를 들어 스위칭 가능한 전류원을 형성하도록 임의의 전류원과 임의의 스위칭 소자를 조합한 것을 의미한다. 도 6은 또한 통상적인 온도디코더를 대신하여 사용되는 프로그래밍가능한 맵핑 디바이스(2)를 도시한다. 맵핑 디바이스(2)는 전류 스위치 어레이(1)의 전류 스위치들의 스위칭 순서를 제어하기 위해서, 전류 스위치 어레이(1)에 연결된다. 본 예에서, 상기 맵핑 디바이스는 본 발명의 교정 알고리즘 결과에 기초하여 6비트 입력 신호들중 임의의 신호를 63개 출력 신호들의 임의의 조합으로 맵핑할 수 있다. 실제로, 63×63 셀 RAM (랜덤 액 세스 메모리)이 이런 기능을 수행할 수 있다. 맵핑 디바이스(2)에 입력되는 맵핑 데이터는 교정 알고리즘과 그리고 이 알고리즘에 의해 수집된 데이터에 기초한다.

이 교정 알고리즘은 공칭 값과 비교되는 전류원들의 전류 편차를 측정한다. 이 측정에 기초하여, 전류원은 INL 편차를 최소가 되도록 하기 위해 최적화 순으로 분류된다. 교정 알고리즘에 대한 상세 내용은 나중에 설명될 것이다.

AC-선형성 특성 뿐아니라 최적화된 DC-선형성을 얻기 위하여, MSB 전류원들중 제 1 세트의 전류원의 스위칭 순서는, 공칭 전류로부터의 최대 양(+) 및 음(-) 편차가 램프(ramp)의 처음과 마지막에 위치되도록 선택된다. 모든 짝수(even) 코드는 양(+) 에러를 가지며, 모든 홀수(odd) 코드는 음(-)의 에러를 갖는다. 중간 코드들에서, 상기 공칭 값으로부터의 편차는 그의 최소값에 놓인다. MSB 전류원들중 제 2 세트의 전류원에서, 모든 짝수 코드는 음(-) 에러를 가지며, 모든 홀수 코드는 양(+) 에러를 갖는다.

도 7a 및 7b는 두 개의 스위칭 어레이의 실시예에서 스위칭 순서 맵핑의 목표를 도시한다. 숫자 1은 최소 전류(I₀ - I_err,max,neg)를 나타내고, 값 63은 최대 전류(I₀ + I_err,max,pos)를 나타낸다.

도 6의 구조의 교정된 선형성 곡선들이 도 8a 및 8b에 각각 도시된다. 이 곡선은 도 3a 및 3b의 교정되지 않은 곡선과 동일한 전류원 데이터로 계산된다. 4비트 양자화가 편차 측정을 위해 사용된다. 이것은 기본적으로 4비트 ADC(아날로그-대-디지털 변환기)가 에러 측정에 사용될 수 있음을 의미한다. 각각의 런(run)에 대해, 최대 코드 편차가 최대 에러로 스케일링(scaling)된다.

개선된 교정 구현의 블록도가 도 9에 도시된다. 본 실시예에서, 두개의 병렬 스위칭 어레이(1a, 1b)가 사용되며, 이들 모두는 자체의 프로그래밍가능한 맵핑 디바이스 또는 맵퍼(mapper)(2a, 2b)를 갖는다. 주목되는 사항으로, 여기서 스위칭 어레이는 그의 소자들이 전류원과 그리고 이 전류원에 연결된 스위치로 구성되는 어레이를 의미한다. 이 어레이들의 전류는 최상위 레벨로 서로 연결되며, 이에 따라 단위 전류는 1 개의 어레이의 단위 전류의 두 배가 된다. 두개의 어레이(1a 및 1b)는 자신의 맵핑 디바이스(2a 및 2b)를 가지며, 이들은 동일한 디지털 입력 신호에 연결된다.

상기 언급된 맵핑은 어레이(1a)에 사용된다. 어레이(1b)에서, 음(-) 및 양(+) 에러들 또는 편차들의 반전 지향(reverse orientation)이 사용된다. 이것은 맵핑 데이터(1) 및 (2)에 의해 각각 제어된다. 출력 전류들이 최상위 레벨에서 합산될 때, 어레이(2a)의 양(+)에러들 각각은 어레이(2b)의 음(-) 에러들과 병행 사용되거나 어레이(2b)의 음(-)에러들 각각이 어레이(2a)의 양(-) 에러들과 병행 사용된다. 이제 전류 편차들은 항상 다른 어레이로부터의 상보 편차에 의해 보상된다.

도 10a 및 10b에서, 개선된 교정 선형성 곡선이 도시된다. 4비트 양자화가 편차 측정을 위해 사용된다. DNL 및 INL의 상대적 분포가 도 11 및 도 12에서 도시된다.

필요한 맵핑 기능을 수행할 수 있는 맵핑 디바이스는 단순 RAM 회로이다. 하지만 63×63 비트 RAM에 대하여, 3969 셀이 필요하다. 만일 DAC의 목표가 수백 메 가헤르쯔 샘플링 율에서 동작하는 것이라면, 63×63 비트 RAM은 최적이 아니다. 셀의 수를 감소시킬 가능성이 있다. 성능을 개선하기 위하여, RAM은 도 13에 도시된 바와같이, 칼럼 및 로우 단위로 나누어질 수 있다. 만일 이런 종류의 로우/칼럼 구성이 사용된다면, 교정 알고리즘의 맵핑 어드레스들은 또한 로우 칼럼 어드레스들이어야 한다.

칼럼 뱅크(bank)는 입력 데이터의 6 MSB를 얻어 이들 출력을 로우 뱅크에 맵핑하는 63×4 비트 RAM 회로이다. 각 6비트 입력 코드에 대해, 로우 RAM을 위한 어드레스 값이 있는데, 이는 얼마나 많은 스위치가 선택된 칼럼으로부터 스위칭 되는지를 알려준다. 제로 값은 어떤 셀도 칼럼으로부터 스위칭되지 않았음을 나타낸다.

8×8 비트 RAM 로우 뱅크는 각 칼럼의 소자들 또는 셀들의 스위칭 순서를 맵핑한다. 칼럼 뱅크로부터 각각의 8 어드레스 코드에 대해, 이전 워드와 비교하여 하나 이상의 스위치 셀을 스위칭하는 유일한 8비트 워드가 있다. 8개 이상의 어드레스 코드는 버려진다.

칼럼 뱅크와 로우 뱅크 사이, 그리고 로우 뱅크와 전류 스위치 어레이 사이의 래치들은 고속 동작을 보장하기 위하여 동기화 목적으로 사용된다.

본 발명의 일 실시예를 구현하는 한 기본적 블록도가 도 14에 도시된다. 이 블록도는 두 개의 스위치 어레이(1a 및 1b)를 갖는 경우를 도시한다. 교정 알고리즘 자체는 소프트웨어로서 완전하게 구현될 수 있다.

I_ref는 어레이(1a 및 1b)의 전류원과 전류 비교를 위해 사용되는 기준 전류원 이다. 본 예에서, 이 기준 전류원은 DAC의 전류원을 바이어싱하기 위해 사용되는 것과 동일한 바이어스로부터 투영(mirror)된다. 이 기준 전류원은 평균화 및 공통 중심 레이아웃(averaging and common centroid layout)을 사용함으로써 고정밀도로 설계될 수 있는 바, 이는 상기 ADC를 위하여 고속 동작이 필요 없기 때문이다.

이 ADC는 기준 전류로부터 전류원 전류 편차를 분석하는데 사용되는 저속, 저 분해능 ADC이다. 4비트 분해능은 상기 예에서 보인 계산에서 사용된다. ADC 측정 범위는 튜닝가능하며, 이에 따라 측정 범위는 모든 전류원들을 측정하고, 에지들(edges)에서의 코드들이 사용되지 않는지 여부를 검사함으로써 필요한 범위를 얻도록 고정될 수 있다.

본 교정 알고리즘은 한번에 하나씩 전류원들의 편차값을 얻으며, 이들 값을 사용하여 스위칭 순서를 적절하게 분류한다. 이 맵핑 데이터는 맵핑 디바이스에 적재되며, DAC는 정상 동작 준비에 놓이게 된다.

교정 알고리즘에 대한 상세한 설명은 도 15 내지 도 17을 참조하여 하기에 설명한다. 이 알고리즘의 하드웨어 구현은 도 15에서 도시된다. 이것은 또한 소프트 웨어 구현에서 언급되는 필요한 블록들을 설명한다. ADC의 분해능은 교정 방법의 정확도를 결정하며, 분해능은 2내지 6비트가 될 수 있다. 본 예에서, 4비트 분해능이 사용된다. 만일 더욱 높은 분해능이 사용된다면, 편차값 RAM은 또한 증가하는데, 이는 워드 길이가 셀의 수를 결정하기 때문이다. 제어 로직은 교정의 진행을 제어한다.

본 교정 알고리즘은 4개의 서로 다른 단계를 갖는다. 첫번째 단계, 편차 데 이터는 ADC로 수집되고, 편차값 RAM에 저장된다. 다음, 두 개의 단계에서 실제 분류이 이루어진다. 우선 상기 데이터가 증가 또는 감소 순서로 분류되며, 이어서 도 7에서 도시된 바와 같이 맵핑 디바이스 값이 랜덤화된다. 마지막 단계에서, 정확히 분류된 맵핑 데이터가 맵핑 디바이스에 적재된다.

제 1 단계에서, 초기화 데이터가 ROM으로부터 맵핑 디바이스로 적재된다. 이 맵핑 데이터는 한 번에 하나씩 어레이의 전류원을 맵핑하며, 이에 따라 각 어레이의 63개 전류원 모두가 개별적으로 측정될 수 있다. 모든 전류원은 기준 전류원에 비교되며, 그 차이는 ADC로 변환된다. 본 예에서, 4비트 ADC가 사용된다. 이제 각 전류원에 대하여 기준 전류로부터 편차를 나타내는 편차값 RAM에 4-비트 숫자가 있다.

제 2 단계에서, 편차 값은 맵핑 데이터를 생성하기 위하여 사용되는데, 이 에러들은 증가하거나 감소하는 순서이다. 분류 카운터(SC)는 2^6-1=62의 최대값과 자리올림 비트를 갖는 6비트 카운터이다. 최대값(62) 이후 다음 상태에서, 출력은 출력단에 0 값을 주면서 오버플로우잉하고, 자리올림 비트를 플래깅(frag)한다. 분류 카운터(SC)는 맵퍼 데이터(MD)에 대한 어드레스 값을 제공하며, 이곳으로부터 편차값(DV) RAM에 대한 어드레스가 적재된다. 분류 준비 카운터(SRC)는 분류의 진행을 제어하는 6-비트 카운터이다. SRC가 오버플로잉하고, 자리올림 비트가 활성화될때, 분류의 제 1 단계가 준비된다.

두 개의 스위칭 어레이의 경우에 있어서, 교정 알고리즘의 제 1 단계의 흐름도가 도 16a, 16b에 도시된다. DV(MD(SC)) 표현은 맵핑 데이터 RAM(MD)의 어드레스 값에 의해 지시되는 편차값 RAM(DV)의 값을 가리킨다. 맵핑 데이터 RAM(MD)의 어드레스 값은 분류 카운터(SC)이다. DV1 및 DV2는 비교되어질 편차 값 RAM의 숫자이다.

특별한 경우는 SC 카운터가 DV1에 대한 편차값을 판독한 이후 오버플로잉할 때이다. 이 경우에 DV2는 최초 어드레스 위치에서 적재된다. 최후 및 최초값은 역순으로 비교된다. SC 카운터의 자리올림 신호는 이 상황을 나타내는데 사용된다.

분류 준비 카운터(SRC)는 맵핑 데이터 교체(swap)가 수행될 때마다 리셋된다. 만일 카운터가 64 단계 동안 리셋되지 않는다면, 카운터는 오버플로잉라고, 자리올림 비트는 활성화된다. 이 시점에서 모든 편차값은 교체 없이 비교되며, 이들은 증가하는 순이다. 여기서 주목할 것은, 셀의 수가 홀수이기 때문에, 모든 라운드에 대해 다른 값이 비교된다(1<=>2, 3<=>4, ..., 61<=>, 63<=>1, 2<=>3, ... 62<=>63, 1<=>2, ...).

도 9에 도시된 2-어레이 시스템에서, 제 2 어레이에 대하여 DV1 및 DV2 비교가 역순으로 수행된다. 제 1 분류 이후에, 값들은 감소하는 순이며, 이에 따라 최초 셀은 최대 양(+) 에러이고, 그리고 최후 셀은 최대 음(-) 에러이다. 동일한 하드웨어 구현이 사용될 수 있다. 제 1 단계 분류 이후에, 편차 값은 버려질 수 있다.

제 2 단계 교정 알고리즘은 단순히 맵핑 데이터를 최종 순서로 편성한다. 제 2 단계 교정 알고리즘은 맵퍼 데이터 RAM의 후반부로부터 숫자를 취하고, 이 숫자를 맵퍼 데이터 RAM의 전반부로 이동시키며, 이에 따라 최초 메모리 위치는 변하지 않은 채로 유지되며, 두 번째는 최후값으로 교체된다. 세 번째는 변하지 않으며, 네 번째는 최후의 세 번째로서 교체되는 등으로 된다. 알고리즘의 흐름도가 도 17에 도시된다. '최대(max)' 용어는 SC 카운터의 최대값을(본 예에서 62인) 나타낸다. 만일 2-어레이 구조가 사용된다면, 상기 흐름도는 이들 어레이 모두에 대해 유효하다. 최종 단계에서, 분류된 맵핑 디바이스는 맵핑 디바이스로 적재된다. 2-어레이 토폴로지에서, 4개의 단계 모두가 제 2 어레이에서 반복된다.

기술의 진보와 함께, 본 발명의 기본 사상이 다양한 방식으로 그리고 다양한 네트워크 환경에서 구현될 수 있음이 당업자에게는 자명하다. 본 발명과 그 실시예는 이에 따라 상기에서 설명된 예에 한정되지 않으며, 그 대신에 청구범위 범주 내에서 변경될 수 있다.

Claims

제어 순서로 동작가능한 스위칭가능한 전류원(1) 세트와 상기 전류원의 동작 순서를 제어하도록, 상기 스위칭 가능한 전류원(1)에 연결된 맵핑 디바이스(2)를 포함하는 디지털-대-아날로그 변환기(DAC)에 있어서,

상기 스위칭가능한 전류원(1)의 세트는 두개의 어레이의 스위칭가능한 전류원들(1a, 1b)로 분할되고; 그리고

상기 맵핑 디바이스는 상기 스위칭가능한 전류원 어레이들에 연결된 두개의 독립적인 맵퍼(2a, 2b)로 분할되며,

상기 디지털-대-아날로그 변환기는:

상기 맵핑 디바이스(2)에 연결된 교정 디바이스(3)와; 그리고

상기 어레이들의 상기 전류원들의 전류 편차를 측정하도록, 상기 스위칭가능한 전류원(1a, 1b)의 두개의 어레이에 연결된 측정 디바이스(ADC)를 더 포함하는 것을 특징으로 하는 디지털-대-아날로그 변환기.
삭제
제 1항에 있어서,

상기 디지털-대-아날로그 변환기는 상기 측정 디바이스에 연결된 기준 전류원(I_ref)을 더 포함하는 것을 특징으로 하는 디지털-대-아날로그 변환기.
제 1항에 있어서,

상기 교정 디바이스(3)는 상기 측정 디바이스로부터의 전류 편차 값을 분류하기 위한 분류 디바이스와;

상기 편차 값과 맵핑 데이터중 적어도 하나를 저장하기 위한 저장 디바이스(RAM)와; 그리고

상기 분류 디바이스를 제어하기 위한 제어 로직을 포함하는 것을 특징으로 하는 디지털-대-아날로그 변환기.
제 4항에 있어서,

상기 분류 디바이스는 분류 카운터(SC)와; 그리고

분류 준비 카운터(SRC)를 포함하는 것을 특징으로 하는 디지털-대-아날로그 변환기.
제 4항에 있어서,

상기 분류 디바이스는 상기 교정 디바이스의 초기화를 위해 맵핑 데이터를 저장하기 위한 ROM을 포함하는 것을 특징으로 하는 디지털-대-아날로그 변환기.
제 1항에 있어서,

상기 측정 디바이스는 아날로그-대-디지털 변환기(ADC)인 것을 특징으로 하는 디지털-대-아날로그 변환기.
소정의 순서로 동작하도록 배열된 스위칭가능한 전류원 세트를 사용하는 디지털-대-아날로그 변환기 교정 방법에 있어서,

상기 스위칭가능한 전류원 세트로부터 기준 전류에 비례하는 전류 편차 데이터를 수집하는 단계와;

상기 스위칭가능한 전류원을, 상기 기준 전류와 스위칭가능한 전류원의 양(+) 및 음(-) 편차가 서로 보상되게 하는 스위칭 순서로 분류하는 단계와;

교정되는 순서로 상기 스위칭가능한 전류원을 스위칭하기 위하여, 상기 스위칭 순서를 맵핑 데이터로서 맵핑 디바이스에 적재하는 단계를 포함하는 것을 특징으로 하는 디지털-대-아날로그 변환기 교정 방법.
제 8항에 있어서, 상기 분류 단계에서,

상기 기준 전류로부터 최대 양(+) 편차는 첫 번째로, 상기 기준 전류로부터 최대 음(-) 편차는 두 번째로, 상기 기준 전류로부터 세 번째 최대 양(+) 편차는 세 번째로, 상기 기준 전류로부터 세 번째 최대 음(-) 편차는 네 번째로 하는 식으로 상기 스위칭 순서를 선택하며,

여기서, 상기 두 번째 최후는 두 번째 최대 음(-) 편차이며, 마지막 하나는 두 번째 최대 양(+) 값인 것을 특징으로 하는 디지털-대-아날로그 변환기 교정 방법.
제 8항에 있어서,

맵핑 데이터를 개별적으로 상기 기준 전류와 비교하기 위하여 한 번에 하나씩 상기 스위칭가능한 전류원을 스위칭하는 맵핑 데이터의 일 부분을 상기 맵핑 디바이스로 적재함으로써 교정을 초기화하는 것을 특징으로 하는 디지털-대-아날로그 변환기 교정 방법.
제 8항에 있어서, 상기 스위칭 전류원 세트가 스위칭가능한 두 개의 개별적인 전류원 어레이로 분할되는 경우에, 제 1 어레이를 위한 제 1 부분의 맵핑 데이터를 제 1 순서로, 그리고 제 2 부분의 맵핑 데이터를 상기 제 1 순서의 역순으로 분류하는 것을 특징으로 하는 디지털-대-아날로그 변환기 교정 방법.
제 8항에 있어서, 상기 수집 단계에서, 상기 편차에 대한 디지털 값을 생성하기 위하여, 아날로그-대-디지털 변환기에 의하여 상기 전류원의 전류값을 측정하는 것을 특징으로 하는 디지털-대-아날로그 변환기 교정 방법.