KR20000067080A - 디지털/아날로그 컨버터 및 그를 이용한 액정표시장치의 소스 구동 회로 - Google Patents

Abstract

피드백 루프를 형성하여 보조 전류원으로 구성함으로써 셀프 캘리브레이션 기능을 구현하면서 2ⁿ으로 출력의 스케일링(Scaling)이 가능한 단위 전류 셀을 구성하며, 상기 단위 전류셀로써 디코더가 구성되지 않는 고속 8비트 디지털 아날로그 컨버터를 구성하고, 상술한 디지털/아날로그 컨버터를 소스 구동부에 이용하여 고 해상도에 대한 고속 처리 능력을 갖는 액정표시장치의 소스 구동 회로에 관한 것으로서, 디지털/아날로그 컨버터는 복수의 전압을 출력하는 전압 공급부가 구성되고, 상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하며 모드에 따라서 출력 방향이 결정되고 입력 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖도록 구성되며, 상기 디지털/아날로그 컨버터는 액정표시장치에 적용되어 구성될 수 있다.

Description

디지털/아날로그 컨버터 및 그를 이용한 액정표시장치의 소스 구동 회로{Digital/Analog converter and source drive circuit of an LCD using the same}

본 발명은 디지털/아날로그 컨버터 및 그를 이용한 액정표시장치에 관한 것으로서, 보다 상세하게는 피드백 루프를 형성하여 보조 전류원으로 구성함으로써 셀프 캘리브레이션 기능을 구현하면서 2ⁿ으로 출력의 스케일링(Scaling)이 가능한 단위 전류 셀을 구성하며, 상기 단위 전류셀로써 디코더가 구성되지 않는 고속 8비트 디지털 아날로그 컨버터를 구성하고, 상술한 디지털/아날로그 컨버터를 소스 구동부에 이용하여 고 해상도에 대한 고속 처리 능력을 갖는 액정표시장치의 소스 구동 회로에 관한 것이다.

반도체 회로 기술의 급속한 발전으로 종래의 시스템 보드 상에 분할 실장되던 부품들이 하나의 칩에 집적되며, 이에 따라서 집적회된 칩에 디지털/아날로그 컨버터도 포함됨으로써 칩 내부에서 디지털 신호가 아날로그 신호로 변환되고, 그 만큼 신호 간의 변환 속도도 고속화되고 있다.

특히, 컴퓨터 시스템, 고품위 텔레비젼, 고 해상도 화상처리분야에서는 8비트 이상의 데이터로 구현되는 컬러를 만족하는 해상도와 65MHz 이상의 빠른 변환 속도를 갖는 디지털/아날로그 컨버터가 요구된다.

고해상도 화상처리분야에서 이용되는 디지털/아날로그 컨버터는 전압 구동 방식과 전류 구동 방식으로 구분된다.

이 중 전류 구동 방식은 단일 매트릭스 구조의 전류 셀을 이용한 구조를 가지며, 이러한 구조의 디지털/아날로그 컨버터는 각각의 차동 전류셀(Differential Current Cell)의 동작에 따라 결정되는 전체 전류를 출력으로 사용하기 때문에 변환 속도가 빠르고 각각의 전류셀이 최소 비트를 나타내므로 단조 증가성이 우수하다.

이에 대한 기술은 1995년 6월에 T.Wu, C. Jin, J. Chen 및 C. Wu에 의하여 발표된 IEEE J. Solid-State Circuits, vol. 30의 "A Low Glitch 10-bit 75-MHz CMOS Video D/A Converter"에 개시된 바 있다.

그러나, 전술한 전류 셀 방식의 디지털/아날로그 컨버터는 CMOS 공정으로 여러 개의 같은 크기의 전류원을 구현할 경우 공정 변화로 인해 각각의 전류원들이 서로 다르게 구성될 수 있다. 이는 전류원을 이용한 고 해상도의 디지털/아날로그 컨버터의 구현에 장애가 될 수 있으며, 이를 위하여 전류원 간의 출력 차를 보상하기 위하여 MOSFET의 게이트와 소스 간에 형성되는 캐패시턴스를 아날로그 기억 소자로 이용하는 방식이 1989년 12월에 D. Groeneveld, H. Schouwenaars, H. Termeer과 C. Bastiaansen에 의하여 IEEE J. vol 24, "Self-Calibration Technique for Monolithic High-Resolution D/A Converters"에 개시된 바 있다.

그러나, 이러한 방법은 8비트 디지털/아날로그 컨버터를 구현하기 위해서는 256개의 전류셀이 필요하며 8-비트 디코더가 필요하다. 그러므로 더 높은 해상도에 이용가능한 디지털/아날로그 컨버터를 구현하기 위해서는 회로의 복잡도가 증가할 수 밖에 없는 문제점이 있었다.

그리고, 후자의 방법으로 구현되는 디지털/아날로그 컨버터는 디코딩에 필요한 시간만큼의 신호처리 지연이 발생되어서 고속 동작에 한계를 갖는 문제점이 있었다.

본 발명의 목적은 전류 구동 방식의 디지털/아날로그 컨버터의 출력 전류를 2ⁿ으로 스케일링 가능하게 함에 있다.

본 발명의 다른 목적은 2⁰∼2⁷의 스케일링 범위를 갖는 8개의 셀프 캘리브레이션 기능을 갖는 전류셀을 병렬로 연결하여 8비트의 디지털/아날로그 컨버터를 구현함에 있다.

본 발명의 또다른 목적은 디코더가 필요없고 회로 구성이 간단하면서 고 해상도의 확장성이 용이하며 100MHz 이상의 고속에도 동작 가능한 디지털/아날로그 컨버터를 구현함에 있다.

본 발명의 또다른 목적은 2⁰∼2⁷의 스케일링 범위를 갖는 8개의 캘리브레이션 기능을 갖는 전류셀을 병렬로 연결한 디지털/아날로그 컨버터를 채용하여 소스 신호를 출력하는 액정표시장치의 소스 구동 회로를 구현함에 있다.

도 1은 본 발명에 따른 디지털/아날로그 컨버터의 바람직한 실시예를 나타내는 회로도

도 2는 실시예를 이루는 단위 전류 셀의 캘리브레이션 모드를 나타내는 회로도

도 3은 실시예를 이루는 단위 전류 셀의 일반 모드를 나타내는 회로도

도 4a는 종래 전류 구동 방식의 디지털/아날로그 컨버터의 BCD 입력에 따른 출력 파형을 나타내는 그래프

도 4b는 실시예에 따른 BCD 입력에 따른 출력 파형을 나타내는 그래프

도 5a는 도 4a의 출력 결과를 분석하여 DNL 특성을 나타낸 그래프

도 5b는 도 4a의 출력 결과를 분석하여 INL 특성을 나타낸 그래프

도 6a는 도 4b의 출력 결과를 분석하여 DNL 특성을 나타낸 그래프

도 6b는 도 4b의 출력 결과를 분석하여 INL 특성을 나타낸 그래프

도 7은 본 발명에 따른 디지털/아날로그 컨버터를 이용한 액정표시장치의 소스 구동 회로를 나타내는 회로도

도 8은 도 7의 동작에 따른 파형도

본 발명에 따른 디지털/아날로그 컨버터는 복수의 전압을 출력하는 전압 공급부가 구성되고, 상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하며 모드에 따라서 출력 방향이 결정되고 입력 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖는다.

여기에서 상기 주 전류원은 상기 전압공급부로부터 인가되는 게이트 전압에 의한 전류를 출력하는 직렬 연결된 NMOS 트랜지스터들 및 상기 NMOS 트랜지스터들에 병렬로 제 1, 2 PMOS 트랜지스터가 구성되고, 상기 제 1 PMOS 트랜지스터의 게이트로 데이터가 입력되어서 출력이 결정되며, 제 2 PMOS 트랜지스터의 게이트로 캘리브레이션 제어신호가 입력되어서 피드백이 결정되는 제 1 스위치를 구비한다.

그리고, 상기 보조 전류원은 상기 제 1 스위치를 통하여 상기 제 NMOS 트랜지스터들의 출력이 정전압이 인가되는 저항으로 흐르는 상태에서 상기 저항에 인가되는 전압과 소정 기준 전압을 비교하는 비교기, 상기 비교기의 출력을 상기 캘리브레이션 제어신호에 의하여 스위칭하는 제 2 스위치 및 상기 제 2 스위치를 통하여 입력되는 신호를 데이터로 기록하며 상기 NMOS 트랜지스터들의 출력 쪽에 출력이 연결된 CMOS 트랜지스터를 구비하며, 상기 캘리브레이션 모드에서 상기 CMOS 트랜지스터에 피드백된 데이터가 기록되고 일반 모드로 전환되면 상기 CMOS 트랜지스터에 의하여 상기 NMOS 트랜지스터들의 출력이 흡수 또는 증가된다.

본 발명에 따른 액정표시장치의 소스 구동 회로는 클럭 신호와 시프트 신호에 의하여 복수 개의 출력 라인에 대하여 출력이 순차적으로 시프트되는 시프트 레지스트, 상기 시프트 레지스트의 출력이 공통으로 입력되고 복수 비트에 대한 데이터가 일대일로 입력되어서 상기 시프트 레지스트의 출력으로 데이터를 래치하고 래치된 데이터를 래치 제어신호에 의하여 출력하는 복수 개의 래치들, 복수의 전압을 출력하는 전압 공급부, 상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하며 모드에 따라서 출력 방향이 결정되고 상기 래치로부터 입력되는 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖는 디지털/아날로그 컨버터 및 상기 공통출력라인으로 출력되는 상기 디지털/아날로그 컨버터의 출력을 버핑하여 소스 신호로 출력하는 버퍼를 구비하여 이루어진다.

이하, 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1은 본 발명에 따른 디지털/아날로그 컨버터의 바람직한 실시예이며, 본 발명에 따른 실시예는 8비트의 디지털 데이터 D₀∼D₇로 아날로그 출력을 갖는 것으로써 각 데이터 D₀∼D₇에 대한 각각의 아날로그 출력을 갖는 전류 셀들(10∼17)이 병렬로 구성되고, 각 전류 셀들(10∼17)의 아날로그 출력이 합하여져서 Vout이 된다. 그리고, 전압공급원(20)은 각 전류 셀들(10∼17)의 주 전류원인 NMOS 트랜지스터들의 게이트로 인가되는 전압 V_G1, V_G2을 출력하며, 캘리브레이트 제어신호 Scal과 기준전압 Vref이 각 전류 셀들(10∼17)로 공급된다. 여기에서 각 전류 셀들(10∼17)의 구성은 동일하다.

본 발명의 실시예에 구성되는 전류 셀은 도 2 및 도 3에 모드 별로 구분되어서 도시되어 있으며, 도 2는 캘리브레이션 모드 상태이고, 도 3은 일반 모드 상태이다.

도 2를 참조하면, 본 발명에 따른 실시예는 주전류원과 보조전류원 및 비교기를 포함한다.

여기에서 주 전류원은 스위치 S1과 직렬 연결된 NMOS 트랜지스터 M1, M2로 구성되며, NMOS 트랜지스터 M1에 스위치 S1의 공통단자가 연결되고, 스위치 S1의 두 선택단은 각각 출력 Vout과 저항 R11에 인가되는 전압 V_D1이 바이어스된다.

그리고, 보조 전류원은 CMOS 트랜지스터와 스위치 S2로 구성되며, CMOS 트랜지스터는 PMOS 트랜지스터 M3과 NMOS 트랜지스터 M4로 구성되고, PMOS 트랜지스터 M3의 정전압 V_D2가 인가되는 드레인과 게이트 사이에 캐패시터 C1이 구성되고, NMOS 트랜지스터 M4의 소스와 게이트 사이에 캐패시터 C2가 구성된다. 스위치 S2의 일단은 CMOS 트랜지스터의 입력쪽에 연결되며 다른 일단은 비교기 OP1의 출력단에 연결된다.

비교기 OP1는 저항 R1에 인가되는 전압이 비반전단(+)에 인가되고 기준전압 Vref가 반전단(-)에 인가되도록 구성된다.

전술한 바와 같이 구성된 본 발명에 따른 실시예는 스위치 S1, S2의 스위칭 상태에 따라서 캘리브레이션 모드와 일반 모드로 구분되며, 스위치 S1은 도 1의 PMOS 트랜지스터 M5, M6로 구성되며, 스위치 S2는 NMOS로 구성된다.

그리고 이들 스위치 S1, S2의 스위칭은 캘리브레이션 제어신호 Scal에 의하여 결정되고, 도 2 및 도 3에서는 캘리브레이션 제어신호 Scal이 인가되는 배선과 데이터 입력 배선의 도시는 생략되었다.

먼저, 셀프 캘리브레이션 모드가 설정되기 위해서는 캘리브레이션 제어신호 Scal이 하이 레벨로 스위치 S1을 이루는 PMOS 트랜지스터 M6와 스위치 S2를 이루는 NMOS 트랜지스터의 게이트에 인가되며, 그에 따라서 주 전류원인 NMOS 트랜지스터 M1, M2로부터 공급되는 전류가 턴온된 PMOS 트랜지스터 M6를 통하여 저항 R1으로 공급되며, 저항 R1에 인가되는 전압이 비교기 OP1의 비반전단(+)에 바이어스된다. 그리고, 이때 스위치 S2는 턴온 상태이다.

셀프 캘리브레이션 모드에서 주 전류원에서 공급되는 전류의 양이 체크되어서 남거나 모자라는 양에 대한 데이터가 보조 전류원의 캐패시터에 저장되고, 일반 모드에서 보조 전류원에 저장된 데이터에 따라서 주 전류원으로부터 공급되는 전류는 보조 전류원에서 공급되는 전류에 의하여 그 양이 가감된다.

따라서, 비교기 OP1는 주 전류원의 공급 전류에 의하여 인가되는 전압을 기준 전압 Vref과 비교하고, 주 전류원의 전류의 양이 설계된 값보다 적은 경우 비교기 OP1는 입력 단자의 전위가 기준 전압의 전위보다 높아서 포지티브 출력을 갖고, 주 전류원의 전류의 양이 설계된 값보다 많은 경우 비교기 OP1는 입력 단자의 전위가 기준 전압의 전위보다 낮아서 네가티브 출력을 갖는다.

비교기 OP1이 포지티브 출력인 경우 M4에 연결된 캐패시터 C2가 충전되며, 네가티브 출력인 경우 M3에 연결된 캐패시터 C1이 충전된다. 즉 캐패시터 C1과 C2에 의하여 주 전류원에서 공급되는 전류 양에 대한 데이터가 소정 시간 동안 저장된다.

셀프 캘리브레이션 제어신호 Scal의 레벨이 로우로 떨어지면, 셀프 캘리브레이션 모드가 종료되고 일반 모드로 동작된다. 이때 스위치 S1은 Vout을 출력하기 위한 단자간 접속 상태가 설정되고 스위치 S2는 오프된 상태이며, 실제 입력되는 디지털 신호에 대한 아날로그 전류를 공급한다.

이때 스위치 S1의 PMOS 트랜지스터 M6는 턴오프된 상태이며 주 전류원의 출력과 보조 전류원으로 구성되는 CMOS의 출력이 합해져서 스위치를 통하여 Vout으로 출력된다.

여기에서 스위치 S1으로 출력되는 전압 Vout은 캘리브레이션이 이루어진 값을 갖는다. 즉 출력은 캘리브레이션 모드에서 CMOS 트랜지스터와 그에 연결된 캐패시터 C1, C2에 저장된 데이터에 의하여 조절된다. 구체적으로 주 전류원의 전류가 설계된 값보다 클 경우는 NMOS 트랜지스터 M3쪽으로 남는 만큼의 전류가 흡수되고, 주 전류원의 전류가 설계된 값보다 작은 경우는 PMOS 트랜지스터 M4쪽에서 모자라는 만큼의 전류가 공급된다.

전술한 바와 같이 출력의 셀프 캘리브레이팅이 이루어지며, 출력 전류는 M1, M2의 폭(Width)을 2^N으로 스캐일링하거나 저항 R의 저항값을 1/2^N로 스캐일링하여 조절 가능하다.

즉, 본 발명에 따른 디지털/아날로그 컨버터는 8비트로 구동되는 것으로서 도 1과 같이 2^N비율을 갖는 8개의 전류 셀과 바이어스 회로로 구성되며, 실시예는 디코더의 필요성 없이 회로가 구성된다. 그러므로 고 해상도로 구현되더라도 회로는 간단히 구성되며, 디코딩에 필요한 신호의 지연이 발생되지 않아서 100MHz 이상의 고속 동작이 가능하다.

전술한 바와 같은 본 발명에 따른 셀프 캘리브레이션 모드를 갖는 실시예와 종래의 일반 디지털/아날로그가 3.3V 전원에서 동작하고 외부 저항을 75Ω으로 구성되며 2.5V∼3.3V의 출력 범위를 갖는 상태에서 BCD(Banary Coded Decimal) 입력이 '255'에서 '0'까지 8를 순서대로 인가하였을 때 출력파형을 비교하면, 도 4a와 도 4b와 같다.

셀프 캘리브레이션을 하지 않은 종래의 경우 도 4a와 같이 선형성이 보장되지 않으나, 셀프 캘리브레이션을 한 본 발명에 따른 실시예의 경우 도 4b와 같이 선형성이 개선된다.

도 4a와 도 4b의 결과를 분석하여 DNL(Differential Non-Linearity)과 INL(Integral Non-Linearity) 특성을 분석하면, 종래의 경우는 도 5a와 같이 DNL 특성이 나타나고 도 5b와 같이 INL 특성이 나타나며, 실시예의 경우 도 6a와 같이 DNL 특성이 나타나고 도 6b와 같이 INL 특성이 나타난다.

도 5a 및 도 5b의 결과로써 캘리브레이션 기능이없는 전류 셀의 경우 DNL 특성에 있어서 수 LSB(Least Significant Bit) 단위 만큼 편차가 발생되고, INL 특성에 있어서도 수 LSB 단위 만큼의 편차가 발생된다.

그러나, 도 6a 및 도 6b의 결과를 참조하면 캘리브레이션 기능이 있는 실시예의 경우 DNL 특성은 0.6LSB 이내로 나타나고 INL 특성은 1.7LSB 이내로 나타나서 모두 상당히 개선된 결과를 얻을 수 있다.

결국 도 6a 및 도 6b와 같이 본 발명에 따른 실시예는 출력의 선형성이 보장되고, 디코딩 시간이 불필요함에 따라서 스위칭 특성이 고속에서 만족된다.

본 발명에 따른 실시예인 디지털/아날로그 컨버터는 액정표시장치에 구성될 수 있으며, 일실시예로써 도 7과 같이 액정표시장치의 데이터 신호를 처리하여 소스 전압을 출력하는 소스 구동 회로 즉 소스 드라이브 집적회로에 구성된다.

일반적인 액정표시장치는 액정 패널의 각 화소들 별로 소스 전압과 게이트 전압을 미리 설정된 타이밍으로 공급함으로써 원하는 소정 화면을 디스플레이하는 것으로서, 타이밍 컨트롤러(도시되지 않음), 게이트 온/오프 전압을 발생하는 게이트 전압 발생부(도시되지 않음), 소스 드라이브 집적회로(도시되지 않음), 게이트 드라이브 집적회로(도시되지 않음), 액정 패널(도시되지 않음) 및 전압공급원(도시되지 않음) 등이 구성되며, 타이밍 컨트롤러는 시스템에서 전송되는 데이터와 컨트롤 신호들의 타이밍을 조절하여 출력하고, 소스 드라이브 집적회로는 타이밍 컨트롤러로부터 공급되는 데이터와 컨트롤 신호로써 데이터 신호인 소스 신호를 출력하며, 게이트 드라이브 집적회로는 컨트롤 신호와 게이트 온./오프 전압으로써 게이트 신호를 출력하고, 액정 패널은 화소를 형성하기 위한 소스 라인과 게이트 라인에 인가되는 소스 신호와 게이트 신호로써 소정 화면을 디스플레이하며, 전압 공급원은 각 부에서 필요한 직류 전압을 공급한다.

여기에서 소스 드라이브 집적회로는 본 발명에 따른 실시예인 디지털/아날로그 컨버터가 채용되어서 도 7과 같이 구성될 수 있으며, 도 8과 같은 파형을 갖는 신호가 각 부에 출력 또는 입력된다.

도 7을 참조하면, 시프트 레지스트(40)는 클럭 신호 CLK와 시프트 신호 STH를 인가받도록 구성되며, 시프트 레지스트(40)는 출력신호를 8비트 데이터를 처리하기 위하여 구성되는 8개의 래치들(50∼57)들로 공통으로 인가하도록 구성된다. 즉, 시프트 레지스터(40)의 출력 라인 별로 8비트에 대한 데이터를 처리하기 위한 8개의 래치들이 구성된다.

그리고, 각 래치들(50∼57)은 각각 8비트 데이터 즉 D0∼D7의 각 데이터가 하나씩 할당되어 인가되며 래치 구동신호 SL가 인가되도록 구성된다. 전술한 래치들(50∼57)의 각 출력은 해당되는 전류 셀들(60∼67)에 인가되며, 전류 셀들(60∼67)은 전류 공급원(70)으로부터 인가되는 전압 V_G1, V_G2와 캘리브레이션 제어신호 Scal 및 기준 전압 Vref가 인가됨으로써 발생되는 출력을 공통 출력 라인을 통하여 버퍼(80)로 출력하며, 버퍼(80)는 공통 출력 라인을 통하여 인가되는 각 전류 셀들(60∼67)의 출력 전압의 합을 버핑한 후 소스 신호로써 전압 Vs를 액정 패널의 해당 소스 라인(도시되지 않음)으로 출력한다.

전술한 바와 같이 구성됨으로써 클럭 신호 CLK와 시프트 신호가 시프트 레지스트(40)에 입력되면, 시프트 레지스트(40)는 출력 라인 별로 출력 펄스를 순차적으로 시프트 시키고, 특정 출력 라인에 연결된 래치들(50∼57)에 시프트 레지스트(40)의 출력이 같이 입력된다.

래치들(50∼57)은 시프트 레지스트(40)의 출력 펄스로써 해당되는 데이터 라인으로부터 한 비트의 데이터를 래치시키며, 래치 구동신호 SL이 하이 레벨로 입력되면 해당되는 전류 셀(60∼67)에 래치된 데이터를 출력한다.

래치 구동신호 SL이 하이 레벨로 입력되기 전 전류 셀들(60∼67)에 캘리브레애션 제어신호 Scal가 소정 시간 동안 하이 레벨로 출력되며, 이때 각 전류 셀들(60∼67)은 전술한 도 2와 같은 캘리브레이션 상태로 설정되어서 출력이 조정된다.

캘리브레이션 제어 신호 Scal의 출력이 끝나면 각 전류 셀들(60∼67)은 일반 모드 상태에서 전압 Vout을 출력하고, 각 전류 셀들(60∼67)의 출력이 합해져서 버퍼(80)에 인가되며, 버퍼(80)는 소스 신호를 출력한다.

전술한 바와 같이 액정표시장치는 실시예에 따른 8비트 디지털/아날로그 컨버터가 구성됨으로써 고 해상도를 표현하기 충분한 데이터 처리 속도를 갖게된다.

본 발명에 의하면 간단한 회로로 8비트 데이터 처리를 위한 디지털/아날로그 컨버터의 구성이 가능하고, 디지털/아날로그 컨버터의 스위칭 특성이 개선되고 출력의 선형성이 개선되는 효과가 있다.

또한, 액정표시장치와 같은 영상 처리 기기에 채용되어서 고 해상도의 영상을 고속으로 처리 가능한 효과가 있다.

Claims (10)

1. 복수의 전압을 출력하는 전압 공급부가 구성되고, 상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하며 모드에 따라서 출력 방향이 결정되고 입력 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖는 디지털/아날로그 컨버터.
2. 제 1 항에 있어서,

   상기 주 전류원은

   상기 전압공급부로부터 인가되는 게이트 전압에 의한 전류를 출력하는 직렬 연결된 NMOS 트랜지스터들; 및

   상기 NMOS 트랜지스터들에 병렬로 제 1, 2 PMOS 트랜지스터가 구성되고, 상기 제 1 PMOS 트랜지스터의 게이트로 데이터가 입력되어서 출력이 결정되며, 제 2 PMOS 트랜지스터의 게이트로 캘리브레이션 제어신호가 입력되어서 피드백이 결정되는 제 1 스위치를 구비하고,

   상기 보조 전류원은,

   상기 제 1 스위치를 통하여 상기 제 NMOS 트랜지스터들의 출력이 정전압이 인가되는 저항으로 흐르는 상태에서 상기 저항에 인가되는 전압과 소정 기준 전압을 비교하는 비교기;

   상기 비교기의 출력을 상기 캘리브레이션 제어신호에 의하여 스위칭하는 제 2 스위치 및

   상기 제 2 스위치를 통하여 입력되는 신호를 데이터로 기록하며 상기 NMOS 트랜지스터들의 출력 쪽에 출력이 연결된 CMOS 트랜지스터를 구비하며,

   상기 캘리브레이션 모드에서 상기 CMOS 트랜지스터에 피드백된 데이터가 기록되고 일반 모드로 전환되면 상기 CMOS 트랜지스터에 의하여 상기 NMOS 트랜지스터들의 출력이 흡수 또는 증가되는 디지털/아날로그 컨버터.
3. 제 2 항에 있어서,

   상기 제 2 스위치는 NMOS 트랜지스터로 구성됨을 특징으로 하는 디지털/아날로그 컨버터.
4. 제 2 항에 있어서, 상기 저항의 저항값을 1/2^N범위로 스케일링함을 특징으로 하는 디지털/아날로그 컨버터.(N은 임의의 자연수)
5. 제 2 항에 있어서, 상기 NMOS들의 폭(Width)을 2^N범위로 스케일링함을 특징으로 하는 디지털/아날로그 컨버터.(N은 임의의 자연수)
6. 클럭 신호와 시프트 신호에 의하여 복수 개의 출력 라인에 대하여 출력이 순차적으로 시프트되는 시프트 레지스트,

   상기 시프트 레지스트의 출력이 공통으로 입력되고 복수 비트에 대한 데이터가 일대일로 입력되어서 상기 시프트 레지스트의 출력으로 데이터를 래치하고 래치된 데이터를 래치 제어신호에 의하여 출력하는 복수 개의 래치들,

   복수의 전압을 출력하는 전압 공급부,

   상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하며 모드에 따라서 출력 방향이 결정되고 상기 래치로부터 입력되는 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖는 디지털/아날로그 컨버터 및

   상기 공통출력라인으로 출력되는 상기 디지털/아날로그 컨버터의 출력을 버핑하여 소스 신호로 출력하는 버퍼를 구비함을 특징으로 하는 액정표시장치의 소스 구동 회로.
7. 제 6 항에 있어서,

   상기 주 전류원은

   상기 전압공급부로부터 인가되는 게이트 전압에 의한 전류를 출력하는 직렬 연결된 NMOS 트랜지스터들; 및

   상기 NMOS 트랜지스터들에 병렬로 제 1, 2 PMOS 트랜지스터가 구성되고, 상기 제 1 PMOS 트랜지스터의 게이트로 데이터가 입력되어서 출력이 결정되며, 제 2 PMOS 트랜지스터의 게이트로 캘리브레이션 제어신호가 입력되어서 피드백이 결정되는 제 1 스위치를 구비하고,

   상기 보조 전류원은,

   상기 제 1 스위치를 통하여 상기 제 NMOS 트랜지스터들의 출력이 정전압이 인가되는 저항으로 흐르는 상태에서 상기 저항에 인가되는 전압과 소정 기준 전압을 비교하는 비교기;

   상기 비교기의 출력을 상기 캘리브레이션 제어신호에 의하여 스위칭하는 제 2 스위치 및

   상기 제 2 스위치를 통하여 입력되는 신호를 데이터로 기록하며 상기 NMOS 트랜지스터들의 출력 쪽에 출력이 연결된 CMOS 트랜지스터를 구비하며,

   상기 캘리브레이션 모드에서 상기 CMOS 트랜지스터에 피드백된 데이터가 기록되고 일반 모드로 전환되면 상기 CMOS 트랜지스터에 의하여 상기 NMOS 트랜지스터들의 출력이 흡수 또는 증가되는 디지털/아날로그 컨버터.
8. 제 7 항에 있어서,

   상기 제 2 스위치는 NMOS 트랜지스터로 구성됨을 특징으로 하는 디지털/아날로그 컨버터.
9. 제 7 항에 있어서,

   상기 저항의 저항값을 1/2^N범위로 스케일링함을 특징으로 하는 디지털/아날로그 컨버터.(N은 임의의 자연수)
10. 제 7 항에 있어서,

    상기 NMOS들의 폭(Width)을 2^N범위로 스케일링함을 특징으로 하는 디지털/아날로그 컨버터.(N은 임의의 자연수)