CN112751566A - 冗余逐次逼近型模数转换器及其操作方法 - Google Patents

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Abstract

提供了冗余逐次逼近型模数转换器(ADC)及其操作方法。该操作方法包括：对输入信号进行采样；以及使用数模转换器(DAC)逐次逼近所采样的输入信号，该DAC包括具有至少一个子二进制加权DAC参考元件的DAC参考元件。逐次逼近所采样的输入信号包括执行多个逐次逼近循环。多个逐次逼近循环中的每个逐次逼近循环包括：使用逐次逼近寄存器(SAR)生成DAC输入字；当逐次逼近循环对应于至少一个子二进制加权参考元件时，对DAC输入字进行偏移以形成偏移DAC输入字；将偏移DAC输入字施加至DAC的输入端以产生第一DAC输出信号；使用比较器比较第一DAC输出信号与所采样的输入信号；以及基于该比较来设置SAR的位。

Description

冗余逐次逼近型模数转换器及其操作方法
技术领域
本发明总体上涉及用于逐次逼近型模数转换器(ADC)的系统和方法。
背景技术
逐次逼近式ADC通过使用数模转换器(DAC)估计模拟信号的值，将模拟输入转换为数字输出字。在若干逐次逼近循环的过程中，一系列数字估计值被提供给DAC的输入。在每个逐次逼近循环内，将DAC的输出与模拟输入信号进行比较，并且使用每个比较结果来为下一个估计或逐次逼近循环提供更接近的估计。在许多逐次逼近型ADC中，使用二进制搜索算法执行模数转换，以使ADC输出字的每一位对应于特定的估计或逐次逼近循环。
由于其相对低的功耗和简单的结构，逐次逼近型ADC被日益增加地用于针对各种不同目的的许多电子系统中。它们可以用于例如在电源应用中测量DC电压和电流，在音频应用中数字化麦克风信号，或者在RF通信和雷达系统中数字化下变频的RF信号。
然而，由于用于构造用于估计输入电压的DAC的参考元件不匹配，逐次逼近型ADC可能易于出现非线性。例如，电荷再分布DAC的电容器阵列或电流DAC的电流源中的设备不匹配可能导致ADC传递函数偏离线性特性，并且可能表现为差分非线性(DNL)或积分非线性(INL)。在利用逐次逼近型ADC转换AC信号例如雷达或音频信号的系统中，ADC的非线性可能导致不期望的杂散音。
发明内容
根据实施方式，一种操作冗余逐次逼近型模数转换器(ADC)的方法包括：对输入信号进行采样；以及使用数模转换器(DAC)逐次逼近所采样的输入信号，该数模转换器(DAC)包括具有至少一个子二进制加权DAC参考元件的DAC参考元件。逐次逼近所采样的输入信号包括执行多个逐次逼近循环。多个逐次逼近循环中的每个逐次逼近循环包括：使用逐次逼近寄存器(SAR)生成DAC输入字；当逐次逼近循环对应于至少一个子二进制加权参考元素时，对DAC输入字进行偏移以形成偏移DAC输入字；将偏移DAC输入字施加于DAC的输入以产生第一DAC输出信号；使用比较器比较第一DAC输出信号与所采样的输入信号；以及基于该比较来设置SAR的位。
根据另一实施方式，一种模数转换器(ADC)包括：包括冗余码的数模转换器(DAC)；耦接至DAC的输出的比较器；耦接至比较器的输出的逐次逼近寄存器(SAR)；耦接在DAC的输入与SAR之间的码调整电路，该码调整电路被配置成在至少一个逐次逼近循环期间对DAC的输入码进行偏移。
根据又一实施方式，一种模数转换器(ADC)包括：电荷再分布型数模转换器(DAC)，其包括具有公共节点的多个电容器，其中，多个电容器中的至少一个电容器包括子二进制权重，并且多个DAC输入码映射至与多个电容器中的包括子二进制权重的至少一个电容器相关联的冗余区域内的相同输出空间；比较器，其耦接至电荷再分布型DAC的公共节点；逐次逼近寄存器(SAR)，其耦接至比较器的输出；以及偏移电路，其耦接在SAR的输出与DAC的输入之间，该偏移电路被配置成在与多个电容器中的包括子二进制权重的至少一个电容器相关联的至少一个逐次逼近循环期间对DAC的输入码进行偏移；以及输出码映射电路，其耦接在SAR的输出与ADC的输出之间，该输出码映射电路被配置成将SAR的输出转换成二进制加权输出值。
附图说明
为了更完整地理解本发明及其优点，现在结合附图参考以下描述，在附图中：
图1A是根据实施方式的逐次逼近型ADC的框图；图1B是用于实现图1A的逐次逼近型ADC的冗余DAC的DAC传递函数；并且图1C和图1D是示出DAC内的参考元件不匹配的影响的图形；
图2A、图2B、图2C、图2D和图2E是示出根据实施方式的逐次逼近型ADC的操作的图形和表格；
图3A示出了利用电荷再分布型DAC的、根据实施方式的逐次逼近型ADC的示意图；图3B示出了DAC权重表；图3C、图3D和图3E示出了说明图3A的逐次逼近型ADC的逻辑操作的表格；图3F示出了根据实施方式的偏移逻辑电路的示意图；图3G示出了根据替选实施方式的DAC权重表；并且图3H示出了表示图3A的逐次逼近型ADC的操作的波形图；
图4A示出了电流DAC；图4B示出了采样保持电路；
图5A和图5B示出了利用动态元件匹配的电荷再分布型DAC 500的示意图；以及图5C是示出图5A和图5B的动态元件匹配控制器的操作的表格；
图6A示出了利用根据实施方式的逐次逼近型ADC的实施方式射频接收器；并且图6B示出了利用根据实施方式的逐次逼近型ADC作为多电平比较器的实施方式西格玛德尔塔(sigma delta)ADC；以及
图7示出了根据实施方式的执行模数转换的方法的框图，该方法包括在所选择的决策上应用DAC字偏移。
除非另外指出，否则不同图中的相应附图标记通常指代相应的部分。附图被绘制成清楚地示出优选实施方式的相关方面，并且不一定按比例绘制。为了更清楚地示出某些实施方式，指示相同结构、材料或处理步骤的变型的字母可以在附图标记之后。
具体实施方式
下面详细讨论当前优选实施方式的制造和使用。然而，应当理解，本发明提供了可以在各种特定上下文中实施的许多可应用的发明构思。所讨论的特定实施方式仅说明制造和使用本发明的特定方式，并且不限制本发明的范围。
将针对在特定上下文中的优选实施方式，在雷达系统的上下文中的用于逐次逼近型ADC的系统和方法来描述本发明。本发明还可以应用于逐次逼近型ADC在其他类型的系统诸如音频系统、RF通信系统以及其他利用ADC的电子系统中的使用。
根据实施方式，公开了一种基于冗余逐次逼近的ADC，其中通过修改冗余DAC的输出码序列以使得对于某些码，顺序输出的DAC码之间的位转换(transition)次数减少，从而减少了由于DAC参考元件失配而导致的非线性的影响。在至少一个逐次逼近循环期间，通过向DAC输入字添加偏移来修改输出码序列。在一些实施方式中，该添加的偏移以下述方式修改了逐次逼近的轨迹：避免其中失配引起的非线性最为明显的DAC中的一个或更多个主进位转换。
有利地，本发明的一些实施方式对于DAC参考元件的随机失配可能不那么敏感，并且相对于线性性能和/或相对于无杂散动态范围(SFDR)而言可以展现出更高的成品率。在一些实施方式中，可以在无需线性校准和/或加颤的情况下满足SFDR性能。除此之外，实施方式还可以有利地与其他已知的线性度改善系统和方法相结合，包括但不限于线性校准和动态元件匹配。
转到图1A，示出了根据本发明实施方式的逐次逼近型ADC 100。ADC100包括采样保持电路102、求和电路104、比较器106、逐次逼近逻辑108(也称为“逐次逼近寄存器(SAR)”)、码映射电路114、偏移逻辑110和子二进制DAC 112。
在操作期间，采样保持电路102对输入电压Vin进行采样以形成所采样的输入信号。接下来，在一系列逐次逼近循环中，逐次逼近逻辑108与子二进制DAC 112一起工作来逐次地逼近输入电压Vin。在至少一个逐次逼近循环中，偏移逻辑110(也称为“码调整电路”)在SAR输出字SAR<N：0>中引入偏移。如本文所说明的，在一些实施方式中，该偏移修改了一些输入信号Vin的逐次逼近轨迹，从而创建了输出码映射，该输出码映射减少了一对或更多对的相邻输出字SAR<N：0>中的位反转的次数。也如本文中进一步说明的，当每个转换完成时，码映射电路114将子二进制表示的输出SAR<N：0>转换成二进制码(也称为“二进制加权输出值”)。
在各种实施方式中，在第一逐次逼近循环中，逐次逼近逻辑108将SAR<N：0>设置为预定状态。在一些实施方式中，设置SAR<N：0>可能需要将SAR<N：0>的所有位设置为零。替选地，可以将SAR<N：0>的最高有效位SAR<N>设置为第一状态(例如，一)，并且可以将SAR<N：0>的其余位设置为与第二状态不同的第二状态(例如，零)。在另外的实施方式中，取决于特定实施方式及其规范，SAR<N：0>的初始状态可以与这些示例不同。求和电路104从采样保持电路102的输出中减去DAC112的输出，并将所得误差传递给比较器106。比较器106的输出指示由DAC 112提供的第一估计是小于还是大于由采样保持电路102产生的采样电压。
在一个实施方式中，例如在其中SAR<N：0>的所有位最初都设置为零的实施方式中，如果比较器106的输出指示DAC 112的输出过高估计了采样电压，则逐次逼近逻辑108将最高有效位SAR<N>保持为零，并且将其余位SAR<N-1：0>保持为零。另一方面，如果比较器106的输出指示DAC 112的输出过低估计了采样电压，则逐次逼近逻辑108将最高有效位SAR<N>设置为1，并且将其余位SAR<N-1：0>保持为零。ADC100的操作在相似的基础上逐位进行，直到DAC 112的输出更精确地估计所采样的输入电压为止。
在其他实施方式中，逐次逼近逻辑108的操作可以以不同的方式进行。例如，在最高有效位SAR<N>被设置为1并且其余位SAR<N-1：0>最初被设置为零的实施方式中，如果比较器106的输出指示DAC 112的输出过高估计了采样电压，则逐次逼近逻辑108将最高有效位SAR<N>设置为零，将下一个最高有效位SAR<N-1>设置为1，然后将其余位SAR<N-2：0>设置为零。另一方面，如果比较器106的输出指示DAC 112的输出过低估计了采样电压，则逐次逼近逻辑108将最高有效位SAR<N>设置为1，将下一个最高有效位SAR<N-1>设置为1，然后将剩余位SAR<N-2：0>设置为零。ADC 100的操作在相似的基础上逐位进行，直到DAC112的输出更精确地估计所采样的输入电压为止。
应当理解，前述的逐次逼近方法仅是可以应用于本发明的实施方式的许多可能的逐次逼近方法的少量示例。在替选实施方式中，可以使用以闭环方式逐次逼近所采样的输入电压的其他逐次逼近方法。
在操作期间，若干非理想情况可能影响ADC 100的性能。例如，当正在评估最高有效位SAR<N>时，求和电路104和比较器106内的建立(settling)时间误差、偏移误差和噪声会导致逐次逼近循环产生不正确估计的情况。这样的不正确估计可能导致关于输入电压Vin与输出码out<M：0>之间的关系的非线性。
解决因设置时间长、偏移和噪声导致的错误的一种方式是使用称为冗余逐次逼近ADC架构的逐次逼近ADC架构。在这样的架构中，使用子二进制加权参考元件来构造DAC112，所述子二进制加权参考元件产生其中DAC 112具有冗余码的区域。在本发明的实施方式中，使用子二进制加权参考元件来实现DAC 112，所述子二进制加权参考元件产生冗余码区域，在该冗余码区域中，多个DAC输入码映射到DAC输出信号的单个DAC输出值。在一些实施方式中，子二进制加权元件可以具有重复的权重，例如[8、4、2、2、1]。替选地，重复的权重的任何组合可以用于本文描述的所有实施方式。由于这些冗余码区域，可以在随后的逐次逼近循环中校正与子二进制加权参考元件对应的位中的错误。在这样的实施方式中，所得的输出码SAR<N：0>可能不能产生可以被其他处理电路使用的适当缩放的输入电压Vin的二进制表示。因此，可以使用码映射电路114将子二进制加权码SAR<N：0>映射至二进制加权输出值out<M：0>，如下面进一步说明的。
为了表示4096个输出电平，具有二进制加权参考元件的常规12位DAC可能具有以下的相对分配的权重W11至W0：
W11＝2048
W10＝1024
W9＝512
W8＝256
W7＝128
W6＝64
W5＝32
W4＝16
W3＝8
W2＝4
W1＝2
W0＝1，
使得输出电平为D11W11+D10W10+D9W10+D9W9+D8W8+D7W7+D6W6+D5W5+D4W4+D3W3+D2W2+D1W1+D0W0，并且D11至D0是DAC的输入数据字。
在一个示例实施方式中，为了表示4096个输出电平，使用具有13位的冗余编码DAC来实现DAC 112，该DAC 112具有以下的相对分配的权重W12至W0：
W12＝1776
W11＝1024
W10＝576
W9＝320
W8＝176
W7＝96
W6＝64
W5＝32
W4＝16
W3＝8
W2＝4
W1＝2
W0＝1
使得，输出电平为D12W12+D11W11+D10W10+D9W10+D9W9+D8W8+D7W7+D6W6+D5W5+D4W4+D3W3+D2W2+D1W1+D0W0，并且D12至D0是DAC 112的输入数据字。如图所示，权重W12至W7相对于彼此以子二进制方式排列，而其余权重W7至W0以二进制方式彼此相关。应当理解，在替选实施方式中，所有权重可以子二进制方式彼此相关，或者子二进制权重和二进制权重的分配可以与所示示例不同。
在各种实施方式中，权重W12至W0中的每个权重代表DAC 112的结构中的参考元件。例如，在电荷再分布型DAC中，权重W12至W0可以代表在电荷再分布型DAC中所使用的电容器的相对尺寸，而在电流DAC中，权重W12至W0可以代表由电流DAC中的各种参考电流源产生的相对电流。然而，应当理解，电荷再分布型DAC和电流DAC只是可以用于实现DAC 112的DAC的两个示例。在本发明的各种实施方式中，可以使用利用缩放或加权的参考结构或部件来根据数字输入字生成模拟信号的任何DAC。
因为逐次加权逻辑108的SAR输出字SAR<N：0>是子二进制加权的，所以使用码映射电路114将SAR输出字SAR<N：0>转换为具有二进制表示的输出字OUT<M：0>。在一些实施方式中，码映射电路114被配置成将SAR<N：0>的每个位与其对应的相对权重相乘，并且将每个加权结果相加在一起。例如，码映射电路可以被配置成执行以下计算：
SAR<12>*W12+SAR<11>*W11+SAR<10>*W10+SAR<9>*W9+SAR<8>*W8+SAR<7>*W7+SAR<6>*W6+SAR<5>*W5+SAR<4>*W4+SAR<3>*W3+SAR<2>*W2+SAR<1>*W1+SAR<0>*W0。
可以使用现有技术已知的电路和方法以数字方式执行以上计算。例如，在一些实施方式中，可以采用表格查询。替选地，可以在每个逐次逼近循环中逐位地累加上述等式的每个项。例如，在第一逐次逼近循环结束时，可以计算出量SAR 12*W12并将其存储在累加器中。在第二逐次逼近循环结束时，可以计算SAR<11>*W11，然后将其与先前的结果累加，依此类推，直到转换完成。在另外的实施方式中，可以采用将子二进制加权字转换为二进制表示的其他方法来实现码映射电路114。
图1B示出了显示实现上述的子二进制权重和二进制权重的组合的示例实施方式冗余DAC传递函数的图形。如图所示，DAC传递函数是二维图，其在x轴上显示DAC输入值(例如D12至D0)，在y轴上显示未经缩放的DAC输出电平。应当理解，在各种实施方式中，可以根据特定实施方式及其规范来缩放DAC输出。
如图所示，由于参考元件的子二进制加权，DAC输出与DAC输入码之间的关系是非单调的。这种非单调性导致冗余的DAC输入码，使得多于一个的DAC输入码可以产生相同的DAC输出值。例如，以大约DAC输出2048为中心的冗余窗口122具有与最高有效位(MSB)SAR<12>的转换相关联的一组冗余码，并且以大约DAC输出2935和1159为中心的冗余码区域124具有与第二最高有效位SAR<11>的转换相关联的一组冗余码。这些冗余窗口122和124(也称为“冗余区域”)可以与DAC输入字的特定位相关联，并且针对与这些冗余窗口对应的输入信号提供误差容限，使得由于冗余窗口122和124内的偏移、慢建立或噪声引起的误差是在随后的逐次逼近循环期间可以校正的。
在某些情况下，即使在使用子二进制DAC 112校正由于慢建立而引起的误差的情况下，由于DAC 112中参考元件之间的失配而导致的某些非线性仍然可能存在。参考元件之间的这种失配可能是由于归因于每个参考元件的物理几何形状、掺杂或其他参数的统计变化而发生的参考元件之间的随机失配，和/或可能是由于系统失配。这种失配可能表现为有效降低某些系统中的SFDR的非线性。
图1C示出了具有参考元件失配的DAC的逐次逼近转换器的数字输出码与输入电压的图。如图所示，输出码具有失配引起的非线性132，在该非线性132中输出码从输出码1158前进到输出码1161从而跳过两个输出码。图1D示出了具有失配引起的非线性的逐次逼近转换器的输出的FFT。信号150代表在逐次逼近ADC的输入引入的正弦音调，而杂散152代表由非线性引起的失真。杂散152的存在指示SFDR降低，并且可能降低各种系统的性能。例如，在雷达系统中，杂散152可以使得检测到不存在或“鬼目标”。
在各种实施方式中，如关于图2A至图2E进一步说明的，可以通过在一个或更多个逐次逼近循环期间经由偏移逻辑110添加偏移来减小这种非线性的影响。
图2A示出了针对具有根据W12至W0加权的参考元件的冗余逐次逼近ADC的输出码的相邻子二进制输出码SAR<12：0>之间的位反转次数的图。W12至W0为[1776、1024、576、320、176、96、64、32、16、8、4、2、1]。如图所示，最高的位反转次数发生在主要码转换处。例如，当SAR<12：0>的所有13位转换时，最高的位反转次数发生在输出码2047与2048之间的转换处(指定为参考数字210)。下一个最高位转换次数出现在输出码1159与1160之间(指定为参考数字212)以及在输出码2935与2936之间(指定为参考数字214)。区域213、211和215代表与所示出的主要码转换相关联并且以所示出的主要码转换为中心来构造的冗余窗口。
图2B示出了显示输出字SAR<12：0>如何在1159与1160之间转换的表。如图所示，所有位SAR<11：0>在相邻的输出码1159与1160之间反转。在各种实施方式中，相邻输出码之间的位反转次数越多，则相邻输出码之间出现差分非线性的可能性就越高。这是因为同时切换了大量潜在的失配参考元件。
在各种实施方式中，可以通过选择性地替换DAC 112的冗余输入码来减少至少两个相邻的输出码之间的位转换的次数，从而来减少主要码反转时的位转换的次数。减少相邻输出码之间的位转换的次数导致同时切换了较少数量的潜在失配参考元件，这会导致差分非线性的减少。在图2C的表中示出了可以减少位转换的次数的方式。与图2B相似，输出码1159被表示为“0 0111 0101 0111”。然而，代替如图2B的情况那样将输出码1160映射为“01000 1010 1000”，将输出码1160映射为冗余码“0 0111 0101 1000”。这样的将输出码“01000 1010 1000”重映射至冗余输出码“0 0111 0101 1000”使得在输出码1159与1160之间仅有四个位反转，而不是十二个位反转。
在各个实施方式中，通过在至少一个逐次逼近循环期间在DAC 112的输入处的码中添加偏移来重映射输出码。在此特定示例中，在评估SAR<11>时的第二逐次逼近循环期间添加偏移。在各种实施方式中，该偏移被施加至DAC输入字的至少一个未确定位，该未确定位的权重低于与当前逐次逼近循环相关联的DAC输入字的位的权重。该偏移有效地改变了码1160处的逐次逼近轨迹，从而产生了冗余码。
图2D示出了比较在包括实现为分裂电荷再分布型DAC的DAC 112的冗余逐次逼近ADC中，其中未添加偏移的逐次逼近轨迹202与针对输出码1160添加了偏移的逐次逼近轨迹204的图，如下面参照图3A所描述的。在一个实施方式中，分裂电荷再分布型DAC中的每个DAC具有根据W12至W0加权的参考元件，W12至W0为[1776、1024、576、320、176、96、64、32、16、8、4、2、1]。在该示例中，比较器106被配置成在比较器的输入大于零时输出高电平，并且在比较器的输入小于零时输出低电平。然而，应当理解，在替选实施方式中，比较器可以表现不同。(例如，一些比较器可以实现为提供有效低输出，而不是有效高输出。)在图2D所示的图中，x轴表示逐次逼近循环数，y轴表示在每个逐次逼近循环期间的ADC输出码。
如图所示，不增加偏移的轨迹202的逐次逼近序列为[0 1024 1024 1024 10241120 1120 1152 1152 1160 1160 1160 1160]。在实施方式中，在轨迹202的逐次逼近循环结束时，DAC 112的输入码为“0 1000 1010 1000”。另一方面，在逐次逼近循环数1(对应于SAR<12：0>的下一个最高有效位SAR<11>)期间引入误差的轨迹204的逐次逼近序列为[0 0576 896 1072 1072 1136 1136 1152 1160 1160 1160 1160]。在实施方式中，在轨迹204的逐次逼近循环结束时，DAC 112的输入码为“0 0111 0101 1000”。应当理解，即使轨迹202和204以及最终的DAC输入码不同，但是两种码均映射至加权输出值1160。DAC输入码“00111 0101 1000”和“0 1000 1010 1000”有效地映射至与包括子二进制权重的参考元件相关联的冗余区域(例如，图1B所示的冗余码区域124)内的相同输出空间。
在本示例中，针对偏移(轨迹204)和非偏移情况(轨迹202)两者的输入1159，都得到输出码“0 0111 0101 0111”。因此，对于非偏移情况，在输出码1159与1160之间将存在12位改变状态，但是对于偏移情况，将在输出码1159与1160之间将仅存在4位改变状态。
图2E示出了曲线图，说明在比较器106的输入处的输入电压(Vcmp_in)以及对于无偏移的输入电压的最高有效位SAR<12>的所产生的输出码(曲线222)以及对于具有ΔV＝35mV偏移的输入电压的最高有效位SAR<12>的所产生的输出码(曲线224)。框220表示与最高有效位SAR<12>相关联的冗余窗口，其中SAR<12>比较决策中的误差在随后的逐次逼近循环中是可校正的。区域226指示了所产生的区域，其中所施加的偏移迫使SAR<12>决策产生误差。
在没有任何偏移且假设无噪声系统的情况下，最高有效位SAR<12>的0-1转换恰好在冗余窗口的中间。在这种情况下，两个连续的输出码之间的SAR位反转的数量将是最大的，并且在越过针对此特定示例的该阈值时等于13。通过在比较器的输入处施加偏移ΔV，0到1阈值从冗余窗220的中间偏移至SAR位反转数量较小的地方，如移位曲线224所示。输入的这种移位迫使相对于落在区域226内的码的SAR<12>决策产生误差。只要决策误差落在冗余窗口220内，这些码是可校正的，并且产生修改后的SAR码，该修改后的SAR码可以用于减少连续码中的位数转换的数量。在一些实施方式中，电压偏移ΔV越大，则在越过新阈值时SAR位反转的数量越少。
在各种实施方式中，可以通过考虑冗余窗220的宽度以及预期的比较器偏移和噪声来选择偏移电压ΔV，使得存在足够的余量使得偏移电压ΔV与预期的比较器偏移和噪声之和保持在冗余窗口220内。如上文所提到的，电压偏移ΔV可以通过使用偏移逻辑110对DAC输入码进行偏移来实现。然而，可以使用在特定的逐次逼近循环期间产生电压偏移ΔV的其他方法。例如，对于使用电荷再分布DAC实现DAC 112的实施方式，可以使用不属于DAC但连接至比较器的输入的开关电容器来产生电压偏移。也可以通过对比较器106的内部噪声进行去平衡来产生电压偏移。
应当理解，图2E的示例仅是描述电压偏移ΔV与逐次逼近循环的操作之间的相互作用的许多可能的说明性示例之一。在替选实施方式中，可以使用其他电压偏移ΔV、冗余窗口、输入电压与码的关系以及位的位置。
图3A示出了使用冗余电荷再分布DAC 308和310以差分方式实现的、根据实施方式的冗余逐次逼近ADC 300。如图所示，ADC 300包括正分支电荷再分布型DAC 308和负分支电荷再分布型DAC 310，正分支电荷再分布型DAC 308和负分支电荷再分布型DAC 310被配置为采样和保持差分输入电压Vinp–Vinn，执行差分数模转换，并且从所采样和保持的差分输入电压中减去经数模转换的值。在一些实施方式中，正分支电荷再分布型DAC 308和负分支电荷再分布型DAC 310的组合有效地执行以上关于图1A示出和描述的采样保持电路102、DAC 112和求和电路104的功能。比较器306耦接至正分支电荷再分布型DAC 308和负分支电荷再分布型DAC 310的输出；逐次逼近逻辑108耦接至比较器306的输出，并且码映射电路114耦接至逐次逼近逻辑108的输出。偏移逻辑110的一个实例耦接在逐次逼近逻辑108的输出与正分支电荷再分布型DAC 308的输入之间，而偏移逻辑110的另一实例耦接在逐次逼近逻辑108的输出与负分支电荷再分布型DAC 310的输入之间。
如图所示，正分支电荷再分布型DAC 308与负分支电荷再分布型DAC 310中的每一个均包括两个加权电容器阵列。正分支电荷再分布型DAC 308包括：N个电容器Cpu[N]至Cpu[1]和对应的开关Spu[N]至Spu[1]的上阵列；以及N个电容器Cpl[N]至Cpl[1]和对应的开关Spl[N]至Spl[1]的下阵列。类似地，负分支电荷再分布型DAC 310包括：N个电容器Cnu[N]至Cnu[1]和对应的开关Snu[N]至Snu[1]的上阵列；以及N个电容器Cnl[N]至Cnl和对应的开关Snl[N]至Snl[1]的下阵列。在实施方式中，在正分支再分布型DAC 308的上阵列和下阵列中的每个电容器的顶板共享公共节点Vxp；并且分支再分布型DAC 310的上阵列和下阵列中的每个电容器的顶板(top plate)共享公共节点Vxn。正分支电荷再分布型DAC 308包括具有经由开关Sinp选择性地耦接在正输入电压节点Vinp或输入共模电压节点VCMin的底板(bottom plate)的输入电容器Cinp，并且包括被配置成将其电容器阵列的顶板耦接至输出共模电压节点VCMout的输出开关Soutp。以类似的方式，负分支电荷再分布型DAC 310包括具有经由开关Sinn选择性地耦接在负输入电压节点Vinn或输入共模电压节点VCMin的底板的输入电容器Cinn，并且包括被配置成将其电容器阵列的顶板耦接至输出共模电压节点VCMout的输出开关Soutn。
在工作期间，通过将输入电容器Cinp的底板经由开关Sinp连接至输入电压节点Vinp，以及通过将电容器Cinp的顶板(以及阵列电容器Cpu[N]至Cpu[1]和阵列电容器Cpl[N]至Cpl[1]的顶板)经由开关Soutp耦接至电压节点VCMout，正分支电荷再分布型DAC 308在输入电容器Cinp的底板上对正输入电压Vinp进行采样。这样，电压Vinp–VCMout被施加至输入电容器Cinp。在该采样阶段期间，阵列电容器Cpu[N]至Cpu[1]的底板耦接至正参考电压Vrefp，并且阵列电容器Cpl[N]至Cpl[1]的底板耦接至负参考电压Vrefn。类似地，通过将输入电容器Cinn的底板经由开关Sinn连接至输入电压节点Vinn，以及通过将电容器Cinn的顶板(以及阵列电容器Cnu[N]至Cnu[1]的顶板和阵列电容器Cnl[N]至Cnl[1]的顶板)经由开关Soutn耦接至电压节点VCMout，负分支电荷再分布型DAC 310在输入电容器Cinn的底板上对负输入电压Vinn进行采样。这样，电压Vinn–VCMout被施加到输入电容器Cinp。在该采样阶段期间，阵列电容器Cnu[N]至Cnu[1]的底板耦接至负参考电压Vrefn，阵列电容器Cnl[N]至Cnl[1]的底板耦接至正参考电压Vrefn。
在对差分输入电压Vinp–Vinn进行采样之后，执行第一逐次逼近循环的再分布阶段。在一个实施方式中，在此阶段的开始处，所有DAC电容器都保持它们在采样阶段期间所具有的状态，所述状态如下所示：阵列电容器Cpu[N]至Cpu[1]的底板耦接至正参考电压Vrefp，阵列电容器Cpl[N]至Cpl[1]的底板耦接至负参考电压Vrefn，阵列电容器Cnu[N]至Cnu[1]的底板耦接至负参考电压Vrefn，并且阵列电容器Cnl[N]至Cnl[1]的底板耦接至正参考电压Vrefp。例外情况是，如果将偏移逻辑110配置成将DAC偏移施加至一个或更多个未确定位，则在这种情况下，与这些一个或更多个未确定位相对应的电容器的底板将耦接至不同的电压，以便影响本文所述的偏移。
在第一逐次逼近循环的再分布阶段结束时，Vxp-Vxn电压的值与采样的差分输入Vinp-Vinn的值成比例。比较器306确定正分支电荷再分布型DAC 308的顶板电压Vxp是否超过负分支电荷再分布型DAC 310的顶板电压Vxn。如果比较器306确定电压Vxp超过电压Vxn，则SARP<N：1>的最高有效位SARP<N>被设置为低，最高有效位SARN<N：1>被设置为高。这使得电容器Cpu[N]的底板被耦接至负参考电压Vrefn，并且电容器Cnl[N]的底板被耦接至正参考电压Vrefp。在一些实施方式中，底板电容器Cpl[N]和Cnu[N]保持与采样阶段相同的状态。另一方面，如果比较器306确定电压Vxp不超过电压Vxn，则最高有效位SARP<N>被设置为高而SARN<N>被设置为低。这使得电容器Cpl[N]的底板被耦接至正参考电压Vrefp，并且使电容器Cnu[N]的底板被耦接至负参考电压Vrefn。在一些实施方式中，电容器Cpu[N]和Cnl[N]的底板保持与采样阶段期间相同的状态。在任何情况下，比较器的决策都被转换为一部分电容器的状态的变化，从而导致Vxp-Vxn电压发生变化。比较器306基于该新的电压值做出决策，并且SAR LOGIC块根据该决策来设置SARP<N-1>和SARN<N-1>位。与先前的状态类似，SARP<N-1>和SARN<N-1>位的变化导致电容Cpu[N-1]、Cpl[N-1]、Cnu[N-1]和Cnl[N-1]的状态的变化，该状态的变化被转换为Vxp-Vxn电压的新调整。重复此循环，直到所有SAR位被限定。
在一些实施方式中，电容器Cpu[N]至Cpu[1]的底板经由开关Spu[N]至Spu[1]选择性地耦接至正参考电压Vrefp或负参考电压Vrefn；电容器Cpl[N]Cpl[1]的底板经由开关Spl[N]至Spl[1]选择性地耦接至正参考电压Vrefp或负参考电压Vrefn。电容器Cnu[N]Cnu[1]的底板经由开关Snu[N]至Snu[1]选择性地耦接至正参考电压Vrefp或负参考电压Vrefn；并且电容器Cnl[N]Cnl[1]的底板经由开关Snl[N]至Snl[1]选择性地耦接至正参考电压Vrefp或负参考电压Vrefn。在一些实施方式中，开关Spu[N]至Spu[1]由控制信号SAR_OFFSET_pp<N：1>控制；开关Spl[N]至Spl[1]由控制信号SAR_OFFSET_pn<N：1>控制；开关Snu[N]至Snu[1]由控制信号SAR_OFFSET_np<N：1>控制；并且开关Snl[N]至Snl[1]由控制信号SAR_OFFSET_nn<N：1>控制。在各个实施方式中，使用现有技术中已知的分裂电容器开关算法来生成SAR_OFFSET_pp<N：1>、SAR_OFFSET_pn<N：1>、SAR_OFFSET_np<N：1>、SAR_OFFSET_nn<N：1>。替选地，SAR_OFFSET_pn<N：1>可以是SAR_OFFSET_pp<N：1>的逆，并且SAR_OFFSET_nn<N：1>可以是SAR_OFFSET_np<N：1>的逆。在其他实施方式中，SAR_OFFSET_pn<N：1>和/或SAR_OFFSET_nn<N：1>可以在整个逐次逼近循环中保持相同的状态。
在操作期间，对于具有相比于与当前逐次逼近循环相关联的特定位的较低或相等的位值的未确定位i，SARP<i>＝SARN<i>＝0。对于具有与先前执行的逐次逼近循环相关联的较高位值的位j，对于高位值，SARP<j>＝1和SARN<j>＝0，而对于低位值，SARP<j>＝0和SARN<j>＝1。
在将偏移施加于未确定位k的实施方式中，可以以各种方式来控制SAR_OFFSET_pp<k>、SAR_OFFSET_pn<k>、SAR_OFFSET_np<k>和SAR_OFFSET_nn<k>。例如，在一个实施方式中，可以通过将电容器Cpl[k]的底板连接至正参考电压Vrefp和/或将电容器Cnl[k]的底板连接至负参考电压Vrefn来施加正偏移。这可以通过设置SAR_OFFSET_pn<k>＝0和/或SAR_OFFSET_nn<k>＝1来实现。替选地或另外地，可以通过将电容器Cpu[k]的底板连接至负参考电压Vrefn并且将电容器Cnu[k]的底板连接至正参考电压Vrefp来施加负偏移。这可以通过设置SAR_OFFSET_pp<k>＝0和SAR_OFFSET_np<k>＝1来实现。
在一些实施方式中，使用偏移逻辑110来生成控制信号SAR_OFFSET_pn<N：1>、SAR_OFFSET_pp<N：1>、SAR_OFFSET_nn<N：1>和SAR_OFFSET_np<N：1>。在其他实施方式中，这些信号中的一个或更多个信号的生成通过驻留在ADC 300中的数字控制逻辑(未示出)来实现。可以使用现有技术已知的数字逻辑电路和系统来实现该数字逻辑。在各种实施方式中，可以使用外部时钟来同步地控制每个逐次逼近循环，或者可以根据现有技术已知的同步和/或异步逐次逼近控制方法来异步地控制每个逐次逼近循环。
在各种实施方式中，以子二进制方式对阵列电容器Cpu[N]至Cpu[1]、Cpl[N]至Cpl[1]、Cnu[N]至Cnu[1]以及Cnl[N]至Cnl[1]进行加权。图3B示出了可以对这些电容器进行加权的一种方式。例如，电容器Cpu[12]、Cpl[12]、Cnu[12]和Cnl[12]可以各自具有111个单位电容器的权重，其对应于归一化权重1776；Cpu[11]、Cpl[11]、Cnu[11]和Cnl[11]可以各自具有64个单位电容器的权重，其对应于归一化权重1024。Cpu[10]、Cpl[10]、Cnu[10]和Cnl[10]可以各自具有36个单位电容器的权重，其对应于归一化权重576；Cpu[9]、Cpl[9]、Cnu[9]和Cnl[9]可以各自具有36个单位电容器的权重，其对应于归一化权重320；Cpu[8]、Cpl[8]、Cnu[8]和Cnl[8]可以各自具有20个单位电容器的权重，其对应于归一化权重176；Cpu[7]、Cpl[7]、Cnu[7]和Cnl[7]可以各自具有11个单位电容器的权重，其对应于归一化权重96；Cpu[6]、Cpl[6]、Cnu[6]和Cnl[6]可以各自具有4个单位电容器的权重，其对应于归一化权重64；Cpu[5]、Cpl[5]、Cnu[5]和Cnl[5]可以各自具有2个单位电容器的权重，其对应于归一化权重32；Cpu[4]、Cpl[4]、Cnu[4]和Cnl[4]可以各自具有1个单位电容器的权重，其对应于归一化权重16；Cpu[3]、Cpl[3]、Cnu[3]和Cnl[3]可以各自具有单位电容器的权重的1/2，其对应于归一化权重8；Cpu[2]、Cpl[2]、Cnu[2]和Cnl[2]可以各自具有单位电容器的权重的1/4，其对应于归一化权重4；并且Cpu[1]、Cpl[1]、Cnu[1]和Cnl[1]可以各自具有单位电容器的权重的1/8，其对应于归一化权重2。在一些实施方式中，最后的冗余位0不与DAC中的任何物理电容器相关联。而是，由比较器306响应于最后的逐次逼近循环而做出的决策来给出最后的冗余位。
在各个实施方式中，阵列电容器Cpu[N]至Cpu[1]、Cpl[N]至Cpl[1]、Cnu[N]至Cnu[1]以及Cnl[N]至Cnl[1]可以根据图3B中的表，使用相同数量或为每个电容器指定的单位电容器数量的倍数来实现。在一些实施方式中，可以使用物理上小于单位电容器的电容器来实现与冗余位0至3中的一个或多个冗余位相关联的子单位电容器。在实施方式中，与每个单元电容器相关联的电容可以在大约90aF至大约80fF之间，然而，取决于特定实施方式及其规格，也可以使用该范围之外的值。在一个实施方式中，输入电容器Cinp和Cinn的值约为270fF。替选地，可以使用其他电容。
图3C和图3D示出了两个表，这两个表示出了逐次逼近逻辑108的操作。特别地，图3C与SARP<12：0>的值相关联，其中SARP<12：0>＝SAR<12：0>，并且图3D与SARN<12：0>的值相关联。然而，在一些实施方式中，例如图3A的实施方式，仅将SARP<12：1>和SARN<12：1>分别路由至DAC 308和310。每个表中的每一行都与特定的逐次逼近循环相关联。标记C[i]表示与SAR输出SARP<12：0>的第i位相关联的比较器306的输出，标记！C[i]表示与SAR输出SARN<12：0>的第i位相关联的比较器306的输出的逆。
参照图3C，该表的第一行表示第一逐次逼近循环。如图所示，SARP<12>与其余未确定位SARP<11：0>一起被保持为低。在第二循环中，为SARP<12>被分配有C[12]，该值表示第一循环中的位12的比较器结果，SARP<11>被分配有低值，而其余的未确定位SARP<10：0>也被保持为低。在第二循环中，SARP<12>被分配有值C[12]，该值表示第一循环中的位12的比较器结果，SARP<11>被分配有值C[11]，该值表示第二循环中的位11的比较器结果，SARP<10>被分配有低值，而其余未确定位SARP<9：0>也被保持为低。逐次逼近逻辑108以类似的方式继续进行其余逐次逼近循环，直到接收到最终的比较结果C[0]。
参照图3D，该表的第一行表示第一逐次逼近循环。如图所示，SARN<12>与其余未确定位SARN<11：0>一起被保持为低。在第二循环中，SARN<12>被分配有值！C[12]，该值表示第一循环中的位12的比较器结果的逆，SARN<11>被分配有低值，而其余未确定位SARN<10：0>也保持为低。在第二循环中，SARN<12>被分配有值！C[12]，该值表示第一循环中的位12的比较器结果的逆，SARN<11>被分配有值！C[11]，该值表示第二循环中的位11的比较器结果的逆，并且SARN<10>被分配有低值，而其余的未确定位SARN<9：0>也被保持为低。逐次逼近逻辑108以类似的方式继续进行其余的逐次逼近循环，直到已经接收到最终的逆比较结果！C[0]为止。
在各个实施方式中，使用现有技术知的逐次逼近电路和系统来实现逐次逼近逻辑108。在一个实施方式中，使用具有相关联的控制逻辑、状态机或现有技术已知的其他数字逻辑实现的移位寄存器来实现逐次逼近逻辑108。在一些实施方式中，可以使用可编程处理器来实现逐次逼近逻辑108。
比较器306可以使用现有技术已知的比较器电路和系统来实现。例如，可以使用放大器、时钟比较器、施密特触发器或适于比较两个电压的其他电路来实现比较器306。
图3E示出了表格，该表格示出了偏移逻辑110结合逐次逼近逻辑108的操作。如图所示，偏移DAC输入字SAR_OFFSET_pp<12：0>与逐次逼近逻辑的输出SARP<12：0>类似，不同之处在于，在第二逐次逼近循环期间，一些未确定位中引发了偏移。尽管图3D的表示出了第二逐次逼近循环中的引发的偏移，其对应于作为特定示例针对SARP<11>和SARN<11>做出的决策，但是应当理解，取决于特定实施方式及其规范，可以在一个或更多个逐次逼近循环期间向未确定位添加各种幅值的偏移。还应当理解，可以修改表示使用13位DAC输入字的系统的表3C、表3D和表3E，以支持根据特定系统的细节的各种位数的DAC输入字。在各种实施方式中，SAR_OFFSET_pn<12：0>、SAR_OFFSET_np<12：0>和SAR_OFFSET_nn<12：0>可以以与图3E所示的SAR_OFFSET_pp<12：0>相似或不同的方式偏移。
图3F示出了根据本发明实施方式的用于偏移逻辑110的示例电路实现。如图所示，逐次逼近逻辑108输出字SAR<12：1>中的每个位(在图3A所示的分裂DAC的情况下，可以耦接至SARP<12：1>或SAPN<12：1>)与位宽度为1的偏移电路322相关联。每个偏移电路322包括2：1复用器324，该2：1复用器324选择逐次逼近逻辑108的输出SAR<i>或选择代表可选偏移的k：1复用器326的输出。当“与”门328的输出为高时，选择由复用器326产生的该偏移，这指示满足以下三个条件：(1)激活偏移模式(Offset_on<i>＝1)，(2)DAC 308和310当前处于再分布模式(Redistribution_on<i>＝1)，以及(3)当前位i是未确定位(Undecided<i>＝1)。在一些实施方式中，由驻留在ADC 300内的控制逻辑(未示出)生成信号Offset_on<i>、Redistribution_on<i>、Undecided<i>和Decision_id。
复用器326被配置成从k个偏移值中选择：Prog_offset<i，k：0>。这些值中的每个值都可以经由指示当前逐次逼近循环的决策识别信号Decision_id进行选择。在一些实施方式中，信号Prog_offset<i，k：0>可以被存储在ADC 300内的存储器或寄存器中。
应当理解，偏移逻辑110的实现仅仅是实现偏移逻辑110的许多可能方式之一。在替选实施方式中，可以使用其他逻辑或功能上等效的电路。在一些实施方式中，可以使用加法器和存储器来实现偏移逻辑110，该存储器为每个特定的逐次逼近循环提供预定的偏移(或无偏移)。
在一个示例实施方式中，使用图3A的电路和图3B的电容器加权方案的ADC具有0.2V至1.4V的输入电压范围和20MS/s的采样率。基于仿真，当使用实施方式方法来减少连续码中的位转换次数时，与在不使用实施方式方法来减少连续码中的位转换次数时在99％的概率下ADC在–1dBFS输入幅度下将具有至少为60.1dBFS的SFDR相比，在99％的概率下ADC在–1dBFS的输入幅度下将具有至少65dBFS的SFDR。因此，在图3A和图3B的特定实施方式中，可以使用实施方式方法将SFDR提高几乎5dB。在替选实施方式中，取决于特定实施方式及其规范，SFDR的提高可以是不同的。
如上所述，图3B的表仅是许多可能的电容器加权方案的一个示例。图3G示出了一种替选加权方案，该替选加权方案产生被配置成实现12个有效位的具有较大冗余区域的14位DAC输入字。使用较长的DAC输入字的一个优点是能够在ADC操作期间校正较大的误差幅度。当使用本文描述的实施方式线性改进方法时，这种校正较大误差幅度的能力还增强了ADC减小差分非线性误差的能力。在利用14位DAC字的一个示例实施方式中，使用总共十四个逐次逼近循环来估计输入值，而不是在13位DAC输入字的情况下的13个逐次逼近循环。基于仿真，当关于图3G的14位实施方式使用实施方式方法来减少连续码中的位转换的次数时，在99％的概率下ADC在-1dBFS输入幅度下将具有至少66.3dBFS的SFDR(与使用图3B的13位实施方式的65dBFS相比)。
图3H示出了波形图，该波形图示出了针对图3G的14位DAC实施方式的DAC 308和310的输出处的差分电压Vxp-Vxn与DAC输入信号SARP<13：0>和SARN<13：0>之间的关系。。如图所示，在所示的采样和保持时段期间，由于比较器306的两个输入都耦接至电压VCMout，所以差分电压Vxp-Vxn大约为零。在第一逐次逼近阶段1开始时，所有DAC输入信号SARP<13：0>和SARN<13：0>都设置为零，并且差分电压Vxp-Vxn为-0.55V，该电压与采样的输入的值成比例。在逐次逼近阶段1结束时，比较器306基于差分电压Vxp-Vxn的值做出第一决策。在这种情况下，在逐次逼近阶段2开始时，SARP<13>被设置为1，而SARN<13>保持为零。经由反馈环路，SARP<13>的值的变化会改变电荷再分布型DAC 308和310中电容器的状态。这会导致电荷再分布，从而修改差分电压Vxp-Vxn的值。逐次逼近阶段2结束时，差分电压Vxp-Vxn约为-0.3V。该过程继续进行其余的十一个逐次逼近循环3至14，直到完成整个转换为止。根据图3H而明显的是，差分电压Vxp-Vxn接近于大约0伏的最终值。
虽然以上关于图3A至图3H描述的基于电荷再分布型DAC的实施方式是使用差分电容性电荷再分布型DAC来实现的，但本发明的实施方式也可以使用单端电荷再分布型DAC来实现。在本发明的另外的替选实施方式中，除电容性之外的其他DAC拓扑也可以用于实现图1A所示的DAC112。例如，诸如图4A所示的电流DAC 400的电流DAC可以用于实现DAC112。如图所示，电流DAC 400包括耦接至电阻器R的多个可切换电流源。每个可切换电流源示意性表示为：与相应的开关404串联耦接的加权电流源402。权重被示出为WN至W1，其被施加到单位电流Iu。在本发明的实施方式中，为WN至W1分配实现了具有冗余输入码的DAC的子二进制权重，诸如图3B和图3G所示的归一化权重。在操作期间，利用DAC输入信号DN到D1经由其各自的开关404来激活加权电流源402。
尽管为了说明的简单起见，每个可切换电流源被示意性地表示为与相应的开关404串联耦接的加权电流源402，但是应当理解，可以使用现有技术中已知的任何电流DAC架构来实现电流DAC 400，所述任何电流DAC架构包括但不限于基于R-2R梯的电流DAC、电流控制DAC、基于分段式电流控制的DAC等。类似地，加权电流源402可以以各种不同的方式实现，包括但不限于基于MOS或BJT的电流源和/或具有电阻器退化的基于MOS或BJT的电流源和/或级联的基于MOS或BJT的电流源。
图4B示出了示例采样保持电路420，其可以用于实现图1A中所示的采样保持电路102。如图所示，采样保持电路420包括采样开关SSAMP和采样电容器CSAMP。在工作期间，在将输入电压Vin施加到电容器CSAMP的采样阶段期间，采样开关SSAMP闭合。在保持阶段期间，采样开关SSAMP被断开，并且在电容器CSAMP两端保持采样的输入电压。应当理解，如图所示，采样保持电路420仅是可以用于实现采样保持电路102的许多可能的采样保持电路的一个示例。在替选实施方式中，可以使用现有技术中已知的其他采样保持电路。
在各个实施方式中，根据实施方式的线性度改善系统和方法可以与其他线性度改善技术组合。例如，动态元件匹配可以与根据实施方式的冗余逐次逼近型ADC结合使用。动态元件匹配可以以本文描述的任何实施方式的ADC来实现。在一个示例中，通过将动态元件匹配控制器包括在诸如图1A所示的DAC 112、图3A所示的DAC 308和310和/或图4A所示的DAC 400的DAC内来实现动态元件匹配。
图5A示出了利用动态元件匹配的示例电荷再分布型DAC 500。如图所示，DAC 500包括由单位电容器Cunit(也称为“子电容器”)组成的电荷再分布型电容器阵列512。这些单位电容器中的每个单位电容器都耦接至由相应的控制信号Sout[m]至Sout[1]激活的相应开关。每个控制信号Sout[m]至Sout[1]由动态元件匹配控制器510生成，该动态元件匹配控制器510将n位DAC输入字DACIN[n：1]根据其各自的权重映射至m个控制信号Sout[m]至Sout[1]。例如，如果DACIN[n]的权重为256，则激活m个控制信号Sout[m]至Sout[1]中的256个。然而，在工作期间，可以根据转换来修改输入字DAC输入字DACIN[n：1]至控制信号Sout[m]至Sout[1]的映射。例如，在第一数模转换期间，动态元件匹配控制器510确定第一组256个控制信号，而在第二数模转换期间，动态元件匹配控制器510确定第二组256个控制信号，其中第二组256个控制信号不同于第一组256个控制信号。映射的这种变化可以是随机的、伪随机的或确定性的。
当应用于根据实施方式的逐次逼近型ADC时，可以基于转换来修改DAC输入字DACIN[n：1]至控制信号Sout[m]至Sout[1]之间的映射(例如，相同的映射用于单个模数转换的每个逐次逼近循环，然后针对下一个转换进行改变)，或者可以在每个逐次逼近循环之后进行修改。在一些实施方式中，动态元件匹配控制器可以独立地修改分别在电容器阵列512内的每个单个单位电容器Cunit上的切换。替选地，可以以其中使用单个控制信号来控制单位电容器的组的分段方式布置动态元件匹配控制器和电容器阵列512，但是随机地、伪随机地或基于确定性地进行再分布。
图5B示出了实现动态元件匹配控制器510的一种可能方式。如图所示，动态元件匹配控制器510包括温度计解码器502和加扰器504。在工作期间，温度计解码器502将n位DAC输入字DACIN[n：1]转换为m位温度计码DACT[n：1]。加扰器504又将DACT[m：1]中的每个位路由至控制信号Sout[m：1]中的相应位，使得以时钟信号Clk的每个时钟周期来改变映射。可以例如使用现有技术中已知的动态元件匹配电路加扰器电路来实现加扰器504。例如，可以使用由线性反馈移位寄存器控制的多个复用器电路来实现加扰器504。替选地，可以使用其他加扰器实现。
图5C示出了表格，该表格示出了针对3位DAC输入字DACIN[n：1]和8位控制信号Sout[m：1]的动态元件匹配控制器510的操作。如图所示，在时钟周期1至时钟周期5期间，DAC输入字DACIN[3：1]等于100，使得DACT[8：1]的温度计编码字＝00001111，其中四个位为高。每个控制字Sout[8：1]的输出也包含4个高位，然而在每个时钟周期处改变控制字中的位位置。在时钟周期6至时钟周期10期间，DAC输入字DACIN[3：1]等于010，使得DACT[8：1]的温度计编码字＝00000011，其中两位为高。每个控制字Sout[8：1]的输出还包含2个高位，其位置在每个时钟周期处修改。应当理解，图5C所示的动态元件匹配控制器510的操作仅是根据实施方式的动态元件匹配控制器可以如何操作的一个说明性示例。在替选实施方式中，可以使用不同的位宽度和码映射。
根据实施方式的冗余逐次逼近型ADC可以应用于多种不同的系统和应用。这样的系统的一个示例是射频接收器，诸如图6A所示的射频接收器600。如图所示，射频接收器600包括具有天线602、低噪声放大器604、混频器606、可编程增益放大器608、滤波器610、根据实施方式的逐次逼近型ADC 612和处理器614的RF信号路径。在工作期间，低噪声放大器604对天线602接收到的射频信号进行放大。混频器606执行下变频，该下变频将接收到的射频信号的频率转换为中频或基频。混频器606的输出由可编程增益放大器608放大，可编程增益放大器608的输出由滤波器610进行滤波。滤波器610提供的滤波可以被用来拒绝带外频率内容和/或用作逐次逼近型ADC 612的抗混叠(anti-aliasing)滤波器。逐次逼近型ADC612可以例如使用本文描述的实施方式的冗余逐次逼近型ADC电路和系统来实现。例如，图1A所示的ADC或以上相对于图3A所示和所述的ADC可以用于实现逐次逼近型ADC 612。处理器614可以对逐次逼近型ADC 612的输出执行信号处理。
在各个实施方式中，射频接收器600可以在各种基于射频的系统中使用。例如，射频接收器600可以用作蜂窝电话或其他无线设备的接收信号路径。射频接收器600也可以用于例如雷达系统，例如毫米波雷达系统。在雷达系统的情况下，通过使用实施方式逐次逼近型ADC 612所提供的线性度改善可以使得以上关于图1D所述的接收频谱中的SFDR提高。然而，应当理解，图6A中所示的射频接收器600的架构仅是可以使用根据实施方式的逐次逼近型ADC实现的许多可能的射频接收器实现的一个示例。
根据实施方式的冗余逐次逼近型ADC也可以用作其他数据转换系统中的子部件。例如，根据实施方式的冗余逐次逼近型ADC可以用作在诸如图6B所示的Sigma Delta ADC的实现中的多级比较器。转向图6B，示出了实施方式Sigma Delta ADC 620，其包括减法电路622、积分器624、根据实施方式的冗余逐次逼近ADC 626、逐次逼近型ADC 612和抽取滤波器630。
在各个实施方式中，使用积分器624、逐次逼近型ADC 626、DAC 628和减法电路622形成多位Sigma Delta调制器。在工作期间，积分器624对输入信号Sin与DAC 628的输出之间的差进行积分。该积分差通过用作多位比较器的逐次逼近型ADC进行评估。逐次逼近型ADC 626的输出被输入到数模转换器628中。调制器的工作根据现有技术中已知的SigmaDelta调制器原理进行。尽管为了便于说明仅示出了两个积分器624，但是可以使用多于两个的积分器624以实现更高阶的Sigma Delta调制器。
积分器624可以例如使用现有技术中已知的开关电容器积分器结构来实现，或者可以使用连续时间积分器来实现。可以使用现有技术中已知的DAC电路和系统来实现DAC628。
可以使用抽取滤波器630减少调制器输出的采样率，以及增加输出的位宽。抽取滤波器630可以例如使用现有技术中已知的抽取滤波器架构来实现。例如，抽取滤波器630可以包括梳状滤波器，该梳状滤波器使用级联的累加器以及其后的级联的差分电路来实现。IIR滤波器或FIR滤波器也可以用于提供进一步的滤波。替选地，可以使用其他滤波器结构。应当理解，图6B中所示的Sigma Delta ADC 620仅是可以与现有技术中已知的实施方式冗余逐次逼近型ADC电路和系统结合使用的许多示例Sigma Delta ADC结构之一。有利地，利用实施方式冗余逐次逼近型ADC电路的Sigma Delta ADC由于提高的SAR ADC的线性度而可以实现较高的总体分辨率。
图7示出了根据实施方式的执行模数转换的方法700的框图。该方法可以应用于本文描述的根据实施方式的逐次逼近型ADC，根据实施方式的逐次逼近型ADC由包括具有至少一个子二进制加权DAC参考元件的DAC参考元件的DAC来实现。这些DAC参考元件可以例如在电荷再分布型ADC的情况下使用电容器来实现或者在电流DAC的情况下使用电流源来实现。在步骤702，对输入信号进行采样。在一些实施方式中，可以使用诸如图1A所示的采样保持电路102或图4B所示的采样保持电路420的采样保持电路来对输入信号进行采样。在其他实施方式中，可以通过将输入信号施加到诸如图3A中所示的DAC 308和310的电荷再分布型DAC的底板来采样输入信号。
在步骤704中，使用诸如上面示出和描述的逐次逼近逻辑108的逐次逼近寄存器(SAR)来生成DAC输入字。在步骤706中，确定当前的逐次逼近循环SAR_CYCLE是否对应于其中要施加偏移的预定逐次逼近循环。在一些实施方式中，该预定逐次逼近循环可以是对应于DAC中的具有对应的冗余窗的至少一个子二进制加权参考元件的逐次逼近循环。如果当前的逐次逼近循环SAR_CYCLE对应于其中要施加偏移的预定逐次逼近循环，则在步骤708中，将偏移施加至DAC输入字。在各个实施方式中，可以例如使用如上所述的偏移逻辑110来施加该偏移。如果当前的逐次逼近循环SAR_CYCLE不对应于其中要施加偏移的预定逐次逼近循环，则不施加偏移。
在步骤710中，将DAC输入字施加至DAC的输入，并且在步骤712中，将DAC输出信号与采样的输入信号进行比较。在各种实施方式中，例如可以使用如上所述的图1A所示的比较器106或图3A所示的比较器306来执行该比较。在步骤714中，基于在步骤712中的比较结果来设置与当前逐次逼近循环SAR_CYCLE对应的SAR的位。在步骤716中，确定当前逐次逼近循环SAR_CYCLE是否为最后的逐次逼近循环SAR_CYCLE_MAX。如果当前的逐次逼近循环SAR_CYCLE是最后的逐次逼近循环SAR_CYCLE_MAX，则转换完成。如果当前的逐次逼近循环SAR_CYCLE不是最后的逐次逼近循环SAR_CYCLE_MAX，则在步骤718中递增当前的逐次逼近循环SAR_CYCLE，并在步骤704再次开始执行另一当前逐次逼近循环。
这里总结了本发明的实施方式。根据本文提交的整个说明书和权利要求书，也可以理解其他实施方式。
示例1.一种操作冗余逐次逼近型模数转换器(ADC)的方法，包括：对输入信号进行采样；使用包括具有至少一个子二进制加权DAC参考元件的DAC参考元件的数模转换器(DAC)来逐次逼近所采样的输入信号，逐次逼近所采样的输入信号包括执行多个逐次逼近循环，多个逐次逼近循环中的每个逐次逼近循环包括：使用逐次逼近寄存器(SAR)生成DAC输入字，当逐次逼近循环对应于至少一个子二进制加权参考元件时，对DAC输入字进行偏移以形成偏移DAC输入字，将偏移DAC输入字施加至DAC的输入以产生第一DAC输出信号，使用比较器将第一DAC输出信号与所采样的输入信号进行比较，以及基于所述比较来设置SAR的位。
示例2.根据示例1的方法，其中，对DAC输入字进行偏移包括修改DAC输入字的至少一个未确定位的状态，所述至少一个未确定位的权重低于DAC输入字的与当前逐次逼近循环相关联的位的权重。
示例3.根据示例1或2中的一项的方法，其中，对DAC输入字进行偏移包括将偏移值与DAC输入字相加。
示例4.根据示例1至3中的一项的方法，其中，对DAC输入字进行偏移修改与至少一个子二进制加权元件相关联的DAC码冗余区域内的输入信号的逐次逼近轨迹。
示例5.根据示例4的方法，其中，修改逐次逼近轨迹减少了SAR的至少两个相邻输出码之间的位转换的次数。
示例6.根据示例1至5中的一项的方法，还包括：在逐次逼近所采样的输入信号之后将SAR的值映射到二进制加权输出，该映射包括将SAR的位与DAC参考元件的对应权重相乘。
示例7.一种模数转换器(ADC)，包括：包括冗余码的数模转换器(DAC)；耦接至DAC的输出的比较器；耦接至比较器的输出的逐次逼近寄存器(SAR)；以及耦接在SAR与DAC的输入之间的码调整电路，该码调整电路被配置成在至少一个逐次逼近循环期间对DAC的输入码进行偏移。
示例8，根据示例7的ADC，其中，DAC包括多个DAC参考元件，其中，多个DAC参考元件中的至少一个DAC参考元件是子二进制加权DAC参考元件。
示例9.根据示例8的ADC，其中，DAC包括电荷再分布型DAC，并且多个DAC参考元件包括电容器。
示例10.根据示例9的ADC，其中，码调整电路被配置成在电荷再分布阶段期间对输入码进行偏移。
示例11.根据示例9或10的ADC，其中，DAC还被配置成对输入信号进行采样。
示例12.根据示例8至11中的一项的ADC，其中，DAC包括电流DAC，并且多个DAC参考元件包括电流源。
示例13.根据示例8至12中的一项的ADC，其中，至少一个逐次逼近循环与子二进制加权DAC参考元件相关联。
示例14.根据示例7至13中的一项的ADC，其中，码调整电路被配置成通过修改DAC的输入码的至少一个未确定位的状态来对DAC的输入码进行偏移，至少一个未确定位的权重低于输入码的与至少一个逐次逼近循环相关联的位的权重。
示例15.根据示例14的ADC，其中，码调整电路包括至少一个复用器，至少一个复用器被配置成改变DAC的输入码的具有较低权重的位的状态。
示例16.根据示例7至15中的一项的ADC，还包括采样保持电路，该采样保持电路具有耦接至比较器的输出。
示例17.一种模数转换器(ADC)，包括：电荷再分布型数模转换器(DAC)，其包括具有公共节点的多个电容器，其中，多个电容器中的至少一个电容器包括子二进制权重，并且多个DAC输入码映射至与多个电容器中的包括子二进制权重的至少一个电容器相关联的冗余区域内的相同输出空间；比较器，其耦接至电荷再分布型DAC的公共节点；逐次逼近寄存器(SAR)，其耦接至比较器的输出；偏置电路，其耦接在SAR的输出与DAC的输入之间，偏移电路被配置成在与多个电容器中的包括子二进制权重的至少一个电容器相关联的至少一个逐次逼近循环期间，对DAC的输入码进行偏移；以及输出码映射电路，其被耦接在SAR的输出与ADC的输出之间，该输出码映射电路被配置成将SAR的输出转换为二进制加权输出值。
示例18.根据示例17的ADC，其中，偏移电路包括至少一个复用器，至少一个复用器被配置成在与多个电容器中的包括子二进制权重的至少一个电容器相关联的至少一个逐次逼近循环的电荷再分布阶段期间，修改SAR输出的至少一个第一位。。
示例19.根据示例17或18中的一项的ADC，其中：多个电容器包括子电容器；并且DAC还包括：选择性地耦接至子电容器的多个开关；以及耦接至多个开关和DAC的输入的动态元件匹配控制器，动态元件匹配控制器被配置成将子电容器动态地再分配至多个电容器中的电容器。
示例20.根据示例17至19中的一项的ADC，其中：对DAC的输入码进行偏移修改冗余区域内的输入信号的逐次逼近轨迹；修改逐次逼近轨迹减少了SAR的至少两个相邻输出码之间的位转换的次数。
尽管已经参考说明性实施方式描述了本发明，但是该描述并非旨在以限制性的意义来解释。参考本描述，示例性实施方式以及本发明的其他实施方式的各种修改和组合对于本领域技术人员将是明显的。因此，所附权利要求旨在涵盖任何这样的修改或实施方式。

Claims (20)

1.一种操作冗余逐次逼近型模数转换器ADC的方法，所述方法包括：
使用数模转换器DAC来逐次逼近输入信号，所述DAC包括具有至少一个子二进制加权DAC参考元件的DAC参考元件，逐次逼近所述输入信号包括执行多个逐次逼近循环，所述多个逐次逼近循环中的每个逐次逼近循环包括：
使用逐次逼近寄存器SAR生成DAC输入字，以及
当该逐次逼近循环对应于所述至少一个子二进制加权DAC参考元件时，对所述DAC输入字进行偏移以形成偏移DAC输入字。
2.根据权利要求1所述的方法，其中，对所述DAC输入字进行偏移包括：修改所述DAC输入字的至少一个未确定位的状态，所述至少一个未确定位的权重低于所述DAC输入字的与当前逐次逼近循环相关联的位的权重。
3.根据权利要求1或2所述的方法，其中，对所述DAC输入字进行偏移包括将偏移值与所述DAC输入字相加。
4.根据权利要求1至3中任一项所述的方法，其中，对所述DAC输入字进行偏移修改所述输入信号在与所述至少一个子二进制加权DAC参考元件相关联的DAC码冗余区域内的逐次逼近轨迹。
5.根据权利要求4所述的方法，其中，修改所述逐次逼近轨迹减少了所述SAR的至少两个相邻输出码之间的位转换的次数。
6.根据权利要求1至5中任一项所述的方法，还包括在逐次逼近所述输入信号之后将所述SAR的值映射到二进制加权输出，所述映射包括将所述SAR的位与所述DAC参考元件的对应权重相乘。
7.一种模数转换器ADC，包括：
包括冗余码的数模转换器DAC；
耦接至所述DAC的输出端的比较器；
耦接至所述比较器的输出端的逐次逼近寄存器SAR；以及
耦接在所述SAR与所述DAC的输入端之间的码调整电路，所述码调整电路被配置成在至少一个逐次逼近循环期间对所述DAC的输入码进行偏移。
8.根据权利要求7所述的ADC，其中，所述DAC包括多个DAC参考元件，其中，所述多个DAC参考元件中的至少一个DAC参考元件是子二进制加权DAC参考元件。
9.根据权利要求8所述的ADC，其中，所述DAC包括电荷再分布型DAC，并且所述多个DAC参考元件包括电容器。
10.根据权利要求9所述的ADC，其中，所述码调整电路被配置成在电荷再分布阶段期间对所述输入码进行偏移。
11.根据权利要求9或10所述的ADC，其中，所述DAC还被配置成对输入信号进行采样。
12.根据权利要求8至11中任一项所述的ADC，其中，所述DAC包括电流DAC，并且所述多个DAC参考元件包括电流源。
13.根据权利要求8至12中任一项所述的ADC，其中，所述至少一个逐次逼近循环与所述子二进制加权DAC参考元件相关联。
14.根据权利要求7至13中任一项所述的ADC，其中，所述码调整电路被配置成通过修改至所述DAC的输入码的至少一个未确定位的状态来对所述DAC的输入码进行偏移，所述至少一个未确定位的权重低于所述输入码的与所述至少一个逐次逼近循环相关联的位的权重。
15.根据权利要求14所述的ADC，其中，所述码调整电路包括至少一个复用器，所述至少一个复用器被配置成改变所述DAC的输入码的具有较低权重的位的状态。
16.根据权利要求7至15中任一项所述的ADC，还包括采样保持电路，所述采样保持电路具有耦接至所述比较器的输出端。
17.一种模数转换器ADC，包括：
电荷再分布型数模转换器DAC，其包括具有公共节点的多个电容器，其中，所述多个电容器中的至少一个电容器包括子二进制权重；
比较器，其耦接至所述电荷再分布型DAC的所述公共节点；
逐次逼近寄存器SAR，其耦接至所述比较器的输出端；以及
耦接在所述SAR的输出端与所述DAC的输入端之间的偏移电路，所述偏移电路被配置成在与所述多个电容器中的包括所述子二进制权重的至少一个电容器相关联的至少一个逐次逼近循环期间，对至所述DAC的输入码进行偏移。
18.根据权利要求17所述的ADC，其中，所述偏移电路包括至少一个复用器，所述至少一个复用器被配置成在与所述多个电容器中的包括所述子二进制权重的至少一个电容器相关联的至少一个逐次逼近循环的电荷再分布阶段期间，修改由所述SAR输出的至少一个第一位。
19.根据权利要求17或18所述的ADC，其中：
所述多个电容器包括子电容器；并且
所述DAC还包括：
选择性地耦接至所述子电容器的多个开关，以及
耦接至所述多个开关和所述DAC的输入端的动态元件匹配控制器，所述动态元件匹配控制器被配置成将所述子电容器动态地再分配至所述多个电容器中的电容器。
20.根据权利要求17至19中任一项所述的ADC，其中：
多个DAC输入码映射至与所述多个电容器中的包括所述子二进制权重的至少一个电容器相关联的冗余区域内的相同输出空间；
对至所述DAC的输入码进行偏移修改输入信号在所述冗余区域内的逐次逼近轨迹；并且
修改所述逐次逼近轨迹减少了所述SAR的至少两个相邻的输出码之间的位转换的次数。
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