KR19990023799A - 향상된 선형성을 가진 커런트 셀 매트릭스를 포함하는 디지털-아날로그 컨버터 및 관련 방법 - Google Patents
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Abstract
디지털-아날로그 컨버터(DAC)는 제 1 및 제 2 횡방향으로 확장하는 제 1 어레이(array)의 커런트 소스 셀(current source cell)과 적어도 디지털 입력 워드의 한 구획을 기초로, 제 1 어레이의 중앙 위치와 관련한 제 1 및 제 2 양방향의 대칭 시퀀스로 제 1 어레이의 커런트 소스 셀을 동작시키기 위한 2차원 대칭 컨트롤러를 포함한다. 중앙 위치는 제 1 어레이를 위한 중심을 정의한다. 2차원 대칭 컨트롤러는 디지털 입력 워드의 미리 결정된 최상위 비트(MSB)를 기초로 복수의 제어 신호를 발생시키기 위한 디코더를 포함한다. 제 1 어레이는 복수의 제 2 커런트 소스 셀을 구성하고, 2차원 대칭 컨트롤러는 디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로 복수의 제 2 커런트 소스 셀을 동작시킨다. DAC는 제 1 어레이에 인접한, 실질적으로 동일한 제 2 어레이를 포함한다. 2차원 대칭 컨트롤러는 기하학적인 평균을 제공하기 위하여 실질적으로 미러 이미지 시퀀스로, 쌍으로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시킨다.
Description
본 출원서는 전자회로 분야와 특히, 디지털-아날로그 컨버터(DAC) 및 관련 방법들에 관한 것이다. 디지털-아날로그 컨버터는 디지털 신호를 많은 전자회로를 위한 대응하는 아날로그 신호로 변환시키는데 사용된다. 예를 들면, 고해상, 고속도의 디지털-아날로그 컨버터는 셀 방식 기지국, 무선 통신, 직접 디지털 주파수 합성, 신호 재생, 테스트 장비, 고해상 이미지 시스템 및 임의 파형 발생기에서 응용되고 있다.
집적 회로 DAC는 미국 특허 제 3,961,326 호의 명세서에서 밝혀진다. DAC는 비트 커런트를 커런트 가산 버스 또는 접지에 돌리기 위하여 바이폴라 트랜지스터를 사용하는, 관련 스위치 셀을 가진 2진수 크기의 일정한 커런트 소스를 포함한다. 각각의 스위치 셀은 커런트 스위칭 트랜지스터의 제 2 차동 쌍을 구동하는 제 1 차동 트랜지스터 쌍을 포함한다.
고체 회로에 관한 IEEE 저널, 29권, 제 10 호, 1994년 10월호, 1180-1185 쪽에 실린 Mercer의 논문 강화된 스퓨리어스가 없는 동작 범위의 16 비트 D/A 컨버터는 디지털-아날로그 변환에서 두 가지 넓은 범주의 오류 또는 왜곡을 확인하는 다른 하나의 DAC를 밝힌다. 비트 분할과 박막 레지스터의 레이저 트리밍(trimming)은 정적 오류를 최소화하는데 종종 사용된다. 동적 오류 또는 AC 오류는 비선형 고정, 링잉(ringing), 비대칭 슬루 및 글리치(glitch)를 포함한다. 고속도 처리 기술과 함께 최상위 비트의 온도계 디코딩(decoding)은 동적 오류를 최소화하는데 종종 사용된다. 4개의 최상위 비트를 같은 크기의 15개의 커런트로 분할하는 것이 밝혀진다. R/2R 래더(ladder)가 최하위 비트를 위한 12개의 커런트 소스로 사용된다. 레이저로 트리밍할 수 있는 박막 레지스터는 트리밍이 선형성 오류를 줄이게 하는 DAC 커런트 소스에 사용된다.
불행하게도 DAC가 한 코드에서 다음 코드로 바뀔 때, 비트 스위치가 켜지고 꺼지는 속도에는 전형적으로 약간의 비대칭이 존재한다. 이는 모든 스위치가 완전히 바뀔 때까지의 짧은 시간 동안 잘못된 방향으로 가는 DAC의 출력을 야기시킨다. 출력에서의 뒤따르는 오류 또는 글리치는 코드에 의존적이고 따라서, 출력 스펙트럼에서의 고조파 왜곡이나 다른 비고조파 스퍼(spurs)를 발생한다. 글리치는 종종 DAC의 주요 자리올림에서 테스트되고, DAC가 바뀜에 따라 출력에는 스파이크(spike)가 나타날 것이다. 글리치는 전형적으로 스파이크하의 순수한 영역으로 고려된다.
DAC내의 글리치를 부가적으로 줄이고, 출력 스펙트럼에서의 고조파 왜곡과 다른 스퍼를 줄이기 위한 시도가 있어 왔다. 예를 들면, 비디오용 DAC는 고체 회로에 관한 IEEE 저널, 30권, 제 1 호, 1995년 1월호에 실린 Wu 등의 논문 낮은 글리치의 10비트 75MHZ CMOS 비디오 D/A 컨버터에서 밝혀진다. 상기 DAC는 분할된 역대칭 스위칭 시퀀스와 비대칭 스위칭 버퍼를 포함한다. DAC는 7개의 최상위 비트를 위한 다수의 비가중 커런트 소스와 3개의 최하위 비트를 위한 다수의 가중 커런트 소스를 포함한다. 커런트 소스는 레이아웃 부정합, 열적 분포 및 공정 편차와 같은 다양한 이유 때문에 불균일하다. 분할된 역대칭 스위칭 시퀀스는 그레이디드(graded) 오류, 대칭 오류 및 특히 불규칙 오류의 중첩을 막기 위해서 밝혀진다. 비대칭 스위치의 제어는 차동 스위칭 트랜지스터를 완전히 동시에 끄는 것을 피하지만, 짧은 시간 동안 동시에 켜게 한다.
고체 회로에 관한 IEEE 저널, 24권, 제 5 호, 1989년 10월호, 1433-1439 쪽에 나타난 Pelgrom 등의 논문 MOS 트랜지스터의 정합 특성은 부정합이 동일하게 디자인된 디바이스의 물리량에서 시간에 의존하는 불규칙 편차를 일으키는 공정이고, 예를 들면 DAC내의 제한 요인이라는 사실을 밝히고 있다. 부정합을 일으키는 종래의 많은 공정들은 이온 주입된, 확산된 또는 기판의 이온; 국부 이동도 변동; 산화물 입상; 산화물 전하; 및 기타의 분포를 포함한다. 특히, 상기 논문은 이동도와 게이트 산화물을 부정합의 가능한 원인으로 놔두는 모서리의 거침이, 주요한 부정합 요인이 아닌 것 같다는 사실을 밝힌다. 간격으로 인한 부정합에의 관련 영향은 상당한 공간을 지닌 넓은 영역의 디바이스에 대해서만 중요하다. 커런트 인자 편차와 임계 전압 편차의 상호 관계는, 가까이 공간이 떨어진 트랜지스터 쌍에 대해서는 중요한 상호 구성요소가 없다는 사실과, 따라서 게이트 산화물 입상은 임계 전압과 커런트 인자 모두에 영향을 미치는 중요한 부정합 원인이 아니라는 사실을 보여준다. 임계 전압 부정합은 2의 인자에 의해 더욱 얇은 게이트 산화물로 거의 절반으로 남는데 반하여, 커런트 인자 부정합은 일정하게 남는다고 보고되고 있다. 임계 전압의 변동, 커런트 인자 및 기판 인자는 트랜지스터 영역에 역비례한다. 임계 전압내의 부정합은 보통 게이트-소스 전위에 대한 트랜지스터 성능을 지배한다.
고체 회로에 관한 IEEE 저널, Sc-21권, 제 6 호, 1986년 12월호, 983-988 쪽에 실린 Miki 등의 논문 80MHZ 8비트 CMOS D/A 컨버터는, DAC내의 소규모 트랜지스터의 부정합 문제를 풀기 위한 커런트 셀 매트릭스 구성을 밝힌다. 커런트 소스의 바람직하지 않은 커런트 분포에 의해 생긴 선형성 오류는, 상기 논문의 도 10에 도시된 것 같은 1차원 매트릭스에서의 대칭 스위칭에 의해 줄어들어 온 것으로 기술된다. 불행하게도, DAC가 더욱 커지고 더욱 빠른 속도로 동작함에 따라, 공정의 편차와 변화도는 1차원의 커런트 소스 어레이에서의 대칭 스위칭으로 DAC내의 상대적으로 높은 비선형성을 여전히 부과한다.
본 발명은,
제 1 및 제 2 횡방향으로 확장하는 제 1 어레이의 커런트 소스 셀;
적어도 디지털 입력 워드의 한 구획을 기초로, 상기 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 상기 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키기 위한 2차원 대칭 제어 수단; 및
짝수 제어 신호로 제 1 행을 동작시키고, 홀수 제어 신호로 제 2 행을 동작시키기 위한 수단을 구성하는 디지털-아날로그 컨버터(DAC)를 포함하며,
상기 제 1 어레이는 제 1 및 제 2 행의 커런트 소스 셀을 구성하고,
상기 2차원 대칭 제어 수단은 복수의 제어 신호를 발생시키기 위한 디코더를 구성한다.
본 발명은 또한 (각각의 어레이가 제 1 및 제 2 횡방향으로 확장하는) 커런트 소스 셀의 제 1 및 제 2의 인접한 어레이와
적어도 디지털 입력 워드의 한 구획을 기초로, 상기 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로, 상기 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키기 위한 2차원 대칭 제어 수단을 구성하는 디지털-아날로그 컨버터(DAC)를 포함하며,
상기 2차원 대칭 제어 수단은 (실질적인 미러(mirror) 이미지 시퀀스가 실질적으로 순수한 미러 이미지 시퀀스이던가 실질적으로 반전된 미러 이미지 시퀀스인) 실질적인 미러 이미지 시퀀스로, 쌍으로 제 1 및 제 2 어레이에 있는 커런트 소스 셀을 동작시키기 위한 기하학적인 평균 수단을 부가적으로 구성한다.
본 발명은 더군다나 커런트 소스 셀의 제 1 및 제 2 인접한 어레이를 구성하는 디지털-아날로그 컨버터(DAC)를 동작시키기 위한 방법을 포함하고,
상기 방법은 적어도 디지털 입력 워드의 한 구획을 기초로 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키고,
기하학적인 평균을 위하여 쌍으로 제 1 및 제 2 어레이에 있는 커런트 소스 셀을 동작시키는 단계와
디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로 복수의 제 2 커런트 소스 셀을 동작시키는 단계를 구성한다.
본 발명의 목적은 DAC와 공정의 편차에도 불구하고 높은 정확성과 선형성을 갖는 관련 방법들을 제공하는 것이다.
유리하게도, 제 1 및 제 2 횡방향으로 확장하는 커런트 소스 셀의 제 1 어레이와, 디지털 입력 워드의 한 구획을 기초로, 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 미리 결정된 커런트 소스 셀을 동작시키기 위한 2차원 대칭 제어 수단. 중앙 위치는 바람직하게 제 1 어레이를 위한 중심을 정의한다. 따라서, DAC는 예를 들면 공정 변화도에 의해 달리 생기는 임계 전압과 커런트 인자로 덜 변형할 수 있다.
제 1 어레이는 또한 커런트 소스 셀의 제 1 및 제 2 행을 포함한다. 게다가 2차원 대칭 제어 수단은 제어 신호를 발생시키기 위한 디코더와 짝수의 제어 신호로 제 1 행을 동작시키기 위한 수단과 홀수의 제어 신호로 제 2 행을 동작시키기 위한 수단을 구성한다.
커런트 소스 셀은 실질적으로 동일한 출력 커런트를 갖는다. 2차원 대칭 제어 수단은 디지털 입력 워드의 미리 결정된 최상위 비트(MSB)를 기초로 복수의 제어 신호를 동작시키기 위한 디코더를 바람직하게 포함한다. 이런 실시예에서, 디코더는 바람직하게 온도계 디코더이다.
본 발명의 다른 하나의 양상은 최하위 비트(LSB)의 취급에 관한 것이다. 제 1 어레이는 복수의 제 2 커런트 소스 셀을 구성하고, 2차원 대칭 제어 수단은 디지털 입력 워드의 미리 결정된 LSB를 기초로 복수의 제 2 커런트 소스 셀을 동작시키기 위한 LSB 셀 제어 수단을 부가적으로 구성한다. 한 실시예에서, 적어도 약간의 제 2 복수의 커런트 소스 셀은 제 1 어레이의 중앙 구획에 위치한다. 특히, 각각의 제 2 복수의 커런트 소스 셀은, 실질적으로 동일한 출력 커런트를 번갈아 갖는 복수의 커런트 소스 디바이스를 구성한다. 이런 실시예에서, LSB 셀 제어 수단은 각각의 셀 출력을 2진법으로 가중하기 위한 커런트 소스 디바이스의 미리 결정된 디바이스를 동작시킨다. 교대로, 제 2 복수의 커런트 소스 셀은 LSB를 위한 가중 출력 커런트 소스 셀을 구성한다.
편리하게도, 기하학적인 평균은 DAC의 선형성을 또한 강화시킨다. DAC는 제 1 어레이에 인접한, 실질적으로 동일한 제 2 어레이를 포함한다. 2차원 대칭 제어 수단은 실질적으로 순수한 미러 이미지 시퀀스로, 쌍으로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시키기 위한 기하학적인 평균 수단을 포함한다. 기하학적인 평균 수단은 실질적으로 반전된 미러 이미지 시퀀스로, 쌍으로 제 1 및 제 2 어레이내의 커런트 소스 셀을 교대로 동작시킨다.
DAC는 디지털 입력 워드를 기초로 아날로그 출력 신호를 발생시키기 위한 어레이에 연결된 출력 수단을 또한 포함한다. 각각의 커런트 소스 셀은 나란히 또는 인라인 관계로 위치한 복수의 커런트 소스 디바이스를 구성한다. 교대로, 각각의 커런트 소스 셀은 일반적인 직사각형 패턴의 행과 열에 위치한 복수의 커런트 소스 디바이스를 포함한다. 한 개 셀 내의 각각의 커런트 소스 디바이스는 적어도 하나의 CMOS 트랜지스터를 포함한다. 게다가, 더미 셀은 바람직하지 않은 모서리 효과를 줄이기 위하여 어레이에 인접해 제공된다.
DAC의 다른 하나의 실시예는 제 1 및 제 2 횡방으로 확장하는, 각각의 커런트 셀이 한 줄로 배열된 복수의 커런트 소스 디바이스를 구성하는, 커런트 소스 셀의 제 1 어레이를 구성한다. 이 실시예는 디지털 입력 워드의 최상위 비트(MSB)를 기초로, 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키기 위한 2차원 대칭 제어 수단을 부가적으로 포함한다. 더군다나, 부가적인 커런트 소스 디바이스는 어레이를 통한 V 모양의 대각선 패턴을 정의하기 위하여 어레이의 커런트 소스 디바이스와 함께 인라인에 위치한다. 따라서, 이 실시예는 디지털 입력 워드의 LSB를 기초로 부가적인 커런트 소스 디바이스를 동작시키기 위한 LSB 제어 수단을 바람직하게 부가적으로 포함한다.
그러나, DAC의 다른 하나의 실시예는 커런트 소스 디바이스의 어레이와 연 속의 매트릭스 패턴내의 미리 결정된 커런트 소스 디바이스를 동작시키기 위한 매트릭스 스위치 제어 수단을 포함한다. 매트릭스 패턴은, 각각의 서브매트릭스 패턴이 교대로 인접 서브매트릭스의 실질적인 미러 이미지인, 복수의 일반적인 직사각형 서브매트릭스 패턴에 의해 바람직하게 정의된다.
도 1은 DAC의 도식적인 블록 다이어그램.
도 2는 도 1의 DAC에서 사용된 것과 같은, 확장된 구획에 도시된 하나의 커런트 소스 셀을 지닌 제 1 커런트 소스 셀 매트릭스의 도식적인 다이어그램.
도 3은 도 1의 DAC에서 또한 사용된 것과 같은 제 2 커런트 소스 셀 매트릭스의 도식적인 다이어그램.
도 4는 도 1의 DAC에서 또한 사용된 것과 같은 제 3 커런트 소스 셀 매트릭스의 도식적인 다이어그램.
도 5는 도 1의 DAC에서 또한 사용된 것과 같은 제 4 커런트 소스 셀 매트릭스의 도식적인 다이어그램.
도 6은 도 1의 DAC에서 또한 사용된 것과 같은 제 5 커런트 소스 셀 매트릭스의 도식적인 다이어그램.
면의 주요 부분에 대한 부호의 설
5 : LSB 커런트 셀 10 : 집적 회로
11 : DAC 15 : 10-비트 마스터 래치
17 : MSB 디코더 21 : 36-비트 종속 래치
25 : 제 1 매트릭스 27 : 8개의 기준 커런트 셀
28 : 밴드갭 전압 기준 30 : 기준 증폭기
31 : 제 1 어레이 32 : 커런트 소스 셀
32a : LSB 커런트 소스 셀 33 : 대시 라인(dashed line)
34 : 제 1 행 35 : 2차원 대칭 컨트롤러
36 : 제 2 행 37 : 더미 셀
38 : 제 2 어레이 39 : 상상의 점 레이블(중앙 위치)
45 : 제 2 매트릭스 46 : 커런트 셀
47, 47a : 커런트 소스 디바이스 48 : 대시 라인
51 : 우측 어레이 58 : 좌측 어레이
65 : 제 3 매트릭스 67 : 커런트 소스 디바이스
67a : LSB 커런트 소스 디바이스 68 : 대시 라인
85 : 제 4 매트릭스 87 : 커런트 소스 디바이스
87a : LSB 커런트 소스 디바이스 98 : 대시 라인
105 : 제 5 매트릭스 107 : 커런트 소스 디바이스
107a : LSB 커런트 소스 디바이스 107b : 산재된 디바이스
110 : 수평 격자선 111 : 수직 격자선
도 1과 도 2는 차동 비선형성(DNL)과 글리치 에너지 모두를 줄이기 위하여 분할된 구조를 사용하는 DAC(11)의 제 1 실시예를 포함하는 집적 회로(10)를 묘사한다. 입력 데이터 워드는, 클록 신호가 작을 때 투명한 도해된 10비트 마스터 래치(master latch)(15)를 우선 통과한다. 5개의 최상위 비트(MSB)는, 이 기술에 숙련된 사람들이 쉽게 이해하듯이 입력 코드가 증가됨에 따라 출력 신호의 증가하는 숫자가 높아지는 5 내지 31의 온도계 디코더(17)를 통과한다. 이런 제어 신호(31)들은 클록 신호가 높을 때 투명한 도해된 36비트 종속 D-래치(21)를 통과한다. 주-종 배열은 글리치 에너지를 줄이기 위하여 데이터를 합성한다.
종속 D-래치(21)로부터의 출력(36)은 커런트 소스 어레이(25)내의 커런트 스티어링(steering) 스위치를 제어한다. MSB 커런트 셀(세그먼트, segment)(31)은 1/32 값의 실물 크기의 커런트 출력 커런트를 갖는다. LSB 커런트 셀(5)은 세그먼트 커런트의 2진수의 가중치 분수이다. 즉, 각각 D4 내지 D0비트인 동안 1/2, 1/4, 1/8, 1/16 및 1/32이다.
8개의 부가적인 기준 커런트 셀(27)은, 칩상에 전형적으로 포함되고, 이 기술에 숙련된 사람들이 쉽게 이해하는 복수의 DAC를 위한 원하는 실물 크기의 출력 커런트를 만들기 위하여 기준 증폭기(30)로 궤환 구성에 연결된다. 2개의 비교기 단자는, 개선된 동작 성능을 위한 바이어스(bias) 라인상의 스위칭 과도전류를 흡수하는, 도시되지 않은, 외부의 감결합 커패시터에 연결된다. 밴드갭 전압 기준(28)은 실물 크기의 커런트를 만드는데 사용하기 위한 기준 증폭기(30)에 대한 정밀도 전압을 제공한다.
이 실시예에서, 10비트 DAC는 입력 워드가 5개의 MSB와 5개의 LSB로 분리되어 기술된다. 이 기술에 숙련된 사람들은, 더욱 큰 또는 더욱 작은 DAC가 본 발명에 의해 예측되고, MSB와 LSB의 그 부분은 또한 특별한 DAC에 대해 바람직하게 결정된다는 사실을 이해할 것이다.
도 2를 참조하면, 커런트 매트릭스(25)의 제 1 실시예는 대시 라인(33)의 우측에 위치한 커런트 소스 셀(32)의 제 1 어레이를 구성한다. 제 1 어레이의 셀은 제 1 및 제 2 횡방향으로 확장한다. 도식적으로 도해된 2차원 대칭 제어 수단(35)은 적어도 입력 워드의 한 구획을 기초로, 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 제 1 어레이(31)의 미리 결정된 커런트 소스 셀을 동작시키기 위하여 제공된다. 중앙 위치는 도해된 상상의 점 레이블(39)에 의해 보였듯이 제 1 어레이를 위한 중심을 바람직하게 정의한다. 2차원 대칭 컨트롤러(35)는 이 기술에 숙련된 사람들은 쉽게 이해하듯이 디코더(17)와, 개개의 커런트 소스 셀을 제어하는 관련 회로에 의해 제공된다. 증가하는 수의 커런트 소스가 바뀌듯이, 1-31로 분류된 커런트 소스는 연속으로 동작된다. 따라서, DAC(25)는 공정 변화도에 의해 생긴 임계 전압과 커런트 인자의 변형을 덜 받을 수 있다.
제 1 어레이(31)는 커런트 소스 셀(32)의 제 1 및 제 2 행(34, 36)을 포함한다. 2차원 대칭 제어 수단(35)은, 어레이에 결합되어서 제 1 행이 짝수 제어 신호로 동작되고 제 2 행이 홀수 제어 신호로 동작되는 복수의 제어 신호를 발생시킨다. 짝수 신호는 제 1 어레이에서 좌측에서 우측으로 증가하는 반면, 홀수 신호는 대칭 스위칭을 제공하기 위하여 좌측에서 우측으로 감소한다. 더군다나, 상기 신호들은 또한, 2차원 대칭과 공정 변화도에 의해 생긴 비선형성을 줄이는 관련된 개선점을 제공하기 위하여 제 1 행과 제 2 행 사이에서 대칭적으로 바뀐다.
1-31로 분류된 커런트 소스 셀(32)은 MSB를 위한 것이므로 실질적으로 동일한 출력 커런트를 갖고 있다. 이 기술에 숙련된 사람들은 쉽게 이해하듯이 능동 모서리 셀에서 생긴 바람직하지 않은 영향을 줄이기 위하여, 더미 셀(37)은 제 1 어레이(31)의 우측에 위치한다.
도 2의 좌측 하단부를 참조하면, 커런트 소스 셀(32)의 실시예는 도해되고, 예를 들면 CMOS 트랜지스터와 같은 커런트 소스 디바이스의 4×4 배열을 포함한다. 다른 배열들은 본 발명에 의해 예측되고, 예를 들면 인라인 배열은 부가적인 실시예에 기술된다.
본 발명의 다른 하나의 양상은 LSB의 취급에 관한 것이다. 제 1 어레이(31)는 복수의 제 2 커런트 소스 셀 또는 그림에서 D0 내지 D4로 분류된 LSB 셀을 부가적으로 구성한다. 2차원 대칭 제어 수단(35)은 디지털 입력 워드의 미리 결정된 LSB를 기초로 복수의 LSB 커런트 소스 셀(32a)을 동작시키기 위한 LSB 셀 제어 수단을 부가적으로 구성한다. 이 기술에 숙련된 사람들은 쉽게 이해하듯이, 적어도 약간의 LSB 커런트 소스 셀(D1-D4)은 공정 변화도의 영향을 줄이기 위하여 제 1 어레이의 중앙 구획에 위치한다. LSB 셀(32a)은 2진법으로 가중된 출력 커런트를 갖는다.
그러나, DAC(25)의 다른 하나의 양상은 DAC의 선형성을 부가적으로 강화시키는 기하학적인 평균에 관한 것이다. DAC(25)는 제 1 어레이(31)에 인접한 실질적으로 동일한 제 2 어레이(38)를 포함한다. 2차원 대칭 제어 수단(35)은 도 2의 실시예에 도시되었듯이 쌍으로 그리고 실질적으로 순수한 미러 이미지 시퀀스로 제 1 및 제 2 어레이내의 커런트 소스 셀(32)을 동작시키기 위한 기하학적인 평균 수단을 포함한다. 예를 들면, 한 쌍의 두 셀은 동일한 각각의 제어 신호에 연결되고, 각각의 셀의 출력은 원하는 결합된 출력 커런트의 절반이다. 기하학적인 평균 수단은 쌍으로 그리고 실질적으로 반전된 미러 이미지 시퀀스로 제 1 및 제 2 어레이내의 커런트 소스 셀(32)을 교대로 동작시킨다. LSB 커런트 소스 셀(32a)은 또한 두 개의 어레이(31, 38) 사이에서 실질적으로 반사(mirror)된다. 그러나, LSB(D0)는 만들어질 수 있고, 정확도에 가장 적은 영향을 미치고, 그리고 제 2 어레이(38)에서 복사되지 않는 일반적으로 가장 작은 커런트이다.
도 3은 커런트 소스 셀 매트릭스(45)의 제 2 실시예이다. 2차원 대칭 제어 수단은 더욱 명확히 하기 위한 이 실시예에는 도시되지 않고; 차라리 숫자들은 MSB 셀과 LSB 셀을 위한 스위칭 시퀀스를 가리킨다. 커런트 셀(46)은, 도시된 실시예에서 16개이고 인라인 구성에 연결된 복수의 커런트 소스 디바이스(47)에 의해 정의된다. 미러 대칭의 다른 변형은 또한 좌측 어레이(58)와 우측 어레이(51) 사이에 도시된다. 이 실시예에서 반전된 미러 이미지 대칭은, 도 2에 도시된 실시예의 순수한 미러 대칭에 대조되어, 대시 라인(48)에 대해 제공된다. 도시된 매트릭스 실시예(45)는 대칭 스위칭과 기하학적인 평균 모두로부터의 동일한 이익과 장점을 얻는다.
매트릭스(45)는 또한 LSB 셀을 위한 약간 다른 취급을 갖는다. LSB 셀은 MSB 커런트 소스 디바이스의 상부 뱅크(bank)와 하부 뱅크 사이의 중앙 행에 있는 커런트 소스 디바이스(47a)의 선택적으로 연결되어 미리 결정되고 일반적으로 공간이 떨어진 디바이스에 의해 형성된다. 예를 들면, D4 LSB 셀은 중앙 행에서 4로 분류되는 커런트 소스 디바이스를 연결하는 라인(48)에 의해 도시된다. 다른 LSB는 원하는 규모의 출력 커런트를 기초로, 연결된 커런트 소스 디바이스의 숫자로 비슷하게 구성된다. 도시되지 않은 더미 커런트 소스 디바이스는 바람직하게도 뱅크 사이의 공간들을 채우고, 매트릭스(45)의 전체 능동 구획을 둘러싼다.
제 3 매트릭스 실시예(65)는 도 4와 관련하여 이해된다. 이 실시예는 도 3에 도시된 실시예와 비슷한 커런트 소스 디바이스(67)의 전체 어레이를 포함한다. 그러나, 도 4의 매트릭스(65)에서 제 1 및 제 2 어레이는 대시 라인(68)에 관한 상부 구획 및 하부 구획 내에 있다. 게다가, MSB를 위한 각각의 셀(46)은 측면으로 확장한다. LSB 커런트 소스 디바이스들(67a)은 상부 어레이와 하부 어레이 사이에 배열되고, 도 3과 관련하여 위에 기술된 것처럼 연결된다. 이 매트릭스 실시예(65)는 또한 도 3에 도시된 매트릭스 실시예(45) 같은 미러 대칭을 반전시킨다. 도시되지 않은 더미 셀은 또한 바람직하게 매트릭스(65)에 포함된다.
커런트 셀/디바이스 매트릭스(85)의 제 4 실시예는 도 5와 관련하여 이해된다. 이 실시예에서, 어레이는 대시 라인(98)의 위와 아래에 있고, LSB 커런트 소스 디바이스(87a)는 MSB 커런트 셀을 정의하는 커런트 소스 디바이스(87)의 행으로부터 연결된다. 더군다나, LSB 커런트 소스 디바이스의 배열은 상부 어레이내의 V-모양의 패턴을 정의하고, 전체 매트릭스(85)내의 X-모양을 정의하는 것과 같은 것이다. LSB 커런트 소스 디바이스(87a)의 위치 정하기는 심지어 공정 변화도에 직면한 선형성의 부가적인 강화에 대한 대비이다.
그러나, DAC 커런트 소스 매트릭스(105)의 다른 하나의 실시예는 도 6과 관련하여 이해된다. 이 실시예는 MSB를 위한 커런트 소스 디바이스(107)의 어레이와 LSB를 위해 지적되었듯이 산재된 디바이스(107b)와의 어레이를 포함한다. 특히, 매트릭스(105)는 복수의 일반적인 직사각형 서브매트릭스 패턴에 의해 정의된 매트릭스 패턴을 갖고 있고, 각각은 도해된 수평 그리드 라인(110)과 수직 그리드 라인(111) 사이에서 정의된다. 교대로, 각각의 서브매트릭스 패턴은 도해되었듯이 인접 서브매트릭스의 실질적인 미러 이미지이다. LSB 커런트 소스 디바이스(107a)는 서브매트릭스의 코너에 위치하고, 기하학적인 공간과 적절히 결합된 규모의 출력 커런트를 제공하기 위하여 할당된다. 이 실시예는 또한 기하학적인 평균뿐만 아니라 대칭 스위칭의 이익을 얻는다.
다시 한 번 잠시 도 2로 되돌아가서, 커런트 소스 셀 매트릭스(25)를 포함하는 DAC를 동작시키는 방법은, 적어도 디지털 입력 워드의 한 구획을 기초로, 제 1 어레이의 중앙 위치(39)에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 제 1 어레이(31)의 미리 결정된 커런트 소스 셀을 동작시키는 것을 포함한다. 이 방법은 또한 복수의 제어 신호를 발생시키고, 짝수 제어 신호로 제 1 행을 동작시키고 홀수 제어 신호로 제 2 행을 동작시키는 방법을 포함한다. 게다가, 제 1 어레이는 LSB에 대한 복수의 제 2 커런트 소스 셀을 부가적으로 포함하고, 이 방법은 디지털 입력 워드의 LSB를 기초로 복수의 제 2 커런트 소스 셀을 동작시키는 단계를 부가적으로 포함한다.
매트릭스(25)는 제 1 어레이에 인접하고 실질적으로 이에 동일한 제 2 어레이(38)를 포함한다. 따라서, 이 방법은 제 1 및 제 2 어레이내의 커런트 소스 셀을 쌍으로 그리고 실질적으로 순수한 미러 이미지 시퀀스로 또는 반전된 미러 이미지 시퀀스로 동작시키는 방법을 부가적으로 포함한다.
디지털-아날로그 컨버터(DAC)는 제 1 및 제 2 횡방향으로 확장하는 커런트 소스 셀의 제 1 어레이와, 적어도 디지털 입력 워드의 한 구획을 기초로, 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 제 1 어레이의 커런트 소스 셀을 동작시키기 위한 2차원 대칭 컨트롤러를 포함한다. 중앙 위치는 제 1 어레이를 위한 중심을 정의한다. 2차원 대칭 컨트롤러는 디지털 입력 워드의 미리 결정된 최상위 비트(MSB)를 기초로 복수의 제어 신호를 발생시키기 위한 디코더를 포함한다. 제 1 어레이는 복수의 제 2 커런트 소스 셀을 구성하고, 2차원 대칭 컨트롤러는 디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로 복수의 제 2 커런트 소스 셀을 동작시킨다. DAC는 제 1 어레이에 인접한 실질적으로 동일한 제 2 어레이를 포함한다. 2차원 대칭 컨트롤러는 기하학적 평균을 제공하기 위하여 쌍으로 그리고 실질적인 미러 이미지 시퀀스로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시킨다.
본 발명에 따라 DAC내의 오류 또는 글리치를 줄여 DAC의 선형성과 정확성을 강화시키고, 출력 스펙트럼에서의 고조파 왜곡과 다른 스퍼를 줄이고, 분할된 구조를 사용하는 본 발명의 DAC에 의해 차동 비선형성(DNL)과 글리치 에너지를 줄일 수 있다.
Claims (15)
- 제 1 및 제 2 횡방향으로 확장하는 커런트 소스 셀의 제 1 어레이와;적어도 디지털 입력 워드의 한 구획을 기초로, 상기 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 상기 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키기 위한 2차원 대칭 제어 수단을 포함하며,상기 제 1 어레이가 커런트 소스 셀의 제 1 및 제 2 행을 포함하고,상기 2차원 대칭 제어 수단이 복수의 제어 신호를 발생시키기 위한 디코더와, 짝수 제어 신호로 제 1 행을 동작시키고 홀수 제어 신호로 제 2 행을 동작시키기 위한 수단을 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 1 항에 있어서,상기 커런트 소스 셀은 실질적으로 동일한 출력 커런트를 갖고 있고,2차원 대칭 제어 수단은 디지털 입력 워드의 미리 결정된 최상위 비트(MSB)를 기초로 복수의 제어 신호를 발생시키기 위한 디코더를 포함하며,바람직하게도 상기 디코더가 온도계 디코더인 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 어레이는 복수의 제 2 커런트 소스 셀을 포함하고;상기 2차원 대칭 제어 수단은 디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로 상기 복수의 제 2 커런트 소스 셀을 동작시키기 위한 LSB(최하위 비트) 셀 제어 수단을 포함하며,적어도 약간의 상기 제 2 복수의 커런트 소스 셀이 상기 제 1 어레이의 중앙 구획에 위치하는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 3 항에 있어서, 각각의 상기 제 2 복수의 커런트 소스 셀은 실질적으로 동일한 출력 커런트를 갖는 복수의 커런트 소스 디바이스를 포함하고;상기 LSB 셀 제어 수단은 상기 제 2 복수 커런트 소스 셀의 각각의 커런트 소스 셀 출력을 2진법으로 가중하기 위한 커런트 소스 디바이스의 미리 결정된 디바이스를 동작시키며,각각의 상기 제 2 복수의 커런트 소스 셀이 2진법으로 가중된 출력 커런트 소스 셀을 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 1 항 내지 4 항중 어느 한 항에 있어서,상기 제 1 어레이에 인접하고 실질적으로 이에 동일한 제 2 어레이를 포함하고;상기 2차원 대칭 제어 수단이 쌍으로 그리고 실질적으로 순수한 미리 이미지 시퀀스로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시키기 위한 기하학적인 평균 수단을 포함하고;상기 2차원 대칭 제어 수단이 쌍으로 그리고 실질적으로 반전된 미러 이미지 시퀀스로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시키기 위한 기하학적인 평균 수단을 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 1 항 내지 5 항중 어느 한 항에 있어서,중앙 위치가 상기 제 1 어레이를 위한 중심을 정의하고, 디지털 입력 워드를 기초로 아날로그 출력 신호를 발생시키기 위한 상기 어레이에 연결된 출력 수단을 포함하고,상기 커런트 소스 셀이 적어도 하나의 CMOS 트랜지스터를 포함하고, 상기 제 1 어레이에 인접한 더미 셀을 포함하며, 각각의 상기 커런트 소스 셀이 나란히 위치한 복수의 커런트 소스 디바이스를 포함하고,그리고 각각의 상기 커런트 소스 셀이 일반적인 직사각형 패턴의 행과 열에 위치한 복수의 커런트 소스 디바이스를 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 각각의 어레이가 제 1 및 제 2 횡방향으로 확장하는 커런트 소스 셀의 제 1 및 제 2 인접 어레이와;적어도 디지털 입력 워드의 한 구획을 기초로, 상기 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 상기 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키기 위한 2차원 대칭 제어 수단을 포함하며,상기 2차원 대칭 제어 수단이 쌍으로 그리고 실질적인 미러 이미지 시퀀스로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시키기 위한 기하학적인 평균 수단을 부가적으로 포함하고, 상기 실질적인 미러 이미지 시퀀스가 실질적으로 순수한 미러 이미지 시퀀스이던가 또는 실질적으로 반전된 미러 이미지 시퀀스인 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 7 항에 있어서,각각의 상기 제 1 및 제 2 어레이가 커런트 소스 셀의 제 1 및 제 2 행을 포함하고;상기 2차원 대칭 제어 수단이 복수의 제어 신호를 발생시키기 위한 디코더와, 짝수 제어 신호로 제 1 행을 동작시키고 홀수 제어 신호로 제 2 행을 동작시키기 위한 수단을 포함하며,상기 커런트 소스 셀이 실질적으로 동일한 출력 커런트를 갖고 있고, 상기 2차원 대칭 제어 수단이 디지털 입력 워드의 미리 결정된 최상위 비트(MSB)를 기초로 복수의 제어 신호를 발생시키기 위한 디코더를 포함하며, 바람직하게도 상기 디코더가 온도계 디코더인 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 8 항에 있어서,각각의 상기 제 1 및 제 2 어레이가 복수의 제 2 커런트 소스 셀을 포함하고;상기 2차원 대칭 제어 수단이 디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로 상기 복수의 제 2 커런트 소스 셀을 동작시키기 위한 LSB 셀 제어 수단을 부가적으로 포함하며,적어도 약간의 상기 제 2 복수의 커런트 소스 셀이 상기 제 1 어레이의 중앙 구획에 위치하고, 각각의 상기 제 2 복수의 커런트 소스 셀은 실질적으로 동일한 출력 커런트를 갖는 복수의 커런트 소스 디바이스를 포함하고;상기 LSB 셀 제어 수단이 상기 제 2 복수 커런트 소스 셀의 각각의 커런트 소스 셀의 출력을 2진법으로 가중하기 위한 커런트 소스 디바이스의 미리 결정된 디바이스를 동작시키고, 각각의 상기 제 2 복수의 커런트 소스 셀이 2진법으로 가중된 출력 커런트 소스 셀을 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 커런트 소스 셀의 제 1 및 제 2 인접 어레이와;적어도 디지털 입력 워드의 한 구획을 기초로 상기 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키기 위한 제어 수단을 포함하며,상기 제어 수단은 쌍으로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시키기 위한 기하학적인 평균 수단을 부가적으로 포함하고, 상기 제어 수단이 디지털 입력 워드의 미리 결정된 최상위 비트(MSB)를 기초로 복수의 제어 신호를 발생시키기 위한 디코더를 포함하고 있는, 상기 커런트 소스 셀은 실질적으로 동일한 출력 커런트를 갖는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 10 항에 있어서,각각의 상기 제 1 및 제 2 어레이가 복수의 제 2 커런트 소스 셀을 부가적으로 포함하고;상기 제어 수단이 디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로 상기 복수의 제 2 커런트 소스 셀을 동작시키기 위한 LSB 셀 제어 수단을 부가적으로 포함하며, 각각의 상기 커런트 소스 셀이 적어도 하나의 CMOS 트랜지스터를 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 1 및 제 2 횡방향으로 확장하는 커런트 소스 셀의 제 1 어레이,한 줄로 배열된 복수의 커런트 소스 디바이스를 포함하는 각각의 커런트 셀,디지털 입력 워드의 최상위 비트(MSB)를 기초로 상기 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 상기 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키기 위한 2차원 대칭 제어 수단,상기 어레이를 통해 V-모양의 대각선 패턴을 정의하는 복수의 제 2 커런트 소스 디바이스 및상기 제 1 어레이가 커런트 소스 셀의 제 1 및 제 2 행을 포함하는, 디지털 입력 워드의 최하위 비트(LSB)를 기초로 제 2 커런트 소스 디바이스를 동작시키기 위한 최하위 비트(LSB) 제어 수단을 포함하며;상기 2차원 대칭 제어 수단이 복수의 제어 신호를 발생시키기 위한 디코더와, 짝수 제어 신호로 제 1 행을 동작시키고 홀수 제어 신호로 제 2 행을 동작시키기 위한 수단을 포함하고, 상기 커런트 소스 셀이 실질적으로 동일한 출력 커런트를 갖는 것을 특징으로 하는 디지털-아날로그 컨버터(DAC).
- 제 1 및 제 2 횡방향으로 확장하는 커런트 소스 셀의 제 1 어레이를 포함하는 디지털-아날로그 컨버터(DAC)를 동작시키고, 적어도 디지털 입력 워드의 한 구획을 기초로, 제 1 어레이의 중앙 위치에 관한 제 1 및 제 2 양방향의 대칭 시퀀스로 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키는 단계를 포함하고, 커런트 소스 셀의 제 1 및 제 2 행을 포함하는 제 1 어레이를 포함하는 것을 특징으로 하는 방법; 및복수의 제어 신호를 발생시키고, 짝수 제어 신호로 제 1 행을 동작시키고 홀수 제어 신호로 제 2 행을 동작시키는 것을 특징으로 하는 단계.
- 제 13 항에 있어서,제 1 어레이가 복수의 제 2 커런트 소스 셀을 포함하는 방법;디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로, 제 1 어레이에 인접하고 실질적으로 이에 동일한 제 2 어레이에 의해 특징 지워지는 복수의 제 2 커런트 소스 셀을 동작시키는 단계;쌍으로 그리고 실질적으로 순수한 미러 이미지 시퀀스로 제 1 및 (제 1 어레이에 인접하고 실질적으로 이에 동일한) 제 2 어레이내의 커런트 소스 셀을 동작시키는 단계; 및쌍으로 그리고 실질적으로 반전된 미러 이미지 시퀀스로 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시키는 단계.
- 커런트 소스 셀의 제 1 및 제 2 인접 어레이를 포함하는 디지털-아날로그 컨버터(DAC)를 동작시키기 위한 방법이며,상기 방법이, 적어도 디지털 입력 워드의 한 구획을 기초로 제 1 어레이의 미리 결정된 커런트 소스 셀을 동작시키는 단계; 기하학적인 평균을 위해 쌍으로, 각각의 제 1 및 제 2 어레이가 복수의 제 2 커런트 소스 셀을 포함하는, 제 1 및 제 2 어레이내의 커런트 소스 셀을 동작시키는 단계; 및 디지털 입력 워드의 미리 결정된 최하위 비트(LSB)를 기초로 복수의 제 2 커런트 소스 셀을 동작시키는 단계를 포함하는 것을 특징으로 하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/916,569 US5949362A (en) | 1997-08-22 | 1997-08-22 | Digital-to-analog converter including current cell matrix with enhanced linearity and associated methods |
| US8/916,569 | 1997-08-22 | ||
| US08/916,569 | 1997-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990023799A true KR19990023799A (ko) | 1999-03-25 |
| KR100530890B1 KR100530890B1 (ko) | 2006-03-09 |
Family
ID=25437486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980034127A KR100530890B1 (ko) | 1997-08-22 | 1998-08-22 | 향상된선형성을가진커런트셀매트릭스를포함하는디지털-아날로그컨버터및관련방법. |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5949362A (ko) |
| EP (1) | EP0898374B1 (ko) |
| JP (1) | JPH11163728A (ko) |
| KR (1) | KR100530890B1 (ko) |
| DE (1) | DE69836782T2 (ko) |
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| EP0898374A2 (en) | 1999-02-24 |
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Legal Events
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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|
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