JPH11163728A - 線形性を向上させる電流セルマトリクスを有するデジタル−アナログコンバータ及びその制御方法 - Google Patents

線形性を向上させる電流セルマトリクスを有するデジタル−アナログコンバータ及びその制御方法

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JPH11163728A
JPH11163728A JP10236765A JP23676598A JPH11163728A JP H11163728 A JPH11163728 A JP H11163728A JP 10236765 A JP10236765 A JP 10236765A JP 23676598 A JP23676598 A JP 23676598A JP H11163728 A JPH11163728 A JP H11163728A
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ジェイ テッシュ ブルース
Renyuan Huang
ヒュン レニュアン
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バクラニア カンティラル
Gregory J Fisher
ジェイ フィッシャー グレゴリー
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Abstract

(57)【要約】 （修正有） 【課題】 プロセス変動が存在しても精度及び線形性が
高いＤ／Ａコンバータを提供する 【解決手段】 直交する第１及び第２の方向に延在する
電流源セルを有する第１のアレイ３１と、この第１のア
レイの電流源セルをデジタル入力ワードの少なくとも一
部に基づいて、第１のアレイの中央位置３に対して前記
第１及び第２の両方向に関して対称シーケンスで駆動す
る２次元対称制御手段３５とを具える。この中央位置は
前記第１のアレイの重心３９に規定する。２次元対称制
御手段はデジタル入力ワードの所定の上位ビット（ＭＳ
Ｂｓ）に基づいて複数の制御信号を生成するデコーダを
具える。第１のアレイは複数の第２の電流源セルを具え
ており、２次元対称制御手段がこの複数の第２の電流源
セルを、デジタル入力ワードの所定の下位ビット（ＬＳ
Ｂｓ）に基づいて駆動する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子工学の分野に関し、
特に、デジタル−アナログコンバータ及びその制御方法
に関する。
【０００２】
【従来の技術】Ｄ／Ａコンバータは様々な電子回路にお
いて、デジタル信号を対応するアナログ信号に変換する
のに用いられている。例えば、解像度が高く、高速のＤ
／Ａコンバータが、携帯電話基地局や、無線通信事業、
ダイレクトデジタル周波数合成、信号再構築、試験機
器、高解像度映像システム、任意波形生成器等に用いら
れている。
【０００３】米国特許第３，９６１，３２６号の明細書
に開示されている集積回路Ｄ／Ａコンバータは、バイポ
ーラトランジスタを用いたスイッチセルを有するバイナ
リスケールの定電流源を具え、ビット電流を電流加算用
バスとアースとに供給するように構成されている。各ス
イッチセルは第１の差動トランジスタ対を具え、この一
対の差動トランジスタが、電流スイッチングトランジス
タからなる第２の差動トランジスタ対を駆動する。
【０００４】一方、メルセル（Mercer）の文献「増大さ
せた疑似フリーダイナミックレンジを有する１６ビット
Ｄ／Ａコンバータ」（A 16-b D/A Converter with Incr
eased Spurious Free Dynamic Range、ＩＥＥＥジャー
ナル固体回路、ｖｏｌ．２９、Ｎｏ．１０、１９９４年
１０月、１１８０〜１１８５頁）には別のＤ／Ａコンバ
ータが開示されており、デジタル−アナログ変換におけ
るエラー又は歪の２つの広いカテゴリーを明示してい
る。このＤ／Ａコンバータでは、ビットのセグメント化
と薄膜レジスタのレーザートリミングを用いてスタティ
ックエラーを減少させるようにしている。ダイナミック
エラー又はＡＣエラーには、非線形セトリング、リンギ
ング、非対称スルー、グリッチ等が含まれる。高速処理
技術を伴う上位ビット（Most Significant Bit、ＭＳ
Ｂ）のサーモメータ複合化は、ダイナミックエラーを減
少させる。上位４ビットを等サイズの１５の電流にセグ
メント化する方法が開示されている。下位ビット（Leas
t Significant Bit、ＬＳＢ）には、１２の電流源と共
にＲ／２Ｒ梯子が用いられている。Ｄ／Ａコンバータの
電流源にレーザートリマブル薄膜レジスタを用いること
により、トリミングを可能にし、線形エラーを減少させ
るようにしている。
【０００５】
【発明が解決すべき課題】しかしながら、Ｄ／Ａコンバ
ータが１つのコードを次のコードにスイッチする際に、
ビットスイッチのオン／オフ切換速度に非対称が生じる
場合がある。これが生じると、すべてのスイッチが完全
に切り換わるまでの僅かの間、Ｄ／Ａコンバータの出力
が誤った方向に出力されてしまう。このエラー又は出力
のグリッチはコードに依存しており、従って出力スペク
トルに高調波歪又は他のノンハーモニックスプールが発
生する。グリッチは時々Ｄ／Ａコンバータのメジャーキ
ャリイで試験され、Ｄ／Ａコンバータが切り換わる際に
出力にスパイクが生じる。グリッチは通常このスパイク
のネット領域として考えられている。
【０００６】Ｄ／Ａコンバータのグリッチをより減少さ
せ、出力スペクトラムにおける高調波歪や他のスプール
を減少させる試みがなされてきた。例えば、ウー他の文
献「低グリッチ１０ビット７５−ＭＨｚＣＭＯＳビデオ
Ｄ／Ａコンバータ」（A LowGlitch 10-bit 75- MHZ CMO
S Video D/A Converter、Wu et al.、ＩＥＥＥジャーナ
ル固体回路、ｖｏｌ３０、Ｎｏ．１、１９９５年１月）
にはビデオ用のＤ／Ａコンバータが開示されている。こ
のＤ／Ａコンバータはセグメント化された反対称スイッ
チングシーケンスと、非対称スイッチングバッファを具
えている。又、このＤ／Ａコンバータは上位７ビット用
に多数の重み無し電流源と、下位３ビット用の重みづけ
電流源とを具えている。これらの電流源は、配置ずれや
熱分布、工程ずれ等の様々な理由から一様でない。勾配
エラー、対称エラー、及びとりわけランダムエラーの累
重を抑制するセグメント化された反対称スイッチングシ
ーケンスが開示されている。非対称スイッチ制御では差
動スイッチングトランジスタを一斉にオフ切換はできな
いが、短時間で一斉にオン切換を行うことができる。
【０００７】「ＭＯＳトランジスタのマッチング特性」
（Matching Properties of MOS Transistors、Pelgrom
et al.、ＩＥＥＥジャーナル固体回路、ｖｏｌ．２４、
Ｎｏ．５、１９８９年１０月、１４３３〜１４３９頁に
掲載）には、不整合は同じ設計の装置の物理量において
時間的に独立したランダム変化を生じさせる工程であ
り、例えばＤ／Ａコンバータにおいては限定要因である
ことが開示されている。注入されたイオン、拡散された
イオン又は基板イオンの分布、局部的な移動度の変動、
酸化物の粒状化、酸化物のチャージ等を含む不整合の原
因となる様々なプロセスが知られている。特に、この文
献には、エッジの粗さが不整合の主な要因ではなく、移
動度及びゲート酸化物を残すことが不整合の原因となる
ことを開示している。距離による不整合に関する影響
は、広範囲の装置を相当に遠隔配置する場合にのみ意味
をもつ。しきい値電圧の変化と電流ファクタの変化との
相関は、近接配置された対のトランジスタには有意の相
互要素がないことを示し、従ってゲート酸化物の粒度
は、しきい値電圧及び電流ファクタに影響するほど重大
な不整合ではない。しきい値の不整合はこの２つのファ
クタのうちの一つによってゲート酸化物の厚さをほぼ半
分にし、一方、電流ファクタの不整合は、ゲート酸化物
の厚さを一定に維持する。しきい値電圧、電流ファク
タ、及び基板ファクタの変動は、トランジスタの面積に
反比例する。しきい値電圧の不整合はトランジスタのパ
フォーマンスを通常のゲート−ソース電位に支配する。
【０００８】また、三木他による「８０ＭＨｚ８ビット
ＣＭＯＳＤ／Ａコンバータ」（An 80-MHz 8-bit CMOS D
/A Converter、Miki et al.）、ＩＥＥＥジャーナル固
体回路、ｖｏｌ．Ｓｃ−２１、Ｎｏ．６、１９８６年１
２月、９８３〜９８８頁には、Ｄ／Ａコンバータ内の小
型トランジスタの不整合の不具合を緩和する電流セルマ
トリクス構造が開示されている。ここでは、電流源の好
ましくない電流分布による線形性エラーを、上記文献の
図１０に示す一次元マトリクスにおける対称スイッチン
グにより減少させたと記載されている。しかしながら、
Ｄ／Ａコンバータの大型化及びその動作スピードの高速
化に伴い、一次元の電流源アレイでの対称スイッチング
をもってしても、プロセスの変動及び変量によりＤ／Ａ
コンバータの非線形性は比較的高いものである。
【０００９】
【課題を解決するための手段】
【００１０】本発明に係るＤ／Ａコンバータは、互いに
直交する第１及び第２の方向に配列された電流源セルを
有する第１のアレイと、前記第１のアレイの所定の電流
源セルを、デジタル入力ワードに基づいて、前記第１及
び第２の両方向において前記第１のアレイの中央位置に
対して対称なシーケンスで駆動する２次元対称制御手段
とを具え、前記第１のアレイが第１及び第２の電流源セ
ルの行を具え、前記２次元対称制御手段が複数の制御信
号を生成するデコーダと、前記第１の行を偶数制御信号
で駆動し前記第２の行を奇数制御信号で駆動する手段を
具えることを特徴とする。
【００１１】また、本発明に係るＤ／Ａコンバータは、
電流源セルで構成された互いに隣接する第１及び第２の
アレイであって各アレイが互いに直交する第１及び第２
の方向に延在するアレイと、前記第１のアレイの所定の
電流源セルをデジタル入力ワードに基づいて、前記第１
及び第２の方向において前記第１のアレイの中央位置に
対して対称なシーケンスで駆動する２次元対称制御手段
とを具え、前記２次元対称制御手段が前記第１及び第２
のアレイ内の電流源セルを対で、実質的な鏡像シーケン
スで駆動する相乗平均手段を具え、前記鏡像シーケンス
が実質的に完全な鏡像シーケンスか、あるいは、実質的
に逆転した鏡像シーケンスであることを特徴とする。
【００１２】本発明に係る方法は、電流源セルで構成さ
れた互いに隣接する第１及び第２のアレイを具えるＤ／
Ａコンバータを制御する方法であって、当該方法は、デ
ジタル入力ワードの少なくとも一部に基づいて前記第１
のアレイの所定の電流源セルを駆動する工程と、各々が
第２の電流源セルを複数具える前記第１及び第２のアレ
イの電流源セルを対で駆動して相乗平均させる工程と、
デジタル入力ワードの所定の下位ビットに基づいて前記
複数の第２の電流源セルを駆動する工程とを具えること
を特徴とする。
【００１３】本発明の目的の一つは、プロセス変動があ
っても精度及び線形性が高いＤ／Ａコンバータを提供す
ること、及びその制御方法を提供することである。
【００１４】好適には、互いに直交する第１及び第２の
方向に延在する電流源セルで構成された第１のアレイ
と、デジタル入力ワードの一部に基づいて、前記第１及
び第２の両方向において前記第１のアレイの中央位置に
対して対称なシーケンスで所定の電流源セルを駆動する
２次元対称制御手段とを具える。前記中央位置は第１の
アレイの重心とすることが好ましい。このようにする
と、例えばＤ／Ａコンバータのプロセス変動によって生
じるしきい値電圧及び電流素子の変動による影響を低減
することができる。
【００１５】前記第１のアレイは更に、第１及び第２の
電流源セルの行を具えることが好ましい。更に、前記２
次元対称制御手段が制御信号を生成するデコーダと、前
記第１の行を偶数制御信号で制御し、第２の行を奇数制
御信号で制御する手段とを具えることが好ましい。
【００１６】前記電流源セルの出力電流はほぼ等しくて
も良い。前記２次元対称制御手段は、デジタル入力ワー
ドの所定の上位ビット（ＭＳＢｓ）に基づいて複数の制
御信号を生成するデコーダを具えるようにすることがで
きる。この例においては、前記デコーダはサーモメータ
デコーダであることが好ましい。
【００１７】本発明の更なる特徴は、下位ビット（ＬＳ
Ｂｓ）の扱いに関する。第１のアレイは複数の第２の電
流源セルを具え、２次元対称制御手段は更に、デジタル
入力ワードの所定の下位ビットに基づいて複数の第２の
電流源セルを駆動する下位ビットセル制御手段を具え
る。実施例では、前記第２の複数の電流源セルの少なく
ともいくつかは前記第１のアレイの中央位置に位置して
いる。特に、第２の複数の電流源セルはそれぞれ、出力
電流が実質的に等しい複数の電流源装置を具える。実施
例では、前記ＬＳＢセル制御手段は前記電流源装置のう
ちの所定のいくつかの装置を駆動して、各々のセルの出
力を２進重みづけする。若しくは、前記第２の複数の電
流源セルがＬＳＢ用に重みづけされた出力電流源セルを
具えるようにする。
【００１８】相乗平均によりＤ／Ａコンバータの線形性
は好適に向上する。Ｄ／Ａコンバータは第１のアレイに
隣接し、第１のアレイとほぼ同一である第２のアレイを
具えるようにしても良い。２次元対称制御手段は、第１
及び第２のアレイの電流源セルを対で、実質的に鏡像シ
ーケンスで駆動する相乗平均手段を具えるようにしても
良い。あるいは、前記相乗平均手段は、第１及び第２の
アレイの電流源セルを対で、実質的に逆転した鏡像シー
ケンスで電流源セルを駆動するようにしても良い。
【００１９】又、Ｄ／Ａコンバータは前記アレイに接続
され、デジタル入力ワードに基づいたアナログ出力信号
を出力する出力手段を具えても良い。各電流源セルは、
近接して配列したあるいは一列に配列した複数の電流源
装置を具えるようにしても良い。若しくは、各電流源セ
ルは、行と列からなる通常矩形に配列された複数の電流
源装置を具えるようにしても良い。１つのセルで構成さ
れた電流源装置がそれぞれ少なくとも１のＣＭＯＳトラ
ンジスタを具えるようにしても良い。更に、ダミーのセ
ルをアレイに隣接させて設け、好ましくない縁効果を減
少させるようにしても良い。
【００２０】他の実施例のＤ／Ａコンバータは、互いに
直交する第１及び第２の方向に延在する電流源セルで構
成された第１のアレイを具えており、各電流源セルは一
列に配列した複数の電流源装置を具えている。この実施
例は更に、デジタル入力ワードの上位ビット（ＭＳＢ
ｓ）に基づいて、前記第１及び第２の方向において前記
第１のアレイの中央位置に対して対称なシーケンスで第
１のアレイの所定の電流源セルを駆動する２次元対称制
御手段を具える。更に、アレイで構成されたの電流源装
置と共に付加的な電流源装置を一列に設けて、アレイに
おいてＶ字型の斜行パターンを規定するようにしてい
る。従って、この実施例では、デジタル入力ワードの上
位ビットに基づいて前記付加的な電流源装置を駆動する
ＬＳＢ制御手段を更に具えるようにするのが好ましい。
【００２１】更に別の実施例に係るＤ／Ａコンバータ
は、電流源装置のアレイと、所定の電源流装置を一連の
マトリクスパターンで駆動するマトリクススイッチ制御
手段とを具えている。このマトリクスパターンは、複数
の通常の矩形のサブマトリクスパターンにより規定さ
れ、各サブマトリクスパターンは、交互に、隣接するサ
ブマトリクスと実質的に鏡像をなす。
【００２２】
【発明の実施の形態】本発明の実施例の構成を、添付の
図面を参照しながら以下に説明する。
【００２３】図１及び図２は、セグメント構造を用いて
差動非線形性（Differential Non-Linearity、ＤＮＬ）
とグリッチの両方を低減させるようにした第１実施例の
Ｄ／Ａコンバータ１１を具える集積回路１０を示す図で
ある。入力データワードは先ず、クロック信号がローの
時に入力信号をそのまま出力する１０ビットマスターラ
ッチ１５を通過する。そこで上位５ビット（ＭＳＢｓ）
が５−３１サーモメータデコーダ１７を通過する。当業
者であれば容易に理解できるように、このデコーダ１７
では、入力コードが増大すると出力信号の増加数（Incr
easing number）が高くなる。これら３１本の制御信号
はその後、クロック信号がハイの時に入力信号を出力す
る３６ビットスレーブＤ−ラッチ２１を通過する。この
ような主従の構成によりデータを同期させ、グリッチを
減少させることができる。
【００２４】スレーブＤ−ラッチ２１からの３６本の出
力は電流源アレイ２５の電流方向付けスイッチを制御す
る。３１個のＭＳＢ電流セル（セグメント）は各々が、
その全出力電流の１／３２の値を有する。５個のＬＳＢ
電流セルはセグメント電流の２進重みづけされた分数で
あり、従って、Ｄ４〜Ｄ０ビットはそれぞれ１／２、１
／４、１／８、１／１６、１／３２となる。
【００２５】８個の付加基準電流セル２７がフィードバ
ック系において基準増幅器３０に接続されており、当業
者には自明であるように、チップに一般的に設けられて
いる複数のＤ／Ａコンバータに所望の全出力電流を確立
している。２つのＣＯＭＰターミナル（ＣＯＭＰ１、Ｃ
ＯＭＰ２）は外部の減結合キャパシタ（図示せず）に接
続しており、バイアスライン上のスイッチングの過渡電
流を吸収してダイナミックパフォーマンスを向上させる
ようにしている。バンドギャップ基準電圧２８は全電流
を確立するのに用いる正確な電圧を基準増幅器３０へ供
給する。
【００２６】本例では、１０ビットＤ／Ａコンバータが
入力ワードを上位５ビットと下位５ビットに分けるよう
にしているが、このＤ／Ａコンバータのビット数を変更
すること、及び、ＭＳＢとＬＳＢの配分を特定のＤ／Ａ
コンバータに合うように変更することは当業者には自明
である。
【００２７】図２は、電流マトリクス２５の第１実施例
を示す図である。この電流マトリクス２５は、破線３３
の右側に位置する複数の電流源セル３２で構成される第
１のアレイ３１を具えている。第１のアレイ３１を構成
するセルは直交する第１及び第２の方向に延在してい
る。２次元対称制御手段３５が設けられており、デジタ
ル入力ワードの少なくとも一部に基づいて、前記第１及
び第２の両方向において第１のアレイの中央位置に対し
て対称的なシーケンスで、第１のアレイ３１を構成する
所定の電流源セルを作動させるようにしている。この中
央位置は、仮想点３９で示す第１のアレイの重心を規定
する。当業者には自明である通り、２次元対称制御手段
３５はデコーダ１７及び、個々の電流源セル３２を制御
する補助的な回路構成の近傍に設けることができる。切
り換えられた電流源の増加数（Increasing number）が
切り換わると、電流源１〜３１はシーケンシャルに作動
する。従って、Ｄ／Ａコンバータ２５はプロセス変動に
よって生じるしきい値電圧の変動及び電流ファクタの変
動による影響を受けにくくなる。
【００２８】第１のアレイ３１はまた、複数の電流源セ
ル３２からなる第１の行３４と第２の行３６を具えてい
る。２次元対称制御手段３５はアレイに供給する複数の
制御信号を生成し、第１の行は偶数制御信号で動作し、
第２の行は奇数制御信号で動作する。偶数信号は第１の
アレイ３１内で左から右へと増加し、一方奇数信号は左
から右へと減少して、対称スイッチングをなしている。
更に、これら信号は第１及び第２の行間でも対称的にス
イッチして、２次元的な対称を実現している。又、プロ
セス変動を原因とする非線形性の減少を実現している。
【００２９】１〜３１の数字を付した電流源セル３２は
それぞれ上位ビット（ＭＢＳ）用であり、従って、ほぼ
等しい出力電流を有する。ダミーセル３７は第１のアレ
イ３１の右端に設けられており、当業者には自明なよう
に、アクティブな縁のセルで生じる望ましくない影響を
減少するようにしている。
【００３０】図２の左下に、電流源セル３２の一例を示
す。この電流源セル３２は、例えばＣＭＯＳトランジス
タ等の電流源装置を４×４に配列している。本発明は、
他の配置も意図しており、その一例としてイン−ライン
アレンジメントを別の実施例に示す。
【００３１】本発明の更なる特徴は、下位ビット（ＬＳ
Ｂｓ）の扱いに関する。第１のアレイ３１は更に、図に
おいてＤ０〜Ｄ４の符号を付した複数の第２の電流源セ
ル、即ちＬＳＢセル３２ａを有している。２次元対称制
御手段３５は更に、デジタル入力ワードの所定の下位ビ
ット（ＬＳＢｓ）に基づいて複数のＬＳＢ電流源セル３
２ａを駆動するＬＳＢセル制御手段を具える。当業者に
は自明なように、少なくともいくつかのＬＳＢ電流源セ
ル（Ｄ１〜Ｄ４）が、第１のアレイの中央部分に配列さ
れており、プロセス変動による影響を減少させるように
している。ＬＳＢセル３２ａの出力電流は２進重みづけ
されている。
【００３２】本発明のＤ／Ａコンバータ２５の更なる特
徴は、Ｄ／Ａコンバータの線形性を向上させる相乗平均
に関する。Ｄ／Ａコンバータ２５は、第１のアレイ３１
に隣接して設けられ、第１のアレイ３１とほぼ同一であ
る第２のアレイ３８を具える。２次元対称制御手段３５
は第１及び第２のアレイの電流源セル３２を、図２に示
すように、対で、実質的に完全な鏡像シーケンスで駆動
する相乗平均手段を具える。例えば、対をなす両方のセ
ルにそれぞれ同じ制御信号を供給して、各セルの出力が
所望の組合せの出力電流の半分になるようにしても良
い。もしくは、この相乗平均手段は、第１及び第２のア
レイの電流源セル３２を対で、実質的に逆転した鏡像シ
ーケンスで駆動するようにしても良い。
【００３３】２つのアレイ３１及び３８間では、ＬＳＢ
電流源セル３２ａもまた、実質的に鏡像をなしている。
しかしながら、下位ビットＤ０は通常作り出せる最も小
さい電流であり、精度上の影響が最も少ないため、第２
のアレイ３８では複製しないようにしている。
【００３４】図３は、電流源セルマトリクス４５の第２
実施例の構成を示す図である。図３にはマトリクスをよ
り明瞭に示すために２次元対称制御手段は図示しておら
ず、数字はＭＳＢセル及びＬＳＢセルの切換シーケンス
を表している。複数の電流セル４６は、イン−ライン構
成に配列した複数（図に示す例では１６個）の電流源装
置４７により規定されている。ここでは、左側のアレイ
５８と右側のアレイ５１間には異なるタイプの鏡面対称
が構成されている。本例においては、図２に示すような
完全な鏡像対称と反対の鏡像対称が破線４８を境に構成
されている。このマトリクス４５でも、対称スイッチン
グ及び相乗平均の両方の利点を得ることができる。
【００３５】このマトリクス４５では、ＬＳＢセルの取
扱いが多少異なる。ＬＳＢセルは、ＭＳＢ電流源装置の
上下のバンクの間に配列された中央の行の電流源装置４
７ａのいくつかに、所定のかつ通常の間隔を隔てて選択
的に接続することにより形成されている。例えば、Ｄ４
のＬＳＢセルはライン４８で示され、中央の行の４の数
字が付された電流源装置に接続している。他の下位ビッ
ト（ＬＳＢ）も同様に構成され、接続された電流源装置
に所望の出力電流に基づいて番号が付されている。ダミ
ーの電流源装置（図示せず）をバンク間のスペースを埋
めて、マトリクス４５のアクティブ部分の全部を囲むよ
うに設けることが好ましい。
【００３６】図４は、第３の実施例に係るマトリクス６
５を示す図である。この実施例は図３に示す実施例と同
様に電流源装置６７の前アレイを具える。しかしなが
ら、図４に示すマトリクス６５では、第１及び第２のア
レイを破線６８に対して上下に配置するようにした。更
に、ＭＳＢ用の各セル６７を横に配列している。ＬＳＢ
電流源装置６７ａは前記上側と下側のアレイの間に、図
３に示す例と同様に接続されている。この実施例のマト
リクス６５もまた、図３に示すマトリクス実施例４５と
同様に反転した対称鏡像を構成する。本例でもダミーセ
ル（図示せず）をマトリクス６５に設けることが好まし
い。
【００３７】図５は、第４の実施例に係る電流源セル又
は電流源装置のマトリクス８５を示す図である。本実施
例では、破線９８の上下にアレイを配置すると共に、Ｌ
ＳＢ電流源装置８７ａを、ＭＳＢ電流セルを規定してい
る電流源装置８７の行に接続するようにした。更に、こ
のＬＳＢ電流源装置が上側のアレイではＶ字型パターン
を規定し、マトリクス８５全体ではＸ字型を規定するよ
うに配置した。このようにＬＳＢ電流源装置８７ａを配
置すると、プロセス変動が存在しても線形性を向上させ
ることができる。
【００３８】図６は、本発明の更なる実施例に係るＤ／
Ａコンバータ電流源マトリクス１０５を示す図である。
本実施例では上位ビット用の電流源装置１０７の中に下
位ビット用の電流源装置１０７ａを散在させるようにし
た。特に、マトリクス１０５は、通常の矩形の複数のサ
ブマトリクスパターンで規定されるマトリクスパターン
を有し、このマトリクスパターンは各々図に示す水平方
向のグリッドライン１１０と垂直方向のグリッドライン
１１１との間に規定されている。各サブマトリクスパタ
ーンは、隣接するサブマトリクスと実質的に鏡像を形成
するよう構成されている。ＬＳＢ電流源装置１０７ａは
サブマトリクスの角部に配置され、幾何学的にスペース
を置いて、適切に組合わされた出力電流を供給するよう
割付けられている。本実施例でもまた、相乗平均のみな
らず対称スイッチングの利点を享受することができる。
【００３９】本発明に係るＤ／Ａコンバータの動作を、
図２を参照しながら説明する。電流源マトリクス２５を
具えるＤ／Ａコンバータの制御方法は、デジタル入力ワ
ードの少なくとも一部に基づいて、かつ第１及び第２の
方向において第１のアレイの中央位置３９に対して対称
なシーケンスで第１のアレイ３１の所定の電流源セルを
駆動する工程を具える。この方法は又、複数の制御信号
を生成する工程と、第１の行を偶数の制御信号で駆動す
る工程と、第２の行を奇数の制御信号で駆動する工程と
を具える。更に、第１のアレイは下位ビット用の第２の
電流源セルを複数具えると共に、前記方法は更に、デジ
タル入力ワードの下位ビットに基づいて前記複数の第２
の電流源セルを駆動する工程を具える。
【００４０】このマトリクス２５は又、前記第１のアレ
イに隣接しこのアレイと実質的に同一である第２のアレ
イ３８を具える。これに伴い、前記方法は更に、これら
第１及び第２のアレイの電流源セルを対で、ほぼ完全な
鏡像シーケンスあるいは逆鏡像シーケンスで駆動する工
程を具える。
【００４１】本発明のＤ／Ａコンバータは、直交する第
１及び第２の方向に延在する電流源セルからなる第１の
アレイと、デジタル入力ワードの少なくとも一部に基づ
いて、前記第１及び第２の両方向において第１のアレイ
の中央位置に対して対称をなすシーケンスで第１のアレ
イの電流源セルを駆動する２次元対称制御手段とを具え
る。この第１のアレイの中央位置は第１のアレイの重心
を規定している。２次元対称制御手段は、デジタル入力
ワードの所定の上位ビット（ＭＳＢｓ）に基づいて複数
の制御信号を生成するデコーダを具える。第１のアレイ
は複数の第２の電流源セルを具え、２次元対称制御手段
は複数の第２の電流源セルをデジタル入力ワードの所定
の下位ビット（ＬＳＢｓ）に基づいて駆動する。前記Ｄ
／Ａコンバータは、前記第１のアレイと隣接し、第１の
アレイと実質的に同一の第２のアレイを具えるようにし
ても良い。この場合、２次元対称制御手段は第１及び第
２のアレイの電流源セルを対で、実質的な鏡像シーケン
スで駆動して、相乗平均を得るようにしても良い。
【図面の簡単な説明】
【図１】図１は、本発明に係るＤ／Ａコンバータの構成
を示すブロック図である。
【図２】図２は、図１に示すＤ／Ａコンバータに適用す
る電流源セルマトリクスの第１実施例を示す図であり、
電流源セルの１つを拡大して示す図である。
【図３】図３は、図１に示すＤ／Ａコンバータに適用す
る電流源マトリックスの第２実施例を示す図である。
【図４】図４は、図１に示すＤ／Ａコンバータに適用す
る電流源マトリクスの第３実施例を示す図である。
【図５】図５は、図１に示すＤ／Ａコンバータに適用す
る電流源マトリクスの第４実施例を示す図である。
【図６】図６は、図１に示すＤ／Ａコンバータに適用す
る電流源マトリクスの第５実施例を示す図である。
【符号の説明】 １０ 集積回路 １１ Ｄ／Ａコンバータ １５ １０ビットマスターラッチ １７ ＭＳＢデコーダ ２１ ３６ビットスレーブラッチ ２５、４５、６５、８５、１０５ 電流源セルマト
リクス ２７ 基準電流源セル ２８ バンドギャップ基準電圧 ３０ 基準増幅器 ３１、３８、５１、５８ アレイ ３２、４６、６７、８７ 電流源セル ３５ ２次元対称制御手段 ３７ ダミーセル ４７、６４、８６、１０７ 電流源装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カンティラル バクラニア アメリカ合衆国フロリダ州 32907 パー ムベイ Ｎ．Ｅ． ブルックサイドストリ ート 1941 (72)発明者 グレゴリー ジェイ フィッシャー アメリカ合衆国フロリダ州 32903 イン ディアランティック シーブリーズドライ ブ 595

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 直交する第１及び第２の方向に配列され
    た電流源セルで構成された第１のアレイと、前記第１の
    アレイの所定の電流源セルを、デジタル入力ワードに基
    づいて、前記第１及び第２の方向において前記第１のア
    レイの中央位置に対して対称なシーケンスで駆動する２
    次元対称制御手段とを具え、前記第１のアレイが電流源
    セルで構成された第１及び第２の行を具え、前記２次元
    対称制御手段が複数の制御信号を生成するデコーダと、
    前記第１の行を偶数の制御信号で駆動し、前記第２の行
    を奇数の制御信号で駆動する手段を具えることを特徴と
    するデジタル−アナログコンバータ。
  2. 【請求項２】 請求項１に記載のデジタル−アナログコ
    ンバータにおいて、前記電流源セルの出力電流が実質的
    に同一であり、前記２次元対称制御手段が、デジタル入
    力ワードの所定の上位ビットに基づいて複数の制御信号
    を生成するデコーダを具え、当該デコーダが好ましくは
    サーモメータデコーダであることを特徴とするデジタル
    −アナログコンバータ。
  3. 【請求項３】 請求項１又は２に記載のデジタル−アナ
    ログコンバータにおいて、前記第１のアレイが複数の第
    ２の電流源セルを具え、前記２次元対称制御手段が、デ
    ジタル入力ワードの所定の下位ビットに基づいて前記複
    数の第２の電流源セルを駆動する下位ビットセル制御手
    段を具え、前記第２の複数の電流源セルの少なくともい
    くつかは前記第１のアレイの中央位置に配置されている
    ことを特徴とするデジタル−アナログコンバータ。
  4. 【請求項４】 請求項３に記載のデジタル−アナログコ
    ンバータにおいて、前記第２の複数の電流源セルの各々
    が、出力電流が実質的に同じである複数の電流源装置を
    具え、前記ＬＳＢセル制御手段が前記電流源装置のうち
    の所定のいくつかの装置を駆動して、前記第２の複数の
    電流源セルの各電流源セルの出力を２進重みづけし、前
    記第２の複数の電流源セルの各々が、２進重みづけされ
    た出力電流源セルを具えることを特徴とするデジタル−
    アナログコンバータ。
  5. 【請求項５】 請求項１ないし４のいずれかに記載のデ
    ジタル−アナログコンバータであって、前記第１のアレ
    イと隣接し、この第１のアレイと実質的に同一である第
    ２のアレイを具えるデジタル−アナログコンバータにお
    いて、前記２次元対称制御手段が、前記第１及び第２の
    アレイの電流源セルを対で、実質的に完全な鏡像シーケ
    ンスで駆動する相乗平均手段を具えるか、又は前記２次
    元対称制御手段が前記第１及び第２のアレイの電流源セ
    ルを対で、実質的に逆転した鏡像シーケンスで駆動する
    相乗平均手段を具えることを特徴とするデジタル−アナ
    ログコンバータ。
  6. 【請求項６】 請求項１ないし５のいずれかに記載のデ
    ジタル−アナログコンバータにおいて、前記中央位置は
    前記第１のアレイの重心を規定しており、当該第１のア
    レイが、当該アレイに接続されデジタル入力ワードに基
    づいてアナログ出力信号を生成する出力手段を具え、前
    記第１のアレイに隣接するダミーのセルを含む前記電流
    源セルが少なくとも１のＣＭＯＳトランジスタを具え、
    前記電流源セルの各々が近接して配列された複数の電流
    源装置を具え、前記電流源セルの各々が行と列の通常の
    矩形パターンに配列された複数の電流源装置を具えるこ
    とを特徴とするデジタル−アナログコンバータ。
  7. 【請求項７】 互いに隣接し、各アレイが直交する第１
    及び第２の方向に延在する第１及び第２の電流源セルで
    構成されたアレイと、前記第１のアレイの所定の電流源
    セルを、デジタル入力ワードの少なくとも一部に基づい
    て、前記第１及び第２の方向において前記第１のアレイ
    の中央位置に対して対称なシーケンスで駆動する２次元
    対称制御手段とを具え、前記２次元対称制御手段が前記
    第１及び第２のアレイ内の電流源セルを対で、実質的に
    鏡像シーケンスで駆動する相乗平均手段を更に具え、前
    記鏡像シーケンスが実質的に完全な鏡像シーケンスであ
    るか、あるいは、実質的に逆転した鏡像シーケンスであ
    ることを特徴とするデジタル−アナログコンバータ。
  8. 【請求項８】 請求項７に記載のデジタル−アナログコ
    ンバータにおいて、前記第１及び第２のアレイがそれぞ
    れ第１及び第２の電流源セルで構成された行を具え、前
    記２次元対称制御手段が、複数の制御信号を生成するデ
    コーダと、前記第１の行を偶数の制御信号で駆動し、前
    記第２の行を奇数の制御信号で駆動する手段とを具え、
    前記電流源セルが出力電流が実質的に等しく、前記２次
    元対称制御手段がデジタル入力ワードの所定の上位ビッ
    トに基づいて複数の制御信号を生成するデコーダを具
    え、当該デコーダが好ましくはサーモメータデコーダで
    あることを特徴とするデジタル−アナログコンバータ。
  9. 【請求項９】 請求項８に記載のデジタル−アナログコ
    ンバータにおいて、前記第１及び第２のアレイの各々が
    複数の第２の電流源セルを具え、前記２次元対称制御手
    段が前記複数の第２の電流源セルをデジタル入力ワード
    の所定の下位ビットに基づいて駆動する下位ビットセル
    制御手段を更に具え、前記第２の複数の電流源セルの少
    なくともいくつかは前記第１のアレイの中央位置に配列
    されており、前記第２の複数の電流源セルの各々の出力
    電流が実質的に等しい複数の電流源装置を具え、前記Ｌ
    ＳＢセル制御手段が前記電流源装置のうちの所定の装置
    を駆動して前記第２の複数の電流源セルの各電流源セル
    の出力を２進重みづけし、前記複数の第２の電流源セル
    の各々が２進重みづけされた出力電流源セルを具えるこ
    とを特徴とするデジタル−アナログコンバータ。
  10. 【請求項１０】 互いに隣接する第１及び第２のアレイ
    と、前記第１のアレイの所定の電流源セルをデジタル入
    力ワードの少なくとも一部に基づいて駆動する制御手段
    とを具え、前記制御手段が前記第１及び第２の電流源セ
    ルを対で駆動する相乗平均手段を具え、前記電流源セル
    の出力電流が実質的に同一であり、前記制御手段がデジ
    タル入力ワードの所定の上位ビットに基づいて複数の制
    御信号を生成するデコーダを具えることを特徴とするデ
    ジタル−アナログコンバータ。
  11. 【請求項１１】 請求項１０に記載のデジタル−アナロ
    グコンバータにおいて、前記第１及び第２のアレイが更
    に複数の第２の電流源セルを具え、前記制御手段が更に
    前記複数の第２の電流源セルをデジタル入力ワードの所
    定の下位ビットに基づいて駆動する下位ビットセル制御
    手段を具え、前記電流源セルの各々が少なくとも１のＣ
    ＭＯＳトランジスタを具えることを特徴とするデジタル
    −アナログコンバータ。
  12. 【請求項１２】 互いに直交する第１及び第２の方向に
    延在する電流源セルで構成された第１のアレイであっ
    て、各電流源セルが一列に配列された複数の電流源装置
    を具える第１のアレイと、前記第１のアレイの所定の電
    流源セルをデジタル入力ワードの上位ビットに基づい
    て、前記第１及び第２の方向において前記第１のアレイ
    の中央位置に対して対称なシーケンスで駆動する２次元
    対称制御手段と、前記アレイにおいてＶ字型の斜行パタ
    ーンを規定するように配置された複数の第２の電流源装
    置と、デジタル入力ワードの下位ビットに基づいて前記
    第２の電流源装置を駆動する下位ビット制御手段とを具
    え、前記第１のアレイが第１及び第２の電流源セルの行
    を具え、前記２次元対称制御手段が複数の制御信号を生
    成するデコーダと、前記第１の行を偶数制御信号で駆動
    し、前記第２の行を奇数信号で駆動する手段を具え、前
    記電流源セルの出力電流が実質的に等しいことを特徴と
    するデジタル−アナログコンバータ。
  13. 【請求項１３】 直交する第１及び第２の方向に延在す
    る電流源セルで構成された第１のアレイを具えるデジタ
    ル−アナログコンバータを制御する方法であって、当該
    方法が、デジタル入力ワードの少なくとも一部に基づい
    て、前記第１及び第２の方向において前記第１のアレイ
    の中央位置に対して対称なシーケンスで、第１及び第２
    で構成された電流源セルの行を具える前記第１のアレイ
    の所定の電流源セルを駆動する工程と、複数の制御信号
    を生成する工程と、前記第１の行を偶数制御信号で駆動
    し前記第２の行を奇数制御信号で駆動する工程を具える
    ことを特徴とする方法。
  14. 【請求項１４】 請求項１３に記載の方法において、前
    記第１のアレイが複数の第２の電流源セルを具えると共
    に、前記方法が前記複数の第２の電流源セルをデジタル
    入力ワードの所定の下位ビットに基づいて駆動する工程
    を具え、前記デジタル−アナログコンバータが前記第１
    のアレイに隣接して設けられ当該第１のアレイと実質的
    に同一である第２のアレイを具えると共に、前記方法が
    前記第１及び第２のアレイの電流源セルを対で、実質的
    に完全な鏡像シーケンスで駆動する工程か、あるいは、
    前記第１及び第２のアレイの電流源セルを対で、実質的
    に逆転した鏡像シーケンスで駆動する工程とを具えるこ
    とを特徴とする方法。
  15. 【請求項１５】 電流源セルで構成され互いに隣接する
    第１及び第２のアレイを具えるデジタル−アナログコン
    バータを制御する方法であって、当該方法が、前記第１
    のアレイの所定の電流源セルをデジタル入力ワードの少
    なくとも一部に基づいて駆動する工程と、複数の第２の
    電流源セルを具える前記第１及び第２のアレイの前記電
    流源セルを対で駆動して相乗平均する工程と、前記第２
    の電流源セルをデジタル入力ワードの所定の下位ビット
    に基づいて駆動する工程とを具えることを特徴とする方
    法。
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