JP2002374168A - フォールディング型ａ／ｄ変換器 - Google Patents
フォールディング型ａ／ｄ変換器Info
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- JP2002374168A JP2002374168A JP2001178867A JP2001178867A JP2002374168A JP 2002374168 A JP2002374168 A JP 2002374168A JP 2001178867 A JP2001178867 A JP 2001178867A JP 2001178867 A JP2001178867 A JP 2001178867A JP 2002374168 A JP2002374168 A JP 2002374168A
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Abstract
(57)【要約】
【課題】 フォールディングブロックの電気特性のばら
つきを小さくし、精度を向上するフォールディング型Ａ
／Ｄ変換器を得る。 【解決手段】 フォールディングブロックＦＢ１〜ＦＢ
４の各々のブロック中に配置され、電流分配回路１から
供給されるバイアス電流Ｉｂｉａｓ １に基づいてバイ
アス電圧Ｖｂｉａｓ ２を生成して、当該ブロック中に
配置された差動アンプＡＭＰｉ（ｉ＝１〜５）に供給す
る電流分配回路２を備え、各フォールディングブロック
ＦＢ１〜ＦＢ４における差動アンプＡＭＰｉ（ｉ＝１〜
５）の電流源トランジスタＭ５の幾何学上の重心と電流
分配回路２のトランジスタＭ５ｂの幾何学上の重心とが
同一になるように配置した。
つきを小さくし、精度を向上するフォールディング型Ａ
／Ｄ変換器を得る。 【解決手段】 フォールディングブロックＦＢ１〜ＦＢ
４の各々のブロック中に配置され、電流分配回路１から
供給されるバイアス電流Ｉｂｉａｓ １に基づいてバイ
アス電圧Ｖｂｉａｓ ２を生成して、当該ブロック中に
配置された差動アンプＡＭＰｉ（ｉ＝１〜５）に供給す
る電流分配回路２を備え、各フォールディングブロック
ＦＢ１〜ＦＢ４における差動アンプＡＭＰｉ（ｉ＝１〜
５）の電流源トランジスタＭ５の幾何学上の重心と電流
分配回路２のトランジスタＭ５ｂの幾何学上の重心とが
同一になるように配置した。
Description
【０００１】
【発明の属する技術分野】この発明は、以下の特徴を持
つフォールディング型Ａ／Ｄ変換器に関するものであ
る。 ・基本回路がフォールディング&インタポレーションア
ーキテクチャを有する。 ・アナログ信号からディジタル信号への変換（以下、
「Ａ／Ｄ変換」と称する）を行う要素回路として、フォ
ールディング回路を有すると共に、そのフォールディン
グ回路用のバイアス回路を備え持つ。
つフォールディング型Ａ／Ｄ変換器に関するものであ
る。 ・基本回路がフォールディング&インタポレーションア
ーキテクチャを有する。 ・アナログ信号からディジタル信号への変換（以下、
「Ａ／Ｄ変換」と称する）を行う要素回路として、フォ
ールディング回路を有すると共に、そのフォールディン
グ回路用のバイアス回路を備え持つ。
【０００２】
【従来の技術】フォールディング型Ａ／Ｄ変換器は、Ａ
／Ｄ変換をコースとファインの２系統に分けてＡ／Ｄ変
換器を行うものである。図９は従来のＡ／Ｄ変換器を示
す概略図、図１０は主要回路ＡＤＣの詳細を示すブロッ
ク構成図である。図９に示したＡ／Ｄ変換器において、
主要回路ＡＤＣの部分は、図１０に示した構成となって
いる。このＡ／Ｄ変換器では、ＸビットのＡ／Ｄ変換を
コースＹビットとファインＺビットのの２系統に分けて
行う（Ｘ＝Ｙ＋Ｚ）。図１０中のコースＡ／Ｄ変換用回
路ブロックＢ１は、コースＹビットのＡ／Ｄ変換を行う
部分であり、ファインＡ／Ｄ変換用回路ブロックＢ２
は、ファインＺビットのＡ／Ｄ変換を行う部分である。
各回路ブロックＢ１，Ｂ２では、アナログ入力Ｖｉｎと
参照電圧Ｖｒｅｆ１，２，３，・・・，Ｎ、またはＶｒ
ｅｆ’１，２，３，・・・，Ｊの各電圧を用いてＡ／Ｄ
変換を行う。図１１は様々な分解能のＡ／Ｄ変換器につ
いてコンパレータ群１中のコンパレータ数、コンパレー
タ群２中のコンパレータ数Ｍ、およびフォールディング
ブロック群中のフォールディングアンプ数Ｎの組合せの
例を示す表図である。
／Ｄ変換をコースとファインの２系統に分けてＡ／Ｄ変
換器を行うものである。図９は従来のＡ／Ｄ変換器を示
す概略図、図１０は主要回路ＡＤＣの詳細を示すブロッ
ク構成図である。図９に示したＡ／Ｄ変換器において、
主要回路ＡＤＣの部分は、図１０に示した構成となって
いる。このＡ／Ｄ変換器では、ＸビットのＡ／Ｄ変換を
コースＹビットとファインＺビットのの２系統に分けて
行う（Ｘ＝Ｙ＋Ｚ）。図１０中のコースＡ／Ｄ変換用回
路ブロックＢ１は、コースＹビットのＡ／Ｄ変換を行う
部分であり、ファインＡ／Ｄ変換用回路ブロックＢ２
は、ファインＺビットのＡ／Ｄ変換を行う部分である。
各回路ブロックＢ１，Ｂ２では、アナログ入力Ｖｉｎと
参照電圧Ｖｒｅｆ１，２，３，・・・，Ｎ、またはＶｒ
ｅｆ’１，２，３，・・・，Ｊの各電圧を用いてＡ／Ｄ
変換を行う。図１１は様々な分解能のＡ／Ｄ変換器につ
いてコンパレータ群１中のコンパレータ数、コンパレー
タ群２中のコンパレータ数Ｍ、およびフォールディング
ブロック群中のフォールディングアンプ数Ｎの組合せの
例を示す表図である。
【０００３】図１２は分解能５ビットの主要回路ＡＤＣ
の詳細を示すブロック構成図であり、フォールディング
型Ａ／Ｄ変換器の基本動作を図１２に示したＡ／Ｄ変換
器を例に説明する。図１３はコースＡ／Ｄ変換用回路ブ
ロックＢ１を示すブロック構成図であり、図１２に示し
た構成からコースＡ／Ｄ変換用回路ブロックＢ１だけを
抜き出したものである。コンパレータ群１において、ア
ナログ入力Ｖｉｎと参照電圧Ｖｒｅｆ’１，２，３との
大小比較を行う。コンパレータＣＭＰは、 １）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝
１，２，３）よりも大きい場合にはＨを出力し、 ２）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝
１，２，３）よりも小さい場合にはＬを出力する。 コンパレータ群１の出力を受けて、プリエンコーダおよ
びエンコーダにより、ディジタルコードを生成する。図
１４はアナログ入力Ｖｉｎに対するコンパレータ群１、
プリエンコーダ、およびエンコーダの出力パターンを示
す表図である。
の詳細を示すブロック構成図であり、フォールディング
型Ａ／Ｄ変換器の基本動作を図１２に示したＡ／Ｄ変換
器を例に説明する。図１３はコースＡ／Ｄ変換用回路ブ
ロックＢ１を示すブロック構成図であり、図１２に示し
た構成からコースＡ／Ｄ変換用回路ブロックＢ１だけを
抜き出したものである。コンパレータ群１において、ア
ナログ入力Ｖｉｎと参照電圧Ｖｒｅｆ’１，２，３との
大小比較を行う。コンパレータＣＭＰは、 １）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝
１，２，３）よりも大きい場合にはＨを出力し、 ２）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝
１，２，３）よりも小さい場合にはＬを出力する。 コンパレータ群１の出力を受けて、プリエンコーダおよ
びエンコーダにより、ディジタルコードを生成する。図
１４はアナログ入力Ｖｉｎに対するコンパレータ群１、
プリエンコーダ、およびエンコーダの出力パターンを示
す表図である。
【０００４】図１５はファインＡ／Ｄ変換用回路ブロッ
クＢ２を示すブロック構成図であり、図１２に示した構
成からファインＡ／Ｄ変換用回路ブロックＢ１だけを抜
き出したものである。フォールディングブロック群にお
いて、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆｊ（ｊ＝
１，２，３，・・・，１０）の各電圧を用いてアナログ
信号処理を行い、その出力ＦＢｏｕｔ［Ｋ］ＰおよびＦ
Ｂｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）は、インタポレー
ション回路によって補間され、新たな信号ＩＮＴｏｕｔ
［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，
３，４，６，７，８）が生成される。図１６はアナログ
信号処理および補間によって生成された信号波形を示す
波形図であり、フォールディング回路での信号は差動信
号となっており、出力信号ＦＢｏｕｔ１Ｎ，ＦＢｏｕｔ
２Ｎは、各々出力信号ＦＢｏｕｔ１Ｐ，ＦＢｏｕｔ２Ｐ
の相補的な信号である。同様に、出力信号ＩＮＴｏｕｔ
２Ｎ，ＩＮＴｏｕｔ３Ｎ，ＩＮＴｏｕｔ４Ｎ，ＩＮＴｏ
ｕｔ６Ｎ，ＩＮＴｏｕｔ７Ｎ，ＩＮＴｏｕｔ８Ｎは、各
々出力信号ＩＮＴｏｕｔ２Ｐ，ＩＮＴｏｕｔ３Ｐ，ＩＮ
Ｔｏｕｔ４Ｐ，ＩＮＴｏｕｔ６Ｐ，ＩＮＴｏｕｔ７Ｐ，
ＩＮＴｏｕｔ８Ｐの相補的な信号である。
クＢ２を示すブロック構成図であり、図１２に示した構
成からファインＡ／Ｄ変換用回路ブロックＢ１だけを抜
き出したものである。フォールディングブロック群にお
いて、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆｊ（ｊ＝
１，２，３，・・・，１０）の各電圧を用いてアナログ
信号処理を行い、その出力ＦＢｏｕｔ［Ｋ］ＰおよびＦ
Ｂｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）は、インタポレー
ション回路によって補間され、新たな信号ＩＮＴｏｕｔ
［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，
３，４，６，７，８）が生成される。図１６はアナログ
信号処理および補間によって生成された信号波形を示す
波形図であり、フォールディング回路での信号は差動信
号となっており、出力信号ＦＢｏｕｔ１Ｎ，ＦＢｏｕｔ
２Ｎは、各々出力信号ＦＢｏｕｔ１Ｐ，ＦＢｏｕｔ２Ｐ
の相補的な信号である。同様に、出力信号ＩＮＴｏｕｔ
２Ｎ，ＩＮＴｏｕｔ３Ｎ，ＩＮＴｏｕｔ４Ｎ，ＩＮＴｏ
ｕｔ６Ｎ，ＩＮＴｏｕｔ７Ｎ，ＩＮＴｏｕｔ８Ｎは、各
々出力信号ＩＮＴｏｕｔ２Ｐ，ＩＮＴｏｕｔ３Ｐ，ＩＮ
Ｔｏｕｔ４Ｐ，ＩＮＴｏｕｔ６Ｐ，ＩＮＴｏｕｔ７Ｐ，
ＩＮＴｏｕｔ８Ｐの相補的な信号である。
【０００５】図１７はインタポレーション回路を示す回
路図であり、インタポレーション回路の出力ＩＮＴｏｕ
ｔ［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，
３，４，６，７，８）は、図１７に示したように、フォ
ールディングブロックＦＢ１の出力ＦＢｏｕｔ１Ｐおよ
びＦＢｏｕｔ１Ｎと、フォールディングブロックＦＢ２
の出力ＦＢｏｕｔ２ＰおよびＦＢｏｕｔ２Ｎとを基に各
々の信号を補間して生成される。例えば、インタポレー
ション回路の出力ＩＮＴｏｕｔ１Ｐの電圧Ｖ（ＩＮＴｏ
ｕｔ１Ｐ）は、 Ｖ（ＩＮＴｏｕｔ１Ｐ）＝（３／４）×Ｖ（ＦＢｏｕｔ１Ｐ） ＋（１／４）×Ｖ（ＦＢｏｕｔ２Ｐ）・・・（１） で表される値になる。ここで、Ｖ（ＦＢｏｕｔ１Ｐ）
は、フォールディングブロックＦＢ１の出力ＦＢｏｕｔ
１Ｐの電圧であり、Ｖ（ＦＢｏｕｔ２Ｐ）は、フォール
ディングブロックＦＢ２の出力ＦＢｏｕｔ２Ｐの電圧で
ある。
路図であり、インタポレーション回路の出力ＩＮＴｏｕ
ｔ［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，
３，４，６，７，８）は、図１７に示したように、フォ
ールディングブロックＦＢ１の出力ＦＢｏｕｔ１Ｐおよ
びＦＢｏｕｔ１Ｎと、フォールディングブロックＦＢ２
の出力ＦＢｏｕｔ２ＰおよびＦＢｏｕｔ２Ｎとを基に各
々の信号を補間して生成される。例えば、インタポレー
ション回路の出力ＩＮＴｏｕｔ１Ｐの電圧Ｖ（ＩＮＴｏ
ｕｔ１Ｐ）は、 Ｖ（ＩＮＴｏｕｔ１Ｐ）＝（３／４）×Ｖ（ＦＢｏｕｔ１Ｐ） ＋（１／４）×Ｖ（ＦＢｏｕｔ２Ｐ）・・・（１） で表される値になる。ここで、Ｖ（ＦＢｏｕｔ１Ｐ）
は、フォールディングブロックＦＢ１の出力ＦＢｏｕｔ
１Ｐの電圧であり、Ｖ（ＦＢｏｕｔ２Ｐ）は、フォール
ディングブロックＦＢ２の出力ＦＢｏｕｔ２Ｐの電圧で
ある。
【０００６】そのため、インタポレーション回路の各出
力信号の精度は、基となるフォールディングブロックの
出力信号の精度に大きく依存する。もしもフォールディ
ングブロックＦＢ１とＦＢ２との電気的な特性に差が生
じた場合、その差によってインタポレーション回路の出
力の精度が大きく劣化する。例えば、フォールディング
ブロックＦＢ２にオフセット電圧ΔＶｏｆｆが発生した
場合、出力Ｆｂｏｕｔ２Ｐの電圧Ｖ（Ｆｂｏｕｔ２Ｐ）
にオフセット電圧ΔＶｏｆｆが加算されるため、先ほど
のインタポレーション回路の出力ＩＮＴｏｕｔ１Ｐの電
圧Ｖ’（ＩＮＴｏｕｔ１Ｐ）は、 Ｖ’（ＩＮＴｏｕｔ１Ｐ） ＝（３／４）×Ｖ（ＦＢｏｕｔ１Ｐ） ＋（１／４）×（Ｖ（ＦＢｏｕｔ２Ｐ）＋ΔＶｏｆｆ） ＝Ｖ（ＩＮＴｏｕｔ１Ｐ）＋（１／４）×ΔＶｏｆｆ ・・・（２） で表される値になり、（１／４）×ΔＶｏｆｆの分だけ
理想的な電圧値から誤差が生じる。
力信号の精度は、基となるフォールディングブロックの
出力信号の精度に大きく依存する。もしもフォールディ
ングブロックＦＢ１とＦＢ２との電気的な特性に差が生
じた場合、その差によってインタポレーション回路の出
力の精度が大きく劣化する。例えば、フォールディング
ブロックＦＢ２にオフセット電圧ΔＶｏｆｆが発生した
場合、出力Ｆｂｏｕｔ２Ｐの電圧Ｖ（Ｆｂｏｕｔ２Ｐ）
にオフセット電圧ΔＶｏｆｆが加算されるため、先ほど
のインタポレーション回路の出力ＩＮＴｏｕｔ１Ｐの電
圧Ｖ’（ＩＮＴｏｕｔ１Ｐ）は、 Ｖ’（ＩＮＴｏｕｔ１Ｐ） ＝（３／４）×Ｖ（ＦＢｏｕｔ１Ｐ） ＋（１／４）×（Ｖ（ＦＢｏｕｔ２Ｐ）＋ΔＶｏｆｆ） ＝Ｖ（ＩＮＴｏｕｔ１Ｐ）＋（１／４）×ΔＶｏｆｆ ・・・（２） で表される値になり、（１／４）×ΔＶｏｆｆの分だけ
理想的な電圧値から誤差が生じる。
【０００７】コンパレータ群２では、インタポレーショ
ン回路の相補的な出力信号を用いて各々の組合せの大小
比較を行う。すなわち、コンパレータＣＭＰＤは、 １）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕ
ｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より大きい場合、あるい
はＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，
７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，
４，６，７，８）より大きい場合にはＨを出力し、 ２）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕ
ｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より小さい場合、あるい
はＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，
７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，
４，６，７，８）より小さい場合にはＬを出力する。コ
ンパレータ群２の出力を受けて、プリエンコーダおよび
エンコーダにより、ディジタルコードを生成する。図１
８はアナログ入力Ｖｉｎに対するコンパレータ群２、プ
リエンコーダ、およびエンコーダの出力パターンを示す
表図である。
ン回路の相補的な出力信号を用いて各々の組合せの大小
比較を行う。すなわち、コンパレータＣＭＰＤは、 １）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕ
ｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より大きい場合、あるい
はＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，
７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，
４，６，７，８）より大きい場合にはＨを出力し、 ２）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕ
ｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より小さい場合、あるい
はＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，
７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，
４，６，７，８）より小さい場合にはＬを出力する。コ
ンパレータ群２の出力を受けて、プリエンコーダおよび
エンコーダにより、ディジタルコードを生成する。図１
８はアナログ入力Ｖｉｎに対するコンパレータ群２、プ
リエンコーダ、およびエンコーダの出力パターンを示す
表図である。
【０００８】図１２において、コースＡ／Ｄ変換用回路
ブロックＢ１の２ビットのディジタル出力と、ファイン
Ａ／Ｄ変換用回路ブロックＢ２の３ビットのディジタル
出力とを合わせて、５ビットのディジタル出力となる。
その際、必要に応じて、ファインＡ／Ｄ変換出力を用い
てコースＡ／Ｄ変換出力のエラー補正を行う。なお、こ
のエラー補正については、この発明と関連しないので詳
細な説明は省く。
ブロックＢ１の２ビットのディジタル出力と、ファイン
Ａ／Ｄ変換用回路ブロックＢ２の３ビットのディジタル
出力とを合わせて、５ビットのディジタル出力となる。
その際、必要に応じて、ファインＡ／Ｄ変換出力を用い
てコースＡ／Ｄ変換出力のエラー補正を行う。なお、こ
のエラー補正については、この発明と関連しないので詳
細な説明は省く。
【０００９】図１９は分解能６ビットの主要回路ＡＤＣ
の詳細を示すブロック構成図であり、従来技術の課題を
図１９に示したＡ／Ｄ変換器を例に説明する。図２０は
フォールディングブロック群の詳細を示すブロック構成
図であり、４つのフォールディングブロックＦＢ１〜Ｆ
Ｂ４によって構成されている。図２１はフォールディン
グブロックの詳細を示す回路図であり、各フォールディ
ングブロックＦＢ１〜ＦＢ４は、５つの差動アンプＡＭ
Ｐｉ（ｉ＝１，２，３，４，５）によって構成されてい
る。図２２は差動アンプの詳細を示す回路図であり、図
において、ｒ１，ｒ２は抵抗、Ｍ３，Ｍ４はトランジス
タ、Ｍ５は電流源トランジスタである。各差動アンプＡ
ＭＰｉ（ｉ＝１，２，３，４，５）は、この図２２に示
したように構成されている。図２３はフォールディング
ブロック群およびバイアス回路のレイアウトを示す配置
図であり、バイアス回路において、Ｉｂｉａｓはバイア
ス電流、Ｖｂｉａｓはバイアス電圧、Ｍ５ｂはトランジ
スタである。また、信号線Ｌを通じてバイアス回路から
フォールディングブロックＦＢ１〜ＦＢ４にバイアス電
圧Ｖｂｉａｓが供給されている。従来の回路構成では、
フォールディングブロック群およびバイアス回路は、図
２３に示したレイアウト配置になっており、バイアス回
路はフォールディングブロック群から離れた個所、ある
いは、フォールディングブロック群のどちらか一方の端
に配置される。
の詳細を示すブロック構成図であり、従来技術の課題を
図１９に示したＡ／Ｄ変換器を例に説明する。図２０は
フォールディングブロック群の詳細を示すブロック構成
図であり、４つのフォールディングブロックＦＢ１〜Ｆ
Ｂ４によって構成されている。図２１はフォールディン
グブロックの詳細を示す回路図であり、各フォールディ
ングブロックＦＢ１〜ＦＢ４は、５つの差動アンプＡＭ
Ｐｉ（ｉ＝１，２，３，４，５）によって構成されてい
る。図２２は差動アンプの詳細を示す回路図であり、図
において、ｒ１，ｒ２は抵抗、Ｍ３，Ｍ４はトランジス
タ、Ｍ５は電流源トランジスタである。各差動アンプＡ
ＭＰｉ（ｉ＝１，２，３，４，５）は、この図２２に示
したように構成されている。図２３はフォールディング
ブロック群およびバイアス回路のレイアウトを示す配置
図であり、バイアス回路において、Ｉｂｉａｓはバイア
ス電流、Ｖｂｉａｓはバイアス電圧、Ｍ５ｂはトランジ
スタである。また、信号線Ｌを通じてバイアス回路から
フォールディングブロックＦＢ１〜ＦＢ４にバイアス電
圧Ｖｂｉａｓが供給されている。従来の回路構成では、
フォールディングブロック群およびバイアス回路は、図
２３に示したレイアウト配置になっており、バイアス回
路はフォールディングブロック群から離れた個所、ある
いは、フォールディングブロック群のどちらか一方の端
に配置される。
【００１０】バイアス回路において、バイアス電流Ｉｂ
ｉａｓを基に生成されたバイアス電圧Ｖｂｉａｓは、信
号線Ｌを通じてフォールディングブロック群の各差動ア
ンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トラ
ンジスタＭ５に伝達される。その電流源トランジスタＭ
５では、バイアス電圧Ｖｂｉａｓを基に電流を生成す
る。その時の電流値は、電流源トランジスタＭ５とトラ
ンジスタＭ５ｂのサイズおよびしきい値電圧等の電気特
性が同じ場合には、バイアス電流Ｉｂｉａｓと等しくな
るはずである。したがって、各フォールディングブロッ
クＦＢ１〜ＦＢ４の電気特性を等しくさせるためには、
フォールディングブロック群の各フォールディングブロ
ックＦＢ１〜ＦＢ４の各差動アンプＡＭＰｉ（ｉ＝１，
２，３，４，５）の電流源トランジスタＭ５の電流を、
バイアス電流Ｉｂｉａｓと等しくする必要があり、その
ためには各差動アンプの電流源トランジスタＭ５と、バ
イアス回路のトランジスタＭ５ｂとの各々のサイズおよ
びしきい値電圧等の電気特性を等しくさせることが必須
である。
ｉａｓを基に生成されたバイアス電圧Ｖｂｉａｓは、信
号線Ｌを通じてフォールディングブロック群の各差動ア
ンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トラ
ンジスタＭ５に伝達される。その電流源トランジスタＭ
５では、バイアス電圧Ｖｂｉａｓを基に電流を生成す
る。その時の電流値は、電流源トランジスタＭ５とトラ
ンジスタＭ５ｂのサイズおよびしきい値電圧等の電気特
性が同じ場合には、バイアス電流Ｉｂｉａｓと等しくな
るはずである。したがって、各フォールディングブロッ
クＦＢ１〜ＦＢ４の電気特性を等しくさせるためには、
フォールディングブロック群の各フォールディングブロ
ックＦＢ１〜ＦＢ４の各差動アンプＡＭＰｉ（ｉ＝１，
２，３，４，５）の電流源トランジスタＭ５の電流を、
バイアス電流Ｉｂｉａｓと等しくする必要があり、その
ためには各差動アンプの電流源トランジスタＭ５と、バ
イアス回路のトランジスタＭ５ｂとの各々のサイズおよ
びしきい値電圧等の電気特性を等しくさせることが必須
である。
【００１１】ところが、この回路構成およびレイアウト
は位置では、電流源トランジスタＭ５とトランジスタＭ
５ｂとの位置が各々離れているため、距離に依存したプ
ロセスばらつきにより両者のサイズおよびしきい値電圧
等の電気特性に差が生じる。その結果、バイアス電圧Ｖ
ｂｉａｓを基に各差動アンプの電流源トランジスタＭ５
により生成される電流値がバイアス電流Ｉｂｉａｓと異
なってしまうため、各フォールディングブロックＦＢ１
〜ＦＢ４の電気特性に差が発生し、その差によってイン
タポレーション回路の出力信号の精度が大きく劣化する
という課題があった。
は位置では、電流源トランジスタＭ５とトランジスタＭ
５ｂとの位置が各々離れているため、距離に依存したプ
ロセスばらつきにより両者のサイズおよびしきい値電圧
等の電気特性に差が生じる。その結果、バイアス電圧Ｖ
ｂｉａｓを基に各差動アンプの電流源トランジスタＭ５
により生成される電流値がバイアス電流Ｉｂｉａｓと異
なってしまうため、各フォールディングブロックＦＢ１
〜ＦＢ４の電気特性に差が発生し、その差によってイン
タポレーション回路の出力信号の精度が大きく劣化する
という課題があった。
【００１２】図２４はバイアス回路と差動アンプを示す
回路図であり、図２３におけるバイアス回路と差動アン
プだけを抜き出したものである。この図２４を用いてバ
イアス電流Ｉｂｉａｓと差動アンプの電流値Ｉａｍｐと
の差について説明する。バイアス回路の電流源トランジ
スタＭ５に流れるバイアス電流Ｉｂｉａｓは、次の近似
式で表される。 Ｉｂｉａｓ＝（βｂｉａｓ／２）×（Ｖｂｉａｓ−Ｖｔｈ ｂｉａｓ）２ ・・・（３） ここで、βｂｉａｓは、トランジスタＭ５ｂのサイズに
依存した定数であり、Ｖｔｈ ｂｉａｓは、トランジス
タＭ５ｂのしきい値電圧である。したがって、バイアス
電圧Ｖｂｉａｓは、 Ｖｂｉａｓ＝√（２×Ｉｂｉａｓ／βｂｉａｓ）＋Ｖｔｈ ｂｉａｓ ・・・（４） と表される。一方、そのバイアス電圧Ｖｂｉａｓによっ
て、差動アンプの電流源トランジスタＭ５に流れる電流
値Ｉａｍｐは、 Ｉａｍｐ＝（βａｍｐ／２）×（Ｖｂｉａｓ−Ｖｔｈ ａｍｐ）２ ＝Ｉｂｉａｓ×（βａｍｐ／βｂｉａｓ） ＋βａｍｐ×（Ｖｔｈ ｂｉａｓ−Ｖｔｈ ａｍｐ） ×√（２×Ｉｂｉａｓ／βｂｉａｓ） ＋（βａｍｐ／２）×（Ｖｔｈ ｂｉａｓ−Ｖｔｈ ａｍｐ）２ ・・・（５） となる。ここで、βａｍｐは、電流源トランジスタＭ５
のサイズに依存した定数であり、Ｖｔｈ ａｍｐは、電
流源トランジスタＭ５のしきい値電圧である。式（５）
に示したように、バイアス回路のトランジスタＭ５ｂ
と、差動アンプの電流源トランジスタＭ５とが、サイズ
やしきい値電圧が等しい場合に、電流値Ｉａｍｐと電流
Ｉｂｉａｓとは等しくなる。
回路図であり、図２３におけるバイアス回路と差動アン
プだけを抜き出したものである。この図２４を用いてバ
イアス電流Ｉｂｉａｓと差動アンプの電流値Ｉａｍｐと
の差について説明する。バイアス回路の電流源トランジ
スタＭ５に流れるバイアス電流Ｉｂｉａｓは、次の近似
式で表される。 Ｉｂｉａｓ＝（βｂｉａｓ／２）×（Ｖｂｉａｓ−Ｖｔｈ ｂｉａｓ）２ ・・・（３） ここで、βｂｉａｓは、トランジスタＭ５ｂのサイズに
依存した定数であり、Ｖｔｈ ｂｉａｓは、トランジス
タＭ５ｂのしきい値電圧である。したがって、バイアス
電圧Ｖｂｉａｓは、 Ｖｂｉａｓ＝√（２×Ｉｂｉａｓ／βｂｉａｓ）＋Ｖｔｈ ｂｉａｓ ・・・（４） と表される。一方、そのバイアス電圧Ｖｂｉａｓによっ
て、差動アンプの電流源トランジスタＭ５に流れる電流
値Ｉａｍｐは、 Ｉａｍｐ＝（βａｍｐ／２）×（Ｖｂｉａｓ−Ｖｔｈ ａｍｐ）２ ＝Ｉｂｉａｓ×（βａｍｐ／βｂｉａｓ） ＋βａｍｐ×（Ｖｔｈ ｂｉａｓ−Ｖｔｈ ａｍｐ） ×√（２×Ｉｂｉａｓ／βｂｉａｓ） ＋（βａｍｐ／２）×（Ｖｔｈ ｂｉａｓ−Ｖｔｈ ａｍｐ）２ ・・・（５） となる。ここで、βａｍｐは、電流源トランジスタＭ５
のサイズに依存した定数であり、Ｖｔｈ ａｍｐは、電
流源トランジスタＭ５のしきい値電圧である。式（５）
に示したように、バイアス回路のトランジスタＭ５ｂ
と、差動アンプの電流源トランジスタＭ５とが、サイズ
やしきい値電圧が等しい場合に、電流値Ｉａｍｐと電流
Ｉｂｉａｓとは等しくなる。
【００１３】
【発明が解決しようとする課題】従来のフォールディン
グ型Ａ／Ｄ変換器は以上のように構成されているので、
プロセスばらつき等によって、バイアス回路のトランジ
スタＭ５ｂと、差動アンプの電流源トランジスタＭ５と
に、サイズやしきい値電圧の差が生じると、電流値Ｉａ
ｍｐと電流Ｉｂｉａｓとに差が発生する。また、各フォ
ールディングブロックＦＢ１〜ＦＢ４の各差動アンプＡ
ＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジス
タＭ５のサイズやしきい値電圧の値が各々ばらつくと、
各各差動アンプの電流値にばらつきが生じ、その結果、
各フォールディングブロックＦＢ１〜ＦＢ４の電気特性
がばらつき、その差によってインタポレーション回路の
出力信号の精度が大きく劣化するという課題があった。
グ型Ａ／Ｄ変換器は以上のように構成されているので、
プロセスばらつき等によって、バイアス回路のトランジ
スタＭ５ｂと、差動アンプの電流源トランジスタＭ５と
に、サイズやしきい値電圧の差が生じると、電流値Ｉａ
ｍｐと電流Ｉｂｉａｓとに差が発生する。また、各フォ
ールディングブロックＦＢ１〜ＦＢ４の各差動アンプＡ
ＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジス
タＭ５のサイズやしきい値電圧の値が各々ばらつくと、
各各差動アンプの電流値にばらつきが生じ、その結果、
各フォールディングブロックＦＢ１〜ＦＢ４の電気特性
がばらつき、その差によってインタポレーション回路の
出力信号の精度が大きく劣化するという課題があった。
【００１４】この発明は上記のような課題を解決するた
めになされたもので、フォールディングブロックの電気
特性のばらつきを小さくすることにより、インタポレー
ション回路の出力信号の精度劣化を低減し、精度を向上
するフォールディング型Ａ／Ｄ変換器を得ることを目的
とする。
めになされたもので、フォールディングブロックの電気
特性のばらつきを小さくすることにより、インタポレー
ション回路の出力信号の精度劣化を低減し、精度を向上
するフォールディング型Ａ／Ｄ変換器を得ることを目的
とする。
【００１５】
【課題を解決するための手段】この発明に係るフォール
ディング型Ａ／Ｄ変換器は、バイアス回路から供給され
るバイアス電圧に基づいてバイアス電流を生成して分配
する第１の電流分配回路と、複数のフォールディングブ
ロックの各々のブロック中に配置され、第１の電流分配
回路から供給されるバイアス電流に基づいてバイアス電
圧を生成して、当該ブロック中に配置された複数の差動
アンプに供給する第２の電流分配回路とを備え、各フォ
ールディングブロックにおける複数の差動アンプの電流
源トランジスタの幾何学上の重心と第２の電流分配回路
のトランジスタの幾何学上の重心とが同一になるように
配置したものである。
ディング型Ａ／Ｄ変換器は、バイアス回路から供給され
るバイアス電圧に基づいてバイアス電流を生成して分配
する第１の電流分配回路と、複数のフォールディングブ
ロックの各々のブロック中に配置され、第１の電流分配
回路から供給されるバイアス電流に基づいてバイアス電
圧を生成して、当該ブロック中に配置された複数の差動
アンプに供給する第２の電流分配回路とを備え、各フォ
ールディングブロックにおける複数の差動アンプの電流
源トランジスタの幾何学上の重心と第２の電流分配回路
のトランジスタの幾何学上の重心とが同一になるように
配置したものである。
【００１６】この発明に係るフォールディング型Ａ／Ｄ
変換器は、第１の電流分配回路の複数のトランジスタの
幾何学上の重心が同一になるように配置したものであ
る。
変換器は、第１の電流分配回路の複数のトランジスタの
幾何学上の重心が同一になるように配置したものであ
る。
【００１７】この発明に係るフォールディング型Ａ／Ｄ
変換器は、第１の電流分配回路を、バイアス回路の近傍
に配置したものである。
変換器は、第１の電流分配回路を、バイアス回路の近傍
に配置したものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ォールディングブロック群およびバイアス回路のレイア
ウトを示す配置図である。なお、この図１は、図１９に
示した分解能６ビットの主要回路ＡＤＣのフォールディ
ングブロック群およびバイアス回路のレイアウトを示し
たものである。バイアス回路において、Ｍ５ｄはトラン
ジスタ、Ｖｂｉａｓはバイアス電圧、Ｉｂｉａｓはバイ
アス電流である。また、バイアス回路の近傍に電流分配
回路（第１の電流分配回路）１を備えており、その電流
分配回路１において、Ｍ５Ｃ−１，２，３，４は、トラ
ンジスタＭ５ｄと共にカレントミラー回路を構成するト
ランジスタである。電流分配回路１の各トランジスタＭ
５Ｃ−１，２，３，４は、バイアス回路から供給される
バイアス電圧Ｖｂｉａｓを基に、バイアス電流Ｉｂｉａ
ｓ １を生成して分配する。さらに、各フォールディン
グブロックＦＢ１〜ＦＢ４は、各々のブロック中に電流
分配回路（第２の電流分配回路）２を備えており、その
電流分配回路２において、Ｖｂｉａｓ ２はバイアス電
圧、Ｍ５ｂはトランジスタである。また、フォールディ
ングブロックＦＢ１において、ＡＭＰｉ（ｉ＝１〜５）
は差動アンプ、その差動アンプＡＭＰ１において、Ｍ５
は電流源トランジスタである。各フォールディングブロ
ックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流
分配回路１により生成されるバイアス電流Ｉｂｉａｓ
１を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各フォ
ールディングブロックＦＢ１〜ＦＢ４中の各差動アンプ
ＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭ
Ｐｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、バ
イアス電圧Ｖｂｉａｓ ２を用いてバイアス電流Ｉｂｉ
ａｓ １と等しい電流を生成する。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ォールディングブロック群およびバイアス回路のレイア
ウトを示す配置図である。なお、この図１は、図１９に
示した分解能６ビットの主要回路ＡＤＣのフォールディ
ングブロック群およびバイアス回路のレイアウトを示し
たものである。バイアス回路において、Ｍ５ｄはトラン
ジスタ、Ｖｂｉａｓはバイアス電圧、Ｉｂｉａｓはバイ
アス電流である。また、バイアス回路の近傍に電流分配
回路（第１の電流分配回路）１を備えており、その電流
分配回路１において、Ｍ５Ｃ−１，２，３，４は、トラ
ンジスタＭ５ｄと共にカレントミラー回路を構成するト
ランジスタである。電流分配回路１の各トランジスタＭ
５Ｃ−１，２，３，４は、バイアス回路から供給される
バイアス電圧Ｖｂｉａｓを基に、バイアス電流Ｉｂｉａ
ｓ １を生成して分配する。さらに、各フォールディン
グブロックＦＢ１〜ＦＢ４は、各々のブロック中に電流
分配回路（第２の電流分配回路）２を備えており、その
電流分配回路２において、Ｖｂｉａｓ ２はバイアス電
圧、Ｍ５ｂはトランジスタである。また、フォールディ
ングブロックＦＢ１において、ＡＭＰｉ（ｉ＝１〜５）
は差動アンプ、その差動アンプＡＭＰ１において、Ｍ５
は電流源トランジスタである。各フォールディングブロ
ックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流
分配回路１により生成されるバイアス電流Ｉｂｉａｓ
１を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各フォ
ールディングブロックＦＢ１〜ＦＢ４中の各差動アンプ
ＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭ
Ｐｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、バ
イアス電圧Ｖｂｉａｓ ２を用いてバイアス電流Ｉｂｉ
ａｓ １と等しい電流を生成する。
【００１９】この実施の形態１のレイアウト配置では、
バイアス回路のトランジスタＭ５ｄと、電流分配回路１
のトランジスタＭ５Ｃ−１，２，３，４との位置が非常
に近いため、距離に依存したプロセスばらつきは小さく
なり、各トランジスタのサイズおよびしきい値電圧等の
電気特性の差は小さい。その結果、バイアス電圧Ｖｂｉ
ａｓを基に各トランジスタＭ５Ｃ−１，２，３，４によ
り生成されるバイアス電流はほぼ等しく、Ｉｂｉａｓ
１となる。
バイアス回路のトランジスタＭ５ｄと、電流分配回路１
のトランジスタＭ５Ｃ−１，２，３，４との位置が非常
に近いため、距離に依存したプロセスばらつきは小さく
なり、各トランジスタのサイズおよびしきい値電圧等の
電気特性の差は小さい。その結果、バイアス電圧Ｖｂｉ
ａｓを基に各トランジスタＭ５Ｃ−１，２，３，４によ
り生成されるバイアス電流はほぼ等しく、Ｉｂｉａｓ
１となる。
【００２０】各フォールディングブロックＦＢ１〜ＦＢ
４中の各々の電流分配回路２は、バイアス電流Ｉｂｉａ
ｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各
フォールディングブロックＦＢ１〜ＦＢ４中の各差動ア
ンプＡＭＰｉ（ｉ＝１〜５）に供給し、各差動アンプＡ
ＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、
バイアス電圧Ｖｂｉａｓ ２を用いて電流を生成する。
その際、各フォールディングブロックＦＢ１〜ＦＢ４中
の各々の電流分配回路２のトランジスタＭ５ｂは、位置
が離れているため、距離に依存したプロセスばらつきに
より、各トランジスタのサイズおよびしきい値電圧等の
電気特性に差が生じる。
４中の各々の電流分配回路２は、バイアス電流Ｉｂｉａ
ｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成し、各
フォールディングブロックＦＢ１〜ＦＢ４中の各差動ア
ンプＡＭＰｉ（ｉ＝１〜５）に供給し、各差動アンプＡ
ＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、
バイアス電圧Ｖｂｉａｓ ２を用いて電流を生成する。
その際、各フォールディングブロックＦＢ１〜ＦＢ４中
の各々の電流分配回路２のトランジスタＭ５ｂは、位置
が離れているため、距離に依存したプロセスばらつきに
より、各トランジスタのサイズおよびしきい値電圧等の
電気特性に差が生じる。
【００２１】すなわち、各フォールディングブロックＦ
Ｂ１〜ＦＢ４中の各々の電流分配回路２により発生され
るバイアス電圧Ｖｂｉａｓ ２ １，２，３，４は、 Ｖｂｉａｓ ２ ｊ＝√（２×Ｉｂｉａｓ １／βｂ２ ｊ） ＋Ｖｔｈ ｂ２ ｊ （ｊ＝１，２，３，４） ・・・（６） となる。ここで、βｂ２ ｊ（ｊ＝１，２，３，４）
は、各フォールディングブロックＦＢｊ（ｊ＝１，２，
３，４）の電流分配回路２のトランジスタＭ５ｂのサイ
ズに依存した定数であり、Ｖｔｈ ｂ２ ｊ（ｊ＝１，
２，３，４）は、各フォールディングブロックＦＢｊ
（ｊ＝１，２，３，４）の電流分配回路２のしきい値電
圧である。プロセスばらつきによって、各フォールディ
ングブロックＦＢｊのトランジスタＭ５ｂのサイズおよ
びしきい値電圧等の電気特性に差が生じた場合、式
（６）に示したように、各電流分配回路２により生成さ
れるバイアス電圧Ｖｂｉａｓ ２の値に差が発生する。
Ｂ１〜ＦＢ４中の各々の電流分配回路２により発生され
るバイアス電圧Ｖｂｉａｓ ２ １，２，３，４は、 Ｖｂｉａｓ ２ ｊ＝√（２×Ｉｂｉａｓ １／βｂ２ ｊ） ＋Ｖｔｈ ｂ２ ｊ （ｊ＝１，２，３，４） ・・・（６） となる。ここで、βｂ２ ｊ（ｊ＝１，２，３，４）
は、各フォールディングブロックＦＢｊ（ｊ＝１，２，
３，４）の電流分配回路２のトランジスタＭ５ｂのサイ
ズに依存した定数であり、Ｖｔｈ ｂ２ ｊ（ｊ＝１，
２，３，４）は、各フォールディングブロックＦＢｊ
（ｊ＝１，２，３，４）の電流分配回路２のしきい値電
圧である。プロセスばらつきによって、各フォールディ
ングブロックＦＢｊのトランジスタＭ５ｂのサイズおよ
びしきい値電圧等の電気特性に差が生じた場合、式
（６）に示したように、各電流分配回路２により生成さ
れるバイアス電圧Ｖｂｉａｓ ２の値に差が発生する。
【００２２】ただし、各フォールディングブロックＦＢ
ｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰ
ｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ
５と電流分配回路２のトランジスタＭ５ｂの位置が非常
に近いため、距離に依存したプロセスばらつきは小さく
なり、各トランジスタのサイズおよびしきい値電圧等の
電気特性の差は小さい。その結果、各フォールディング
ブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動
アンプの電流源トランジスタＭ５により生成される電流
値は、各フォールディングブロックＦＢｊ（ｊ＝１，
２，３，４）中の電流分配回路２のバイアス電流Ｉｂｉ
ａｓ １にほぼ等しくなる。
ｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰ
ｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ
５と電流分配回路２のトランジスタＭ５ｂの位置が非常
に近いため、距離に依存したプロセスばらつきは小さく
なり、各トランジスタのサイズおよびしきい値電圧等の
電気特性の差は小さい。その結果、各フォールディング
ブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動
アンプの電流源トランジスタＭ５により生成される電流
値は、各フォールディングブロックＦＢｊ（ｊ＝１，
２，３，４）中の電流分配回路２のバイアス電流Ｉｂｉ
ａｓ １にほぼ等しくなる。
【００２３】すなわち、各フォールディングブロックＦ
Ｂｊ（ｊ＝１，２，３，４）中の各差動アンプＡＭＰｉ
（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５
により生成される電流Ｉａｍｐ ｊは、 Ｉａｍｐ ｊ＝（βａｍｐ／２） ×（Ｖｂｉａｓ ２ ｊ−Ｖｔｈ ａｍｐ）２ ＝Ｉｂｉａｓ １×（βａｍｐ／βｂ２ ｊ） ＋βａｍｐ×（Ｖｔｈ ｂ２ ｊ−Ｖｔｈ ａｍｐ） ×√（２×Ｉｂｉａｓ １／βｂ２ ｊ） ＋（βａｍｐ／２）×（Ｖｔｈ ｂ２ ｊ−Ｖｔｈ ａｍｐ）２ （ｊ＝１，２，３，４） ・・・（７） と表される。各フォールディングブロックＦＢｊ（ｊ＝
１，２，３，４）中の各差動アンプＡＭＰｉ（ｉ＝１，
２，３，４，５）の電流源トランジスタＭ５と、電流分
配回路２のトランジスタＭ５ｂとのサイズおよびしきい
値電圧等の電気特性の差はほぼ等しいので、各差動アン
プＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トラン
ジスタＭ５により生成される電流Ｉａｍｐ ｊは、バイ
アス電流Ｉｂｉａｓ １にほぼ等しくなる。したがっ
て、各フォールディングブロックＦＢｊ（ｊ＝１，２，
３，４）の電気特性差が小さくなり、その結果、インタ
ーポレーション回路の出力信号の精度劣化が低減される
ことにより、Ａ／Ｄ変換器の精度を向上できる。
Ｂｊ（ｊ＝１，２，３，４）中の各差動アンプＡＭＰｉ
（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５
により生成される電流Ｉａｍｐ ｊは、 Ｉａｍｐ ｊ＝（βａｍｐ／２） ×（Ｖｂｉａｓ ２ ｊ−Ｖｔｈ ａｍｐ）２ ＝Ｉｂｉａｓ １×（βａｍｐ／βｂ２ ｊ） ＋βａｍｐ×（Ｖｔｈ ｂ２ ｊ−Ｖｔｈ ａｍｐ） ×√（２×Ｉｂｉａｓ １／βｂ２ ｊ） ＋（βａｍｐ／２）×（Ｖｔｈ ｂ２ ｊ−Ｖｔｈ ａｍｐ）２ （ｊ＝１，２，３，４） ・・・（７） と表される。各フォールディングブロックＦＢｊ（ｊ＝
１，２，３，４）中の各差動アンプＡＭＰｉ（ｉ＝１，
２，３，４，５）の電流源トランジスタＭ５と、電流分
配回路２のトランジスタＭ５ｂとのサイズおよびしきい
値電圧等の電気特性の差はほぼ等しいので、各差動アン
プＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トラン
ジスタＭ５により生成される電流Ｉａｍｐ ｊは、バイ
アス電流Ｉｂｉａｓ １にほぼ等しくなる。したがっ
て、各フォールディングブロックＦＢｊ（ｊ＝１，２，
３，４）の電気特性差が小さくなり、その結果、インタ
ーポレーション回路の出力信号の精度劣化が低減される
ことにより、Ａ／Ｄ変換器の精度を向上できる。
【００２４】実施の形態２．図２はこの発明の実施の形
態２によるフォールディングブロック群およびバイアス
回路のレイアウトを示す配置図である。フォールディン
グブロックＦＢ１の差動アンプＡＭＰ１において、Ｍ５
−１，Ｍ５−２は電流源トランジスタである。各フォー
ルディングブロックＦＢ１〜ＦＢ４中の各々の電流分配
回路２は、電流分配回路１により生成されるバイアス電
流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を
生成し、各フォールディングブロックＦＢ１〜ＦＢ４中
の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各
差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジス
タＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ
２を用いてバイアス電流Ｉｂｉａｓ １と等しい電流を
生成する。その他の構成については、実施の形態１と同
等である。
態２によるフォールディングブロック群およびバイアス
回路のレイアウトを示す配置図である。フォールディン
グブロックＦＢ１の差動アンプＡＭＰ１において、Ｍ５
−１，Ｍ５−２は電流源トランジスタである。各フォー
ルディングブロックＦＢ１〜ＦＢ４中の各々の電流分配
回路２は、電流分配回路１により生成されるバイアス電
流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を
生成し、各フォールディングブロックＦＢ１〜ＦＢ４中
の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各
差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジス
タＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ
２を用いてバイアス電流Ｉｂｉａｓ １と等しい電流を
生成する。その他の構成については、実施の形態１と同
等である。
【００２５】図３はこの発明の実施の形態２による差動
アンプの詳細を示す回路図であり、図において、ｒ１，
ｒ２は抵抗、Ｍ３，Ｍ４はトランジスタ、Ｍ５−１，Ｍ
５−２は電流源トランジスタである。各差動アンプＡＭ
Ｐｉ（ｉ＝１，２，３，４，５）は、この図３に示した
ように構成されている。図４はこの発明の実施の形態２
による差動アンプの電流源トランジスタと電流分配回路
のトランジスタとのレイアウトを示す配置図であり、図
において、各フォールディングブロックＦＢ１〜ＦＢ４
中の各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トラ
ンジスタＭ５−１，Ｍ５−２と、電流分配回路２のトラ
ンジスタＭ５ｂとのレイアウト配置は、この図４に示し
たように配置されている。
アンプの詳細を示す回路図であり、図において、ｒ１，
ｒ２は抵抗、Ｍ３，Ｍ４はトランジスタ、Ｍ５−１，Ｍ
５−２は電流源トランジスタである。各差動アンプＡＭ
Ｐｉ（ｉ＝１，２，３，４，５）は、この図３に示した
ように構成されている。図４はこの発明の実施の形態２
による差動アンプの電流源トランジスタと電流分配回路
のトランジスタとのレイアウトを示す配置図であり、図
において、各フォールディングブロックＦＢ１〜ＦＢ４
中の各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トラ
ンジスタＭ５−１，Ｍ５−２と、電流分配回路２のトラ
ンジスタＭ５ｂとのレイアウト配置は、この図４に示し
たように配置されている。
【００２６】このレイアウト配置では、各差動アンプＡ
ＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，
Ｍ５−２の２つのトランジスタの幾何学上の重心と、電
流分配回路２のトランジスタＭ５ｂの幾何学上の重心と
が皆同じ個所となる。したがって、位置に依存したプロ
セスばらつきの影響が全てのトランジスタで等しくなる
ため、各トランジスタのサイズおよびしきい値電圧等の
電気特性の差がより小さくなる。その結果、各フォール
ディングブロックＦＢｊ（ｊ＝１，２，３，４）中で
は、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）
の電流源トランジスタＭ５−１，Ｍ５−２により生成さ
れる電流値と、電流分配回路２のバイアス電流Ｉｂｉａ
ｓ １がより精度良く一致する。したがって、各フォー
ルディングブロックＦＢｊ（ｊ＝１，２，３，４）の電
気特性差がより小さくなり、その結果、インターポレー
ション回路の出力信号の精度劣化が低減されることによ
り、Ａ／Ｄ変換器の精度をより一層向上できる。
ＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，
Ｍ５−２の２つのトランジスタの幾何学上の重心と、電
流分配回路２のトランジスタＭ５ｂの幾何学上の重心と
が皆同じ個所となる。したがって、位置に依存したプロ
セスばらつきの影響が全てのトランジスタで等しくなる
ため、各トランジスタのサイズおよびしきい値電圧等の
電気特性の差がより小さくなる。その結果、各フォール
ディングブロックＦＢｊ（ｊ＝１，２，３，４）中で
は、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）
の電流源トランジスタＭ５−１，Ｍ５−２により生成さ
れる電流値と、電流分配回路２のバイアス電流Ｉｂｉａ
ｓ １がより精度良く一致する。したがって、各フォー
ルディングブロックＦＢｊ（ｊ＝１，２，３，４）の電
気特性差がより小さくなり、その結果、インターポレー
ション回路の出力信号の精度劣化が低減されることによ
り、Ａ／Ｄ変換器の精度をより一層向上できる。
【００２７】なお、上記実施の形態２では、各差動アン
プＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタとし
て、Ｍ５−１，Ｍ５−２の２つのトランジスタを用いた
ものについて説明したが、電流源トランジスタとして、
３つ以上のトランジスタを用いても良く、３つ以上のト
ランジスタの幾何学上の重心と、電流分配回路２のトラ
ンジスタＭ５ｂの幾何学上の重心とが皆同じ個所となる
ようにすれば、同様の効果を奏する。
プＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタとし
て、Ｍ５−１，Ｍ５−２の２つのトランジスタを用いた
ものについて説明したが、電流源トランジスタとして、
３つ以上のトランジスタを用いても良く、３つ以上のト
ランジスタの幾何学上の重心と、電流分配回路２のトラ
ンジスタＭ５ｂの幾何学上の重心とが皆同じ個所となる
ようにすれば、同様の効果を奏する。
【００２８】実施の形態３．図５はこの発明の実施の形
態３によるフォールディングブロック群およびバイアス
回路のレイアウトを示す配置図である。フォールディン
グブロックＦＢ１の電流分配回路２において、Ｍ５ｂ−
１，Ｍ５ｂ−２はトランジスタである。各フォールディ
ングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２
は、電流分配回路１により生成されるバイアス電流Ｉｂ
ｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成
し、各フォールディングブロックＦＢ１〜ＦＢ４中の各
差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動
アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ
５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ ２を
用いてバイアス電流Ｉｂｉａｓ １と等しい電流を生成
する。その他の構成については、実施の形態２と同等で
ある。
態３によるフォールディングブロック群およびバイアス
回路のレイアウトを示す配置図である。フォールディン
グブロックＦＢ１の電流分配回路２において、Ｍ５ｂ−
１，Ｍ５ｂ−２はトランジスタである。各フォールディ
ングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２
は、電流分配回路１により生成されるバイアス電流Ｉｂ
ｉａｓ １を基にバイアス電圧Ｖｂｉａｓ ２を生成
し、各フォールディングブロックＦＢ１〜ＦＢ４中の各
差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動
アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ
５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ ２を
用いてバイアス電流Ｉｂｉａｓ １と等しい電流を生成
する。その他の構成については、実施の形態２と同等で
ある。
【００２９】図６はこの発明の実施の形態３による差動
アンプの電流源トランジスタと電流分配回路のトランジ
スタとのレイアウトを示す配置図であり、図において、
各フォールディングブロックＦＢ１〜ＦＢ４中の各差動
アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ
５−１，Ｍ５−２と、電流分配回路２のトランジスタＭ
５ｂ−１，Ｍ５ｂ−２とのレイアウト配置は、この図６
に示したように配置されている。
アンプの電流源トランジスタと電流分配回路のトランジ
スタとのレイアウトを示す配置図であり、図において、
各フォールディングブロックＦＢ１〜ＦＢ４中の各差動
アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ
５−１，Ｍ５−２と、電流分配回路２のトランジスタＭ
５ｂ−１，Ｍ５ｂ−２とのレイアウト配置は、この図６
に示したように配置されている。
【００３０】このレイアウト配置では、各差動アンプＡ
ＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，
Ｍ５−２の２つのトランジスタの幾何学上の重心と、電
流分配回路２のトランジスタＭ５ｂ−１，Ｍ５ｂ−２の
２つのトランジスタの幾何学上の重心とが皆同じ個所と
なる。したがって、位置に依存したプロセスばらつきの
影響が全てのトランジスタで等しくなるため、各トラン
ジスタのサイズおよびしきい値電圧等の電気特性の差が
より小さくなる。その結果、各フォールディングブロッ
クＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプ
ＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジ
スタＭ５−１，Ｍ５−２により生成される電流値と、電
流分配回路２のバイアス電流Ｉｂｉａｓ １がより精度
良く一致する。したがって、各フォールディングブロッ
クＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小
さくなり、その結果、インターポレーション回路の出力
信号の精度劣化が低減されることにより、Ａ／Ｄ変換器
の精度をより一層向上できる。
ＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，
Ｍ５−２の２つのトランジスタの幾何学上の重心と、電
流分配回路２のトランジスタＭ５ｂ−１，Ｍ５ｂ−２の
２つのトランジスタの幾何学上の重心とが皆同じ個所と
なる。したがって、位置に依存したプロセスばらつきの
影響が全てのトランジスタで等しくなるため、各トラン
ジスタのサイズおよびしきい値電圧等の電気特性の差が
より小さくなる。その結果、各フォールディングブロッ
クＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプ
ＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジ
スタＭ５−１，Ｍ５−２により生成される電流値と、電
流分配回路２のバイアス電流Ｉｂｉａｓ １がより精度
良く一致する。したがって、各フォールディングブロッ
クＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小
さくなり、その結果、インターポレーション回路の出力
信号の精度劣化が低減されることにより、Ａ／Ｄ変換器
の精度をより一層向上できる。
【００３１】なお、上記実施の形態３では、電流分配回
路２トランジスタとして、トランジスタＭ５ｂ−１，Ｍ
５ｂ−２の２つのトランジスタを用いたものについて説
明したが、トランジスタとして、３つ以上のトランジス
タを用いても良く、電流源トランジスタＭ５−１，Ｍ５
−２の２つのトランジスタの幾何学上の重心と、３つ以
上のトランジスタの幾何学上の重心とが皆同じ個所とな
るようにすれば、同様の効果を奏する。
路２トランジスタとして、トランジスタＭ５ｂ−１，Ｍ
５ｂ−２の２つのトランジスタを用いたものについて説
明したが、トランジスタとして、３つ以上のトランジス
タを用いても良く、電流源トランジスタＭ５−１，Ｍ５
−２の２つのトランジスタの幾何学上の重心と、３つ以
上のトランジスタの幾何学上の重心とが皆同じ個所とな
るようにすれば、同様の効果を奏する。
【００３２】実施の形態４．図７はこの発明の実施の形
態４によるフォールディングブロック群およびバイアス
回路のレイアウトを示す配置図である。電流分配回路１
において、Ｍ５Ｃ−１，２，３，４は、トランジスタＭ
５ｄと共にカレントミラー回路を構成するトランジスタ
である。また、Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、ト
ランジスタＭ５ｄと共にカレントミラー回路を構成する
トランジスタである。このように、トランジスタＭ５Ｃ
−１，２，３，４にトランジスタＭ５Ｃ−１ｄ，２ｄ，
３ｄ，４ｄを並列接続したものである。電流分配回路１
の各トランジスタＭ５Ｃ−１，２，３，４およびトラン
ジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、バイアス回
路から供給されるバイアス電圧Ｖｂｉａｓを基に、バイ
アス電流Ｉｂｉａｓ １を生成して分配する。また、各
フォールディングブロックＦＢ１〜ＦＢ４中の各々の電
流分配回路２は、電流分配回路１により生成されるバイ
アス電流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ
２を生成し、各フォールディングブロックＦＢ１〜Ｆ
Ｂ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給す
る。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トラ
ンジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉ
ａｓ ２を用いてバイアス電流Ｉｂｉａｓ １と等しい
電流を生成する。その他の構成については、実施の形態
３と同等である。
態４によるフォールディングブロック群およびバイアス
回路のレイアウトを示す配置図である。電流分配回路１
において、Ｍ５Ｃ−１，２，３，４は、トランジスタＭ
５ｄと共にカレントミラー回路を構成するトランジスタ
である。また、Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、ト
ランジスタＭ５ｄと共にカレントミラー回路を構成する
トランジスタである。このように、トランジスタＭ５Ｃ
−１，２，３，４にトランジスタＭ５Ｃ−１ｄ，２ｄ，
３ｄ，４ｄを並列接続したものである。電流分配回路１
の各トランジスタＭ５Ｃ−１，２，３，４およびトラン
ジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、バイアス回
路から供給されるバイアス電圧Ｖｂｉａｓを基に、バイ
アス電流Ｉｂｉａｓ １を生成して分配する。また、各
フォールディングブロックＦＢ１〜ＦＢ４中の各々の電
流分配回路２は、電流分配回路１により生成されるバイ
アス電流Ｉｂｉａｓ １を基にバイアス電圧Ｖｂｉａｓ
２を生成し、各フォールディングブロックＦＢ１〜Ｆ
Ｂ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給す
る。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トラ
ンジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉ
ａｓ ２を用いてバイアス電流Ｉｂｉａｓ １と等しい
電流を生成する。その他の構成については、実施の形態
３と同等である。
【００３３】図８はこの発明の実施の形態４による電流
分配回路のトランジスタのレイアウトを示す配置図であ
り、図において、電流分配回路１のトランジスタＭ５Ｃ
−１，２，３，４と、トランジスタＭ５Ｃ−１ｄ，２
ｄ，３ｄ，４ｄとのレイアウト配置は、この図８に示し
たように配置されている。
分配回路のトランジスタのレイアウトを示す配置図であ
り、図において、電流分配回路１のトランジスタＭ５Ｃ
−１，２，３，４と、トランジスタＭ５Ｃ−１ｄ，２
ｄ，３ｄ，４ｄとのレイアウト配置は、この図８に示し
たように配置されている。
【００３４】このレイアウト配置では、電流分配回路１
のトランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−
ｊｄ（ｊ＝１，２，３，４）の２つのトランジスタの幾
何学上の重心が皆同じ個所となる。したがって、位置に
依存したプロセスばらつきの影響が全てのトランジスタ
で等しくなるため、各トランジスタのサイズおよびしき
い値電圧等の電気特性の差がより小さくなる。その結
果、トランジスタ対（トランジスタＭ５Ｃ−ｊおよびト
ランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４））によ
り生成されるバイアス電流Ｉｂｉａｓ １がより精度良
く一致する。したがって、各フォールディングブロック
ＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さ
くなり、その結果、インターポレーション回路の出力信
号の精度劣化が低減されることにより、Ａ／Ｄ変換器の
精度をより一層向上できる。
のトランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−
ｊｄ（ｊ＝１，２，３，４）の２つのトランジスタの幾
何学上の重心が皆同じ個所となる。したがって、位置に
依存したプロセスばらつきの影響が全てのトランジスタ
で等しくなるため、各トランジスタのサイズおよびしき
い値電圧等の電気特性の差がより小さくなる。その結
果、トランジスタ対（トランジスタＭ５Ｃ−ｊおよびト
ランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４））によ
り生成されるバイアス電流Ｉｂｉａｓ １がより精度良
く一致する。したがって、各フォールディングブロック
ＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さ
くなり、その結果、インターポレーション回路の出力信
号の精度劣化が低減されることにより、Ａ／Ｄ変換器の
精度をより一層向上できる。
【００３５】なお、上記実施の形態４では、電流分配回
路１のトランジスタとして、トランジスタＭ５Ｃ−ｊお
よびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４）
の２つのトランジスタを並列接続したものについて説明
したが、トランジスタとして、３つ以上のトランジスタ
を並列接続しても良く、３つ以上のトランジスタの幾何
学上の重心が皆同じ個所となるようにすれば、同様の効
果を奏する。
路１のトランジスタとして、トランジスタＭ５Ｃ−ｊお
よびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４）
の２つのトランジスタを並列接続したものについて説明
したが、トランジスタとして、３つ以上のトランジスタ
を並列接続しても良く、３つ以上のトランジスタの幾何
学上の重心が皆同じ個所となるようにすれば、同様の効
果を奏する。
【００３６】
【発明の効果】以上のように、この発明によれば、バイ
アス回路から供給されるバイアス電圧に基づいてバイア
ス電流を生成して分配する第１の電流分配回路と、複数
のフォールディングブロックの各々のブロック中に配置
され、第１の電流分配回路から供給されるバイアス電流
に基づいてバイアス電圧を生成して、当該ブロック中に
配置された複数の差動アンプに供給する第２の電流分配
回路とを備え、各フォールディングブロックにおける複
数の差動アンプの電流源トランジスタの幾何学上の重心
と第２の電流分配回路のトランジスタの幾何学上の重心
とが同一になるように配置するように構成したので、フ
ォールディングブロック中に複数の差動アンプと共に第
２の電流分配回路を配置したので、複数の差動アンプお
よび第２の電流分配回路のトランジスタにおける距離に
依存したプロセスばらつきは小さくなり、各差動アンプ
により生成される電流値を第２の電流分配回路に供給さ
れるバイアス電流にほぼ等しくすることができる。ま
た、複数の差動アンプの電流源トランジスタの幾何学上
の重心と第２の電流分配回路のトランジスタの幾何学上
の重心とが同一になるように配置したので、配置位置に
依存したプロセスばらつきの影響が全てのトランジスタ
で等しくなるため、各差動アンプにより生成される電流
値を第２の電流分配回路に供給されるバイアス電流に、
より精度良く等しくすることができる。したがって、各
フォールディングブロックの電気特性差が小さくなり、
その結果、インタポレーション回路の出力信号の精度劣
化が低減されることにより、フォールディング型Ａ／Ｄ
変換器の精度を向上させることができる効果がある。
アス回路から供給されるバイアス電圧に基づいてバイア
ス電流を生成して分配する第１の電流分配回路と、複数
のフォールディングブロックの各々のブロック中に配置
され、第１の電流分配回路から供給されるバイアス電流
に基づいてバイアス電圧を生成して、当該ブロック中に
配置された複数の差動アンプに供給する第２の電流分配
回路とを備え、各フォールディングブロックにおける複
数の差動アンプの電流源トランジスタの幾何学上の重心
と第２の電流分配回路のトランジスタの幾何学上の重心
とが同一になるように配置するように構成したので、フ
ォールディングブロック中に複数の差動アンプと共に第
２の電流分配回路を配置したので、複数の差動アンプお
よび第２の電流分配回路のトランジスタにおける距離に
依存したプロセスばらつきは小さくなり、各差動アンプ
により生成される電流値を第２の電流分配回路に供給さ
れるバイアス電流にほぼ等しくすることができる。ま
た、複数の差動アンプの電流源トランジスタの幾何学上
の重心と第２の電流分配回路のトランジスタの幾何学上
の重心とが同一になるように配置したので、配置位置に
依存したプロセスばらつきの影響が全てのトランジスタ
で等しくなるため、各差動アンプにより生成される電流
値を第２の電流分配回路に供給されるバイアス電流に、
より精度良く等しくすることができる。したがって、各
フォールディングブロックの電気特性差が小さくなり、
その結果、インタポレーション回路の出力信号の精度劣
化が低減されることにより、フォールディング型Ａ／Ｄ
変換器の精度を向上させることができる効果がある。
【００３７】この発明によれば、第１の電流分配回路の
複数のトランジスタの幾何学上の重心が同一になるよう
に配置するように構成したので、配置位置に依存したプ
ロセスばらつきの影響が全てのトランジスタで等しくな
るため、バイアス電圧に基づいて生成される各バイアス
電流を、より精度良く等しくすることができる効果があ
る。
複数のトランジスタの幾何学上の重心が同一になるよう
に配置するように構成したので、配置位置に依存したプ
ロセスばらつきの影響が全てのトランジスタで等しくな
るため、バイアス電圧に基づいて生成される各バイアス
電流を、より精度良く等しくすることができる効果があ
る。
【００３８】この発明によれば、第１の電流分配回路
を、バイアス回路の近傍に配置するように構成したの
で、バイアス回路および第１の電流分配回路の個々の部
品における距離に依存したプロセスばらつきは小さくな
り、バイアス電圧に基づいて生成される各バイアス電流
をさらに等しくすることができる効果がある。
を、バイアス回路の近傍に配置するように構成したの
で、バイアス回路および第１の電流分配回路の個々の部
品における距離に依存したプロセスばらつきは小さくな
り、バイアス電圧に基づいて生成される各バイアス電流
をさらに等しくすることができる効果がある。
【図１】 この発明の実施の形態１によるフォールディ
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
【図２】 この発明の実施の形態２によるフォールディ
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
【図３】 この発明の実施の形態２による差動アンプの
詳細を示す回路図である。
詳細を示す回路図である。
【図４】 この発明の実施の形態２による差動アンプの
電流源トランジスタと電流分配回路のトランジスタとの
レイアウトを示す配置図である。
電流源トランジスタと電流分配回路のトランジスタとの
レイアウトを示す配置図である。
【図５】 この発明の実施の形態３によるフォールディ
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
【図６】 この発明の実施の形態３による差動アンプの
電流源トランジスタと電流分配回路のトランジスタとの
レイアウトを示す配置図である。
電流源トランジスタと電流分配回路のトランジスタとの
レイアウトを示す配置図である。
【図７】 この発明の実施の形態４によるフォールディ
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
ングブロック群およびバイアス回路のレイアウトを示す
配置図である。
【図８】 この発明の実施の形態４による電流分配回路
のトランジスタのレイアウトを示す配置図である。
のトランジスタのレイアウトを示す配置図である。
【図９】 従来のＡ／Ｄ変換器を示す概略図である。
【図１０】 主要回路ＡＤＣの詳細を示すブロック構成
図である。
図である。
【図１１】 様々な分解能のＡ／Ｄ変換器についてコン
パレータ群１中のコンパレータ数、コンパレータ群２中
のコンパレータ数Ｍ、およびフォールディングブロック
群中のフォールディングアンプ数Ｎの組合せの例を示す
表図である。
パレータ群１中のコンパレータ数、コンパレータ群２中
のコンパレータ数Ｍ、およびフォールディングブロック
群中のフォールディングアンプ数Ｎの組合せの例を示す
表図である。
【図１２】 分解能５ビットの主要回路ＡＤＣの詳細を
示すブロック構成図である。
示すブロック構成図である。
【図１３】 コースＡ／Ｄ変換用回路ブロックＢ１を示
すブロック構成図である。
すブロック構成図である。
【図１４】 アナログ入力Ｖｉｎに対するコンパレータ
群１、プリエンコーダ、およびエンコーダの出力パター
ンを示す表図である。
群１、プリエンコーダ、およびエンコーダの出力パター
ンを示す表図である。
【図１５】 ファインＡ／Ｄ変換用回路ブロックＢ２を
示すブロック構成図である。
示すブロック構成図である。
【図１６】 アナログ信号処理および補間によって生成
された信号波形を示す波形図である。
された信号波形を示す波形図である。
【図１７】 インタポレーション回路を示す回路図であ
る。
る。
【図１８】 アナログ入力Ｖｉｎに対するコンパレータ
群２、プリエンコーダ、およびエンコーダの出力パター
ンを示す表図である。
群２、プリエンコーダ、およびエンコーダの出力パター
ンを示す表図である。
【図１９】 分解能６ビットの主要回路ＡＤＣの詳細を
示すブロック構成図である。
示すブロック構成図である。
【図２０】 フォールディングブロック群の詳細を示す
ブロック構成図である。
ブロック構成図である。
【図２１】 フォールディングブロックの詳細を示す回
路図である。
路図である。
【図２２】 差動アンプの詳細を示す回路図である。
【図２３】 フォールディングブロック群およびバイア
ス回路のレイアウトを示す配置図である。
ス回路のレイアウトを示す配置図である。
【図２４】 バイアス回路と差動アンプを示す回路図で
ある。
ある。
１ 電流分配回路（第１の電流分配回路）、２ 電流分
配回路（第２の電流分配回路）、ＡＭＰｉ 差動アン
プ、ＦＢ１〜ＦＢ４ フォールディングブロック、Ｍ
５，Ｍ５−１，Ｍ５−２ 電流源トランジスタ、Ｍ３，
Ｍ４，Ｍ５ｂ，Ｍ５ｂ−１，Ｍ５ｂ−２，Ｍ５Ｃ−１，
２，３，４，Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄ，Ｍ５ｄ
トランジスタ、ｒ１，ｒ２ 抵抗。
配回路（第２の電流分配回路）、ＡＭＰｉ 差動アン
プ、ＦＢ１〜ＦＢ４ フォールディングブロック、Ｍ
５，Ｍ５−１，Ｍ５−２ 電流源トランジスタ、Ｍ３，
Ｍ４，Ｍ５ｂ，Ｍ５ｂ−１，Ｍ５ｂ−２，Ｍ５Ｃ−１，
２，３，４，Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄ，Ｍ５ｄ
トランジスタ、ｒ１，ｒ２ 抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 合田 透 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5J022 AA06 BA03 CB03 CF02 CF04
Claims (3)
- 【請求項１】 バイアス回路から供給されるバイアス電
圧に基づいてバイアス電流を生成して分配する第１の電
流分配回路と、複数のフォールディングブロックの各々
のブロック中に配置され、上記第１の電流分配回路から
供給されるバイアス電流に基づいてバイアス電圧を生成
して、当該ブロック中に配置された複数の差動アンプに
供給する第２の電流分配回路とを備え、上記各フォール
ディングブロックにおける上記複数の差動アンプの電流
源トランジスタの幾何学上の重心と上記第２の電流分配
回路のトランジスタの幾何学上の重心とが同一になるよ
うに配置したことを特徴とするフォールディング型Ａ／
Ｄ変換器。 - 【請求項２】 第１の電流分配回路の複数のトランジス
タの幾何学上の重心が同一になるように配置したことを
特徴とする請求項１記載のフォールディング型Ａ／Ｄ変
換器。 - 【請求項３】 第１の電流分配回路を、バイアス回路の
近傍に配置したことを特徴とする請求項１または請求項
２記載のフォールディング型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178867A JP4674998B2 (ja) | 2001-06-13 | 2001-06-13 | フォールディング型ａ／ｄ変換器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178867A JP4674998B2 (ja) | 2001-06-13 | 2001-06-13 | フォールディング型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002374168A true JP2002374168A (ja) | 2002-12-26 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001178867A Expired - Fee Related JP4674998B2 (ja) | 2001-06-13 | 2001-06-13 | フォールディング型ａ／ｄ変換器 |
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|---|---|
| JP (1) | JP4674998B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575102B1 (ko) * | 2003-12-26 | 2006-05-03 | 한국전자통신연구원 | 파이프라인 폴딩 구조의 아날로그-디지털 변환기 |
| KR100667907B1 (ko) | 2004-11-02 | 2007-01-11 | 매그나칩 반도체 유한회사 | 아날로그 디지털 컨버터 |
| JP2007306302A (ja) * | 2006-05-11 | 2007-11-22 | Sony Corp | エンコード回路およびアナログ−ディジタル変換器 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231164A (ja) * | 1988-11-01 | 1990-09-13 | Seiko Epson Corp | 多出力電流供給用集積回路及びそれを用いた複数の被駆動素子の駆動制御装置 |
| JPH02306723A (ja) * | 1989-05-22 | 1990-12-20 | Toshiba Corp | ディジタル・アナログ変換器 |
| JPH03245613A (ja) * | 1990-02-22 | 1991-11-01 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH09298464A (ja) * | 1996-05-07 | 1997-11-18 | Mitsubishi Electric Corp | サブレンジング型ａ／ｄ変換器 |
| JPH1188177A (ja) * | 1997-09-05 | 1999-03-30 | Rohm Co Ltd | デジタル／アナログ変換器 |
| JPH11163728A (ja) * | 1997-08-22 | 1999-06-18 | Harris Corp | 線形性を向上させる電流セルマトリクスを有するデジタル−アナログコンバータ及びその制御方法 |
| JP2001156637A (ja) * | 1999-11-25 | 2001-06-08 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| JP2002190739A (ja) * | 2000-12-22 | 2002-07-05 | Kawasaki Microelectronics Kk | 半導体装置 |
-
2001
- 2001-06-13 JP JP2001178867A patent/JP4674998B2/ja not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231164A (ja) * | 1988-11-01 | 1990-09-13 | Seiko Epson Corp | 多出力電流供給用集積回路及びそれを用いた複数の被駆動素子の駆動制御装置 |
| JPH02306723A (ja) * | 1989-05-22 | 1990-12-20 | Toshiba Corp | ディジタル・アナログ変換器 |
| JPH03245613A (ja) * | 1990-02-22 | 1991-11-01 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH09298464A (ja) * | 1996-05-07 | 1997-11-18 | Mitsubishi Electric Corp | サブレンジング型ａ／ｄ変換器 |
| JPH11163728A (ja) * | 1997-08-22 | 1999-06-18 | Harris Corp | 線形性を向上させる電流セルマトリクスを有するデジタル−アナログコンバータ及びその制御方法 |
| JPH1188177A (ja) * | 1997-09-05 | 1999-03-30 | Rohm Co Ltd | デジタル／アナログ変換器 |
| JP2001156637A (ja) * | 1999-11-25 | 2001-06-08 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| JP2002190739A (ja) * | 2000-12-22 | 2002-07-05 | Kawasaki Microelectronics Kk | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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