JPH01189227A - アナログデジタルコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ／デジタル（Ａ／Ｄ）コンバータの
ような装置に使用するのに適した電子回路に係る。

従来の技術 Ａ／Ｌ）コンバータを設計する上で重要なことは、速度
と、部品点数と、分解能である。フラッシュコンバータ
は、最も高い速度を与える。アナログ入力電圧をｎビッ
トのデジタル出力コードに変換するために、フラッシュ
コンバータは１通常、２−１個の入力比較器を使用して
、入力電圧を２−１個の対応する基＄電圧と比較してい
る。

これについては、１９７９年１２月のＩＥＥＥＪＳＳＣ
の第９３２−９３７頁に掲載されたＪ。

ペターソン著の［モノリシックビデオＡ／Ｄコンバータ
（Ａ　Ｍｏｎｏｌｉｔｈｉｃ　Ｖｉｄｅｏ　Ａ／Ｄ　Ｃ
ｏｎｖｅｒｔｅｒ）ノを参照されたい。

発明が解決しようとする課題 フラッシュコンバータの主たる欠点は、入力比較器の個
数が多いために部品点数が大きいことである。比較器の
数を減少するために多数の機構が提案されている。例え
ば、米国特許第４，２７０．１１８号及び第４，３８６
，３３９号を参照されたい。これらの機構は、通常、変
換速度のロスを妥協的に受け入れている。

「フォールディングシステムＪは、部品点数を減少する
更に有望な技術の１つである。フォールディング型のＡ
／Ｄコンバータにおいては、１組の入力増幅器が入力電
圧とそれに対応する１組の基準電圧とに応答し、入力電
圧の関数として丸み付けされた反復三角形状の一対以上
の相補的な波形を発生するようになっている。−群の微
比較器は、これらの波形を、出力コードの最下位ビット
にエンコードされた一連のビットに変換する。

最上位ビットは、−群の相比較器から供給され、これら
の比較器は、フォールデイングアレイからの個別チャン
ネルに沿った入力電圧に基づい“Ｃ１１ｊＪ作する。１
９７９年１２月のＩＥＥＥ　　ＪＳＳＣの第９３８−９
４３頁に掲載されたＲ、パン・デ・プラッシュ氏等の［
高速７ビツトＡ／Ｄコンバータ（Ａ　Ｈｉｇｈ−５ｐｅ
ｅｄ　７　Ｂｉｔ　Ａ／Ｄ　Ｃｏｎｖｅｒｔｅｒ）Ｊ　
を参照されたい。又、１９８４年６月のＩＥＥＥ　　Ｊ
ＳＳＣの第３７４−３７８頁に掲載されたＲ、パン・デ
・ブリット氏等の「モノリシック８ビツトビデオＡ／Ｄ
：ｌンバータ（Ａ　Ｍｏｎｏｌｉｔｈｉｃ　８　Ｂｉｔ
　Ｖｉｄｅ。

Ａ／Ｄ　Ｃｏｎｖｅｒｔｅｒ）Ｊも参照されたい・フォ
ールディングシステムは、低い消費電力で比較的良好な
速度を発揮する。然し乍ら、反復する三角波形の先端が
本来「丸み付け」されるために、分解能のロスを回避す
るためにはこれを考慮しなければならない。これら波形
の直線部分の最大の利点を採り入れる簡単な技術が強く
要望されている。

課題を解決するための手段 本発明の主たる特徴は、パラメータに伴って変化する相
補的な信号の対間を補間してそのパラメータを表わす相
補的な信号の更に別の対を発生するシステムにある。

より詳細には、入力回路が多数対の実質的に相補的な主
信号を発生する。これらの信号は、典型的に、アナログ
入力信号に応答して、その性質がリニア（即ち、非デジ
タル）になるように発生される。

補間は２段式のものである。その第１の段階は、選択さ
れた数の対応するインピーダンス素子、好ましくは抵抗
器の２つの連鎖で実行される。−方の連鎖の一端と、他
方の連鎖の対応する端とにおいて、各連鎖の連続するイ
ンピーダンス素子の各対の間にノードが配置される。ノ
ードは、対応する入力ノードの対と、連鎖に沿った同じ
各位置に配置された対応する補間ノードの対とに分けら
れる。補間ノードは、少なくとも１つの補間ノードが各
連鎖における２つの最も離れた入力ノード間に存在する
ように入力ノード間で分布される。

対応する入力ノードの各対は、主信号の対の別々のもの
を受け取る。各補間ノードにおける電圧は、その補間ノ
ードの両側にある２つの最も近い入力ノードにおける電
圧の補間を与える。

出力回路は、補間システムに不変に接続され、その出力
信号を受け取る。出力回路は、補間システムの負荷を与
える。これにより、インピーダンス素子に伝達遅延が生
じる。非常に高速度の使用目的においては、これらの遅
延が補間ノードにおける補間の精度に悪影響を及ぼす。

この問題は、前記の遅延を補償する遅延回路網を有した
第２の補間段階において解消される。

この遅延回路網は、更に別の２対以上のインピーダンス
素子（この場合も抵抗器であるのが好ましい）で形成さ
れ、これらは、多数対の対応する補間出力ポイントに補
間出力信号を供給するのに用いられる。出力ポイントの
数はノードの数に等しい。各々の更に別のインピーダン
ス対には、対応するノードの別々の対と、対応する出力
ポイントの別々の対とが組み合わされる。各々の更に別
の対におけるインピーダンス素子は、それに関連したノ
ードと、それに関連した出力ポイントとの間に各々接続
される。残りのノード（もしあれば）は、残りの出力ポ
イントに各々接続される。

一方の連鎖における各インピーダンス素子は、他方の連
鎖における対応するインピーダンス素子と同じ値を有し
ているのが好ましい。各々の更に別の対におけるインピ
ーダンス素子の値も同じであるのが好ましい。従って、
各対の対応する補間出力ポイントにおける信号は実質的
に相補的である。

これらの更に別のインピーダンス素子の値は、通常、入
力ノードから出力ポイントまでの全伝達遅延が全ての補
間出力信号に対してほゞ同じになるように選択される。

その結果、出力信号は時間の関数として非常に正確な補
間を与える。

本発明の補間システムは、幅広く利用できるが、フォー
ルディング型のＡ／Ｄコンバータに特に有用である。主
信号は、コンバータのフォールデイングアレイから供給
される丸み付けされた反復三角波形である。補間回路か
らの出力信号は、−群の比較器へ送られ、これらの比較
器は、各々の出力信号対の電圧を比較することによって
一連のデジタルビットを発生する。

電圧差の大きさは比較においては重要でない。

「ゼロ交差」即ち電圧差の符号のみが重要である。

この補間においては、波形の先端の丸みに関連した問題
が回避される。というのは、入力電圧の関数としてのそ
の変化がゼロ交差の付近で実質的に直線になるからであ
る。これにより、速度又は精度を失うことなく部品点数
が減少される。

実施例 ＢＮ　Ｉ　　　　　　ＢＮＭ 回路が示されている。これらの２ＣＭ＋１）の電圧は、
しばしば全体的にｒＶ　Ｊ信号と称される。

Ｍは少なくとも］に等しい。同じ番号が付けられたＶ信
号の各対の信号は、実質的に互いに相補る電圧Ｖ　の電
気的な逆数にはゾ等しい。但し、ｊ ｊはＯからＭの範囲である。

入力回路１０は、典型的にアナログ入力′市圧又１回路
１０は、１つのやり方又は別のやり方で電圧■　及び■
　も発生する。これらは、他のＢＭ　　　　　　ＢＮＭ ＮＯ ての補間」を与える。

■信号は、第２図に一般的に示された形式の電圧特性Ｖ
を有している。簡単化のために、第ＢＵ　　　　　Ｂ月 あるとする。

る。これらは、全て、大きさがＶとして示された実質的
に同じ電圧範囲にわたって変化する。連な■の値におい
てその極端電圧レベル間で遷移■ を生じるように番号付けされる。

■の所与の値において、２つの連続する信■ 号Ｖ間の電圧差は、それらの少なくとも１つが即ち、２
つの連続する信号Ｖの遷移領域は、■Ｂ　　　　　　　
　　　　　　　Ｉ の関数として部分的に「重畳」する。このようにして、
信号Ｖは、全て「リニアＪな信号である。

ゼロ交差点は、最小と最大のＶ　レベル間のはゾ半分の
電圧ｖＯにある。

第１図を参照すれば、補間回路１２は、各対の連続する
Ｖ信号の電圧間の補間を与える電圧を発生する。補間の
結果は、Ｎ対の対応する補間Ｎ−Ｉ　　　　ＮＮ−１ 回路１２は、２つの段階において補間を実行する。

その第１の段階は、２つの抵抗器連鎖Ｓ及びＳで行なわ
れる。連鎖Ｓは、Ｎ個の補間抵抗器Ｒ１・・・Ｒで構成
される。連鎖Ｓ　は、ＮＯＮ−Ｉ　　　　　　　　　　
　Ｎ Ｑ　　　　ＮＱ 数である文字ｑは、実質的に同じ抵抗値を有している。

Ｒとの間に存在する。同様に、対応するノードｑ の端に存在する。対応するノードの対の幾つかは、入力
ノードである。少なくとも１つの入力ノードは、各連鎖
Ｓ又はＳ　の端の間に存在する。他のノードは、補間ノ
ードである。少なくとも１つの補間ノードは、各連鎖Ｓ
又はＳ　に沿った２つの最も雛れた入力ノード間に存在
する。

対応する入力信号Ｖ　及びＶ　は、それら口ｊ　　　　
　　　ＢＮｊ の対Ｖ　及びＶ　がＶ信号の順序になるようなりｊＢＮ
ｊＢ 連ｊｌ’ｌｓ及びＳ　に沿った同じ相対的な位置に配置
された特定の入力ノードに各々供給される。特に、各々
受け取る。２からＮの範囲で選択した整数をＫ及びＬと
すれば（ＬはＫよりも大きい）、第１図は次の入力ノー
ド対Ｎ及びＮ　が次の対ＶＫ　　　　　　ＮＫ　　　　
　　　　　　Ｂｌ及びＶ　を受け取りそして入力ノード
対Ｎ及びＢＮＩ　　　　　　　　　　　　　　　　ＬＮ
　が対■　　及びＶ　　を受け取ることを示ＮＬ　　　
　ＢＭ−Ｉ　　　　ＢＮＭ−１している。電圧Ｖ　及び
Ｖ　は、抵抗器Ｒ及ＢＭ　　　　　　　ＢＮＭ　　　　
　　　　　　　　　Ｎ−１び■く　　が配置された連鎖
Ｓ及びＳ　の端においＮＮ−Ｉ　　　　　　　　　　　
　　Ｎて端子に各々供給される。これらの端子は、■Ｎ 及びＶ　が他のＶ信号とは別のものである場合ＢＮＭ　
　　　　　　　Ｂ に更に別の入力ノードである。

各対の対応する補間ノードは、互いに実質的に相補的な
一対の対応する補間信号を発生する。

例えば、第１図は、補間ノード対Ｎ及びＮ　、Ｉ　　　
　Ｎｌ ・・・Ｎ　及びＮ　　かに−１個の補間されたに−Ｉ　
　　　ＮＫ−１ を各々発生することを示している。第２図の破線は、■
　に対する典型的な形状を示している。

Ｉ ＢＮＭ−１ Ｓ　を通過した後に「Ｃ」に変えられる。それ故連鎖の
出力ｒＳ号は、Ｎ個の信号対Ｖ　及びＶＣＯＣＮＯ ないしＶ　　及びＶ　　より成る。これらは、ＣＮ−Ｉ
　　　　ＣＮＮ−１ しばしば全体的に「■」信号と称され、そのＮ−Ｍ対は
補間された信号対であり、そして残りのＭ対は、それに
対応する主Ｖ信号対と電圧が同じである。各々の電圧■
　は、電圧Ｖ　の逆数ＣＮｑ　　　　　　ｃｑ である。

出力回路１４は、補間回路１２の負荷となる入力キャパ
シタンスを有している。従って、補間抵抗器に流れてＮ
−Ｍ個の補間されたＶ信号対を形成する電流は、主Ｖ信
号対を形成する電流では受けないような成る程度のＲＣ
インピーダンスを受ける。これにより、Ｎ−Ｍ個の補間
された信号対は、主Ｖ信号対に対して時間的に若干遅延
される。

これらのＲＣ遅延の影響は、第３図及び第４図を参照す
ることにより容易に理解されよう。第３図は、遅延を補
償するために何も行なわない場合に連鎖Ｓの部分が補間
出力ポイントにいかに接続されるかを示している。特に
、第３図は、Ｋ＝４である場合に電圧Ｖ　及びＶ　を受
け取る入力ＢＯＢｌ ノード間に延びる部分を示している。出力ポインＰＯＰ
ｉ　　　　　　Ｐ４ キャパシタンスを表わしている。キャパシタンスＣ−Ｃ
は、通常は寄生的なものであるので、ＰＯＰ４ 破線で示されている。然し乍ら、これらは、部分的には
実際に存在するキャパシタであってもよい。

変化するかを示している。

により主信号Ｖに対して量τ１だけ遅延される。

■　は、同様に、量τ２だけ遅延される。抵抗器Ｒ−Ｒ
もキャパシタンスＣ−Ｃも値が著し０　　３　　　　　
　　　　　ＰＯＰ４く異ならないと仮定すれば、τ２が
入力ノードかＶ　は、τ、と同様の大きさの伝送遅延τ
３を受ける。これらの遅延τ□、τ２及びτ、が第４図
に曲線Ｌ１、Ｌ２及びり、に対して示されており、これ
がいかに現われるかを示している。

第２の補間段階は、入力ノードから補間ノードまでの伝
送遅延によって生じるであろう精度のロスを回避するた
めの遅延補償を与える。再び。

第１図を参照すれば、この補償は、信号Ｖに対してほゞ
等しい量で遅延される２Ｎ個の補間出力ＤＮＮ−Ｉ　　
　　　　　　　　　　Ｃの適当な遅延を与える遅延回路
網りによって達成される。

遅延回路網りは、１組の更に別の対の抵抗器Ｄｑ　　　
　　　　　　　　　　ｑ ＮｑＤＮ（＋ Ｐ　との間に接続されている。対応する補償抵抗Ｎ（］ 実質的に相補的である。

回路網りが通常補償抵抗器を欠くところのｑの値は幾つ
かある。これらの９の値に対し、出力に直結されている
。（これは、ゼロ値抵抗器を通しての接続に等価である
。）例えば、第１図は、ｑがＪに等しいときの補償抵抗
器を示すものではない。ここで、Ｊは１からＫまでの範
囲内の選択された整数である。補償抵抗器は、通常、入
カッＡＸ 用されない。Ｍ及びＮが両方とも偶数の整数である場合
には、補償抵抗器をもたないＭ対の位置が得られる。

便宜上、補償抵抗器の存在しないｑの値に対ＮＮ−１ で供給される。これらの信号は、しばしば全体的にｒＶ
　Ｊ信号と称される。

各抵抗器Ｒ又はＲの値は、次の式によ ｏｑ　　　　ＤＮｑ って選択されるのが好ましい。

Ｒ＝（τ　　−τ）／Ｃ（１） Ｄ　　　ＭＡＸ　　　　　Ｐ 但し、Ｒは抵抗値であり、では入力ノードからノードＮ
又はＮ　までの伝送遅延であり、そしＮＱ スである。では適当なモデルによって決定される。

これは、τ　　についても言えることである。

ＭＡＸ いかに補償が行なわれるかは、第５図及び第６図を参照
することによって明らかであろう。第３図と同様に、第
５図は、に＝４である場合に電圧Ｖ　及びＶ　を受け取
る入力ノードに関連したＢＯＢｌ 補償補間回路部分を示している。補償抵抗Ｒ、Ｏ Ｃ４ＣＯＣＩ　　　　　Ｃ３Ｃ４ 延させる。

これらの更に別の遅延が第６図に示されている。■　及
びＶ　は、各々Ｖ　　／Ｖ　　及びＶ　／ＤＯＣ４８０
Ｃｏ　　　　８１ Ｖ　に対して、τ　　に等しい（はゾ等しい）量Ｃ４Ｍ
ＡＸ Δで及びΔτ　だけ遅延される。■　及びＶｏ　　　　
　４　　　　　　　　　　ＤＩ　　　　Ｃ３は、各々Ｖ
　及びＶ　に対してΔτ及びΔτ　よＣＩ　　　　Ｃ３
０４ ３ＭＡＸ　　　　　　　　　　Ｃ２ は、τ　　だけ既に遅延されているＶ　と同じでＭＡＸ
　　　　　　　　　　　　　Ｃ２ある。上記（１）式を
用いることにより、入力ノードから補間出力ポイントま
での全伝送遅延は全ての信号■に対してほゞ同じである
。

出力回路１４は、成る仕方で信号Ｖに基づいて動作する
。第１図は、例えば、これらがデジタルコード（ＭＳＢ
・・・ＬＳＢ）に変換されることを示している。

第７図は、本発明の補間システムを多フォールディング
式の８ビツトＡ／Ｄコンバータ３０に適用したところを
示している。第１図の入力回路１０は、入力増幅アレイ
１６と、フォールデイングアレイ１８とで構成される。

第１図の出力回路１４は、微比較器のグループ２ｏと、
エンコーダ２２とで構成される。又、コンバータは、粗
比較器のグループ２４と、補間回路１２とを有している
。

第８図を参照すれば、アレイ１６及び１８が詳細に示さ
れている。増幅アレイ１Ｇは、８行８列に配置された６
４個の入力増幅器Ａ、　−Ａ、３を含んでいる。０から
６３までの整数をｉとすれば、各増幅器Ａは、アナログ
入力電圧Ｖ　と、それにｉ　　　　　　　　　　　　Ｉ 対応する基＊電圧Ｖ　との差を増幅し、増幅されＲｉ ＲＯＲ６３ 接続された６３個の同じ値の抵抗器Ｒで構成された抵抗
分割器から供給される。

第９図は、典型的な電圧Ｖ　に対する一船釣ｉ な形状をＶの関数として示している。■　は破Ｉ　　　
　　　　　　　　　　　Ａｉ 線で示すような三角形状を有しているのが理想的である
。実際の増幅特性により、■　は実線で示ｉ すようなより丸みの付いた形状を実際に有している。

典型的な増幅器Ａの内部構成が第１０図に示されている
。電圧Ｖ及びＶ　は、同一のＮＰＩ　　　　　　Ｒｉ ＮトランジスタＱ　及びＱ　のベースｂｓＬ及びＬｉ　
　　　Ｒｉ ｂｓＲに各々供給され、そのエミッタｅｍＬ及びｅｍＲ
は電流源工　に接続される。Ｑ　のコレクタｃＬＥｉ　
　　　　　　　　Ｌｉ は、ＮＰＮカスコードトランジスタＱ　のエミＡｉ ツタに接続され、そのベースはバイアス電圧ＶＡ を受け取る。負荷抵抗Ｒｉは高い供給電圧の源Ｖ　と、
トランジスタＱ　　のコレクタｃ　ｃ　Ａ　ｉとＣＣＣ
Ａｉ の間に接続され、そのコレクタは、更に、バッファ増幅
器Ａ　の入力に接続され、そしてその出力ｉ は、電圧■　を発生する。重要なことに、トランｉ ジスタＱ　及びＱ　のコレクタｃＬ及びｃＲは、Ｌｉ　
　　　Ｒｉ 増幅器Ａ　及びＡ　のトランジスタＱ　　及びｉ−８ｉ
＋８　　　　　　　　　Ｒ１−８Ｑ　　のコレクタｃＲ
ｉ−８及びｃＬｉ＋８に各Ｌｉ＋８ 々接続される。

されたコレクタにより、■　はそのポイントにおＡｉ いて別のゼロ交差を有する。その結果、■　は、Ａｉ ■が■　　に等しいときに最大電圧に到達し、ｉ　　　
　Ｒ１−４ 大きいときに最小電圧において一定となる。増幅に制御
される。

フォールデイングアレイ１８は、各１６番目の中間信号
Ｖ　を電気的に合成し、１６個の電圧ｉ ＮＯＮ７ 所望のＡ増幅器の出力に接続される。第８図の丸印は結
合を表わしている。

信号の部分を表わしている。この場合も、■Ｏ は、太い線で示されている。残りのＶ信号は、図示され
たように、同じ形状及び間隔を有している。■　信号の
先端の丸みにより、第１１図の各ｉ ■信号は、はゾ正弦波であるような反復性の九〇 み付けされた三角波形状を有している。■信号て変化す
るときにそれらの極端レベル間で繰り返しの遷移を生じ
させる。

第１２図には、補間回路１２及び微比較器２０が詳細に
示されている。第１図の回路１２の端Ｎに各々接続され
ている。従って、第１図に示されたＶ　及び■　は、各
々、第１２図のＶＢＭ　　　　ＢＮＭ　　　　　　　　
　　　　ＢＮＯ及びＶ　に等しい。抵抗器連鎖Ｓ及びＳ
は、本ＢＯＮ 質的に抵抗器のリングとなるにれにより、■工 のＶサイクルに及ぶように補間を拡張することができる
。

連鎖Ｓ及びＳ　を形成する抵抗器は、第１２図にＲと示
されており、それ故、同じ値を有し工 でいる。各対の連続する入力ノード間には４つの補間抵
抗器Ｒが存在する。遅延回路網りにおいては、入力ノー
ドに接続された補償抵抗器が補間抵抗器と同じ値を有す
る。補間ノードに接続された補償抵抗器は、他の抵抗器
の１／４の値に等しい入力ノードに最も接近している。

その結果、回路１２は、■信号の各連続する対間で４の
係数ＤＮＯＩ）Ｎ：ＩＩ 比較器のグループ２０は、３２個のマスターＤＮｑ　　
　　　　　　　　　　　　　９■　及びＶ　の大きさは
、重要ではなく、ゼロｏｑ　　　　ＤＮｑ 交差があるかどうか、即ち、それらの差が正又は負であ
るかどうかだけが重要である。ビットＤｑは、Ｖ　がＶ
　より大きい場合に論理「１」Ｄｑ　　　ＤＩＶｑ （例えば）であり、その逆も真である。

第１３図は、■の関数としての補間の例を■ 示している。■　及びＶ　は、各々、上記したＤｏ　　
　　Ｄ４ ようにて　　だけ遅延されたＶ　及びＶ　に等しＭＡＸ
　　　　　　　　　ＢＯＢｌ い。■　は、第１３図に太い線で示されている。

（ａ）補間抵抗器はそれらの値が等しくそして（ｂ）Ｖ
　　−Ｖ　　（Ｖ　　−Ｖ　　から導出した）も、Ｖ　
及ＤＩ　　　０３　　ＣＩ　　　Ｃ３ＢＯびＶ　に対し
てて　　だけ遅延されているので、ＢＩ　　　　　　Ｍ
ＡＸ 電圧ｖ　−■　は、任意の瞬間に、電圧Ｖ　と。

０１　　　Ｄ３　　　　　　　　　　　　Ｄ。

Ｖ　との間で等しく離されている。電圧Ｖ　。

Ｄ４　　　　　　　　　　　　　　　　　　ＤＮ　１の
間で等しく離されている。

しいときにゼロ交差を有する。同様に、対Ｖ　とＩ　　
　　ＲＱ ■　との間の値を有する場合に生じる状態について考え
る。比較器２０は、ビットＤＯ１Ｄ１゜Ｄ２、Ｄ３及び
Ｄ４を「ｏＯｌｌｌ」として発生する。補間された信号
から得られるビット、即ちこの例では中間の３ビツトｒ
ｏ１１Ｊは、■信号のみから得られるものよりも微細な
デジタル変換を達成する。

入力電圧Ｖ　を正確に表わすための補間の機■ 能は、ゼロ交差電圧Ｖｏの付近にあるＶ信号の傾り 斜によって決定される。信号Ｖは、Ｖｏの付近で実質的
に直線状に変化する。即ち、それらの傾斜はｖＯの付近
のＶの関数としてはシ一定である。

■ 又、■信号は、ｖＯ付近に実質的に同じ傾斜を有してい
る。連続するＶ信号は、■の関数としてＢ　　　　　　
Ｉ 互いに部分的に重畳するので、■信号は、ｖＯの付近で
実質的に直線的に変化し、はゾ同じ傾斜を有している。

■信号は、それらの極端な電圧レベルの付り 近で非直線的に変化する。然し乍ら、比較器２０にとっ
てはゼロ交差のみが重要である。これら比較器は、■信
号が実質的に同じ一定の傾斜をもつような充分に広い領
域がＶｏの付近にある場合に、正確な分解能を発揮する
。非直線的な領域は。

精度に著しく影響しない。■信号が互いに重畳する量を
適当に選択することにより、回路１２及び２０の組合体
は、著しい数のＶ信号を必要と口 することなく高い分解能を発揮する。

最小の補間は２のファクタである。通常は、８のファク
タの場合に、良好な分解能が得られる。

第７図に戻ると、エンコーダ２２は、３２ビツトのＤｏ
−Ｄ３１の連鎖を５つの最下位ビットＭＳＢ−３ないし
ＭＳＢ−７のデジタル出力コードにエンコードする。エ
ンコーダ２２は、適当にプログラムされたり一ドオンリ
メモリである。

粗比較器２４は、３対の実質的に相補的な更に別の信号
２８に応答して３つの最上位ピッ１−ＭＳＢ−０ないし
ＭＳＢ２のデジタル出力コードを発生する３つのマスタ
ー／スレーブフリップ−フロップで構成される。Ａ／Ｄ
コンバータは、■信号とほゞ同様に信号２８を発生する
。然し乍ら。

信号２８は、■信号の反復フォールディング形状を有し
ていない。便宜上、第７図及び第８図は、アレイ１８の
バッファ増幅器３０から電圧２８が供給されることを示
している。

本発明の種々の素子を製造する方法は、半導体業界で既
に知られている。Ａ／Ｄコンバータは、酸化物による分
離を用いてアクティブな半導体領域を分離するようにモ
ノリシック集積回路形態で製造されるのが好ましい。

発明の効果 本発明のＡ／Ｄコンバータは、それに匹敵する他の８ビ
ツトフラツシユコンバータよりもチップの占有領域が著
しく少ない。回路１２．１８及び２ｏは、フラッシュコ
ンバータのエンコード回路とほゞ同じ面積を必要とする
が、比較器内のトランジスタの数が各増幅器Ａｉ内のト
ランジスタ数の数倍である。従って、チップの面積は、
典型的に、はゾ１／３に減少される。又１本発明のコン
バータは、入力キャパシタンスが低く且つ消費電力が低
い。

特定の実施例について本発明を説明したが、上記の説明
は本発明を解説するためのものであって、本発明の範囲
をこれに限定するものではない。

例えば、補間システムは、アースと比較器入力との間の
キャパシタンスに加えて微比較器の反転入力と非反転入
力との間に存在する。キャパシタンスによって負荷が与
えられる。この状態は、比較器の入力間にあるキャパシ
タンスが一対の二重値のアースキャパシタンスに電気的
に等価であるという利虎を採り入れることによって処理
される。従って、式（１）のキャパシタンスＣは、比較
器入力における実際上アースされたキャパシタンスと、
その入力と他の入力との間のキャパシタンスの値の２倍
に等しいキャパシタンスとの和に等しい。特許請求の範
囲に規定された本発明の信の精神及び範囲から逸脱する
ことなく、種々の変更や修正や適用がなされ得ることが
当業者に明らかであろう。

【図面の簡単な説明】

第１図は、本発明による補間システムの実施例を示す回
路図、 第２図は、第１図のシステムによって補間することので
きる信号のグラフ、 第３図は、補償抵抗器をもたない第１図の一部分を示す
拡大図、 第４図は、第３図において生じる伝送遅延を説明するた
めのタイミング図、 第５図は、第３図と同様であるが補償抵抗器が含まれた
場合を示す図、 第６図は、第５図の伝送遅延補償を示すタイミング図。 第７図は、第１図の補間システムを用いたフォールディ
ング型Ａ／Ｄコンバータの一般的なブロック図、 第８図は、第７図の入力回路を示す回路図、第９図は、
第８図の典型的な入力増幅器からの出力電圧を示すグラ
フ、 第１０図は、この増幅器の回路図、 第１１図は、第１２図のシステムによって補間される信
号を示すグラフ、 第１２図は、第７図の補間／出力回路の回路図、そして 第１３図は、補間によって生じた信号を示すグラフであ
る。 Ｖ　　、Ｖ　　、　　・・・Ｖ　：主信号ＢＯＢＩ　　
　　　　ＢＭ Ｖ　　、Ｖ　　、　　・・・Ｖ　　：別の主信号ＢＮＯ
１３ＮＩ　　　　　　ＢＮＭ ｌｏ・・・入力回路 ■　・・・パラメータ １２・・・補間回路 １４・・・出力回路 Ｐ　、Ｐ　　、Ｐ、Ｐ　　　・・・出力ポイントＯＮＯ
Ｎ−Ｉ　　　ＮＮ−１ Ｓ、Ｓ　・・・抵抗器連鎖 Ｒ１・・・Ｒ・・・抵抗器 Ｎ−１ Ｎ　・・・ノード −Ｊ　　　　　　　　　Ｆ’ｌ　　　　　　　　　　Ｎ
＋。−ＣＬ　　　　　　Ｑ−〇−、ｅｌ

Claims (17)

【特許請求の範囲】
1. （１）入力パラメータに応答する入力手段を有していて
   、多数対の実質的に相補的な主信号を発生し、各信号が
   入力パラメータと共に変化するようにする電子回路にお
   いて、該回路は補間手段を具備し、該補間手段は、 選択された数のインピーダンス素子の２つの連鎖を備え
   、 （ａ）一方の連鎖の一端と、他方の連鎖の対応する端と
   において、各連鎖の各対の連続するインピーダンス素子
   間にノードが配置され、 （ｂ）上記連鎖に沿って同様の位置に配置されたノード
   の対は、対応する入力ノードの対と、対応する補間ノー
   ドの対とに分割され、これにより入力ノードの少なくと
   も１つが各連鎖の端の間に存在するようにされ、 （ｃ）上記補間ノードの少なくとも１つは各連鎖の２つ
   の最も離れた入力ノード間に配置され、そして （ｄ）上記対応する入力ノードの各対は、上記主信号の
   対の別々のものを受け取り、そして 更に、多数対の対応する補間出力ポイントに補間出力信
   号を供給する遅延手段を備え、上記の出力ポイントの数
   は上記ノードの数に等しく、上記遅延手段は、少なくと
   も２つの更に別の対のインピーダンス素子を備えていて
   、 （ａ）この各々の更に別の対には、対応するノードの別
   々の対と、対応する出力ポイントの別々の対とが組み合
   わされており、 （ｂ）上記各々の更に別の対のインピーダンス素子は、
   各々それに関連するノードと、各々それに関連する出力
   ポイントとの間に接続され、そして （ｃ）残りのノードがもしあれば残りの出力ポイントに
   各々接続されることを特徴とする電子回路。
2. （２）一方の連鎖の各インピーダンス素子は、他方の連
   鎖の同じ位置にあるインピーダンス素子とほゞ同じイン
   ピーダンスを有し、各々の更に別の対のインピーダンス
   素子はほゞ同じインピーダンスを有し、対応する補間出
   力信号の各対の信号は互いに他に対して実質的に相補的
   である請求項１に記載の回路。
3. （３）上記入力ノードから出力ポイントまでの伝送遅延
   は、全ての補間出力信号に対してほゞ同じである請求項
   ２に記載の回路。
4. （４）各々のインピーダンス素子は抵抗器である請求項
   ２に記載の回路。
5. （５）上記遅延手段の各抵抗器は、次の式に基づいて選
   択された抵抗値Ｒ＿Ｄを有し、 Ｒ＿Ｄ＝（τ＿Ｍ＿Ａ＿Ｘ−τ）／Ｃ＿Ｐ 但し、τ＿Ｍ＿Ａ＿Ｘは、入力ノードから補間ノードま
   での最大伝送遅延であり、τは、入力ノードから、その
   抵抗器に関連してそれに接続された特定のノードまでの
   伝送遅延であり、そしてＣ＿Ｐは、同様に関連した出力
   ポイントにおけるキャパシタンスである請求項４に記載
   の回路。
6. （６）上記遅延手段における抵抗器の更に別の対は、τ
   がτ＿Ｍ＿Ａ＿Ｘに実質的に等しいもの以外の全てのノ
   ードに対して設けられる請求項５に記載の回路。
7. （７）上記出力ポイントに接続されて補間出力信号をデ
   ジタルコードに変換するための出力手段を更に備えた請
   求項６に記載の回路。
8. （８）上記入力手段を上記連鎖に接続し、それらに主信
   号を供給する手段を更に備えた請求項２に記載の回路。
9. （９）各連鎖の前記端は、その連鎖の他端に接続される
   か又は他の連鎖の他端に接続される請求項２に記載の回
   路。
10. （１０）上記入力手段は、入力電圧範囲にわたって間隔
    をおいた複数の基準電圧を供給する手段と、入力電圧範
    囲にわたって変化する入力電圧に応答して、各々基準電
    圧に対応して全体として入力電圧を表わす複数の中間電
    圧を発生する手段とを備えており、入力電圧の関数であ
    る各々の上記中間電圧の波形は、丸みの付いた三角波形
    であって、入力電圧がそれに対応する基準電圧よりも若
    干低いときにその極端値が生じるようになっており、そ
    して上記入力手段は、更に、上記中間電圧の選択された
    ものを合成して主信号を発生する手段を備えた請求項１
    、２又は３に記載の回路。
11. （１１）上記出力ポイントに接続されて、上記補間出力
    信号をデジタルコードに変換する出力手段を更に備えた
    請求項１０に記載の回路。
12. （１２）入力電圧範囲にわたって変化するアナログ入力
    電圧を、１組の最上位ビット及び１組の最下位ビットよ
    り成るデジタルコードに変換するための電子回路であっ
    て、上記最上位ビットを供給する手段と、入力電圧範囲
    にわたって間隔をおいた複数の基準電圧を発生する手段
    と、上記入力及び基準電圧に応答して多数対の実質的に
    相補的な主信号を発生する手段とを具備し、入力電圧の
    関数である各々の主信号の電圧波形は、丸み付けされた
    反復する三角形であり、そして更に、上記主信号に基づ
    いて作動して最下位ビットを発生する手段を具備してい
    る電子回路において、上記主信号に基づいて作動する手
    段は、 選択された数のインピーダンス素子の２つの連鎖を備え
    、 （ａ）一方の連鎖の一端と、他方の連鎖の対応する端と
    において、各連鎖の各対の連続するインピーダンス素子
    間にノードが配置され、 （ｂ）上記連鎖に沿って同様の位置に配置されたノード
    の対は、対応する入力ノードの対と、対応する補間ノー
    ドの対とに分割され、これにより入力ノードの少なくと
    も１つが各連鎖の端の間に存在するようにされ、 （ｃ）上記補間ノードの少なくとも１つは各連鎖の２つ
    の最も離れた入力ノード間に配置され、そして （ｄ）上記対応する入力ノードの各対は、上記主信号の
    対の別々のものを受け取り、そして 更に、多数対の対応する補間出力ポイントに補間出力信
    号を供給する遅延手段を備え、上記の出力ポイントの数
    は上記ノードの数に等しく、上記遅延手段は、少なくと
    も２つの更に別の対のインピーダンス素子を備えていて
    、 （ａ）この各々の更に別の対には、対応するノードの別
    々の対と、対応する出力ポイントの別々の対とが組み合
    わされており、 （ｂ）上記各々の更に別の対のインピーダンス素子は、
    各々それに関連するノードと、各々それに関連する出力
    ポイントとの間に接続され、そして （ｃ）残りのノードがもしあれば残りの出力ポイントに
    各々接続され、そして 更に、上記出力ポイントに接続されて、上記補間出力信
    号を最下位ビットに変換するための手段を備えたことを
    特徴とする電子回路。
13. （１３）一方の連鎖における各々のインピーダンス素子
    は、他方の連鎖の同じ位置にあるインピーダンス素子と
    ほゞ同じインピーダンスを有し、各々の更に別の対のイ
    ンピーダンス素子はほゞ同じインピーダンスを有し、対
    応する補間出力信号の各対の信号は互いに実質的に相補
    的である請求項１２に記載の回路。
14. （１４）入力ノードから更に別のノードまでの伝送遅延
    は、全ての補間出力信号に対してほゞ同じである請求項
    １３に記載の回路。
15. （１５）各々のインピーダンス素子は抵抗器である請求
    項１２に記載の回路。
16. （１６）上記遅延手段の各抵抗器は、次の式に基づいて
    選択された抵抗値Ｒ＿Ｄを有し、Ｒ＿Ｄ＝（τ＿Ｍ＿Ａ
    ＿Ｘ−τ）／Ｃ＿Ｐ 但し、τ＿Ｍ＿Ａ＿Ｘは、入力ノードから補間ノードま
    での最大伝送遅延であり、τは、入力ノードから、その
    抵抗器に関連してそれに接続された特定のノードまでの
    伝送遅延であり、そしてＣ＿Ｐは、同様に関連した出力
    ポイントにおけるキャパシタンスである請求項１３に記
    載の回路。
17. （１７）上記の抵抗器の更に別の対は、τが実質的にτ
    ＿Ｍ＿Ａ＿Ｘに等しいもの以外の全てのノードに対して
    設けられる請求項１６に記載の回路。