JP3115296B2 - 自己較正ａ―ｄおよびｄ―ａ変換器 - Google Patents
自己較正ａ―ｄおよびｄ―ａ変換器Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、請求項１の前文による自己較正Ａ−Ｄお
よびＤ−Ａ変換器に関するものである。
よびＤ−Ａ変換器に関するものである。
種々の形式のシステムの間の最も重要かつ臨界的なイ
ンタフェースは一般にシステムのアナログ部分とディジ
タル部分との間の接続である。その際にディジタル回路
とアナログ回路との間のインタフェースはＤ−Ａ変換器
を必要とし、またアナログ回路とディジタルとの間のイ
ンタフェースは相応にＡ−Ｄ変換器を必要とする。Ａ−
Ｄ変換器によりＤ−Ａ変換器が、またＤ−Ａ変換器によ
りＡ−Ｄ変換器が構成され得る。もちろん実在しない理
想的変換器はディジタルまたはアナログ信号を遅れなし
に、また誤差なしに１つのアナログまたはディジタル信
号に変換する。
ンタフェースは一般にシステムのアナログ部分とディジ
タル部分との間の接続である。その際にディジタル回路
とアナログ回路との間のインタフェースはＤ−Ａ変換器
を必要とし、またアナログ回路とディジタルとの間のイ
ンタフェースは相応にＡ−Ｄ変換器を必要とする。Ａ−
Ｄ変換器によりＤ−Ａ変換器が、またＤ−Ａ変換器によ
りＡ−Ｄ変換器が構成され得る。もちろん実在しない理
想的変換器はディジタルまたはアナログ信号を遅れなし
に、また誤差なしに１つのアナログまたはディジタル信
号に変換する。
多くの形式のＡ−ＤおよびＤ−Ａ変換器では、予め定
められた参照量から変換のために必要とされる別の量を
導き出す参照要素が必要とされる。これらの参照要素は
重み付けされた回路網を形成する。実際に、重み付けさ
れた回路網はたいてい抵抗、コンデンサまたはトランジ
スタにより実現される。このような変換器はたとえば、
重み付けされた回路網がキャパシタンスから成っている
電荷再分配方式の変換器を１つの代表例とする逐次近似
の方法により動作する。
められた参照量から変換のために必要とされる別の量を
導き出す参照要素が必要とされる。これらの参照要素は
重み付けされた回路網を形成する。実際に、重み付けさ
れた回路網はたいてい抵抗、コンデンサまたはトランジ
スタにより実現される。このような変換器はたとえば、
重み付けされた回路網がキャパシタンスから成っている
電荷再分配方式の変換器を１つの代表例とする逐次近似
の方法により動作する。
重み付けされた回路網を有する変換器では、重み付け
された要素が互いに正確に予め定められた比関係にある
ことが重要である。高精度の変換器に対しては、重み付
けされた要素が高精度でなければならない。しかし、重
み付けされた要素が十分に正確に製造され得ないので、
問題が生ずる。従って、通常は補正がたとえばトリミン
グ法により、または補正PROMの使用により行われるが、
これらの方法は欠点を有する。
された要素が互いに正確に予め定められた比関係にある
ことが重要である。高精度の変換器に対しては、重み付
けされた要素が高精度でなければならない。しかし、重
み付けされた要素が十分に正確に製造され得ないので、
問題が生ずる。従って、通常は補正がたとえばトリミン
グ法により、または補正PROMの使用により行われるが、
これらの方法は欠点を有する。
Ａ−ＤまたはＤ−Ａ変換器を較正するための別の可能
性は自己較正の可能性にあり、たとえば米国特許第4,45
1,821号明細書およびエイチ．エス．リー（H.S.Lee）お
よびディー．ホッジス（D.Hodges）の論文“Ａ−Ｄ変換
器の自己較正技術”米国電気電子学会論文集回路および
システム編、第CAS−30巻、第３号、1983年３月、第188
頁から公知である。
性は自己較正の可能性にあり、たとえば米国特許第4,45
1,821号明細書およびエイチ．エス．リー（H.S.Lee）お
よびディー．ホッジス（D.Hodges）の論文“Ａ−Ｄ変換
器の自己較正技術”米国電気電子学会論文集回路および
システム編、第CAS−30巻、第３号、1983年３月、第188
頁から公知である。
逐次近似の記載されている自己較正方法は、最小要素
が二重に存在している２進に重み付けされた回路網を前
提としている。その際に理想的な場合には重み付けされ
た要素はすべてのより低く重み付けされた要素（ビッ
ト）の和に等しい。この自己較正の際に段階的に各重み
付けされた回路網の要素に対してすべてのそれぞれより
低く重み付けされた要素の重み付けの和からの偏差が確
認される。理想的には零であるこの差から明らかに、各
重み付けされた要素に対応付けられている重み付けされ
た誤差が決定され、記憶され、その後に変換過程で結果
の補正のために利用され得る。この重み付け誤差は通常
重み付けされた補正回路網により求められ、また記憶さ
れる。補正重み付けを個々の重み付けされた要素に対応
付けるためには計算ユニット、たとえばマイクロコンピ
ュータが必要である。
が二重に存在している２進に重み付けされた回路網を前
提としている。その際に理想的な場合には重み付けされ
た要素はすべてのより低く重み付けされた要素（ビッ
ト）の和に等しい。この自己較正の際に段階的に各重み
付けされた回路網の要素に対してすべてのそれぞれより
低く重み付けされた要素の重み付けの和からの偏差が確
認される。理想的には零であるこの差から明らかに、各
重み付けされた要素に対応付けられている重み付けされ
た誤差が決定され、記憶され、その後に変換過程で結果
の補正のために利用され得る。この重み付け誤差は通常
重み付けされた補正回路網により求められ、また記憶さ
れる。補正重み付けを個々の重み付けされた要素に対応
付けるためには計算ユニット、たとえばマイクロコンピ
ュータが必要である。
米国特許第4,399,426号明細書から、多数のキャパシ
タンス回路網を誤差補正のために設けることは公知であ
る。
タンス回路網を誤差補正のために設けることは公知であ
る。
前記のリーおよびホッジスの刊行物には、重み付けさ
れたキャパシタンスによる主回路網と、梯子形抵抗回路
から成る部分回路網とを変換器回路網として利用する自
己較正Ａ−Ｄ変換器が記載されている。較正および補正
回路網は同じく梯子形抵抗回路から成っている。両抵抗
回路網はそれぞれ１つの結合コンデンサを介して主回路
網の共通の節点に接続され、この節点は後段に接続され
ているコンパレータの入力端にも通じている。上記の変
換器は、抵抗回路網を通って静的状態でも電流が流れ、
この電流が損失電力を発生し、また変換器の到達可能な
精度を低下させるという欠点を有する。
れたキャパシタンスによる主回路網と、梯子形抵抗回路
から成る部分回路網とを変換器回路網として利用する自
己較正Ａ−Ｄ変換器が記載されている。較正および補正
回路網は同じく梯子形抵抗回路から成っている。両抵抗
回路網はそれぞれ１つの結合コンデンサを介して主回路
網の共通の節点に接続され、この節点は後段に接続され
ているコンパレータの入力端にも通じている。上記の変
換器は、抵抗回路網を通って静的状態でも電流が流れ、
この電流が損失電力を発生し、また変換器の到達可能な
精度を低下させるという欠点を有する。
本発明の課題は、静的状態での損失電力が小さく、ま
た変換器のより高い精度を可能にする自己較正Ａ−Ｄお
よびＤ−Ａ変換器を提供することである。
た変換器のより高い精度を可能にする自己較正Ａ−Ｄお
よびＤ−Ａ変換器を提供することである。
この課題は、冒頭に記載した種類の自己較正Ａ−Ｄお
よびＤ−Ａ変換器において、本発明によれば、請求項１
の特徴部分に記載の手段によって解決される。
よびＤ−Ａ変換器において、本発明によれば、請求項１
の特徴部分に記載の手段によって解決される。
本発明の実施例は請求項２以下にあげられている。
本発明は、キャパシタンス回路網の使用により静的電
流が流れず、また静的電圧降下が生ぜず、従って損失電
力が最小であるという利点を有する。こうして本質的な
誤差源が排除され得る。
流が流れず、また静的電圧降下が生ぜず、従って損失電
力が最小であるという利点を有する。こうして本質的な
誤差源が排除され得る。
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
詳細に説明する。
変換器は、キャパシタンスCA1ないしCAmを有する重み
付けされたキャパシタンスによる主変換器回路網MNと、
キャパシタンスCB1ないしCBnを有するキャパシタンスに
よる部分変換器回路網LNと、キャパシタンスCC1ないしC
COを有するキャパシタンスによる較正および補正回路網
CNとを含んでいる。３つの回路網範囲MN、LNおよびCNの
キャパシタンスは重み付け、好ましくは２進に重み付け
されている。変換器のキャパシタンスの各々にスイッチ
回路網のなかで制御されるスイッチが対応付けられてお
り、それにより当該のキャパシタンスがそれぞれ参照電
位を導く端子UR1またはUR2と接続され得る。各キャパシ
タンスの他方の端子は３つの回路網範囲の各々に関して
１つの加算点と接続されている。この加算点は主変換器
回路網MNでは直接に節点Kpと接続されており、それに対
して部分変換器回路網LNおよび較正および補正回路網CN
に対してはそれぞれ結合キャパシタンスCBKまたはCCKを
介して節点Kpと接続されている。この節点Kpは場合によ
っては別の結合キャパシタンスCKを介してコンパレータ
Ｋの入力端に接続されており、その出力端は逐次近似レ
ジスタSARを制御する。逐次近似レジスタSARは一方では
ディジタルの変換された出力信号が取り出され得る出力
端を有し、他方では変換器キャパシタンスに対応付けら
れている参照符号を付されていないスイッチを制御し、
また第三には出力を補正および計算ユニットKREに導
く。補正および計算ユニットKREは較正および補正回路
網CNと接続されている。
付けされたキャパシタンスによる主変換器回路網MNと、
キャパシタンスCB1ないしCBnを有するキャパシタンスに
よる部分変換器回路網LNと、キャパシタンスCC1ないしC
COを有するキャパシタンスによる較正および補正回路網
CNとを含んでいる。３つの回路網範囲MN、LNおよびCNの
キャパシタンスは重み付け、好ましくは２進に重み付け
されている。変換器のキャパシタンスの各々にスイッチ
回路網のなかで制御されるスイッチが対応付けられてお
り、それにより当該のキャパシタンスがそれぞれ参照電
位を導く端子UR1またはUR2と接続され得る。各キャパシ
タンスの他方の端子は３つの回路網範囲の各々に関して
１つの加算点と接続されている。この加算点は主変換器
回路網MNでは直接に節点Kpと接続されており、それに対
して部分変換器回路網LNおよび較正および補正回路網CN
に対してはそれぞれ結合キャパシタンスCBKまたはCCKを
介して節点Kpと接続されている。この節点Kpは場合によ
っては別の結合キャパシタンスCKを介してコンパレータ
Ｋの入力端に接続されており、その出力端は逐次近似レ
ジスタSARを制御する。逐次近似レジスタSARは一方では
ディジタルの変換された出力信号が取り出され得る出力
端を有し、他方では変換器キャパシタンスに対応付けら
れている参照符号を付されていないスイッチを制御し、
また第三には出力を補正および計算ユニットKREに導
く。補正および計算ユニットKREは較正および補正回路
網CNと接続されている。
図面による装置では、場合によっては設けられている
逐次近似レジスタを制御するための時間コントロールユ
ニット、場合によっては必要な図示されていないマルチ
プレクサおよび通常の回路によるコントロールおよび計
算ユニットKREが設けられていることが前提とされてい
る。相応してコントロールおよび計算ユニットKREは必
要な較正論理回路またはマイクロプロセッサユニット、
メモリ要素ならびに較正および補正過程に必要な別の要
素を含んでいる。
逐次近似レジスタを制御するための時間コントロールユ
ニット、場合によっては必要な図示されていないマルチ
プレクサおよび通常の回路によるコントロールおよび計
算ユニットKREが設けられていることが前提とされてい
る。相応してコントロールおよび計算ユニットKREは必
要な較正論理回路またはマイクロプロセッサユニット、
メモリ要素ならびに較正および補正過程に必要な別の要
素を含んでいる。
３つの回路網範囲MN、LNおよびCNのキャパシタンスは
好ましくは２進の重み付けの際にその値を互いに無関係
に選択可能である。主変換器回路網MNおよび部分変換器
回路網LNのなかの重み付けキャパシタンスの数は変換器
のビット分解能に相当している。好ましくはその際に主
変換器回路網MNのなかのキャパシタンスの数は部分変換
器回路網LNのなかのキャパシタンスの数よりも大きく、
またはそれに等しい。12ビットの分解能を有する変換器
ではたとえば回路網MNは８ビットの分解能を許す８つの
キャパシタンスを含んでいてよく、他方において回路網
LNは４ビットの分解能を４つの重み付けキャパシタンス
により許す。部分変換器回路網LNの最小の重み付けキャ
パシタンスはその際に二重に構成されている。好ましく
は部分変換器回路網LNは最下位ビットの半分（LSB/2）
に相当するもう１つの補正キャパシタンスを有する。図
面の実施例では、そのことは12ビット変換器において、
主変換器回路網MNがCA1ないしCAm＝128×CA1のキャパシ
タンス値を含んでいることを意味する。部分変換器回路
網LNにおいてはCB1＝0.5×CB2およびCB2＝CB3ならびにC
Bn＝８×CB2である。部分変換器回路網LNの最小の重み
付けキャパシタンスCB2は主変換器回路網の最小の重み
付けキャパシタンスCA1と無関係であるけれども、好ま
しくはCB2はCA1の２倍の値にほぼ等しく選定される。
好ましくは２進の重み付けの際にその値を互いに無関係
に選択可能である。主変換器回路網MNおよび部分変換器
回路網LNのなかの重み付けキャパシタンスの数は変換器
のビット分解能に相当している。好ましくはその際に主
変換器回路網MNのなかのキャパシタンスの数は部分変換
器回路網LNのなかのキャパシタンスの数よりも大きく、
またはそれに等しい。12ビットの分解能を有する変換器
ではたとえば回路網MNは８ビットの分解能を許す８つの
キャパシタンスを含んでいてよく、他方において回路網
LNは４ビットの分解能を４つの重み付けキャパシタンス
により許す。部分変換器回路網LNの最小の重み付けキャ
パシタンスはその際に二重に構成されている。好ましく
は部分変換器回路網LNは最下位ビットの半分（LSB/2）
に相当するもう１つの補正キャパシタンスを有する。図
面の実施例では、そのことは12ビット変換器において、
主変換器回路網MNがCA1ないしCAm＝128×CA1のキャパシ
タンス値を含んでいることを意味する。部分変換器回路
網LNにおいてはCB1＝0.5×CB2およびCB2＝CB3ならびにC
Bn＝８×CB2である。部分変換器回路網LNの最小の重み
付けキャパシタンスCB2は主変換器回路網の最小の重み
付けキャパシタンスCA1と無関係であるけれども、好ま
しくはCB2はCA1の２倍の値にほぼ等しく選定される。
較正および補正回路網CNのキャパシタンスは同じく両
変換器回路網範囲の重み付けキャパシタンスCAiおよびC
Biに無関係である。回路網範囲CNに対するキャパシタン
スの数、すなわち到達可能な分解能は自由に選択可能で
あり、また到達可能な精度と費用との間の妥協を呈す
る。12ビット変換器の例では、好ましくは６ビットの分
解能、すなわち６つのキャパシタンスが設けられてい
る。好ましくは、較正および補正回路網CNの最小の重み
付けキャパシタンスCC1は主変換器回路網の最小の重み
付けキャパシタンスCA1に対する値の半分にほぼ等し
い。
変換器回路網範囲の重み付けキャパシタンスCAiおよびC
Biに無関係である。回路網範囲CNに対するキャパシタン
スの数、すなわち到達可能な分解能は自由に選択可能で
あり、また到達可能な精度と費用との間の妥協を呈す
る。12ビット変換器の例では、好ましくは６ビットの分
解能、すなわち６つのキャパシタンスが設けられてい
る。好ましくは、較正および補正回路網CNの最小の重み
付けキャパシタンスCC1は主変換器回路網の最小の重み
付けキャパシタンスCA1に対する値の半分にほぼ等し
い。
部分変換器回路網LNに対する結合コンデンサCBKは１
つのテクノロジーの場合には漏れキャパシタンスなしで
は主変換器回路網の最小の重み付けキャパシタンスCA1
の値にほぼ等しい。しかし、この値は実際には、設計に
より規定される漏れキャパシタンスの大きさに応じて、
それよりも大きく、主変換器回路網MNの最小の重み付け
キャパシタンスCA1の値の１倍と1.4倍との間にある。補
正すべき誤差は通常CA1よりも小さいので、CBKは典型的
に較正および補正回路網CNの結合キャパシタンスCCKよ
りも大きい。この結合キャパシタンスCCKは主変換器回
路網の最小の重み付けキャパシタンスCA1の値に関係し
ている。その大きさは較正精度または最大較正され得る
誤差に従う。変換器装置の設計に応じてその値は回路網
MNの最小の重み付けキャパシタンスCA1の値の0.1倍と１
倍との間にある。
つのテクノロジーの場合には漏れキャパシタンスなしで
は主変換器回路網の最小の重み付けキャパシタンスCA1
の値にほぼ等しい。しかし、この値は実際には、設計に
より規定される漏れキャパシタンスの大きさに応じて、
それよりも大きく、主変換器回路網MNの最小の重み付け
キャパシタンスCA1の値の１倍と1.4倍との間にある。補
正すべき誤差は通常CA1よりも小さいので、CBKは典型的
に較正および補正回路網CNの結合キャパシタンスCCKよ
りも大きい。この結合キャパシタンスCCKは主変換器回
路網の最小の重み付けキャパシタンスCA1の値に関係し
ている。その大きさは較正精度または最大較正され得る
誤差に従う。変換器装置の設計に応じてその値は回路網
MNの最小の重み付けキャパシタンスCA1の値の0.1倍と１
倍との間にある。
本発明による変換器装置は、最小の重み付けキャパシ
タンスおよびこれが理想的であるという前提から出発す
る自己較正方法にも、すべての重み付けキャパシタンス
の和が理想的であるという前提から出発する方法にも適
している。後者の方法では補正に関する回路費用は低減
されるが、反面において場合によってはディジタル範囲
の費用が増大する。しかし、このことは欠点ではない。
なぜならば、まさに最近のテクノロジープロセスでは非
常に小さい構造がディジタル論理回路に対して構成され
得るが、アナログ側を実現するのにより高い回路費用を
要するからである。
タンスおよびこれが理想的であるという前提から出発す
る自己較正方法にも、すべての重み付けキャパシタンス
の和が理想的であるという前提から出発する方法にも適
している。後者の方法では補正に関する回路費用は低減
されるが、反面において場合によってはディジタル範囲
の費用が増大する。しかし、このことは欠点ではない。
なぜならば、まさに最近のテクノロジープロセスでは非
常に小さい構造がディジタル論理回路に対して構成され
得るが、アナログ側を実現するのにより高い回路費用を
要するからである。
本発明による変換器装置では補正充電は較正および補
正回路網CNにより形成され、また結合コンデンサCCKを
介して結合される。下位のビットに対する回路網LNは同
じくキャパシタンスにより構成されているので、変換器
は梯子形抵抗回路を有する公知の変換器にくらべて、静
的電流が流れないという利点を有する。それにより一方
では損失電力が減ぜられ、他方では静的電圧降下が生じ
ない。こうしてたとえばプレートから回路内部を経て参
照電位に対する端子への電圧降下のような主要な誤差源
が排除され、またより良好なオフセット特性およびより
良好な増幅特性が生ずるので、より高い精度が達成され
得る。ただし部分変換器回路網LNの結合キャパシタンス
CBKに対する最適な値が可能なかぎり正確に決定されな
ければならない。誤った決定の際には部分変換器回路網
LNの重み付けキャパシタンスの数の増大と共に、すなわ
ちビット分解能の増大と共に、較正されない場合に非直
線性、特に微分非直線性の増大として現れるマッチング
エラーが生ずることになる。ただしこの作用はレイアウ
トおよび回路技術的対策により、たとえば漏れキャパシ
タンスの最小化または部分変換器回路網LNの全キャパシ
タンスの増大により補償され得る。その他の点では、さ
らに、場合によっては最適に決定されなかった結合キャ
パシタンスCBKの値を通常の自己較正の進行中に求め、
また変換の際に補正する可能性もある。
正回路網CNにより形成され、また結合コンデンサCCKを
介して結合される。下位のビットに対する回路網LNは同
じくキャパシタンスにより構成されているので、変換器
は梯子形抵抗回路を有する公知の変換器にくらべて、静
的電流が流れないという利点を有する。それにより一方
では損失電力が減ぜられ、他方では静的電圧降下が生じ
ない。こうしてたとえばプレートから回路内部を経て参
照電位に対する端子への電圧降下のような主要な誤差源
が排除され、またより良好なオフセット特性およびより
良好な増幅特性が生ずるので、より高い精度が達成され
得る。ただし部分変換器回路網LNの結合キャパシタンス
CBKに対する最適な値が可能なかぎり正確に決定されな
ければならない。誤った決定の際には部分変換器回路網
LNの重み付けキャパシタンスの数の増大と共に、すなわ
ちビット分解能の増大と共に、較正されない場合に非直
線性、特に微分非直線性の増大として現れるマッチング
エラーが生ずることになる。ただしこの作用はレイアウ
トおよび回路技術的対策により、たとえば漏れキャパシ
タンスの最小化または部分変換器回路網LNの全キャパシ
タンスの増大により補償され得る。その他の点では、さ
らに、場合によっては最適に決定されなかった結合キャ
パシタンスCBKの値を通常の自己較正の進行中に求め、
また変換の際に補正する可能性もある。
実施例で説明されたＡ−Ｄ変換器により通常の仕方で
Ｄ−Ａ変換器が実現され得る。
Ｄ−Ａ変換器が実現され得る。
図面は重み付けされたキャパシタンス回路網を有する逐
次近似の方法によるＡ−Ｄ変換器の実施例の回路図であ
る。 CAi、CBi、CCi……キャパシタンス CK、CBK、CCK……結合キャパシタンス CN……較正および補正回路網 Ｋ……コンパレータ Kp……節点 KRE……補正および計算ユニット LN……部分変換器回路網 MN……主変換器回路網 SAR……逐次近似レジスタ UR1、UR2……参照電圧端子
次近似の方法によるＡ−Ｄ変換器の実施例の回路図であ
る。 CAi、CBi、CCi……キャパシタンス CK、CBK、CCK……結合キャパシタンス CN……較正および補正回路網 Ｋ……コンパレータ Kp……節点 KRE……補正および計算ユニット LN……部分変換器回路網 MN……主変換器回路網 SAR……逐次近似レジスタ UR1、UR2……参照電圧端子
Claims (8)
- 【請求項１】最上位ビットに対する重み付けされたキャ
パシタンスによる主変換器回路網（MN）と、より下位の
ビットに対する重み付けされたキャパシタンスによる部
分変換器回路網（LN）と、キャパシタンスによる較正お
よび補正回路網（CN）とを有する電荷再分配原理による
自己較正Ａ−ＤおよびＤ−Ａ変換器であって、前記主変
換器回路網（MN）のキャパシタンス（CAi）はそれぞれ
１つの端子でコンパレータ（Ｋ）の入力端と接続されて
いる節点（Kp）に接続され、前記部分変換器回路網（L
N）のキャパシタンス（CBi）はそれぞれ１つの端子で結
合コンデンサ（CBK）を介して前記節点（Kp）に接続さ
れ、その際前記主変換器回路網（MN）および前記部分変
換器回路網（LN）のキャパシタンス（CAi、CBi）のそれ
ぞれ他方の端子は、変換器制御論理回路（SAR）により
制御されるそれぞれ１つのスイッチを介して予め与えら
れた複数の電位（UR1、UR2）の１つと接続可能であり、
前記較正および補正回路網（CN）は前記節点（Kp）に接
続されるようになったＡ−ＤおよびＤ−Ａ変換器におい
て、 前記節点（Kp）は能動的な回路素子の中間回路を介さず
にコンパレータ（Ｋ）に接続され、前記部分変換器回路
網（LN）の最小の重み付けキャパシタンス（CB2、CB3）
は２重に構成され、前記部分変換器回路網（LN）が最小
の重み付けキャパシタンス（CB2、CB3）の半分に相当す
る値の、最下位のビットに対する補正キャパシタンス
（CB1）を含んでおり、前記較正および補正回路網（C
N）のキャパシタンス（CCi）はそれぞれ一方の端子で別
の結合コンデンサ（CCK）を介して前記節点（Kp）に接
続され、かつそれぞれ他方の端子で変換器制御論理回路
（SAR、KRE）により制御されるそれぞれ１つのスイッチ
を介して予め与えられた電位（UR1、UR2）の１つと接続
可能であることを特徴とする自己較正Ａ−ＤおよびＤ−
Ａ変換器。 - 【請求項２】両変換器回路網（MN、LN）および較正およ
び補正回路網（CN）が互いに無関係な値のそれぞれ２進
の重み付けキャパシタンス（CAi、CBi、CCi）を有する
ことを特徴とする請求項１記載の変換器。 - 【請求項３】両変換器回路網（MN、LN）のなかの重み付
けキャパシタンス（CAi、CB3ないしCBn）の数が変換器
のビット分解能に相当し、また主変換器回路網（MN）が
部分変換器回路網（LN）にくらべて少なくとも同数の重
み付けキャパシタンスを含んでいることを特徴とする請
求項１または２に記載の変換器。 - 【請求項４】部分変換器回路網（LN）の最小の重み付け
キャパシタンス（CB2）が主変換器回路網（MN）の最小
の重み付けキャパシタンス（CA1）の２倍の値に相当す
ることを特徴とする請求項２ないし３の１つに記載の変
換器。 - 【請求項５】較正および補正回路網（CN）の重み付けキ
ャパシタンス（CCi）の数が選択可能であり、また特に
変換器のビット分解能の半分に相当することを特徴とす
る請求項２ないし４の１つに記載の変換器。 - 【請求項６】較正および補正回路網（CN）の最小の重み
付けキャパシタンス（CC1）が主変換器回路網（MN）の
最小の重み付けキャパシタンス（CA1）の約半分の大き
さであることを特徴とする請求項２ないし５の１つに記
載の変換器。 - 【請求項７】主変換器回路網（MN）の最小の重み付けキ
ャパシタンス（CA1）の１ないし1.4倍の値が部分変換器
回路網（LN）に対する結合コンデンサ（CBK）の値に相
当することを特徴とする請求項２ないし６の１つに記載
の変換器 - 【請求項８】主変換器回路網（MN）の最小の重み付けキ
ャパシタンス（CA1）の0.1ないし１倍の値が較正および
補正回路網（CN）に対する結合コンデンサ（CCK）の値
に相当することを特徴とする請求項２ないし７の１つに
記載の変換器。
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