JPH0348700B2 - - Google Patents
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- JPH0348700B2 JPH0348700B2 JP57073236A JP7323682A JPH0348700B2 JP H0348700 B2 JPH0348700 B2 JP H0348700B2 JP 57073236 A JP57073236 A JP 57073236A JP 7323682 A JP7323682 A JP 7323682A JP H0348700 B2 JPH0348700 B2 JP H0348700B2
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- capacitor
- capacitors
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- capacitor array
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/1023—Offset correction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
- H03M1/183—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、情報取得システムにおけるエラーを
訂正する為の方法及び装置に関し、さらに詳しく
は、２進法的に加重される（binary weighted）
構成部分において不整合を正しく直す為の方法及
び装置に関する。MOS半導体装置は、電荷スイ
ツチとして使用する場合は、ゼロオフセツト電圧
を内在的に有し、増巾器として使用される場合
は、非常に高い入力抵抗を有している。更に集積
回路技術によつてキヤパシタは容易に製造でき
る。故にアナログ／デジタル変換器（Ａ／Ｄ）又
はデジタル／アナログ変換器（Ｄ／Ａ）には、精
密な構成部分として抵抗器よりむしろキヤパシタ
が使用されることになり、作動媒体としては、電
流よりむしろ電荷を使用することとなる。電荷リ
デイストリビユーシヨンと呼ばれるこの技術は、
IEEEジヤーナル・オブ・ソリツドステートサー
キツトの1975年12月発行SC−10巻６号の371ペー
ジから379ページ掲載のジエームズL.マツクレー
リー及びポールR.グレイによる「全MOS電荷リ
デイストリビユーシヨン・アナログ／デジタル変
換技術」と表題のついた論文には詳細は示されて
いる。この論文中に述べられるように、複数のキ
ヤパシタは配列の中の精密な構成要素として使用
され、それぞれにＣ，Ｃ／２，Ｃ／４，Ｃ／８……に相
当 する値を有している。電荷リデイストリビユーシ
ヨン技術を使つたＡ／Ｄ（以後Ａ／Ｄとのみここ
に示すが、これはＡ／Ｄ及びＤ／Ａの両方を含む
意味である。）変換の精度は主として配列内のキ
ヤパシタの整合の精度によつて決定される。
MOS技術を使いキヤパシタを製造した場合10ビ
ツトまでの許容できる比率の整合精度が良好な歩
留まりで獲得できることが実験的に示される。し
かしながら10ビツト以上で精度を実現する為に
は、必要とされるサイズ及び値までキヤパシタの
サイズ及び値を変化させる為レーザートリミング
のような外部的手段が必要とされ、そのかわり典
型的な歩留りは向上するであろう。しかしレーザ
トリミングは非常に高価で時間もかかる処理技術
である。即ちレーザートリミング技術を用いて
Ａ／Ｄ変換装置を製造する為にはおおよそ数百ド
ルというオーダーのコストが必要になる。
訂正する為の方法及び装置に関し、さらに詳しく
は、２進法的に加重される（binary weighted）
構成部分において不整合を正しく直す為の方法及
び装置に関する。MOS半導体装置は、電荷スイ
ツチとして使用する場合は、ゼロオフセツト電圧
を内在的に有し、増巾器として使用される場合
は、非常に高い入力抵抗を有している。更に集積
回路技術によつてキヤパシタは容易に製造でき
る。故にアナログ／デジタル変換器（Ａ／Ｄ）又
はデジタル／アナログ変換器（Ｄ／Ａ）には、精
密な構成部分として抵抗器よりむしろキヤパシタ
が使用されることになり、作動媒体としては、電
流よりむしろ電荷を使用することとなる。電荷リ
デイストリビユーシヨンと呼ばれるこの技術は、
IEEEジヤーナル・オブ・ソリツドステートサー
キツトの1975年12月発行SC−10巻６号の371ペー
ジから379ページ掲載のジエームズL.マツクレー
リー及びポールR.グレイによる「全MOS電荷リ
デイストリビユーシヨン・アナログ／デジタル変
換技術」と表題のついた論文には詳細は示されて
いる。この論文中に述べられるように、複数のキ
ヤパシタは配列の中の精密な構成要素として使用
され、それぞれにＣ，Ｃ／２，Ｃ／４，Ｃ／８……に相
当 する値を有している。電荷リデイストリビユーシ
ヨン技術を使つたＡ／Ｄ（以後Ａ／Ｄとのみここ
に示すが、これはＡ／Ｄ及びＤ／Ａの両方を含む
意味である。）変換の精度は主として配列内のキ
ヤパシタの整合の精度によつて決定される。
MOS技術を使いキヤパシタを製造した場合10ビ
ツトまでの許容できる比率の整合精度が良好な歩
留まりで獲得できることが実験的に示される。し
かしながら10ビツト以上で精度を実現する為に
は、必要とされるサイズ及び値までキヤパシタの
サイズ及び値を変化させる為レーザートリミング
のような外部的手段が必要とされ、そのかわり典
型的な歩留りは向上するであろう。しかしレーザ
トリミングは非常に高価で時間もかかる処理技術
である。即ちレーザートリミング技術を用いて
Ａ／Ｄ変換装置を製造する為にはおおよそ数百ド
ルというオーダーのコストが必要になる。
さらに、従来技術のＡ／Ｄ変換器は、Ａ／Ｄ変
換を較正する為に、非常に高精度の外部較正電圧
を必要とする。言い換えるならば、非常に高精度
である外部からのアナログ信号がＡ／Ｄ変換の入
力に与えられ、このアナログ信号のデジタル表示
が読み出される。もしデジタル信号出力がアナロ
グ信号と違つている場合、構成要素は、許容でき
る限界まで調整（トリム）される。次に第２の外
部アナログ較正信号がＡ／Ｄ変換器に与えられ、
その信号のデジタル表示が読出される。この工程
は、構成要素がトリムされ必要なアナログからデ
ジタルへの変換を実行できる程度に適切な値をと
るようにする。しかしながらこのトリム処理は製
造工場で行われ、一度しか行われない。典型的に
は、トリムされた構成要素は、室温（ほぼ27℃）
で較正されるのでその為変換器は、温度の変化に
伴い及び／又は時間がたつにつれて、同一精度を
維持することは不可能となる。更にこのような変
化に応じて使用者が最初に戻つて追加のレーザー
トリムを行うことで再び較正をしなおす道は残さ
れていない。
換を較正する為に、非常に高精度の外部較正電圧
を必要とする。言い換えるならば、非常に高精度
である外部からのアナログ信号がＡ／Ｄ変換の入
力に与えられ、このアナログ信号のデジタル表示
が読み出される。もしデジタル信号出力がアナロ
グ信号と違つている場合、構成要素は、許容でき
る限界まで調整（トリム）される。次に第２の外
部アナログ較正信号がＡ／Ｄ変換器に与えられ、
その信号のデジタル表示が読出される。この工程
は、構成要素がトリムされ必要なアナログからデ
ジタルへの変換を実行できる程度に適切な値をと
るようにする。しかしながらこのトリム処理は製
造工場で行われ、一度しか行われない。典型的に
は、トリムされた構成要素は、室温（ほぼ27℃）
で較正されるのでその為変換器は、温度の変化に
伴い及び／又は時間がたつにつれて、同一精度を
維持することは不可能となる。更にこのような変
化に応じて使用者が最初に戻つて追加のレーザー
トリムを行うことで再び較正をしなおす道は残さ
れていない。
過去において、Ａ／Ｄ変換器個別のチツプとし
て作られていた。それらは非常に高精度の素子で
あり、マイクロプロセツサのような雑音（妨害）
発生回路から絶縁されるからである。高い集積度
を可能とし価格を低減させる為、マイクロプロセ
ツサのような雑音発生回路といつしよに１つのチ
ツプ上に集積でき且つ要求される精度を持つた容
量素子の自動的自己較正機能を有するAD変換器
を実現することが望まれている。
て作られていた。それらは非常に高精度の素子で
あり、マイクロプロセツサのような雑音（妨害）
発生回路から絶縁されるからである。高い集積度
を可能とし価格を低減させる為、マイクロプロセ
ツサのような雑音発生回路といつしよに１つのチ
ツプ上に集積でき且つ要求される精度を持つた容
量素子の自動的自己較正機能を有するAD変換器
を実現することが望まれている。
従つて、本発明の第１の目的は、精度が要求さ
れる構成要素配列において発生するエラーを調整
する方法及び装置を提供することである。
れる構成要素配列において発生するエラーを調整
する方法及び装置を提供することである。
本発明の第２の目的は、データ取得システム内
の２進法的不整合及びずれをとり除く為の方法及
び回路を提供することである。
の２進法的不整合及びずれをとり除く為の方法及
び回路を提供することである。
本発明の第３の目的は、１つのチツプ上に完全
に集積可能であり、外部的な較正電圧を必要とせ
ず高精度である構成要素配列におけるエラーを調
正する方法及び装置を提供することである。
に集積可能であり、外部的な較正電圧を必要とせ
ず高精度である構成要素配列におけるエラーを調
正する方法及び装置を提供することである。
本発明の第４の目的は、Ａ／Ｄ変換器の性能を
おとすことなしに他の雑音発生回路といつしよに
１つのチツプ上に収納可能なＡ／Ｄ変換器を作り
だすことである。
おとすことなしに他の雑音発生回路といつしよに
１つのチツプ上に収納可能なＡ／Ｄ変換器を作り
だすことである。
本発明の第５の目的は、高い信頼性を有し高精
度であるが低価格で製造できるＡ／Ｄ変換器を作
り出すことである。
度であるが低価格で製造できるＡ／Ｄ変換器を作
り出すことである。
本発明の第６の目的は、Ａ／Ｄ変換器中に完全
に内蔵され、Ａ／Ｄ変換器と同一チツプ上にあつ
てＡ／Ｄ変換器の為の自己較正機能を行う回路を
提供することである。
に内蔵され、Ａ／Ｄ変換器と同一チツプ上にあつ
てＡ／Ｄ変換器の為の自己較正機能を行う回路を
提供することである。
本発明の第７の目的は、Ａ／Ｄ変換器といつし
よに単一チツプ上で共働することができ、使用者
が何回も使うことによつてより正確なＡ／Ｄ変換
器を作り出すことができる自己較正機能を提供す
ることである。
よに単一チツプ上で共働することができ、使用者
が何回も使うことによつてより正確なＡ／Ｄ変換
器を作り出すことができる自己較正機能を提供す
ることである。
本発明のこの他の目的及び特徴は、図をいつし
よに関連づけて参照しながら、詳細な説明及び添
付特許請求の範囲を読むことで次第に理解される
であろうと考える。以下、図を参照して説明す
る。
よに関連づけて参照しながら、詳細な説明及び添
付特許請求の範囲を読むことで次第に理解される
であろうと考える。以下、図を参照して説明す
る。
第１図を参照すると、ここには、前述の1975年
12月発行のIEEEジヤーナル・オブ・ソリツドス
テートサーキツト掲載の「全MOS電荷リデイス
トリビユーシヨン・アナログ／デジタル変換技
術」と表題のついた論文で示されると同様な従来
のADC（Ａ／Ｄ変換器）１０が示されている。従
来のADC１０は導電体１４を介しコンパレータ
１６に接続するキヤパシタ配列１２によつて構成
されている。コンパレータ１６の出力１８は制御
及びシーケンス回路２０に接続しこの回路は導電
体２２ａ−２２ｅ上にデジタルデータビツト出力
を発生している。制御及びシーケンス回路２０は
論理回路を含んでおり、この論理回路はキヤパシ
タ配列１２への導電体２４ａ−２４ｎを介し
（MOSトランジスタスイツチのような）スイツチ
をオンにする。デジタル化されるべき参照電圧
VREF及び入力電圧VINは選択的にキヤパシタ配列
１２へと与えられる。
12月発行のIEEEジヤーナル・オブ・ソリツドス
テートサーキツト掲載の「全MOS電荷リデイス
トリビユーシヨン・アナログ／デジタル変換技
術」と表題のついた論文で示されると同様な従来
のADC（Ａ／Ｄ変換器）１０が示されている。従
来のADC１０は導電体１４を介しコンパレータ
１６に接続するキヤパシタ配列１２によつて構成
されている。コンパレータ１６の出力１８は制御
及びシーケンス回路２０に接続しこの回路は導電
体２２ａ−２２ｅ上にデジタルデータビツト出力
を発生している。制御及びシーケンス回路２０は
論理回路を含んでおり、この論理回路はキヤパシ
タ配列１２への導電体２４ａ−２４ｎを介し
（MOSトランジスタスイツチのような）スイツチ
をオンにする。デジタル化されるべき参照電圧
VREF及び入力電圧VINは選択的にキヤパシタ配列
１２へと与えられる。
第２ａ図から第2d図は、第１図のADC１０を
概略的に示している。ここからキヤパシタ１２
は、複数の２進法的に加重されたキヤパシタ２６
−３４及び最下位ビツト（LSB）に対応して加
重される１つの追加的キヤパシタ３６を有するこ
とがわかる。ここに示されるように、キヤパシタ
２８の値はキヤパシタ２６の値の半分であり、一
方キヤパシタ３０の値はキヤパシタ２８の値の半
分であり以下同様である。（即ち、これらのコン
デンサーは２進法的に加重されている。）これら
のキヤパシタは並列は接続される。キヤパシタ２
６−３６の上部電極は開状態であるスイツチS1に
接続され、これが閉じる時には各キヤパシタ２６
−３６の上部電極を接地する。キヤパシタ２６−
３６の上部電極は導電体３８によつてスイツチS1
に接地される。キヤパシタ２６−３６の上部電極
は導電体１４によつて電圧コンパレータ１６の正
の端子にも接続されている。電圧コンパレータ１
６の負の端子は接地されている。キヤパシタ２６
−３６の各々の下部電極はそれぞれスイツチS2−
S7へ接続される。スイツチS2−S7は接地電位と接
続するポイントＡまたは第２ａ図で示す様に、共
通する導電体４０に接続する上記スイツチS2−S7
の各々のポイントＢに交互に接続される。この導
電体４０は更にスイツチS8に接続されている。第
２ａ図に示される様に、スイツチS8は端子Ａに接
続される。端子Ａは電圧をデジタル化したもの言
いかえればVINを入力として有していて参照電圧
VREFはスイツチS8の端子Ｂに接続される。
概略的に示している。ここからキヤパシタ１２
は、複数の２進法的に加重されたキヤパシタ２６
−３４及び最下位ビツト（LSB）に対応して加
重される１つの追加的キヤパシタ３６を有するこ
とがわかる。ここに示されるように、キヤパシタ
２８の値はキヤパシタ２６の値の半分であり、一
方キヤパシタ３０の値はキヤパシタ２８の値の半
分であり以下同様である。（即ち、これらのコン
デンサーは２進法的に加重されている。）これら
のキヤパシタは並列は接続される。キヤパシタ２
６−３６の上部電極は開状態であるスイツチS1に
接続され、これが閉じる時には各キヤパシタ２６
−３６の上部電極を接地する。キヤパシタ２６−
３６の上部電極は導電体３８によつてスイツチS1
に接地される。キヤパシタ２６−３６の上部電極
は導電体１４によつて電圧コンパレータ１６の正
の端子にも接続されている。電圧コンパレータ１
６の負の端子は接地されている。キヤパシタ２６
−３６の各々の下部電極はそれぞれスイツチS2−
S7へ接続される。スイツチS2−S7は接地電位と接
続するポイントＡまたは第２ａ図で示す様に、共
通する導電体４０に接続する上記スイツチS2−S7
の各々のポイントＢに交互に接続される。この導
電体４０は更にスイツチS8に接続されている。第
２ａ図に示される様に、スイツチS8は端子Ａに接
続される。端子Ａは電圧をデジタル化したもの言
いかえればVINを入力として有していて参照電圧
VREFはスイツチS8の端子Ｂに接続される。
アナログ／デジタル変換は３つのオペレーシヨ
ンから成るシーケンスによつて行われる。第２ａ
図は「サンプルモード」を示している。まずスイ
ツチS1は接地電位と接続され、キヤパシタ２６−
３６の下部電極はスイツチ端子S2B−S7Bを介し
スイツチS8Aを通つてアナログ入力電圧VINに接
続される。キヤパシタ２６−３６の上部電極は接
地電位に接続されるのでキヤパシタ２６−３６の
下部電極は入力アナログ電圧VINに比例する電位
に充電される。
ンから成るシーケンスによつて行われる。第２ａ
図は「サンプルモード」を示している。まずスイ
ツチS1は接地電位と接続され、キヤパシタ２６−
３６の下部電極はスイツチ端子S2B−S7Bを介し
スイツチS8Aを通つてアナログ入力電圧VINに接
続される。キヤパシタ２６−３６の上部電極は接
地電位に接続されるのでキヤパシタ２６−３６の
下部電極は入力アナログ電圧VINに比例する電位
に充電される。
第２ｂ図は次のオペレーシヨン即ち「ホールド
モード」を示している。このモードにおいて、ス
イツチS1は開状態にあつて、キヤパシタ２６−３
６の下部電極はスイツチ端子S2A−S7Aを介し接
地電位と接続される。電圧がキヤパシタを瞬間的
に充たすことは不可能なのでアナログ合計ノード
４２における電位は−VINと等しい値となる。
モード」を示している。このモードにおいて、ス
イツチS1は開状態にあつて、キヤパシタ２６−３
６の下部電極はスイツチ端子S2A−S7Aを介し接
地電位と接続される。電圧がキヤパシタを瞬間的
に充たすことは不可能なのでアナログ合計ノード
４２における電位は−VINと等しい値となる。
第３段階は「リデイストリビユーシヨンモード
（再配分モード）」と呼ばれ、第２ｃ図に示され
る。このモードでは連続近似技術が用いられ、最
上位ビツト（MSB）の値をテストすることによ
つて開始される。これはスイツチS2をＢ端子にさ
らにスイツチ−S8をVREFと接続するスイツチS8の
Ｂ端子に切り換えて、キヤパシタ２６の下部電極
を参照電圧VREFまで上げることによつて実行され
る。第２ｃ図に示される等価回路は実際上、２つ
の等容量のキヤパシタ間における分圧器である。
（コンパレータ１６に入力する合計ノードにおけ
る）電圧VXは、前は−VINに等しかつたが、この
時点ではこのオペレーシヨンの結果参照電圧VREF
の半分の値だけ増加されている。又は以下の様に
示される。
（再配分モード）」と呼ばれ、第２ｃ図に示され
る。このモードでは連続近似技術が用いられ、最
上位ビツト（MSB）の値をテストすることによ
つて開始される。これはスイツチS2をＢ端子にさ
らにスイツチ−S8をVREFと接続するスイツチS8の
Ｂ端子に切り換えて、キヤパシタ２６の下部電極
を参照電圧VREFまで上げることによつて実行され
る。第２ｃ図に示される等価回路は実際上、２つ
の等容量のキヤパシタ間における分圧器である。
（コンパレータ１６に入力する合計ノードにおけ
る）電圧VXは、前は−VINに等しかつたが、この
時点ではこのオペレーシヨンの結果参照電圧VREF
の半分の値だけ増加されている。又は以下の様に
示される。
VX＝−VIN＋VREF／２
VXの符号を検知することによつて、コンパレー
タ１６はVXが０より小であれば論理「１」VXが
０より大きければ論理「０」を発生する。故にこ
れは以下の式に一致する。即ち； VX＜０である場合、VIN＞VREF／２故に MSB＝１；しかし VX＞０である場合、VIN＜VREF／２故に MSB＝０ コンパレータ１６の導電体１８における出力
（第１図）はテストを受けた２進ビツトの値であ
る。MSB（b4）が０である場合のみ、スイツチS2
は接地接続にもどる。同様にして、次のMSBは
次の大規模キヤパシタ、言いかえればキヤパシタ
２８の下部電極をVREFまで電圧をあげ、VXとし
て結果的に与えられる値の極性をチエツクする。
しかしながらこの場合、キヤパシタ配列１２の電
圧分割特性によつてVREFがVXに加えられるので、
VXは以下のように規定される。
タ１６はVXが０より小であれば論理「１」VXが
０より大きければ論理「０」を発生する。故にこ
れは以下の式に一致する。即ち； VX＜０である場合、VIN＞VREF／２故に MSB＝１；しかし VX＞０である場合、VIN＜VREF／２故に MSB＝０ コンパレータ１６の導電体１８における出力
（第１図）はテストを受けた２進ビツトの値であ
る。MSB（b4）が０である場合のみ、スイツチS2
は接地接続にもどる。同様にして、次のMSBは
次の大規模キヤパシタ、言いかえればキヤパシタ
２８の下部電極をVREFまで電圧をあげ、VXとし
て結果的に与えられる値の極性をチエツクする。
しかしながらこの場合、キヤパシタ配列１２の電
圧分割特性によつてVREFがVXに加えられるので、
VXは以下のように規定される。
VX＝−VIN＋b4VREF／２＋VREF／４
全ビツトが決定されるまでこのような方法で変
換が行われる。第２ｄ図はデジタル出力０１００
１を出力するキヤパシタ配列１２の最終的な構成
をここに示す。ここでＮビツトの変換を行うため
にはＮ回のリデイストリビユーシヨンが必要なこ
とに気づくことと思う。導電体１８におけるコン
パレータ１６からの論理出力はスイツチS1−S8を
必要に応じて開閉する為作動、制御及びシケーン
スを行う論理信号を発生する回路２０に入力され
ている。
換が行われる。第２ｄ図はデジタル出力０１００
１を出力するキヤパシタ配列１２の最終的な構成
をここに示す。ここでＮビツトの変換を行うため
にはＮ回のリデイストリビユーシヨンが必要なこ
とに気づくことと思う。導電体１８におけるコン
パレータ１６からの論理出力はスイツチS1−S8を
必要に応じて開閉する為作動、制御及びシケーン
スを行う論理信号を発生する回路２０に入力され
ている。
第１図のアナログ／デジタル変換器に関連して
説明した電荷配分技術はシステムの精度を限定す
るある種のフアクターを有している。このような
誤差発生の実例としては、２進法的な加重関係
で、キヤパシタを整合させる時に生ずる問題があ
る。配列１２に於るキヤパシタ２６−３６の２進
法的加重における不整合がADC１０に非直線性
をおこさせる。システムの直線性は、大規模キヤ
パシタにおける分数的変化に非常に影響されやす
く、これに対し小規模キヤパシタの同様の分数的
変化にはあまり影響を受けない。従つて、小規模
のキヤパシタはより大きい許容範囲を持つと言え
る。
説明した電荷配分技術はシステムの精度を限定す
るある種のフアクターを有している。このような
誤差発生の実例としては、２進法的な加重関係
で、キヤパシタを整合させる時に生ずる問題があ
る。配列１２に於るキヤパシタ２６−３６の２進
法的加重における不整合がADC１０に非直線性
をおこさせる。システムの直線性は、大規模キヤ
パシタにおける分数的変化に非常に影響されやす
く、これに対し小規模キヤパシタの同様の分数的
変化にはあまり影響を受けない。従つて、小規模
のキヤパシタはより大きい許容範囲を持つと言え
る。
第３図は２進法的に加重されたキヤパシタ配列
１２のような加重配列における不整合を決定する
為に使用される本発明に従つた回路を示す。ここ
に開示されるのは、第１図及び第２ａ図から第２
ｄ図に関し示されたのと同様な電荷リデイストリ
ビユーシヨンＡ／Ｄ変換器１０である。Ａ／Ｄ変
換器１０は２進法的に加重されたキヤパシタ配列
１２を有し、この配列１２は、複数の２進法的に
加重されたキヤパシタ５０−６４及び最下位ビツ
ト（LSB）に対応して加重された１つの追加的
キヤパシタ６６を含む。キヤパシタ配列１２の上
部電極は、合計ノード４２に接続され、このノー
ド４２は更にコンパレータ１６の負の側と接続さ
れる。コンパレータ１６の正の入力側は接地電位
と接続される。キヤパシタ５０−６６の下部電極
は、複数のスイツチS1−S9，D1−D9及び1−9
に接続される。これらのスイツチはキヤパシタ５
０−６６の下部電極に信号VIN，VREF及び接地の
信号をそれぞれ接続している。第３図のスイツチ
S1−S9は、Ａ端子と接続した時の第２ａ図のスイ
ツチS8に機能上対応する。第３図のスイツチD1
−D9は、Ｂ端子と接続される時の第２ｂ図のス
イツチS8に機能上対応する。スイツチD1−D9は、
Ａ端子と接続される時の第２ｄ図に於るスイツチ
S2−S7に機能上対応する。
１２のような加重配列における不整合を決定する
為に使用される本発明に従つた回路を示す。ここ
に開示されるのは、第１図及び第２ａ図から第２
ｄ図に関し示されたのと同様な電荷リデイストリ
ビユーシヨンＡ／Ｄ変換器１０である。Ａ／Ｄ変
換器１０は２進法的に加重されたキヤパシタ配列
１２を有し、この配列１２は、複数の２進法的に
加重されたキヤパシタ５０−６４及び最下位ビツ
ト（LSB）に対応して加重された１つの追加的
キヤパシタ６６を含む。キヤパシタ配列１２の上
部電極は、合計ノード４２に接続され、このノー
ド４２は更にコンパレータ１６の負の側と接続さ
れる。コンパレータ１６の正の入力側は接地電位
と接続される。キヤパシタ５０−６６の下部電極
は、複数のスイツチS1−S9，D1−D9及び1−9
に接続される。これらのスイツチはキヤパシタ５
０−６６の下部電極に信号VIN，VREF及び接地の
信号をそれぞれ接続している。第３図のスイツチ
S1−S9は、Ａ端子と接続した時の第２ａ図のスイ
ツチS8に機能上対応する。第３図のスイツチD1
−D9は、Ｂ端子と接続される時の第２ｂ図のス
イツチS8に機能上対応する。スイツチD1−D9は、
Ａ端子と接続される時の第２ｄ図に於るスイツチ
S2−S7に機能上対応する。
論理回路２０は、第１図の制御、シーケンス及
び記憶回路２０に機能上対応する。論理回路２０
は連続近似論理回路と、出力D1−D9及び1−9
を有する連続近似レジスタも同様に含んでいる。
典型的な論理回路２０は、ナシヨナルセミコンダ
クタ社によつて製造及び販売される部品番号DM
２５０３である。
び記憶回路２０に機能上対応する。論理回路２０
は連続近似論理回路と、出力D1−D9及び1−9
を有する連続近似レジスタも同様に含んでいる。
典型的な論理回路２０は、ナシヨナルセミコンダ
クタ社によつて製造及び販売される部品番号DM
２５０３である。
第３図に示すADC１０は第１図及び第２ａ図
から第２ｄ図に関し示されたものと同様に作動す
る。前に述べた様に、もしもキヤパシタ５０−６
４がその２進法的な比（即ちキヤパシタ５０＝
2xキヤパシタ５２＝4xキヤパシタ５４……）に
関して不整合があつたならば、非直線性をおこす
エラーがADC１０の中に送りこまれ、これによ
つてシステムの精度が劣化する。これも又前述し
た様に、大規模キヤパシタは、その２進法的比率
の不整合に関する分数的変化に非常に影響を受け
るのに対して、キヤパシタの不整合に関連して
は、キヤパシタ６０−６６のような、より小規模
なキヤパシタが大きな許容範囲を有している。
から第２ｄ図に関し示されたものと同様に作動す
る。前に述べた様に、もしもキヤパシタ５０−６
４がその２進法的な比（即ちキヤパシタ５０＝
2xキヤパシタ５２＝4xキヤパシタ５４……）に
関して不整合があつたならば、非直線性をおこす
エラーがADC１０の中に送りこまれ、これによ
つてシステムの精度が劣化する。これも又前述し
た様に、大規模キヤパシタは、その２進法的比率
の不整合に関する分数的変化に非常に影響を受け
るのに対して、キヤパシタの不整合に関連して
は、キヤパシタ６０−６６のような、より小規模
なキヤパシタが大きな許容範囲を有している。
本発明に従つて、追加のエラー訂正回路７０が
合計ノード４２に接続され、キヤパシタ５０−６
６のうちの１つ又は全部の間で発生する２進法的
比率の不整合を決定し、さらにノード４２にエラ
ー訂正信号を与えることによつてこのような不整
合による影響をとり除いている。回路７０は複数
の２進法的加重キヤパシタ７４−８２及び最下位
ビツト（LSB）に対応して加重された追加のキ
ヤパシタ８４を有するエラー訂正キヤパシタ配列
７２を含んでいる。キヤパシタ７４−８４の上部
電極はいつしよに接続及び計量（scaling）キヤ
パシタ８６（acの値を有する；ａは典型的には
２である）の下部電極に接続される。キヤパシタ
８６の上部電極は、スイツチS10の一方と接続さ
れ、スイツチS10の他方は接地電位に接続される。
合計ノード４２に接続され、キヤパシタ５０−６
６のうちの１つ又は全部の間で発生する２進法的
比率の不整合を決定し、さらにノード４２にエラ
ー訂正信号を与えることによつてこのような不整
合による影響をとり除いている。回路７０は複数
の２進法的加重キヤパシタ７４−８２及び最下位
ビツト（LSB）に対応して加重された追加のキ
ヤパシタ８４を有するエラー訂正キヤパシタ配列
７２を含んでいる。キヤパシタ７４−８４の上部
電極はいつしよに接続及び計量（scaling）キヤ
パシタ８６（acの値を有する；ａは典型的には
２である）の下部電極に接続される。キヤパシタ
８６の上部電極は、スイツチS10の一方と接続さ
れ、スイツチS10の他方は接地電位に接続される。
キヤパシタ７４−８４の下部電極は、ADC１
０に関し説明したものと同様の方法で連続するス
イツチR1−R6，E1−E6及び1−6と接続され
る。スイツチR1−R6，E1−E6及び1−6は各々
の信号VIN，VREF及び接地とそれぞれ接続される。
故にコンパレータ１６の出力は、導電体８８によ
つて論理回路手段９０に転送される。論理回路手
段９０は連続近似エラー論理回路及び連続近似エ
ラーレジスタ（SAR）を有している。論理回路
手段９０はナシヨナルコンダクタ社の製造販売す
る部品番号DM2503を使うことができる。構成さ
れた通りエラー訂正回路手段７０は本質的には、
ADC１０と同様に操作され合計ノード４２と接
続される第２のデジタル／アナログ変換器であ
る。エラー訂正キヤパシタ配列７２における２進
法的に加重されたキヤパシタ７４−８４の合計数
は、好ましい最小の訂正ステツプ規模に応じて決
定されるが一方、キヤパシタ８６の規模は、キヤ
パシタ配列１２において想像される最大エラーに
応じて決定される。
０に関し説明したものと同様の方法で連続するス
イツチR1−R6，E1−E6及び1−6と接続され
る。スイツチR1−R6，E1−E6及び1−6は各々
の信号VIN，VREF及び接地とそれぞれ接続される。
故にコンパレータ１６の出力は、導電体８８によ
つて論理回路手段９０に転送される。論理回路手
段９０は連続近似エラー論理回路及び連続近似エ
ラーレジスタ（SAR）を有している。論理回路
手段９０はナシヨナルコンダクタ社の製造販売す
る部品番号DM2503を使うことができる。構成さ
れた通りエラー訂正回路手段７０は本質的には、
ADC１０と同様に操作され合計ノード４２と接
続される第２のデジタル／アナログ変換器であ
る。エラー訂正キヤパシタ配列７２における２進
法的に加重されたキヤパシタ７４−８４の合計数
は、好ましい最小の訂正ステツプ規模に応じて決
定されるが一方、キヤパシタ８６の規模は、キヤ
パシタ配列１２において想像される最大エラーに
応じて決定される。
回路のオペレーシヨンを説明する為に、キヤパ
シタ５０−５６（これらはC50，C52，C54及びC56
として示される）の間の２進法的不整合を訂正す
ることが好ましいと仮定される。まず連続近似レ
ジスタ（SAR）D9−D1及びE6−E1は以下のよう
にセツトされる。
シタ５０−５６（これらはC50，C52，C54及びC56
として示される）の間の２進法的不整合を訂正す
ることが好ましいと仮定される。まず連続近似レ
ジスタ（SAR）D9−D1及びE6−E1は以下のよう
にセツトされる。
｛D9D8D7D6D5D4D3D2D1｝｛E6E5E4E3E2E1｝
及び
｛000011111｝｛000000｝
リセツトスイツチS10は、閉じられたリセツト
ノード４２はゼロとなるか又は接地電位と接続さ
れる。D1−D5の全てが論理“１”である時、キ
ヤパシタ５８−６６は、VREFに接続され、VREFと
等しい電圧まで充電される。次にスイツチS10は
開状態とされ、SARのD9−D1は ｛000100000｝にセツトされる。ノード１−５
はVREFからゼロに切り換えられ、ノード６はゼロ
からVREFに切り換えられるので、合計ノード４２
の電圧は以下のような比例関係を示す。
ノード４２はゼロとなるか又は接地電位と接続さ
れる。D1−D5の全てが論理“１”である時、キ
ヤパシタ５８−６６は、VREFに接続され、VREFと
等しい電圧まで充電される。次にスイツチS10は
開状態とされ、SARのD9−D1は ｛000100000｝にセツトされる。ノード１−５
はVREFからゼロに切り換えられ、ノード６はゼロ
からVREFに切り換えられるので、合計ノード４２
の電圧は以下のような比例関係を示す。
VNODE４２∝VREFC56
−VREF（C66＋C64＋C62＋C60＋C58）
キヤパシタC58−C66とC56との間の不整合に関
しエラーが存在しない場合又は C56＝C66＋C64＋C62＋C60＋C58 である場合、ノード４２の電圧は完全にゼロとな
る。しかしながら、例えばC56がC58からC66の合
計よりわずかに少い場合又は、 C56＜C66＋C64＋C62＋C60＋C58 である場合、合計ノード４２の電圧は負となり、
コンパレータ１６が高論理出力（論理１）を発生
する。この合計ノード４２の負の電圧は、キヤパ
シタC58からC66の合計（又はC66＋C64＋C62＋C60
＋C58）に関するキヤパシタC56の２進的加重にお
ける不整合（又はエラー）の量に比例する。
しエラーが存在しない場合又は C56＝C66＋C64＋C62＋C60＋C58 である場合、ノード４２の電圧は完全にゼロとな
る。しかしながら、例えばC56がC58からC66の合
計よりわずかに少い場合又は、 C56＜C66＋C64＋C62＋C60＋C58 である場合、合計ノード４２の電圧は負となり、
コンパレータ１６が高論理出力（論理１）を発生
する。この合計ノード４２の負の電圧は、キヤパ
シタC58からC66の合計（又はC66＋C64＋C62＋C60
＋C58）に関するキヤパシタC56の２進的加重にお
ける不整合（又はエラー）の量に比例する。
キヤパシタC56のエラーの量は、エラー訂正
（デジタル／アナログ変換器）回路７０を連続的
にランプアツプ（ramp up）することによつて
決定される。連続近似レジスタE1−E6の出力は
合計ノード４２におけるエラー訂正キヤパシタ配
列７２からの電圧出力がちようどゼロより大きく
なるまで即ち、コンパレータ１６からの出力が高
論理から低論理にもどる時まで連続的に増大され
る。論理手段９０内の連続近似レジスタE1−E6
におけるデジタルワードは、キヤパシタC56にお
ける２進法的加重の不整合又はエラーのデジタル
表示に対応する。このデジタルワードは以下に説
明されるような方法でメモリ内に記憶される。キ
ヤパシタC54のエラーを決定する為、スイツチS10
は、閉状態にされ合計ノード４２をゼロにセツト
しなおさなくてはならない。連続近似論理及び論
理回路手段２０は、SARの端子D9−D1を以下の
ようにセツトする。
（デジタル／アナログ変換器）回路７０を連続的
にランプアツプ（ramp up）することによつて
決定される。連続近似レジスタE1−E6の出力は
合計ノード４２におけるエラー訂正キヤパシタ配
列７２からの電圧出力がちようどゼロより大きく
なるまで即ち、コンパレータ１６からの出力が高
論理から低論理にもどる時まで連続的に増大され
る。論理手段９０内の連続近似レジスタE1−E6
におけるデジタルワードは、キヤパシタC56にお
ける２進法的加重の不整合又はエラーのデジタル
表示に対応する。このデジタルワードは以下に説
明されるような方法でメモリ内に記憶される。キ
ヤパシタC54のエラーを決定する為、スイツチS10
は、閉状態にされ合計ノード４２をゼロにセツト
しなおさなくてはならない。連続近似論理及び論
理回路手段２０は、SARの端子D9−D1を以下の
ようにセツトする。
｛D9D8D7D6D5D4D3D2D1｝
｛000111111｝
論理回路９０の連続近似エラー論理は、SAR
のE1−E6をキヤパシタC56のエラーコードを示す
デジタル表示、又は ｛E6E5E4E3E2E1｝ ＝｛C56のエラーコード｝ にセツトする。
のE1−E6をキヤパシタC56のエラーコードを示す
デジタル表示、又は ｛E6E5E4E3E2E1｝ ＝｛C56のエラーコード｝ にセツトする。
これによつて以下のようになることも注意しな
くてはならない。
くてはならない。
｛C66＋C64＋C62＋C60＋C58＋C56
＋C56に於るエラー｝
＝２（C66＋C64＋C62＋C60＋C58）
上記の工程が完了した結果、スイツチS10が開
かれ、レジスタD9−D1は論理回路手段２０内の
連続近似論理によつて｛001000000｝にセツトさ
れる。同様に回路手段９０内の連続エラー論理は
レジスタE6−E1を以下の条件にセツトする。
かれ、レジスタD9−D1は論理回路手段２０内の
連続近似論理によつて｛001000000｝にセツトさ
れる。同様に回路手段９０内の連続エラー論理は
レジスタE6−E1を以下の条件にセツトする。
｛E6E5E4E3E2E1｝
｛000000｝
C54（ノード７）がゼロからVREFに切換えられ、
ノード１−６がVREFからゼロに切り換えられるの
で、合計ノード４２における電圧は、以下のよう
な比例関係を示す。
ノード１−６がVREFからゼロに切り換えられるの
で、合計ノード４２における電圧は、以下のよう
な比例関係を示す。
VRODE４２∝VREFC54−VREF〔C66
＋C64＋C62＋C60＋C58＋C56
＋C56におけるエラー〕
C54が上記の式のカツコ内の合計とまつたく等
しい場合には、ノード４２の電圧はゼロとなる。
言い換えれば、ノード４２の電圧がゼロであれば
キヤパシタ５４とキヤパシタ５６−６６の合計に
前もつてキヤパシタC56によつて決定され、ノー
ド４２からエラー調整回路によつて送りこまれた
エラーを加えたものとが２進法的に完全に整合し
ていることを示す。例えばC54がわずかに上記の
等式のカツコ内の項より少ない場合、合計ノード
４２の電圧はゼロより小さくなり、コンパレータ
１６の出力は、高くなる。合計ノード４２の電圧
の量は、２進法的な不整合、又はキヤパシタC54
のエラーの量に比例する。ここで再びコンパレー
タ１６の出力がハイからローに変化するまでエラ
ー調整回路７０の連続近似レジスタE1−E6を連
続してランプアツプすることによつてエラーが決
定される。レジスタE1−E6内のデジタルワード
は、キヤパシタC54の２進法的な不整合をデジタ
ルに表示したものと対応する。このE1−E6にお
けるデジタルワードはメモリ内に記憶される。
しい場合には、ノード４２の電圧はゼロとなる。
言い換えれば、ノード４２の電圧がゼロであれば
キヤパシタ５４とキヤパシタ５６−６６の合計に
前もつてキヤパシタC56によつて決定され、ノー
ド４２からエラー調整回路によつて送りこまれた
エラーを加えたものとが２進法的に完全に整合し
ていることを示す。例えばC54がわずかに上記の
等式のカツコ内の項より少ない場合、合計ノード
４２の電圧はゼロより小さくなり、コンパレータ
１６の出力は、高くなる。合計ノード４２の電圧
の量は、２進法的な不整合、又はキヤパシタC54
のエラーの量に比例する。ここで再びコンパレー
タ１６の出力がハイからローに変化するまでエラ
ー調整回路７０の連続近似レジスタE1−E6を連
続してランプアツプすることによつてエラーが決
定される。レジスタE1−E6内のデジタルワード
は、キヤパシタC54の２進法的な不整合をデジタ
ルに表示したものと対応する。このE1−E6にお
けるデジタルワードはメモリ内に記憶される。
２進法的に不整合がC52に存在するか否かを判
断する為、本質的に以下の様に上記手続が繰返さ
れるスイツチS10が閉じられている為、故に合計
ノード４２は接地電位と接続される。SARのD9
からD1は以下のようにセツトされる。
断する為、本質的に以下の様に上記手続が繰返さ
れるスイツチS10が閉じられている為、故に合計
ノード４２は接地電位と接続される。SARのD9
からD1は以下のようにセツトされる。
｛D9D8D7D6D5D4D3D2D1｝
｛001111111｝
この点においてエラー訂正回路７０がノード４
２からキヤパシタにおける２進法的不整合を訂正
する為の電圧を与えることは重要であるので注意
してもらいたい。本方法の以上の段階は、キヤパ
シタC56及びキヤパシタC54におけるエラーの存在
する場合を示している。キヤパシタC52における
２進法的不整合を訂正する為、キヤパシタC54及
びキヤパシタC56に関するエラーの合計がエラー
訂正回路７０によつてノード４２に与えられなく
てはならない。言い換えれば、連続近似エラーレ
ジスタE1−E6はキヤパシタC56のエラーコードの
合計にキヤパシタC54のエラーコードを加えたも
の、又は以下の式に対応するワードを示すデジタ
ル表示にセツトされなくてはならない。
２からキヤパシタにおける２進法的不整合を訂正
する為の電圧を与えることは重要であるので注意
してもらいたい。本方法の以上の段階は、キヤパ
シタC56及びキヤパシタC54におけるエラーの存在
する場合を示している。キヤパシタC52における
２進法的不整合を訂正する為、キヤパシタC54及
びキヤパシタC56に関するエラーの合計がエラー
訂正回路７０によつてノード４２に与えられなく
てはならない。言い換えれば、連続近似エラーレ
ジスタE1−E6はキヤパシタC56のエラーコードの
合計にキヤパシタC54のエラーコードを加えたも
の、又は以下の式に対応するワードを示すデジタ
ル表示にセツトされなくてはならない。
｛E6E5E4E3E2E1｝＝｛C56のエラーコード
＋C54のエラーコード｝
スイツチS10は次に開状態となり、レジスタD9
−D1は以下のようにセツトされる。
−D1は以下のようにセツトされる。
｛D9D8D7D6D5D4D3D2D1｝＝
｛010000000｝
そしてレジスタE6−E1はゼロにセツトされる。
以上に説明した方法でキヤパシタC52における２
進法的不整合又はエラーが決定され必要に応じて
記憶される。次にこの工程はキヤパシタC50に関
しくり返される。故に、追加したエラー訂正回路
７０によつてADC１０の較正が行われることが
わかる。MOS技術を利用することによりこれは
同一チツプ内で実現することが可能であり、更に
ADC１０を較正する為の精密な外部較正ソース
を必要としないという利点を有している。言い換
えれば、これらの機能は完全に内蔵されていると
いうことである。
以上に説明した方法でキヤパシタC52における２
進法的不整合又はエラーが決定され必要に応じて
記憶される。次にこの工程はキヤパシタC50に関
しくり返される。故に、追加したエラー訂正回路
７０によつてADC１０の較正が行われることが
わかる。MOS技術を利用することによりこれは
同一チツプ内で実現することが可能であり、更に
ADC１０を較正する為の精密な外部較正ソース
を必要としないという利点を有している。言い換
えれば、これらの機能は完全に内蔵されていると
いうことである。
第４図は、ランダムアクセスメモリ（RAM）
の検索テーブルのようなメモリをさらに含む第３
図のブロツク図を示している。メモリアドレスバ
ス９４は、論理回路２０とRAM９２の間を接続
している。出力バス９６はメモリ９２と論理回路
９０の間を接続している。論理回路９０の出力は
デジタル加算器１００への１つの入力を形成して
いる。デジタル加算器１００の出力１０２ａはメ
モリ９２に入力されるが一方、メモリ９２からの
もう一方の出力１０２ｂはフイードバツクされ、
デジタル加算器１００の第２の入力と接続する。
の検索テーブルのようなメモリをさらに含む第３
図のブロツク図を示している。メモリアドレスバ
ス９４は、論理回路２０とRAM９２の間を接続
している。出力バス９６はメモリ９２と論理回路
９０の間を接続している。論理回路９０の出力は
デジタル加算器１００への１つの入力を形成して
いる。デジタル加算器１００の出力１０２ａはメ
モリ９２に入力されるが一方、メモリ９２からの
もう一方の出力１０２ｂはフイードバツクされ、
デジタル加算器１００の第２の入力と接続する。
第３図を参照しながら説明した様に、キヤパシ
タC50−C56における２進法的不整合は、いかなる
外部較正電圧も使用せずに容易に決定することが
できる。検討の目的でキヤパシタC50−C56の２進
法的不整合を訂正することが望まれていると仮定
する。エラーキヤパシタ配列７２はキヤパシタ５
６のエラーを決定する。更にこのデジタル値はメ
モリ９２内に記憶される。次のエラー調整工程が
くり返されキヤパシタ５４のエラーはエラーキヤ
パシタ配列７２によつて決定される。このような
エラーのデジタル表示は加算器１００を通つて転
送され、メモリ９２内に記憶される。キヤパシタ
５４のエラーコードのデジタル表示はフイードバ
ツクされ、メモリ９２内に記憶されているキヤパ
シタC56のエラーコードのデジタル表示と一緒に
まとめられる。この工程は、キヤパシタC56−C50
の各々のエラーコード及びこれらの合計が全てメ
モリ内に記憶されるまでくり返される。４つの最
上位ビツト（Ｎ＝４）を調整する為には、メモリ
９２内に24又は16ワードの記憶容量が必要とされ
る。論理回路２０はキヤパシタ配列１２ののどの
キヤパシタが利用されるか、故にどのキヤパシタ
が訂正を必要するかを決定する。論理回路２０か
らのバス９４上のメモリアドレス信号によつて適
正なメモリ位置が呼び出され、エラー信号を示す
デジタル表示がバス９６を少し連続近似レジスタ
E1−ENに転送される。更にこれによつてエラー
キヤパシタ配列７２は合計ノード４２に訂正信号
を送りこみ、キヤパシタ配列１２における２進法
的不整合を訂正する。
タC50−C56における２進法的不整合は、いかなる
外部較正電圧も使用せずに容易に決定することが
できる。検討の目的でキヤパシタC50−C56の２進
法的不整合を訂正することが望まれていると仮定
する。エラーキヤパシタ配列７２はキヤパシタ５
６のエラーを決定する。更にこのデジタル値はメ
モリ９２内に記憶される。次のエラー調整工程が
くり返されキヤパシタ５４のエラーはエラーキヤ
パシタ配列７２によつて決定される。このような
エラーのデジタル表示は加算器１００を通つて転
送され、メモリ９２内に記憶される。キヤパシタ
５４のエラーコードのデジタル表示はフイードバ
ツクされ、メモリ９２内に記憶されているキヤパ
シタC56のエラーコードのデジタル表示と一緒に
まとめられる。この工程は、キヤパシタC56−C50
の各々のエラーコード及びこれらの合計が全てメ
モリ内に記憶されるまでくり返される。４つの最
上位ビツト（Ｎ＝４）を調整する為には、メモリ
９２内に24又は16ワードの記憶容量が必要とされ
る。論理回路２０はキヤパシタ配列１２ののどの
キヤパシタが利用されるか、故にどのキヤパシタ
が訂正を必要するかを決定する。論理回路２０か
らのバス９４上のメモリアドレス信号によつて適
正なメモリ位置が呼び出され、エラー信号を示す
デジタル表示がバス９６を少し連続近似レジスタ
E1−ENに転送される。更にこれによつてエラー
キヤパシタ配列７２は合計ノード４２に訂正信号
を送りこみ、キヤパシタ配列１２における２進法
的不整合を訂正する。
一般的に、メモリ位置D9D8D7D6において記憶
されるエラーに関する情報は｛D9＊D50のエラー
＋D8＊C52のエラー＋D7＊C54のエラー＋D6＊C56
のエラー｝で示される。
されるエラーに関する情報は｛D9＊D50のエラー
＋D8＊C52のエラー＋D7＊C54のエラー＋D6＊C56
のエラー｝で示される。
例をあげるなら、D9D8D7D6＝1101であるアド
レス位置に関し、メモリは以下のようなエラー情
報を記憶している。
レス位置に関し、メモリは以下のようなエラー情
報を記憶している。
｛C50のエラー＋C52のエラー＋C56のエラー｝
同様にして、D9D8D7D6＝0101であるメモリ位
置に関し以下のようなエラー情報を記憶する。
置に関し以下のようなエラー情報を記憶する。
｛C52のエラー＋C56のエラー｝
この工程は、キヤパシタC50からC56における各
エラーに関し、またこれらの組合せごとに反復さ
れる。言い換えれば、キヤパシタC50C52C54及び
C56のエラーはそれぞれメモリ内の（アドレス位
置において1000，0100，0010及び0001と名づけら
れた４つの位置である）１カ所に記憶される。残
る12のメモリスペースは、これらの合計又はこれ
ら４つのキヤパシタのエラーの入れ換えの為のス
ペースである。オペレーシヨンにおいて、キヤパ
シタ１２がオペレーシヨンに使用され、入力電圧
VINがキヤパシタC52及びC56が使用中であるよう
な電圧である時、論理回路２０はバス９４上にメ
モリ９２への0101のメモリアドレスを発生する。
これによつてメモリ９２はC52＋C56に関するエラ
ー情報をバス９６に出力する。このデジタル表示
によつて論理回路９０内の連続近似レジスタ及び
エラーキヤパシタ配列７２はキヤパシタC52及び
C56におけるエラーを補償する為の信号を発生す
る。言いかえれば、論理回路１０内の連続近似レ
ジスタにおける４つの最上位ビツトがRAMメモ
リ９２をアドレス指定している。次にメモリ９２
は特定の１つまたは複数のキヤパシタのエラーを
示すデジタル表示をエラー訂正キヤパシタ配列７
２に送りこむ。キヤパシタ配列１２をエラー訂正
キヤパシタ配列７２と組合せることによつて、精
密なアナログデジタル変換ADCがなしとげられ
る。ここでメモリ９２からキヤパシタのエラー情
報をひき出す為に要する時間はアナログ／デジタ
ル変換器１０のビツト変換時間より短くなくては
いけないことを注記しておく。
エラーに関し、またこれらの組合せごとに反復さ
れる。言い換えれば、キヤパシタC50C52C54及び
C56のエラーはそれぞれメモリ内の（アドレス位
置において1000，0100，0010及び0001と名づけら
れた４つの位置である）１カ所に記憶される。残
る12のメモリスペースは、これらの合計又はこれ
ら４つのキヤパシタのエラーの入れ換えの為のス
ペースである。オペレーシヨンにおいて、キヤパ
シタ１２がオペレーシヨンに使用され、入力電圧
VINがキヤパシタC52及びC56が使用中であるよう
な電圧である時、論理回路２０はバス９４上にメ
モリ９２への0101のメモリアドレスを発生する。
これによつてメモリ９２はC52＋C56に関するエラ
ー情報をバス９６に出力する。このデジタル表示
によつて論理回路９０内の連続近似レジスタ及び
エラーキヤパシタ配列７２はキヤパシタC52及び
C56におけるエラーを補償する為の信号を発生す
る。言いかえれば、論理回路１０内の連続近似レ
ジスタにおける４つの最上位ビツトがRAMメモ
リ９２をアドレス指定している。次にメモリ９２
は特定の１つまたは複数のキヤパシタのエラーを
示すデジタル表示をエラー訂正キヤパシタ配列７
２に送りこむ。キヤパシタ配列１２をエラー訂正
キヤパシタ配列７２と組合せることによつて、精
密なアナログデジタル変換ADCがなしとげられ
る。ここでメモリ９２からキヤパシタのエラー情
報をひき出す為に要する時間はアナログ／デジタ
ル変換器１０のビツト変換時間より短くなくては
いけないことを注記しておく。
第５図は第４図で示すアナログ／デジタル変換
器に変更を加えた実施例を示している。この実施
例では、第４図で示されるものより小さいメモリ
容量を利用することが可能になつている。第５図
に示すように、エラー論理回路９０からの出力
は、バス１１２によつてＮワードのメモリを持つ
メモリ１１０に直接与えられる。メモリ１１０か
らの出力はバス１１４によつてデジタル加算器１
１６に接続される。デジタル加算器１１６からの
出力の１つはバス１１８Ａを介し論理回路９０に
与えられ、一方もう一方の出力１１８Ｂは、デジ
タル加算器１１６の入力としてフイードバツクさ
れる。この実施例において、メモリ内に記憶され
ることが必要なワード数は、最上位ビツトの数又
は訂正されるキヤパシタの数と等しい。我々の前
述した実施例においては、４つのキヤパシタC50
−C56が訂正されるので、メモリ１１０内に４つ
の記憶ワードのみが必要とされる。キヤパシタ配
列１２が例えばキヤパシタC50及びC52を利用して
いることを表示する場合、メモリアドレスバス９
４はメモリ１１０内のこれらのエラーを示すデジ
タル表示にアクセスし、これらは、デジタル加算
器１１６で合計され、バス１１８Ａによつて論理
回路９０に転送される。次にエラーキヤパシタ配
列７２はエラー訂正信号を発生する。エラー訂正
信号は、ノード４２に転送され、キヤパシタC50
及びC52のエラーをゼロにする。上述の説明で意
図した通り第５図の実施例において、キヤパシタ
のエラー情報をひきだす為に使われる時間はメモ
リ１１０のアクセス時間及びこれに加算器１１６
で必要とされる追加の時間（典型的にはこの時間
は数マイクロ秒のオーダである）を加えたものに
等しくなる。第４図の実施例において、キヤパシ
タのエラー情報を導き出す為に要する時間は、ち
ようどメモリ９２のアクセス時間であつた。（こ
れも典型的には数10マイクロ秒である。）Ａ／Ｄ
変換時間は、エラー情報をひきだす為にかかる時
間より長くなくてはならないので、第４図の実施
例におけるＡ／Ｄ変換のレートは、第５図の実施
例より高速となる。
器に変更を加えた実施例を示している。この実施
例では、第４図で示されるものより小さいメモリ
容量を利用することが可能になつている。第５図
に示すように、エラー論理回路９０からの出力
は、バス１１２によつてＮワードのメモリを持つ
メモリ１１０に直接与えられる。メモリ１１０か
らの出力はバス１１４によつてデジタル加算器１
１６に接続される。デジタル加算器１１６からの
出力の１つはバス１１８Ａを介し論理回路９０に
与えられ、一方もう一方の出力１１８Ｂは、デジ
タル加算器１１６の入力としてフイードバツクさ
れる。この実施例において、メモリ内に記憶され
ることが必要なワード数は、最上位ビツトの数又
は訂正されるキヤパシタの数と等しい。我々の前
述した実施例においては、４つのキヤパシタC50
−C56が訂正されるので、メモリ１１０内に４つ
の記憶ワードのみが必要とされる。キヤパシタ配
列１２が例えばキヤパシタC50及びC52を利用して
いることを表示する場合、メモリアドレスバス９
４はメモリ１１０内のこれらのエラーを示すデジ
タル表示にアクセスし、これらは、デジタル加算
器１１６で合計され、バス１１８Ａによつて論理
回路９０に転送される。次にエラーキヤパシタ配
列７２はエラー訂正信号を発生する。エラー訂正
信号は、ノード４２に転送され、キヤパシタC50
及びC52のエラーをゼロにする。上述の説明で意
図した通り第５図の実施例において、キヤパシタ
のエラー情報をひきだす為に使われる時間はメモ
リ１１０のアクセス時間及びこれに加算器１１６
で必要とされる追加の時間（典型的にはこの時間
は数マイクロ秒のオーダである）を加えたものに
等しくなる。第４図の実施例において、キヤパシ
タのエラー情報を導き出す為に要する時間は、ち
ようどメモリ９２のアクセス時間であつた。（こ
れも典型的には数10マイクロ秒である。）Ａ／Ｄ
変換時間は、エラー情報をひきだす為にかかる時
間より長くなくてはならないので、第４図の実施
例におけるＡ／Ｄ変換のレートは、第５図の実施
例より高速となる。
第６図は第４図及び第５図で示されるようなメ
モリをまつたく必要としない本発明の実施例を示
している。第６図で開示されるアナログ／デジタ
ル変換器１０は第３図で示されると同様の方法で
又今までに説明してきた様な方法で操作される。
前に示した実施例と比較して、複数のエラーキヤ
パシタ配列１３０−１３６がいつしよに合計ノー
ド４２に接続される。Ｎ個のエラーキヤパシタ配
列が存在する場合、キヤパシタ配列１２における
各々のキヤパシタにそれぞれ１つが対応し、これ
が較正され２進法的に整合されている。論理回路
１３８は各々のエラーキヤパシタ配列１３０から
１３６に対してそれぞれ複数の連続近似レジスタ
及び連続近似論理回路を有している。ADC１０
における論理回路１２０からの出力は「Ｎ」本の
配線から成るバス１４０によつて論理回路１３８
に接続される。
モリをまつたく必要としない本発明の実施例を示
している。第６図で開示されるアナログ／デジタ
ル変換器１０は第３図で示されると同様の方法で
又今までに説明してきた様な方法で操作される。
前に示した実施例と比較して、複数のエラーキヤ
パシタ配列１３０−１３６がいつしよに合計ノー
ド４２に接続される。Ｎ個のエラーキヤパシタ配
列が存在する場合、キヤパシタ配列１２における
各々のキヤパシタにそれぞれ１つが対応し、これ
が較正され２進法的に整合されている。論理回路
１３８は各々のエラーキヤパシタ配列１３０から
１３６に対してそれぞれ複数の連続近似レジスタ
及び連続近似論理回路を有している。ADC１０
における論理回路１２０からの出力は「Ｎ」本の
配線から成るバス１４０によつて論理回路１３８
に接続される。
検討及び説明をここで行う為、「Ｎ」＝４として
仮定する。これは、キヤパシタ配列１２に於て４
つの最上位ビツトに調整を行うことが望ましいこ
とを意味することになる。言い換えればエラーキ
ヤパシタ配列１は（第３図の）キヤパシタC56に
おける２進法的不整合を訂正し、エラーキヤパシ
タ配列２は（第３図の）キヤパシタC54における
２進法的不整合を訂正し、エラーキヤパシタ配列
３は（第３図の）キヤパシタC52における２進法
的不整合を訂正し、（配列１３６における）エラ
ーキヤパシタ配列４がキヤパシタ配列１２内の
（第３図の）キヤパシタC50における２進法的不整
合を訂正するということである。
仮定する。これは、キヤパシタ配列１２に於て４
つの最上位ビツトに調整を行うことが望ましいこ
とを意味することになる。言い換えればエラーキ
ヤパシタ配列１は（第３図の）キヤパシタC56に
おける２進法的不整合を訂正し、エラーキヤパシ
タ配列２は（第３図の）キヤパシタC54における
２進法的不整合を訂正し、エラーキヤパシタ配列
３は（第３図の）キヤパシタC52における２進法
的不整合を訂正し、（配列１３６における）エラ
ーキヤパシタ配列４がキヤパシタ配列１２内の
（第３図の）キヤパシタC50における２進法的不整
合を訂正するということである。
エラーキヤパシタ配列１は第３図に関し説明し
たものと同様な方法でキヤパシタC56における２
進法的不整合を較正する。この不整合を示すデジ
タル表示は論理回路１３８内の連続近似レジスタ
E1−E6に記憶される。同様にしてキヤパシタC54
に関する２進法的不整合は、エラーキヤパシタ配
列２によつて決定され、組合せシスを示すデジタ
ル表示は論理回路１３８内の連続近似レジスタ２
F1−F6に記憶される。これはエラーキヤパシタ
配列３及び４に対して反復される。即ち、キヤパ
シタC56−C50のエラーコードはそれぞれSARの
E1−E6からH1−H6までの中に記憶される。キヤ
パシタ配列１２に於てキヤパシタC50−C56のいく
つか又は全てを利用する場合論理回路２０がバス
１４０を介し論理回路１３８内の適当な連続近似
レジスタを作動させることによつてエラーキヤパ
シタ配列１３０−１３６から信号が発生され、キ
ヤパシタ配列１２内に発生した２進法的不整合を
較正又は訂正する。
たものと同様な方法でキヤパシタC56における２
進法的不整合を較正する。この不整合を示すデジ
タル表示は論理回路１３８内の連続近似レジスタ
E1−E6に記憶される。同様にしてキヤパシタC54
に関する２進法的不整合は、エラーキヤパシタ配
列２によつて決定され、組合せシスを示すデジタ
ル表示は論理回路１３８内の連続近似レジスタ２
F1−F6に記憶される。これはエラーキヤパシタ
配列３及び４に対して反復される。即ち、キヤパ
シタC56−C50のエラーコードはそれぞれSARの
E1−E6からH1−H6までの中に記憶される。キヤ
パシタ配列１２に於てキヤパシタC50−C56のいく
つか又は全てを利用する場合論理回路２０がバス
１４０を介し論理回路１３８内の適当な連続近似
レジスタを作動させることによつてエラーキヤパ
シタ配列１３０−１３６から信号が発生され、キ
ヤパシタ配列１２内に発生した２進法的不整合を
較正又は訂正する。
ここで上記の精密な素子及び構成部分において
発生するエラーを訂正する方法及び装置は電荷リ
デイストリビユーシヨンキヤパシタ配列に限定さ
れるものではなく、抵抗ラダーのようなその他の
データ獲得システムに関しても使用可能であるこ
とを理解しておかなくてはならない。更にキヤパ
シタ配列１２内のキヤパシタにおけるエラーを決
定する為に使用された方法又は工程は、コンパレ
ータ１６内のずれによるエラー（offset error）
を決定する為に使用することもできる。ずれによ
るエラーを決定する為、２進法的に加重されたキ
ヤパシタにおける不整合を決定する為に使用した
ものと同一の技術が利用される。以上に示した解
決方法はスイツチキヤパシタ及びこれらを動かす
ための論理回路のみを必要とするので、このよう
な構成は、MOS技術を使つた集積回路の形式を
利用して容易に製造することができる。また従来
必要とされたような較正を行う為の外部的な精密
較正用電圧を必要としないので、この方法で使用
されるADC又はDACの仕様は必要とされる時は
いつでも又は電力供給源のスイツチが入ればいつ
でも較正しなおすことができる。故にこのような
データ獲得システムの精度は、あらゆる温度変化
に対しても保証されており、さらに長時間の安定
性を確実なものとする。以上において説明した自
己較正技術及び回路によつて、ADC／DACの精
度はもはや素子間の整合の精度によつて限定され
ることはない。故にこの型の方法を用いることに
よつて14ビツト又はそれ以上の精度を有し、モノ
リシツク型で且つレーザートリムを必要としない
DAC／ADCが、MOS技術を使つて高い歩留まり
を実現することが可能となる。
発生するエラーを訂正する方法及び装置は電荷リ
デイストリビユーシヨンキヤパシタ配列に限定さ
れるものではなく、抵抗ラダーのようなその他の
データ獲得システムに関しても使用可能であるこ
とを理解しておかなくてはならない。更にキヤパ
シタ配列１２内のキヤパシタにおけるエラーを決
定する為に使用された方法又は工程は、コンパレ
ータ１６内のずれによるエラー（offset error）
を決定する為に使用することもできる。ずれによ
るエラーを決定する為、２進法的に加重されたキ
ヤパシタにおける不整合を決定する為に使用した
ものと同一の技術が利用される。以上に示した解
決方法はスイツチキヤパシタ及びこれらを動かす
ための論理回路のみを必要とするので、このよう
な構成は、MOS技術を使つた集積回路の形式を
利用して容易に製造することができる。また従来
必要とされたような較正を行う為の外部的な精密
較正用電圧を必要としないので、この方法で使用
されるADC又はDACの仕様は必要とされる時は
いつでも又は電力供給源のスイツチが入ればいつ
でも較正しなおすことができる。故にこのような
データ獲得システムの精度は、あらゆる温度変化
に対しても保証されており、さらに長時間の安定
性を確実なものとする。以上において説明した自
己較正技術及び回路によつて、ADC／DACの精
度はもはや素子間の整合の精度によつて限定され
ることはない。故にこの型の方法を用いることに
よつて14ビツト又はそれ以上の精度を有し、モノ
リシツク型で且つレーザートリムを必要としない
DAC／ADCが、MOS技術を使つて高い歩留まり
を実現することが可能となる。
本発明は特定の方法及び装置に関し示している
が、この変形又は改変は添付特許請求の範囲によ
つて規定する本発明の主旨から離れずに可能であ
ることは明らかであると信ずる。
が、この変形又は改変は添付特許請求の範囲によ
つて規定する本発明の主旨から離れずに可能であ
ることは明らかであると信ずる。
第１図は、従来技術の全MOS電荷リデイスト
リビユーシヨンアナログ／デジタル変換器
（ADC）のブロツク図である。第２ａ図〜第２ｄ
図は、種々のフエイズのオペレーシヨンにおける
第１図のADCを示す概略図である。第３図は、
本発明による自己訂正ADCの概略図である。第
４図は、１つのメモリ構造を持つ第３図のADC
のブロツク図を示す。第５図は、上記と異るメモ
リ構造を持つ第３図のADCのブロツク図である。
第６図は、複数のエラー訂正キヤパシタ配列を持
つ本発明のADCを示す。
リビユーシヨンアナログ／デジタル変換器
（ADC）のブロツク図である。第２ａ図〜第２ｄ
図は、種々のフエイズのオペレーシヨンにおける
第１図のADCを示す概略図である。第３図は、
本発明による自己訂正ADCの概略図である。第
４図は、１つのメモリ構造を持つ第３図のADC
のブロツク図を示す。第５図は、上記と異るメモ
リ構造を持つ第３図のADCのブロツク図である。
第６図は、複数のエラー訂正キヤパシタ配列を持
つ本発明のADCを示す。
Claims (1)
- 【特許請求の範囲】 １ ２進法的に加重された複数のキヤパシタを備
えた第１のキヤパシタ配列であつて、前記複数の
キヤパシタの各々の１つの電極がノードに接続さ
れた前記キヤパシタ配列と、 一つの入力端子が前記ノードに接続された比較
器と、 前記比較器の出力端子および前記第１のキヤパ
シタ配列に接続され、前記複数のキヤパシタの個
個のもの及び組合せを選択的に、前記ノードへの
リデイストリビユーシヨンのために、予め選択さ
れた電圧に接続する論理回路と、 ２進法的に加重された複数のキヤパシタを備え
前記ノードに接続された一つの第２のエラーキヤ
パシタ配列であつて、前記ノードで必要とされる
付加的エラー訂正信号を供給し前記第１のキヤパ
シタ配列における予め選択されたキヤパシタの２
進法的不整合を訂正する前記エラーキヤパシタ配
列と、 前記第１のキヤパシタ配列におけるキヤパシタ
の個々のもの及び組み合わせに対応したエラー訂
正データを記憶する記憶手段と、前記論理回路に
より前記第１のキヤパシタ配列におけるキヤパシ
タを選択するとき選択されたキヤパシタの個々の
もの及び組み合わせに応じて前記エラー訂正デー
タを読み出す手段と、前記読み出されたエラー訂
正データにより前記エラーキヤパシタ配列におけ
るキヤパシタを選択してこの選択されたキヤパシ
タを選択された電圧に接続する手段と、 を有する自己較正電荷リデイストリビユーシヨン
アナログ／デイジタル変換器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/260,435 US4399426A (en) | 1981-05-04 | 1981-05-04 | On board self-calibration of analog-to-digital and digital-to-analog converters |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186828A JPS57186828A (en) | 1982-11-17 |
| JPH0348700B2 true JPH0348700B2 (ja) | 1991-07-25 |
Family
ID=22989151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073236A Granted JPS57186828A (en) | 1981-05-04 | 1982-04-30 | Data acquisition system with self calibration function and method of calibracting same |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4399426A (ja) |
| EP (1) | EP0064147B1 (ja) |
| JP (1) | JPS57186828A (ja) |
| DE (1) | DE3279433D1 (ja) |
Families Citing this family (120)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610810A (en) * | 1981-09-06 | 1997-03-11 | Canon Kabushiki Kaisha | Apparatus for correcting errors in a digital-to-analog converter |
| US4568917A (en) * | 1983-06-27 | 1986-02-04 | Motorola, Inc. | Capacitive digital to analog converter which can be trimmed up and down |
| US4616329A (en) * | 1983-08-26 | 1986-10-07 | Bio-Rad Laboratories, Inc. | Self-calibrating adaptive ranging apparatus and method |
| US4599604A (en) * | 1984-08-27 | 1986-07-08 | Motorola, Inc. | A/D Self-testing circuit |
| FR2574606B1 (fr) * | 1984-12-11 | 1990-05-11 | Efcis | Convertisseur numerique analogique a redistribution de charges capacitives avec autocalibration |
| US4677581A (en) * | 1985-05-30 | 1987-06-30 | Allied Corporation | Multichannel, self-calibrating, analog input/output apparatus for generating and measuring DC stimuli |
| SE452830B (sv) * | 1985-12-02 | 1987-12-14 | Ellemtel Utvecklings Ab | Anordning for att omvandla en analog, balanserad signal (v?71i?71n?71+,v?71i?71n?71-) till en digital signal genom laddningsomfordelning i ett antal kapacitiva element |
| US4709225A (en) * | 1985-12-16 | 1987-11-24 | Crystal Semiconductor Corporation | Self-calibration method for capacitors in a monolithic integrated circuit |
| IT1186476B (it) * | 1985-12-19 | 1987-11-26 | Sgs Microelettronica Spa | Apparecchio e metodo per la correzione della tensione di offset in un convertitore analogico-digitale |
| DE3750797D1 (de) * | 1986-09-01 | 1995-01-12 | Siemens Ag | Analog-Digital-Umsetzer mit Kapazitätsnetzwerk. |
| US4742330A (en) * | 1987-05-01 | 1988-05-03 | The Regents Of The University Of California | Flash A/D converter using capacitor arrays |
| EP0320642B1 (de) * | 1987-12-14 | 1994-10-05 | Siemens Aktiengesellschaft | Kalibrierungsverfahren für redundante A/D-und D/A-Umsetzer mit gewichtetem Netzwerk |
| US4851838A (en) * | 1987-12-18 | 1989-07-25 | Vtc Incorporated | Single chip successive approximation analog-to-digital converter with trimmable and controllable digital-to-analog converter |
| EP0360919B1 (de) * | 1988-09-30 | 1995-12-20 | Siemens Aktiengesellschaft | Verfahren zur Bestimmung und Verarbeitung von Korrekturwerten für selbstkalibrierende A/D- und D/A-Wandler und Rechenwerk zur Durchführung des Verfahrens |
| EP0360914B1 (de) * | 1988-09-30 | 1994-07-27 | Siemens Aktiengesellschaft | Selbstkalibrierender A/D- und D/A-Wandler |
| EP0360922B1 (de) * | 1988-09-30 | 1993-09-01 | Siemens Aktiengesellschaft | Selbstkalibrierender A/D- und D/A-Wandler |
| US5006854A (en) * | 1989-02-13 | 1991-04-09 | Silicon Systems, Inc. | Method and apparatus for converting A/D nonlinearities to random noise |
| JPH03206728A (ja) * | 1990-01-08 | 1991-09-10 | Matsushita Electric Ind Co Ltd | 自己校正方式ａｄコンバータおよびそのテスト方法 |
| US4989002A (en) * | 1990-02-12 | 1991-01-29 | Texas Instruments Incorporated | Common-mode error self-calibration circuit and method of operation |
| US5182558A (en) * | 1991-10-25 | 1993-01-26 | Halliburton Geophysical Services, Inc. | System for generating correction signals for use in forming low distortion analog signals |
| US5353028A (en) * | 1992-05-14 | 1994-10-04 | Texas Instruments Incorporated | Differential fuse circuit and method utilized in an analog to digital converter |
| US5235335A (en) * | 1992-06-02 | 1993-08-10 | Texas Instruments Incorporated | Circuit and method for tuning capacitor arrays |
| US5276446A (en) * | 1992-07-01 | 1994-01-04 | Northern Telecom Limited | Analog-to-digital converter with error signal compensation and method for its operation |
| US5305004A (en) * | 1992-09-29 | 1994-04-19 | Texas Instruments Incorporated | Digital to analog converter for sigma delta modulator |
| DE4313745A1 (de) * | 1993-04-27 | 1994-11-03 | Bosch Gmbh Robert | Verfahren zur Kompensation von Bauteiletoleranzen in Analog-Digital-Konvertern |
| DE69426819T2 (de) * | 1993-05-12 | 2001-07-19 | Analog Devices Inc., Norwood | Algorithmischer analog-/digitalwandler mit digital kalibriertem ausgang |
| US5434569A (en) * | 1993-09-01 | 1995-07-18 | Texas Instruments Incorporated | Methods for adjusting the coupling capacitor of a multi-stage weighted capacitor A/D converter |
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