JPH03206728A - 自己校正方式ａｄコンバータおよびそのテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、校正データをＡＤ変換に先立って検出，記憶
し、ＡＤ変換時にこれを用いて補正することにより高精
度なＡＤ変換を行うことのできる自己校正方式ＡＤコン
バータに関するものである。

従来の技術 近年、音声信号やオーディオ信号のデジタル化に伴い、
分解能１０ビット以上、低電流，高速変換のＡＤコンバ
ータに対する要求が高まっている。この条件を満足する
ＡＤコンバータの１つに自己校正方式がある。この方式
は、あらかじめ、温度，プロセス等で発生する変換誤差
を検出して保存しておき、これをＡＤ変換時に使用し、
変換誤差を補正することで高精度化を実現する。

また、逐次比較方式のＡＤコンバータとして重みづけさ
れたキャパシタアレイを用いた電荷再配分方式のＡＤコ
ンバータが重視されてきた。この方式はサンプルホール
ドの機能を持ち、明確なＤＡコンバータを持たないため
低電流で動作する。

以下、従来の電荷再配分型ＡＤコンバータの動作、及び
校正の動作について説明する。

第１８図は、６ビットの校正なし電荷再配分型ＡＤコン
バータである。Ｃ２　０　−　Ｃ　２　６はそれぞれ単
位容量をＣとしてｃ，Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃ，
３２Ｃの重みづけされたキャパシタアレイであり、アナ
ログスイッチＳ　Ｗ２ｏ−　Ｓ　Ｗ２６が接続されるリ
ファレンス電圧を選択する。

動作原理は、まず、コンパレータの働きをするインバー
タ１，スイッチＳ　Ｗ　１＜をオンにして、短絡し、そ
の入力電圧ＶＩを同インバータ１のスレッショルド電圧
Ｖ　＋　ｂにする。また、アナログスイッチＳ　Ｗ　２
０　−　Ｓ　Ｗ　２６はすべて入力電圧ＶＩＨに接続し
、各コンデンサを（ＶＩＮ　　Ｖ，ｂ）に充電する。

これがサンプルモードとなる。スイッチＳ　Ｗ　ｌ　４
をオフにしてからアナログスイッチＳ　Ｗ２０−　Ｓ　
Ｗ２６をすべてリファレンス電圧ＶＲＥＦＬに接続する
。イ７　ハー　’）　（Ｄ入力電圧Ｖ　Ｉ　ｌ；！（Ｖ
　＋ｈ　　Ｖ　ＩＮ＋　ＶＲＥＦＬ）となりホールドモ
ードとなる。

以降が各ビットの変換である。まず、アナログスイッチ
ＳＷ２６をリファレンス電圧ＶＲＥＦＨに接続する。第
１８図の接続状態はこの状態である。このときキャパシ
タＣ２６（３　２　Ｃ）と残りのキャパシタＣ２５−Ｃ
２０（１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋ｃ＝３２Ｃ）の
合成容量とが直列に接続されたことになり、インバータ
の入力電圧Ｖｌは（（ＶＲＥＦＨ−ＶＲＥＦＬ　）　／
２）だけ変化して（Ｖｔｈ　　ＶＩＮ＋（ＶＲＥＦＨ＋
ＶＲＥＦＬ）／２）となる。

従−）　テＶ　ＩＮ＞　（　ＶＲＥＦＨ＋　ＶＲＥＦＬ
）　／　２　ノ場合、インバータ１の出力Ｖ　ＯＵＴは
“１”、Ｖ　ＩＮ＜　（ＶＲＥＦＩＩ＋ＶＲＥＦＬ）／
２の場合上記インバータ１の出力Ｖ。Ｕエは“０”とな
り、これを変換値のＭＳＢとする。出力Ｖ　ｏｕ’ｒが
“１”ならば、アナログスイッチＳＷ２６はそのまま、
出力ｖｏＵＴが“Ｏ”ならばアナログスイッチＳＷ２６
は元のリファレンス電圧ＶＲＥＦＬに接続する。

次に、アナログスイッチＳＷ２５をリファレンス電圧Ｖ
ＲＥＦＨに接続する。このときキャパシタＣ２５（１６
Ｃ）と残りのキャパシタＣ２６及び同Ｃ２４〜Ｃ２。（
３　２　Ｃ＋８　Ｃ　＋　４　Ｃ　＋　２　Ｃ　＋　Ｃ
＋Ｃ　＝　４　８　Ｃ）が直列に接続されたことになり
、インバータの入力電圧Ｖ　Ｉ　ハ（（ＶａＥｐＨ−　
ＶＲＥＦＬ）／　４）だけ変化して、上記変換値のＭＳ
Ｂが“０”であれば（ｖｌｈ−　ＶＩＮ＋　（ＶＲＥＦ
Ｈ＋　３　ＶＲＥＦＬ）　／　４）　トナリ、上記イン
バータ１の出力Ｖ　ＯＬＩＴによって次ビットを決定す
る。

以下、キャパンタＣ２４からＣ２１まで、上記キャバシ
タＣ２５の場合と同様の動作を繰り返し、最終的に６ビ
ットの変換結果を得る。この回路を用いて高精度，高速
なＡＤコンバータを実現することが多かった。

しかし半導体プロセスからみた場合、コンデンサのトリ
ミングは困難で、製造後に補正することは不可能である
。従って校正なしの電荷再配分型ＡＤコンバータは８〜
１０ビット程度が限界であり、それ以上の精度が必要な
場合、トリミングする回路が必要となる。

第１９図は自己校正方式電荷再配分型ＡＤコンバータの
従来例である。これは、第１８図のような校正なしＡＤ
コンバータに比較して、補正用のＤＡコンバータ２と補
正の重みを法定するキャパシタＣ２７が付加されている
。通常、キャパシタＣ２Ｖの容量は、ｃｂ＝ｃであるこ
とが多い。

校正は電荷再配分型ＡＤコンバータの主要誤差要因であ
るキャパシタアレイの容量比誤差に対する誤差データを
求める。実際は、該当するキャパシタとそれより下位の
全並列キャパシタ（以下相補キャパシタと記す）の容量
誤差として発生するインバータ１の入力電圧ＶＩの電圧
誤差をＤＡコンバータ２を用いて補正する。即ち、校正
はＤＡコンバータ２に与えるデータを求めることに他な
らない。

校正値は以下のようにして求める。まず、キャパシタＣ
２６の校正であるが、第１９図に示すようにスイッチＳ
　Ｗ　＋　４をオンにし、インバータ１を短絡して、そ
の入力電圧ＶＩをスレッショルド電圧Ｖｔｈにする。キ
ャパシタＣ２Ｓの接続スイッチＳＷ２６はリファレンス
電圧ＶＲＥＦＬに接続し、キャパシタＣ２６の相補キャ
パシタであるキャパシタＣ２５〜Ｃ２ｏの接続スイッチ
Ｓ　Ｗ２５−　Ｓ　Ｗ２０はリファレンス電圧ＶＲＥＦ
Ｈに接続する。ＤＡコンバータの出力は（　Ｖ　ＲＥＦ
Ｈ　＋Ｖ　ＲＥＦＬ）　／　２に設定しておく　。

次に、第２０図に示すように、スイッチＳ　Ｗ　ｌ　４
をオフにし、アナログスイッチＳＷ２６はリファレンス
電圧ＶＲＥＦＩ｛に接続し、他の相補キャパシタＣ２５
〜Ｃ２０に対応するアナログスイッチＳ　Ｗ　：　５〜
ＳＷ２０をリファレンス電圧ＶＲＥＦＬに接続する。こ
の動作により、キャパシタＣ２６とその相補キャパシタ
０２５〜Ｃ２０の容量誤差が入力電圧ｖＩに電位変化と
して現れる。これをＤＡコンバータ２を用いて補正し、
ｖＩが再びスレッショルド電圧Ｖｌｂになるようにする
。このとき、ＤＡコンバータ２に与えたデータが補正用
のデータであり、レジスタ等に保存される。

同様にして、キャパシタＣ２５から同Ｃ２１についてそ
の相補キャパシタとの容量誤差を求め、補正用のデータ
を求める。

ＡＤ変換においてはこの補正用のデータを用い、変換中
にキャパシタＣ２６を用いてＭＳＢを検出するサイクル
ではキャパシタＣ２６をリファレンス電圧Ｖ　Ｒ　Ｅ　
Ｆ　Ｈに接続すると同時に、ＤＡコンバータ２にキャパ
シタＣ２６の補正用のデータを与えることで補正する。

次に、０２５を用いて次ビットを検出するサイクルでは
上記ＭＳＢを既知として、ＭＳＢが“０”であればキャ
パシタＣ２５の補正用データをＤＡコンバータ２に与え
ることで補正し、ＭＳＢが″１”であればキャパシタＣ
２６の補正データにキャパンタＣ２５の補正データを加
えた値をＤＡコンバータ２に与えることで補正する。

以下、キャパシタＣ２４〜Ｃ２１についても同様である
。

次に、ＡＤコンバータのテスト方式の従来例を第２１図
に示す。ＡＤコンバータ全体は、キャパシタアレイ，ア
ナログスイッチ等のアナログ制御部とデジタル制御部３
とによって構成され、上記デジタル制御部３はＭＰＵ４
に接続され、コントロールされる。

ＡＤコンバータの精度は理想の特性と量子化誤差を含め
て１／２　Ｌ　Ｓ　Ｂ以下にすることが理想であり、実
際にはＡＤ変換を行い、得られた変換値と理論値とを比
較し、誤差範囲内であるかどうかによって診断する。

即ち入力電圧端子ＶＩＮにテスト電圧を加え、ＭＰＵ４
によってデジタル制御部３を動かし、ＡＤ変換を行う。

変換値とデジタル制御部３より読み出し、ＡＤ変換の結
果の値とテスト電圧の値とを比較スる従来のＡＤコンバ
ータのキャパシタアレイ容量誤差，デジタル制御回路を
十分にテストするには全ての変換値のＡＤ変換を行わね
ばならず、６ビットＡＤコンバータの場合、６４回もの
ＡＤ変換をテストしなければならない。

発明が解決しようとする課題 しかしながら、第１に、上記従来の構成では校正用のＤ
Ａコンバータを必要とし、回路規模が大きく、半導体レ
イアウトにおいてはエッチング等の製造工程のバラッキ
でＤＡコンバータ自体が誤差を持ち、正確な構成を行う
ことは困難であった。

本発明は上記従来の第１の課題を解決するもので回路規
模が小さく、誤差を最小限におさえることのできる自己
校正方式ＡＤコンバータを提供することを第１の目的と
している。

第２に、上記従来例の構成では、校正の方式について電
源立上げ時等、集中的に校正を行うか、校正のサイクル
を分割して常時校正を行うかの単一の校正方式しかなく
、ＡＤ変換の目的によっては、この校正を行うタイミン
グがなく校正自体が高速ＡＤ変換に対し障害となること
があった。

本発明は上記従来の第２の課題を解決するもので、集中
的に校正を行う随時校正モードと、校正を分割してＡＤ
変換後、又は、変換前に分散して挿入する常時校正モー
ドとの両方を持ち、任意の上記校正モードを選択するこ
とのできる自己校正方式ＡＤコンバータを提供すること
を第２の目的としている。

第３に、上記従来例の構成では、ＡＤコンバータのテス
トにおいて、多数のテスト電圧を印加し、順次変換を行
うために、長いテスト時間を必要とし、また、抜きとり
的にテスト電圧を選択した場合には、変換値によっては
デジタル制御部である信号線が全て“ｌ”または“０”
になるなど完全なテストが行えないという欠点を有して
いた。

本発明は上記従来の第３の課題を解決するもので、アナ
ログ制御部と、ＡＤ変換を制御するデジタル制御部との
テストを分離することによりテスト時間が短く、テスタ
ビリティの高いＡＤコンバータのテスト方式を提供する
ことを第３の目的としている。

課題を解決するための手段 この第１の目的を達成するために、明確なＤＡコンバー
タを持たず、電荷再配分型ＡＤコンバータのキャパシタ
アレイの一部を校正用のキャパシタアレイとし、校正用
のＤＡコンバータの代りとして用いる。

または、キャパシタアレイを付加し、このキャパシタア
レイを校正用のキャパシタアレイとし、校正用のＤＡコ
ンバータの代りとして用いる。

これによって、ＤＡコンバータを省略できるため、回路
現模が小さくなり、誤差の要因もキャパシタの容量誤差
という同一要因になるため、相対的に誤差が打ち消され
、誤差が最小限におさえられる。

同しく、この第２の目的を達成するために、校正を集中
して行う随時校正モードと、校正を分割して常時校正を
分散して行う常時校正モードを持ち、この校正モードを
自由に選択するためのレジスタを付加することによりＡ
Ｄ変換の目的に応じて任意の校正モードを選択でき、効
率よいＡＤコンバータの使用ができる。

同じく、この第３の目的を達成するために、インバータ
の入出力を、アナログスイッチを短絡して比較電圧の発
生及び、コンパレータの代りとして用いるＡＤコンバー
タについてこのインバータの入力を外部接続端子にアナ
ログスイッチを介して電気的に接続されるテストモード
を設ける。

これによって、アナログ制御部の一番重要であるインバ
ータのスレッンヨルド電圧の出力テスト、及びデジタル
制御部へのインバータ入力として、任意の値を外部接続
端子よりテスト入力することができる。

さらに、この第３の目的を達或するために、重みづけさ
れたキャパシタアレイの分割されている一端をそれぞれ
アナログスイッチを介して変換電圧入力端子に電気的に
接続されるテストモードを持ち、上記テストモードでは
外部接続端子、又は内部レジスタ等の値に応じて、上記
アナログスイッチの任意の１つをオン状態にし、キャパ
シタアレイに印加されているリファレンス電圧を変換電
圧入力端子を用いてモニターする。

これによって、デジタル制御部及び、アナログスイッチ
が正常に動作しているか否かを確認でき、テスタビリテ
ィの高いテストを行うことができる。

作用 本発明によれば、第１に誤差が最小限におさえられるこ
と、第２に効率のよいＡＤコンバータが使用できること
、第３に任意の値を外部接続端子よりテスト入力するこ
とができ、テスタビリティの高い検査を行うことができ
る。

実施例 以下、本発明の第１の実施例について、図面を参照しな
がら説明する。

第１図は本発明の一実施例における１２ビットＡＤコン
バータの一例であり、１はインバータで、キャパシタア
レイはカップリングキャパシタＣ　Ｉ４，　Ｃ　Ｉ５を
用いて実現している。通常、カップリングキャパシタＣ
　Ｉ５１　　Ｃ　Ｉ４の各容量値は、たとえば、カップ
リングキャパシタＣＩ４に関して第２図に示すように、
キャパシタＣｏ＝Ｃ３及びＣＩ３とＣＩ４との合成容量
が単位容量Ｃになればよいので、（１　６／１　５）Ｃ
となる。

さてここで、キャパシタＣｏ−Ｃ＋＋はＡＤ変換用のキ
ャパシタアレイであり、ｃｏ−Ｃ３、及びＣＩ２は校正
用のキャパンタアレイである。なお、Ｃ　ｏ　＝　Ｃ　
３は変換用及び、校正用を兼ねている。通常のアナログ
スイッチＳ　Ｗｏ＝　Ｓ　Ｗ　１３　（以下ＳＷｏと略
す）の接続状態は第１図に示す通りであり、アナログス
イッチＳＷｌ２のみがリファレンス電圧ＶＲＥＦＨ％残
りはリファレンス電圧ＶＲＥＦＬに接続されている。ま
た、キャパシタＣ＋２の容量ｃｂの値はインバータ１の
入力電圧ＶＩからみたときのキャパシタＣ４の容量と等
価になって、（１／１６）Ｃである。このキャパシタＣ
Ｉ２は負の方向への補正を可能とする。

まず、校正の方法であるが、変換専用のキャパ？タアレ
イＣ４〜ＣＩ１とその相補キャパシタアレイの容量誤差
を検出する。このとき、Ｃ　ｏ　＝　Ｃ　３及びＣＩ３
は半導体プロセスの誤差から考えて１／２ＬＳＢ以上の
誤差となることは考えにくいため、容量誤差は検出しな
い。

つぎに、キャパシタＣＩ＋とその相補キャパシタＣ　ｏ
　＝　Ｃ　＋。及び同ＣＩ３の容量誤差について検出す
る。第３図に示すように、スイッチＳ　Ｗ　＋　４はオ
ン状態にし、インバータ１の入力電圧Ｖｌをインバータ
１のスレッショルド電圧にし、相補キャパシタに相応す
るアナログスイ−ツチＳＷｏ　−ＳＷＩ。

及び同ＳＷ，３はリファレンス電圧Ｖ　ＲＥＦＨに切り
かえる。すると、キャパシタＣ。−ＣＩＯ％及び同ＣＩ
３に電荷が蓄積される。このときのインバータ１の入力
電圧ＶＩの電荷Ｑ１■はキャパシタＣＩ１がΔＣの誤差
容量を持つとすると、 ＋（８Ｃ＋ＡＣ）（Ｖ＋ｈ−ＶＲＥＦｔ）＋Ｃｂ（Ｖ．
ｈ−ＶＲＥＦＨ）＝８Ｃ（Ｖ．−Ｖｔ＋ＥｐＨ）＋（８
Ｃ＋ＡＣ）（Ｖｌｈ−ＶＨ；Ｂ）＋Ｃｂ（Ｖ．ｈ−ＶＲ
ＥＦＨ）　　　　　　　　−　−　ｍ式となる。ここで
Ｖｌｈはスレッショルド電圧である。

次に、第４図に示すように、スイッチＳ　Ｗ　ｌ　４を
オフ状態にし、アナログスイッチＳＷｏ〜Ｓ　Ｗ　＋　
ｏ及び同Ｓ　Ｗ　Ｉ　３をリファレンス電圧ＶＲＥＦＬ
に戻し、アナログスイッチＳＷｌｌをリファレンス電圧
Ｖ　ＲＥＦＨに接続する。すると上記と同様にＶＩの電
荷Ｑ　＋　＋は、 Ｑ＋　＋　＝　［４Ｃ＋２Ｃ＋ｃ十上｛８Ｃ＋４Ｃ＋２
Ｃ＋Ｃ１６ １ ＋Ｈ（８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ））］　（ＶＩ−ＶＲ
ＥＦＬ）＋（８Ｃ＋ΔＣ）（ＶＩ−ＶＲＥｐｏ）＋Ｃｂ
（ＶＩ−ＶＲＥｐＨ）＝　８Ｃ（ＶＩ−ＶＲＥＦＬ）＋
（８Ｃ＋ＡＣ）　（ＶＩ−ＶＲＥＦＨ）＋Ｃｂ（ＶＩ−
ＶＲＥＦＨ）　　　　　　　　　−　・・・（２１式と
なる。

ここで、Ｑ　ＩＩとＱ＋＋は等しいからｆｉ＋，　（２
１式より１６Ｃ（Ｖｌｈ）＋ＡＣ（Ｖｌｈ−ＶＲＥｐｔ
）＝１６Ｃ（ＶＩ）＋ΔＣ（ＶＩ−ＶＲＥＦＨ）ΔＣ ＶＩ＝Ｖｌｈ＋　　　　（ＶＲＥＦＩ−１−ＶＲＥＦＬ
）　　　　・”　−　（３１　式１６Ｃ＋ΔＣ となり、インバータ１の入力電圧ＶＩの電位差となって
あらわれる。

そこで、この電位差を零に近づけるように校正用のキャ
パシタアレイを使用して調整する。

第４図の状態で出力Ｖ　ＯＵＴが“１”であれば、イン
バータｌの入力電圧ＶｌがＶｌｂよりも低くなったので
、アナログスイッチＳＷ３をリファレンス電圧Ｖ　ＲＥ
ＦＨに切りかえる。これによってＶＩはＳＬＳＢ分高く
なる。また、出力Ｖ　ＯＵＴが“０”であれば、インバ
ータ１の入力電圧ＶＩがＶｌｂよりも高かったのでアナ
ログスイッチＳＷ＋２をリファレンス電圧ＶＲＥＦＬに
切りかえ、アナログスイッチＳ　Ｗ　３をリファレンス
電圧Ｖ　ＲＥＦＨに切りかえる。

これによってインバータ１の入力電圧ＶｌはＳＬＳＢ分
低くなる。次にこの状態で出力ＶＯＵＴが“１”であれ
ば、インバータ１の入力電圧ＶＩがＶｌｈよりも低くな
ったので、アナログスイッチｓｗ２をリファレンス電圧
Ｖ　ＲＥＦＨに切りかえる。これによってＶＩはＪＬＳ
Ｂ分高くなる。また、出力ｖ。Ｕエが“０”であれば、
インバータ１の入力電圧ＶｌがＶｌｈよりも高かったの
で、アナログスイッチＳ　Ｗ　３をリファレンス電圧Ｖ
ＲＥＦｔに切りかえ、アナログスイッチＳＷ２をリファ
レンス電圧Ｖ　ＲＥＦＨに切りかえる。これによってＶ
ＩはｄＬＳＢ分低くなる。以下同様にして、各アナログ
スイッチＳＷ２，ＳＷ＋，ＳＷｏについてリファレンス
電圧ＶＲＥＦＨまたはリファレンス電圧ＶＲＥＦＬへの
接続を判別し選択する。すなわち、１回のサンプルサイ
クルと、５回の判別サイクルによって、１つのキャパシ
タの校正サイクルが構成される。これを表にすると第５
図のようになる。

この校正サイクルで、アナログスイッチＳ　Ｗ　ｌ　２
に関しては出力Ｖ。ＬＩＴの反転値をアナログスイッチ
ＳＷ３〜ＳＷＯについては出力Ｖ　ＯＵＴの値を５ビッ
トのレジスタに、アナログスイッチＳ　Ｗ　ｌ　２をＭ
ＳＢ，以下、アナログスイッチＳｗ３〜ＳＷｏの順に保
存しておき、キャパシタＣＩ＋における５ビットの校正
値とする。この順に保存するのは、２の補数表現におい
ての−１６ＬＳＢ〜＋１５ＬＳＢに等しくなるからであ
る。

？様にして、キャパシタＣＩＯ．　　ｃａｌ，　　ｃ８
，　　Ｃ７．Ｃ６，Ｃ５，Ｃ４についても校正値を求め
る。

次に、実際にＡＤ変換中に与える補正値を求める。

第６図は、ＡＤ変換時の補正値を求めるブロック図であ
る。加算器６の形式は問わない。７は、キャパシタＣ１
■〜Ｃ４の校正値を収めたレジスタ群である。

まず、第７図のように、スイッチＳＷ，，をオン状態、
アナログスイッチＳＷｏ〜ＳＷＩＩ．　　ＳＷＩ３を入
力電圧端子ＶＩＮに接続し、キャパシタＣＯ〜ＣＩ３に
電荷を蓄積し、サンプルする。次に、１ビット目を判定
するために、ス“イッチＳ　Ｗ　Ｉ　４をオフ状態にし
、アナログスイッチＳ　Ｗ，，をリファレンス電圧ＶＲ
ＥＦＨＮアナログスイッチｓｗ，．−ｓｗ．をリファレ
ンス電圧ＶＲＥＦＬに接続する。このとき、上記校正値
を収めたレジスタ群７より、キャパシタＣＩ１の校正値
を取り出し、加算器を通して、その加算結果（この場合
、加算されるのはキャパシタＣＩ＋の校正値のみ）であ
る補正値で、アナログスイッチＳＷｌ２，ＳＷ３〜ＳＷ
ｏを接続する。アナログスイッチＳ　Ｗ　ｌ　２は補正
値のビット４が“１”即ち、負であればリファレンス電
圧ＶＲＥＦＬに、ビット４が″Ｏ”、即ち、正であれば
、リファレンス電圧Ｖ　ＲＥＦＨに接続する。ＳＷ３〜
ＳＷｏにはビット３〜φの該当ビットが“１”であれば
ＶＲＥＦＨに、該当ビットが“０”であればＶＲＥＦＬ
に接続する。

この時、キャパシタＣＩ＋の誤差容量ΔＣは打ち消され
ているため、正確な電荷再配分が行われる。

次に、次ビットを判定するために、出力Ｖ　ＯＬＩＴが
ＭＯ″であれば、アナログスイッチＳ　Ｗ　＋　＋をリ
ファレンス電圧ＶＲＥＦＬに戻し、出力Ｖ。Ｕエが“１
”であれば、アナログスイッチＳＷｚをリファレンス電
圧ＶＲＥＦＨに接続したまま、アナログスイッチＳ　Ｗ
　＋　ｏをリファレンス電圧Ｖ　ＲＥＦＨに接続する。

補正値はアナログスイッチＳ　Ｗ　＋　＋がリファレン
ス電圧Ｖ　ＲＥＦＨであれば、上記校正値を収めたレジ
スタ群７よりキャパシタＣＩ＋の校正値とキャパシタＣ
＋ｏの校正値とを取り出し、加算器を通してその加算結
果（Ｃ，１の校正値十ＣＩＯの校正値）である？正値で
、またアナログスイッチＳ　Ｗ　＋　＋がリファレンス
電圧Ｖ　ＲＥＦＬであれば、上記校正値を収めたレジス
タ群７よりキャパシタＣＩＯの校正値を取り出し、加算
器を通して、その加算結果（　Ｃ　＋ｏの校正値）であ
る補正値でアナログスイッチＳ　Ｗ　＋　３，ＳＷ３〜
ＳＷｏを接続する。

以下同様にして、アナログスイッチＳＷ４までリファレ
ンス電圧ＶＲＥＦＨに接続されているキャパシタに該当
する校正値の和を補正値として変換を続けていく。第８
図はＭＳＢより４ビット目の変換中の一例である。

アナログスイッチＳＷ３以降は、加算器にそれぞれの変
換キャパシタの重みを加算していく。第９図は、ＭＳＢ
より９ビット目の変換例であり、上位８ビット全体の補
正値に８を加えその加算結果で、アナログスイッチＳ　
Ｗ　＋■，ＳＷ３〜ＳＷｏを接続する。

同様にして、ＭＳＢより１０ビット目のときは、上位８
ビット全体の補正値に４を加えたその加算結果でアナロ
グＳＷｌ２，ＳＷ３〜ＳＷｏを接続する。このとき、キ
ャパシタＣ３がリファレンス電圧ＶＲＥＦＨに接続され
ていてもキャパシタＣ３〜Ｃ０は１／２　Ｌ　Ｓ　Ｂ以
下の誤差になると考えているため、その容量誤差は無視
する。

以下、同様にして１１ビット目，１２ビット目を求め、
ＡＤ変換の結果を得る。

これによって、製造工程のばらつき，温度等による変化
によってキャパシタアレイの容量値がばらついても校正
することができるため、常に正確なＡＤ変換が可能とな
る。また、同じキャパシタを用いて補正を行うため、ば
らつきの要因が同じであり、相対的に誤差が打ち消され
るため半導体集積回路に適している。

以下同様に本発明の第２，第３，第４の実施例を説明す
る。

第１０図は第１図の実施例のキャパシタＣ１。をカップ
リングキャパンタＣＩ５のあとに持ってきた例である。

キャパシタＣ４と同じレイアウトでキャパシタＣＩ２を
作成できるため、第ｌ図の実施例よりも校正の精度が高
くなる。反面、入力ラインＶＩ２の電位がアナログスイ
ッチＳ　Ｗ　ｌ　２をリファレンス電圧ＶＲＥＦＬに接
続した際に下降するため、注意が必要となる。動作は第
１の実施例と全く同じである。

第１１図は校正用に用いたキャパシタアレイの一部をさ
らに小さい重みのキャパシタアレイを用いて、校正の精
度を高めたものである。変換は１２ビットまでしか行わ
ないが、校正用のビットがさらにもう１ビットあるため
、１／２ＬＳＢ単位の校正が可能となる。校正サイクル
で判別サイクルが６回必要となる以外、動作は第１の実
施例と全く同じである。

第１２図は、校正用のキャパシタアレイを付加したもの
である。一般のＤＡコンバータを用いた場合と比較して
ボルテージフォロアが不必要となり、キャパシタＣ１２
の容量値ｃｂのばらつきが校正のばらつきに無関係とな
るため、校正の精度が高まる。また、校正用のキャパシ
タアレイが独立しているため、第１図のＡＤコンバータ
に比べて、デジタル制御部は変換部と校正部に分離でき
、構成しやすくなる。動作は第１の実施例と全く同じで
ある。

なお、本実施例ではキャパシタのみを用いて構成した電
荷再配分型ＡＤコンバータについて説明したが、抵抗分
割の手法を用いて同等の効果が得られる電荷再配分型Ａ
Ｄコンバータでも構わない。

以下、本発明の第５の実施例について、図面を参照しな
がら説明する。

第１３図は本発明の一実施例ＡＤコンバータのブロック
図であり、随時校正を行う。随時校正回路１０と常時校
正を行う常時校正回路１１、及び校正値を収めた校正値
レジスタ群１４と上記校正値レジスタ群より補正値を算
出する補正値算出回路１５を持ち、これらはレジスタ１
２によって制御される。

随時校正モードは、第１４図に示すように、変換サイク
ルとは別に、校正サイクルを設け、ユーザが任意の時に
校正サイクルを実行することで校正を行うモードである
。通常は電源立上後の初期設定で行うことが多い。しか
し、初期設定でのみ随時校正を行った場合、使用時の環
境の変化は校正には反映されず、誤差が蓄積される。ま
た、これを回避するために随時校正を一定間隔で実行す
るためには校正をユーザが管理せねばならない。

常時校正モードは、第１４図に示すように、変換サイク
ルの後（または前）に校正サイクルの一部を付加するモ
ードである。

校正サイクルは例えば４０個の校正部分サイクルに分割
される。変換が４０回行われると、４０個すべての校正
部分サイクルが終了し、１回の校正サイクルを終了する
。したがって、４０回の変換毎に校正値が新しく更新さ
れる。そのため、常に最新の校正値が使用され、環境の
変化にも追随する。しかし、変換サイクル自体は随時校
正における変換サイクルよりも校正部分サイクルの分だ
け長くかかり、高速変換には適さない。

レジスタｌ２は、この２つの校正モードを制御する。レ
ジスタ１２により、随時校正モードが指定されている場
合、上記随時校正が可能となり、レジスタ１２により常
時校正モードが指定されている場合、上記常時校正が実
行される。

また、レジスタ１２は校正値を有効にするフラグを持つ
。上記フラグが有効な場合、校正値レジスタ群１４より
校正値が取り出され、補正値算出回路１５によって補正
値が算出され、ＡＤコンバータ１３に与えられる。

しかし、校正を全く必要としない場合、上記フラグを無
効にする。すると、校正値は取り出されず、補正値は常
に“０”となり、実質的に補正がされなくなる。

このため、ＡＤコンバータ１３自体の精度の確認や、補
正値を必要としないビット数の少ないＡＤ変換には有効
な手段となる。

以下、ＡＤコンバータのテスト方式の第６の実施例につ
いて図面を参照しながら説明する。

第１５図は、ＡＤコンバータの構成図であり、３はデジ
タル制御部、４はＭＰＵである。

ＡＤコンバータはインバータとキャパシタアレイから構
成されるアナログ制御部と残りのデジタル制御部３から
なり、これを分離してテストすることでテストの簡素化
が実現できる。

まず、アナログ制御部であるが、インバータ１のスレッ
ショルドレベルが最も重要となる。そこで、テストモー
ド１を設け、スイッチＳ　Ｗ　１＜をオン状態で、スイ
ッチＳ　Ｗ　＋　９をオン状態にする。すると、インバ
ータ１のスレッショルド電圧がＴＥＳＴ端子より出力さ
れ、これが電源電圧の１／２程度であるかを半導体テス
ターでテストすることによって確認，検査できる。

次に、キャパシタアレイの検査であるが、これは校正サ
イクルを走らせることで確認できる。即ち、校正サイク
ル終了後の校正値をＭＰＵ４より読み出し、その絶対値
が十分に小さく、誤差範囲内に収まっているかを調べれ
ばよい。

さらに、スイッチＳ　Ｗ　＋　４をオフ状態でスイッチ
Ｓ　Ｗ　ｌ　９をオン状態にするテストモードを設ける
。

これを第１６図に示す。これによって、ＴＥＳＴ端子か
らはキャパンタアレイの一部とインバータ１の入力のみ
が接続されているため、リーク電流の確認ができる。通
常インバータ１のリーク電流は数ｎＡ程度であるため、
キャパシタアレイのリークを確認，検査することに等し
くなる。

以上が、アナログ制御部のテストであり、従来の実際に
変換を何十点も行うのに比べて、正確で早く無駄がない
。

次に、デジタル制御部３であるが、テストモードで行う
。デジタル制御部のアナログ制御部からの入力、すなわ
ち、出力Ｖ　ＯＵＴはＴＥＳＴ端子から任意の電位を与
えることで決定できる。即ち、変換サイクルを走らせて
いる間、ＴＥＳＴ端子から任意の電圧を与えることで、
目的の値にＡＤ変換値を設定でき、そのロジック回路パ
スを確認できる。また、校正サイクルを走らせている間
、ＴＥＳＴ端子から任意の電圧を与えることで、目的の
値に校正値を設定できそのロジック回路パスを確認でき
る。これは、変換値，校正値ともに−値に決定されるた
め、従来のように誤差を考慮せずに済むため、現在の半
導体テスターのようにパターン比較で検査する装置に適
している。

以下、ＡＤコンバータのテスト方式の第７の実施例につ
いて説明する。上記のテストの未検査部としてアナログ
制御部，デジタル制御部３の結合部である。キャパシタ
アレイに接続されているアナログスイッチが残る。そこ
で、キャパシタアレイにリファレンス電圧が正しく印加
されているか、また、入力電圧ＶＩＮの電圧が正しくキ
ャパシタアレイに印加されているかの電気経路を確認す
る。

第１７図は上記電気経路を確認するための構成図であり
、５は外部端子ＳＥＬＯ〜ＳＥＬ３のデコード回路であ
り、アナログスイッチＳＷｏ〜Ｓ　Ｗ　＋　３の中の１
つを入力電圧ＶＩＮに今までの状態に加えて接続する。

第１７図は、アナログスイッチＳ　Ｗ　７を加えて接続
した状態である。

これによって、変換サイクル、または校正サイクルにお
いて、各時点でキャパシタアレイに目的の電位が与えら
れているか否かをキャパシタアレイに印加されている電
圧がＶＩＮより出力されるため確認できる。また、この
牛中パシタアレイの選択は外部端子によって切り換える
ことができるため、順次すへてのキャパシタアレイにつ
いて確認できる。またその際、ＶＩＮからキャパシタア
レイの電気経路も逆経路であるか確認される。

以上のテストはスレッショルドレベルを２値持つ半導体
テスターにおいては全てパターン比較で検査できるため
、非常に高速で全てのＡＤコンバータの機能をチェック
できる。

なお、外部端子ＳＥＬＯ−ＳＥＬ３は外部端子としたが
レジスタ等でも構わない。

発明の効果 本発明は、電荷再配分型ＡＤコンバータにおいてキャパ
ンタアレイの一部を残りのキャパシタアレイを用いて校
正することによってより高精度なＡＤコンバータを実現
するものである。

同しく、本発明は、電荷再配分型ＡＤコンバータにおい
て、キャパンタアレイの一部、または付加されたキャパ
シタアレイの一部を通常のリファレンス電圧切りかえ方
向とは逆方向に切りかえることによって、負方向の校正
を可能とすることにより高精度なＡＤコンバータを実現
するものである。

同じく本発明は、自己校正方式ＡＤコンバータにおいて
、随時校正モードと常時校正モードを切りかえるレジス
タを設けることによって、ＡＤ変換の目的に適した校正
方法を選択できるＡＤコンバータを実現するものである
。

同じく本発明は、ＡＤコンバータにおいてコンパレータ
の代用であるインバータの入力をアナログスイッチを介
して外部接続端子に電気的に接続することによって、イ
ンバータのスレッショルド電圧の確認、キャパシタアレ
イのリーク電流の確認、デジタル制御部への確定入力と
して用いることのできるＡＤコンバータのテスト方式を
実現するものである。

同じく、本発明はＡＤコンバータにおいて、外部接続端
子をデコードし、キャパンタアレイに接続されている変
換電圧入力端子とのアナログスイッチを今までの状態に
加えてオン状態にすることによって、キャパンタアレイ
に印加されてぃるリファレンス電圧の確認、変換電圧入
力端子とキャパシタアレイ間の電気経路の確認をするこ
とノテキるＡＤコンバータのテスト方式を実現するもの
である。

【図面の簡単な説明】

第１図は第１の実施例における構成図、第２図はカップ
リングＣの算出導入図、第３図は校正サイクルのサンプ
ル時の接続図、第４図は校正サイクルの判別時の接続図
、第５図は校正サイクルの構成一覧表、第６図は１ビッ
ト目変換中の補正値算出ブロック図、第７図は変換サイ
クルのサンプル時の接続図、第８図は４ビット目変換中
の補正値算出ブロック図、第９図は９ビット目変換中の
補正値算出ブロック図、第１０図は第２の実施例におけ
る構成図、第１１図は第３の実施例における構成図、第
１２図は第４の実施例における構成図、第１３図は第５
の実施例における構成図、第１４図は各校正モードのタ
イミングチャート、第１５．１６図は第６の実施例にお
ける構成図、第１７図は第７の実施例における構戊図、
第１８図は従来例における電荷再配分型ＡＤコンバータ
の構成図、第１９．２０図は従来例における自己校正方
式電荷再配分型ＡＤコンバータの構成図、第２１図は従
来例におけるＡＤコンバータのテスト方式の構成図であ
る。 １・・・・・・インバータ、２・・・・・・ＤＡコンバ
ータ、３・・・・・・デジタル制御部、４・・・・・・
ＭＰＵ，５・・・・・・デコータ、６・・・・・・加算
器、７・・・・・・校正値レジスタ群、１０・・・・・
・随時校正回路、１１・・・・・・常時校正回路、ｌ２
・・・・・・レジスタ、１３・・・・・・ＡＤコンバー
タ、１４・・・・・・校正値レジスタ群、１５・・・・
・・補正値算出回路。

Claims (8)

【特許請求の範囲】
1. （１）容量の大きさによって重みづけされたキャパシタ
   アレイの容量の大きい方より単数、又は複数ビット分の
   キャパシタアレイを、他の単数又は複数ビット分のキャ
   パシタアレイを用いて、それぞれの該当ビットに対応す
   るキャパシタの容量が上記該当ビットに対応するキャパ
   シタよりも容量の小さい全てのキャパシタアレイの合成
   容量と等価になるように校正する手段を有することを特
   徴とする自己校正方式ＡＤコンバータ装置。
2. （２）キャパシタアレイの一部をカップリングキャパシ
   タ、又は抵抗分割等の手法を用いて上記キャパシタアレ
   イと同等の機能を有する請求項１記載の自己校正方式Ａ
   Ｄコンバータ装置。
3. （３）変換のために用いられる重みづけされた第１のキ
   ャパシタアレイは、変換時には、第１のリファレンス電
   圧あるいは第２のリファレンス電圧に接続され、入力電
   圧サンプル時には第１のリファレンス電圧に接続され、
   上記第１のキャパシタアレイとは別に校正のために用い
   られる重みづけされた単数、又は、複数のキャパシタで
   構成される第２のキャパシタアレイは、変換時には第１
   のリファレンス電圧あるいは第２のリファレンス電圧に
   接続され、入力電圧サンプル時には第２のリファレンス
   電圧に接続されることを特徴とする自己校正方式ＡＤコ
   ンバータ装置。
4. （４）第１又は、第２のキャパシタアレイの一部をカッ
   プリングキャパシタ又は抵抗分割等の手法を用いて上記
   キャパシタアレイと同等の機能を有する請求項３記載の
   自己校正方式ＡＤコンバータ装置。
5. （５）校正サイクルを任意の期間に集中して設け、集中
   して校正を行う随時校正モードと上記校正サイクルをＡ
   Ｄ変換後、又はＡＤ変換前に分散して挿入する常時校正
   モードを持ち、上記随時校正モードと上記常時校正モー
   ドを任意に選択するための制御レジスタを持つことを特
   徴とする自己校正方式ＡＤコンバータ装置。
6. （６）校正後のデータをＡＤ変換中に使用するか否かを
   任意に選択するための制御レジスタを持つことを特徴と
   する請求項５記載の自己校正方式ＡＤコンバータ装置。
7. （７）ＡＤコンバータのインバータ入出力をアナログス
   イッチを介して短絡してスレッショルド電圧の発生、及
   びコンパレーターの代用として持ち、このインバータの
   入力を外部接続端子にアナログスイッチを介して電気的
   に接続され、外部接続端子をスレッショルド電圧の出力
   、又はコンパレータの代用であるインバータの入力とし
   て用いることができるＡＤコンバータ装置のテスト方法
   。
8. （８）重みづけされたキャパシタアレイの集合端をコン
   パレータに電気的に接続され、分割されている他端をそ
   れぞれ第１のアナログスイッチを介して第１のリファレ
   ンス電圧、第２のアナログスイッチを介して第２のリフ
   ァレンス電圧、第３のアナログスイッチを介して第１の
   外部接続端子に電気的に接続され、また、ＡＤコンバー
   タは通常の状態とは別にテスト状態を持ち、上記テスト
   状態では第２の外部接続端子、又は内部レジスタ等の値
   により指定された、上記第３のアナログスイッチの任意
   の１つを加えてオン状態にし、第１の外部接続端子にキ
   ャパシタアレイに印加している第１、又は第２のリファ
   レンス電圧が出力されることを特徴とするＡＤコンバー
   タ装置のテスト方法。