JPS59133728A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS59133728A JPS59133728A JP722083A JP722083A JPS59133728A JP S59133728 A JPS59133728 A JP S59133728A JP 722083 A JP722083 A JP 722083A JP 722083 A JP722083 A JP 722083A JP S59133728 A JPS59133728 A JP S59133728A
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- capacitor
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- capacitors
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はキャパシタアレイを用いた逐次比較形Ａ／Ｌ’
）変換器に関する。
）変換器に関する。
従来の抵抗ラダーや抵抗ストリング等を用いた逐次比較
形Ａ／Ｄ変換器を高精度化する主な方法は、抵抗をトリ
ミングして素子精度を高める方法であった。しかしトリ
ミングは生産性の点からコストａとなる欠点があフ、ま
た温度変動や経時変化に対する素子精度はトリミングで
は本来解決できないものである。一方、キャパシタアレ
イを用いた逐次比較形Ａ／Ｄ変換器にはトリミング技術
の適用が困ご躾であるのでキャパシタの容匍°誤差に基
づ＜Ａ／Ｄ変換誤差を除くことは困難な状況であった。
形Ａ／Ｄ変換器を高精度化する主な方法は、抵抗をトリ
ミングして素子精度を高める方法であった。しかしトリ
ミングは生産性の点からコストａとなる欠点があフ、ま
た温度変動や経時変化に対する素子精度はトリミングで
は本来解決できないものである。一方、キャパシタアレ
イを用いた逐次比較形Ａ／Ｄ変換器にはトリミング技術
の適用が困ご躾であるのでキャパシタの容匍°誤差に基
づ＜Ａ／Ｄ変換誤差を除くことは困難な状況であった。
本発明の目的はキャパシタの比精健ヲ回路°的に補正し
、もってＡ／ＤＫ換誤差の小さな、キャパシタ・アレイ
を用いた逐次比較形Ａ／Ｄ変換器を提供することにある
。
、もってＡ／ＤＫ換誤差の小さな、キャパシタ・アレイ
を用いた逐次比較形Ａ／Ｄ変換器を提供することにある
。
上記の目的全達成するために本発明では、キャパシタ・
アレイを用いた電荷再分配万般の逐次比較形Ａ／Ｄ変換
器において、このキャパシタ・アレイに接続した補正用
キャパシタと、各キャパシタの谷討誤差と各キャパシタ
への電圧の印加状態に応じて変わる補正電圧ケこの補正
用キャパシタの他端に印加する手段と入力螺圧に比例す
る電圧ｔキャパシタ・アレイに印加する手段を設けた。
アレイを用いた電荷再分配万般の逐次比較形Ａ／Ｄ変換
器において、このキャパシタ・アレイに接続した補正用
キャパシタと、各キャパシタの谷討誤差と各キャパシタ
への電圧の印加状態に応じて変わる補正電圧ケこの補正
用キャパシタの他端に印加する手段と入力螺圧に比例す
る電圧ｔキャパシタ・アレイに印加する手段を設けた。
以下、本発明？実施例を用いて詳細に説明する。
第１図は自己較正方式により高精度化全図る本発明の逐
次比較形Ａ／Ｄ変換器の回路構成を示す図である。２遼
の重みをもつＭビットのキャパシタアレイ１０、補正用
キャパシタＣＰ１コンパレータ１１．途次比較レジスタ
１２（ＳＡＲ）、基糸分圧電圧供給回路１３、補正電圧
供給回路１４、医算記ｔ≧回路１５と回路全体のスイッ
チ制御とシーケンス制Ｎｋ司さどる制御回路１６からな
る。
次比較形Ａ／Ｄ変換器の回路構成を示す図である。２遼
の重みをもつＭビットのキャパシタアレイ１０、補正用
キャパシタＣＰ１コンパレータ１１．途次比較レジスタ
１２（ＳＡＲ）、基糸分圧電圧供給回路１３、補正電圧
供給回路１４、医算記ｔ≧回路１５と回路全体のスイッ
チ制御とシーケンス制Ｎｋ司さどる制御回路１６からな
る。
回路１３は基準電圧ＶＲとＯｖとの同の２Ｎ個の分圧電
圧を発生する抵抗ストリングＲとスイッチ回路網１７か
らなり、制御入力ＤＬの分圧値に対応して、２ ＮＩｄ
の分圧電圧のうち１つを選択出力し、Ｃ１０の下端へ電
圧ＶＬ２供給する。回路１４は２に個の両極性の分圧電
圧を発生する抵抗ストリングＫ ｐ 、スイッチ回路網
１８と増幅器１９゜２０からなる。Ｒｐの一端は増幅器
１９によって入力端子Ｖ ｉ ｎあるいは基準電圧ＶＲ
に、他端は増幅器２０によってそれぞれ−Ｖｉｎ あ
るいは−ＶＲに設定される。またＲｐの中点は□ｖに仮
想接地される。側脚入力ＤＥあるいはＤｐの分圧値に対
応して、スイッチ回路網１８は２に個の分圧電圧のうち
１つを選択出力し、ＣＰの下端へ補正電圧Ｖ ｐ 、２
供給する。回路１５．１６はロジック、メモリ等のディ
ジタル回路あるいはマイクロコンピュータによシ構成さ
れ、キャパシタの誤差の補正データを求めるシーケンス
およびこの補正データを用いてＡ／Ｄｉ換するシーケン
スにおいてそれぞれ適当な分圧比データＤＥ（回路１６
）Ｄｐ（回路１５）？出力するようにプログラムされて
いる。
圧を発生する抵抗ストリングＲとスイッチ回路網１７か
らなり、制御入力ＤＬの分圧値に対応して、２ ＮＩｄ
の分圧電圧のうち１つを選択出力し、Ｃ１０の下端へ電
圧ＶＬ２供給する。回路１４は２に個の両極性の分圧電
圧を発生する抵抗ストリングＫ ｐ 、スイッチ回路網
１８と増幅器１９゜２０からなる。Ｒｐの一端は増幅器
１９によって入力端子Ｖ ｉ ｎあるいは基準電圧ＶＲ
に、他端は増幅器２０によってそれぞれ−Ｖｉｎ あ
るいは−ＶＲに設定される。またＲｐの中点は□ｖに仮
想接地される。側脚入力ＤＥあるいはＤｐの分圧値に対
応して、スイッチ回路網１８は２に個の分圧電圧のうち
１つを選択出力し、ＣＰの下端へ補正電圧Ｖ ｐ 、２
供給する。回路１５．１６はロジック、メモリ等のディ
ジタル回路あるいはマイクロコンピュータによシ構成さ
れ、キャパシタの誤差の補正データを求めるシーケンス
およびこの補正データを用いてＡ／Ｄｉ換するシーケン
スにおいてそれぞれ適当な分圧比データＤＥ（回路１６
）Ｄｐ（回路１５）？出力するようにプログラムされて
いる。
キャパシタ・アレイ１０の谷キャパシタＣｍは、Ｃｍ＝
２ｍＣ′０ （ｍ＝０．ｌ、２．・・・Ｍ−１）・・・
（１）が成立つように重み付けされ、アレイ１０の全容
重ＣＭは、 ＣＭ三〇 Ｍ−１＋ ＣＭ−２＋・・・−十Ｃｉ ＋Ｃ
Ｏ＋Ｃ’。
２ｍＣ′０ （ｍ＝０．ｌ、２．・・・Ｍ−１）・・・
（１）が成立つように重み付けされ、アレイ１０の全容
重ＣＭは、 ＣＭ三〇 Ｍ−１＋ ＣＭ−２＋・・・−十Ｃｉ ＋Ｃ
Ｏ＋Ｃ’。
＝２ＭＣ′ｏ ・・・・・・・・・出
・・・（２）で表わされる。Ａ／ Ｄｇ侯はアレイ１０
−ｉ用いるＭビットの上位に換と抵抗ストリングＲ？用
いるＮビットの下位変換からなシ、次の基本式が成立つ
。
・・・（２）で表わされる。Ａ／ Ｄｇ侯はアレイ１０
−ｉ用いるＭビットの上位に換と抵抗ストリングＲ？用
いるＮビットの下位変換からなシ、次の基本式が成立つ
。
ＣＭＶｉｎ＝（ａＭ−ｔｃＭ−ｔ＋ａＭ−２ｃＭ−ｚ＋
＝−＋ａｏＣｏ）Ｖｕ・・・・・・・・・・・・・・・
・・・（３）・・・・・・・・・・・・・・・・・・（
４）ここに、入力電圧Ｖｉｎは、ａＭ−□ｌ ａＭ−２
１・・・・・・。
＝−＋ａｏＣｏ）Ｖｕ・・・・・・・・・・・・・・・
・・・（３）・・・・・・・・・・・・・・・・・・（
４）ここに、入力電圧Ｖｉｎは、ａＭ−□ｌ ａＭ−２
１・・・・・・。
ａＯｒ ｂＮ−ｂ ｂＮ−２＋”’＋ ｂＯの各ビット
で表わされるＭ＋Ｎビットのディジタル１直に変換され
る。紋上位ビットすなわちＭＳＢはａＭ−１、最下位ビ
ットすなわちＬＳＢはｂＯである。
で表わされるＭ＋Ｎビットのディジタル１直に変換され
る。紋上位ビットすなわちＭＳＢはａＭ−１、最下位ビ
ットすなわちＬＳＢはｂＯである。
しかしＣｌＴｌ？ｒ笑際のＩＣプロセスで製造するとバ
ラツキが生じるため、（１）、 （２）式は厳密には成
立たない。すなわちＣ’ｏｉ基準とした各キャパシタＣ
ｍの理想１［Ｃｍ、ｏ（三２ｍＣｇ）に対し、次式の誤
差Δｃｍが生じる。
ラツキが生じるため、（１）、 （２）式は厳密には成
立たない。すなわちＣ’ｏｉ基準とした各キャパシタＣ
ｍの理想１［Ｃｍ、ｏ（三２ｍＣｇ）に対し、次式の誤
差Δｃｍが生じる。
ΔＣｍ＝＝ｃｍ−ｃｍ 、 ０ （ｍ＝＝０．１，２．
・−・−・・Ｍ ） ・・−・−・（５）これにより
（４）式の基本式は、 ・・・・・・・・・・・・・・・（６）となり、ΔＣｎ
にともなう変換誤差が発生する。
・−・−・・Ｍ ） ・・−・−・（５）これにより
（４）式の基本式は、 ・・・・・・・・・・・・・・・（６）となり、ΔＣｎ
にともなう変換誤差が発生する。
この誤差はＡ／Ｄ変換器とくにＩＣテクノロジによる逝
次比較形Ａ／Ｄｉ換器の精贋に限界？与え、高１青閲化
の大きな障筈となっていた。
次比較形Ａ／Ｄｉ換器の精贋に限界？与え、高１青閲化
の大きな障筈となっていた。
本発明の変換器は上記の誤差？除去するため、新たにＣ
ｐ、回路１４．１５からなる自己較正用の回路を設け、
高精度化？達成する。このため、（１）あらかじめ回路
１４で各キャパシタの容量誤差Δｃｍに対応する誤差電
圧（Ｄｖ、）ｋ求め、さらにこれらの誤差を補正するた
めにキャパシタＣｐに印加すべき補正電圧を発生するた
めの補正データＤｐｉ回路１５で求め、記憶しておく。
ｐ、回路１４．１５からなる自己較正用の回路を設け、
高精度化？達成する。このため、（１）あらかじめ回路
１４で各キャパシタの容量誤差Δｃｍに対応する誤差電
圧（Ｄｖ、）ｋ求め、さらにこれらの誤差を補正するた
めにキャパシタＣｐに印加すべき補正電圧を発生するた
めの補正データＤｐｉ回路１５で求め、記憶しておく。
（２）つぎにＡ／Ｄ変換の実行に際してはこの補正デー
タＤｐに基づき補正電圧Ｖｐを回路１４で発生し、Ｃｐ
に印加することにより容量誤差ΔＣＩ！Ｉを補正しなが
ら逐次比較動作全実行する。
タＤｐに基づき補正電圧Ｖｐを回路１４で発生し、Ｃｐ
に印加することにより容量誤差ΔＣＩ！Ｉを補正しなが
ら逐次比較動作全実行する。
（１）キャパシタ誤差Δｃｍの算出シーケンスΔＣｍｔ
求めるために、Ｃｍに対してこれと相補的なキャパシタ
眞ヲ次式で定義する。
求めるために、Ｃｍに対してこれと相補的なキャパシタ
眞ヲ次式で定義する。
ｃ ｍ ＝ ｃ、、＋ｃ ｍ−２＋・・・・・・＋ＣＯ
＋Ｃ’Ｏ・・・・・・・・・・・・（７）（ｍ＝ｌ、２
．・・・、Ｍ−１） Ｃｏ＝Ｃ’ｏ ・・・・・・・・・・・
・・・・・・・・・・・・・・・・（８）すなわち、Ｃ
ｍはキャパシタＣｍよシ１桁下位のキャパシタＣｍ−１
より下位側のすべてのキャパシタを並列結合したキャパ
シタ群ということができる。また、容量誤差があっても ＣＭ＝ＣＭ−□＋ＣＭ−□ ・・・・・・・・・
・・・・・・・・・・・・（９）である。
＋Ｃ’Ｏ・・・・・・・・・・・・（７）（ｍ＝ｌ、２
．・・・、Ｍ−１） Ｃｏ＝Ｃ’ｏ ・・・・・・・・・・・
・・・・・・・・・・・・・・・・（８）すなわち、Ｃ
ｍはキャパシタＣｍよシ１桁下位のキャパシタＣｍ−１
より下位側のすべてのキャパシタを並列結合したキャパ
シタ群ということができる。また、容量誤差があっても ＣＭ＝ＣＭ−□＋ＣＭ−□ ・・・・・・・・・
・・・・・・・・・・・・（９）である。
第１図のＡ／Ｄ変換器において、制御回路１６のスイッ
チ制（財）出力２１により、スイッチ８ｎｆオンさせ、
インバータ２２０入出力を短絡すると、キャパシタ・ア
レイ１０の上＠２３は一定電圧ＶＴにバイアスされる。
チ制（財）出力２１により、スイッチ８ｎｆオンさせ、
インバータ２２０入出力を短絡すると、キャパシタ・ア
レイ１０の上＠２３は一定電圧ＶＴにバイアスされる。
同時にスイッチＳ！でＶｕｉ選択した後、キャパシタＣ
ｍの下端ハＶＲに、Ｃｍの各下馬はｏＶに、またＣｍよ
シ上位側のすべてのキャパシタの下端は一定電圧例えば
Ｏｖに接続する。このために各スイッチＳｍは第２図の
タイムチャートのリセット期間ＴＲＧに示すように制御
される。Ｃｐの下端は一足の初期電圧例えば□Ｖに設定
する。このために分圧値０？回路１６からＤＥに出力し
、スイリチＳｐ＝＜介して回路網１８に入力し、Ｏｖを
ＶｐＨ？：出力する。
ｍの下端ハＶＲに、Ｃｍの各下馬はｏＶに、またＣｍよ
シ上位側のすべてのキャパシタの下端は一定電圧例えば
Ｏｖに接続する。このために各スイッチＳｍは第２図の
タイムチャートのリセット期間ＴＲＧに示すように制御
される。Ｃｐの下端は一足の初期電圧例えば□Ｖに設定
する。このために分圧値０？回路１６からＤＥに出力し
、スイリチＳｐ＝＜介して回路網１８に入力し、Ｏｖを
ＶｐＨ？：出力する。
つぎＶｃＴ１期間ではスイッチ８Ｒｙ２オフさせ、イン
バータ２２の入出力を開放する。これによりコンパレー
タ１１は入力電圧の変化（ＶＸ−ＶＴ）２検出すること
ができる。ここでキャパシタＣｍの下端はｏＶに、Ｃｍ
の各下端はＶＲに変化させる。
バータ２２の入出力を開放する。これによりコンパレー
タ１１は入力電圧の変化（ＶＸ−ＶＴ）２検出すること
ができる。ここでキャパシタＣｍの下端はｏＶに、Ｃｍ
の各下端はＶＲに変化させる。
またＣｍより上位側のすべてのキャパシタの下端はｏＶ
に内矩したままとする。このときコンパレータ１１の入
力端２３の電圧Ｖｘは、 で表わされる。ＶＥｌはＣｐの下端電圧であシ、Ｔ１期
間ではＯｖに設定する。ＶＸがＶＴより低くなれば、コ
ンパレータ１１の出力ＷはＨｉｇｈレベルになる。すな
わち“１“である。一方ＶＸがＶＴより高くなれば、Ｗ
はＬｏｗ レベルすなわち０”である。出力Ｗは５Ａ
Ｒ１２の最上位ビットｉｃｔ込んでＴＩが終了する。つ
づ＜Ｔ２期間ではＣｐの下端に新たな電圧ＶＥ２ｉ設定
し、他のキャパシタの下端はＴ１のままとしてコンノく
レータ１１でキャパシタ・アレイ１０の上端２３の電圧
変化（Ｖ ｘ −Ｖ Ｔｊ勿検出し、出力結果Ｗを５Ａ
Ｒ１２の第２ビツトに書き込む。ＶＸ２はＴ１でのＷに
対応して決められる。Ｗが１のときは２ Ｖ ｕ ％Ｗ
が０のときは−２Ｖ ｎである。Ｔ３期間ではＴ２での
Ｗに応じて、ＣＰの下端電圧を変化させ、コンパレータ
の出力結果Ｗ’１ｉ−８ＡＲｃ７）第３ ヒラ）に書き
込む。ＶＸ３はＴ２ でのＷが１のときＶＥ２＋−！−
ＶＲトＬ、、ＷカＯノ、！： ＠ ＶＸ２−７ＶＲ、！
：する。以下この動作ケ繰シ返していくと、Ｋビットの
ディジタル値λｍが５ＡＲ１２に得られる。
に内矩したままとする。このときコンパレータ１１の入
力端２３の電圧Ｖｘは、 で表わされる。ＶＥｌはＣｐの下端電圧であシ、Ｔ１期
間ではＯｖに設定する。ＶＸがＶＴより低くなれば、コ
ンパレータ１１の出力ＷはＨｉｇｈレベルになる。すな
わち“１“である。一方ＶＸがＶＴより高くなれば、Ｗ
はＬｏｗ レベルすなわち０”である。出力Ｗは５Ａ
Ｒ１２の最上位ビットｉｃｔ込んでＴＩが終了する。つ
づ＜Ｔ２期間ではＣｐの下端に新たな電圧ＶＥ２ｉ設定
し、他のキャパシタの下端はＴ１のままとしてコンノく
レータ１１でキャパシタ・アレイ１０の上端２３の電圧
変化（Ｖ ｘ −Ｖ Ｔｊ勿検出し、出力結果Ｗを５Ａ
Ｒ１２の第２ビツトに書き込む。ＶＸ２はＴ１でのＷに
対応して決められる。Ｗが１のときは２ Ｖ ｕ ％Ｗ
が０のときは−２Ｖ ｎである。Ｔ３期間ではＴ２での
Ｗに応じて、ＣＰの下端電圧を変化させ、コンパレータ
の出力結果Ｗ’１ｉ−８ＡＲｃ７）第３ ヒラ）に書き
込む。ＶＸ３はＴ２ でのＷが１のときＶＥ２＋−！−
ＶＲトＬ、、ＷカＯノ、！： ＠ ＶＸ２−７ＶＲ、！
：する。以下この動作ケ繰シ返していくと、Ｋビットの
ディジタル値λｍが５ＡＲ１２に得られる。
このＩｖｉはＣｐの下端の最終電圧ＶＥＫのディジタル
狭示値λｍであり、回路１５に取込まれる。またＣｐの
下端電圧の最終値が７ｍ Ｖ Ｒになったとき、キャパ
シタ・アレイ１０の上端電圧Ｖｘ、すなわちコンパレー
タの入力電圧は最初のバイアス値ＶＴに最も近′くなる
。したがって近似的にＶＴ≧Ｖｘとすると、次式が成立
つ。
狭示値λｍであり、回路１５に取込まれる。またＣｐの
下端電圧の最終値が７ｍ Ｖ Ｒになったとき、キャパ
シタ・アレイ１０の上端電圧Ｖｘ、すなわちコンパレー
タの入力電圧は最初のバイアス値ＶＴに最も近′くなる
。したがって近似的にＶＴ≧Ｖｘとすると、次式が成立
つ。
ＣｍｖＲ二〇ｍＶＲ＋ＣＰλｍＶＲ・・・・・・・・・
（ｌｌ）ＣｍとＣｍの差はディジタル値λｍ″′ｃ表わ
され、この１直はＤＢへ送出した分圧比データともなっ
ている。
（ｌｌ）ＣｍとＣｍの差はディジタル値λｍ″′ｃ表わ
され、この１直はＤＢへ送出した分圧比データともなっ
ている。
以上のλｍ金決定する操作をすべてのＣｍ（ｍ＝０．１
，２．・・・、Ｍ−１，）について実行し、その都度得
られた５ＡＲ１２内のデータケ演算記憶回路１５に入力
し、記憶する。すべての７ｍが決定すると、次式の演算
によって各キャパシタの誤差Δｃｍが得られる。
，２．・・・、Ｍ−１，）について実行し、その都度得
られた５ＡＲ１２内のデータケ演算記憶回路１５に入力
し、記憶する。すべての７ｍが決定すると、次式の演算
によって各キャパシタの誤差Δｃｍが得られる。
ΔＣｍ＝＝ （２°−１λ０＋２ｒｎ−２λ１＋・ ＋
２°λ□−□＋λｍ）Ｃｐミｒｍｃｐ、 （ｍ＝１．２
． ・、 Ｍ−ｉ） −（１２）ΔＣｏ＝λｏｃｐ”ｌ
：ｒｏＣｐ ・・・・・・・・・・・・・・・・
・・（１３）回路１５では補正データ’ ｍ （ｍ＝０
＊ Ｉ ＊ ２ ＋ ”’＊Ｍ−１）を（１２）、
（１３） 式によってディジタル演算し求める。
２°λ□−□＋λｍ）Ｃｐミｒｍｃｐ、 （ｍ＝１．２
． ・、 Ｍ−ｉ） −（１２）ΔＣｏ＝λｏｃｐ”ｌ
：ｒｏＣｐ ・・・・・・・・・・・・・・・・
・・（１３）回路１５では補正データ’ ｍ （ｍ＝０
＊ Ｉ ＊ ２ ＋ ”’＊Ｍ−１）を（１２）、
（１３） 式によってディジタル演算し求める。
以上から明らかなように、キャパシタＣｍに定′藏圧Ｖ
Ｒで充電したｆｉ ’ｆｆ Ｃｍ Ｖ ＲがＣｍ−１＋
Ｃｍ−２・・；Ｃｏ、Ｃ’ｏの各キャパシタへの再分配
電荷Ｃｍ−１ｖＬ Ｃｍ−２ＶＬ・・・、Ｃ０ＶＲ，Ｃ
’ＯＶＲとキャパシタＣｐへの再分配′電荷ＣｐλｍＶ
Ｒの和に等しくなるように、またキャパシタＣＯに定′
醒圧ＶＲで充電した電荷Ｃ０ＶＲはキャパシタＣ’ｏへ
の再分配電荷σＯＶＲとキャパシタＣｐへの再分配電荷
ＣｐλＯＶＲの邪に等しくなるように、前記コンパレー
タ１１の出力に応じて、キャパシタＣｐの下端に接続す
る補正電圧λｍＶ＋ａ（ｍ＝０．１．２．・・・＝−１
）２求め、これらの諺から、各キャパシタＣｍ （ｍ＝
ｏ、 ｌ、 ２１ ・＃ Ｍ−１） の容＝Ｖ差ΔＣ
−を求め、この誤差を補正するのにキャパシタＣｐから
与えるべき補正電荷ＣｐｒｍＶＲ２表わすデータとして
ディジタル値ｒ ａｔ （ｍ＝０．１．２．・・・。
Ｒで充電したｆｉ ’ｆｆ Ｃｍ Ｖ ＲがＣｍ−１＋
Ｃｍ−２・・；Ｃｏ、Ｃ’ｏの各キャパシタへの再分配
電荷Ｃｍ−１ｖＬ Ｃｍ−２ＶＬ・・・、Ｃ０ＶＲ，Ｃ
’ＯＶＲとキャパシタＣｐへの再分配′電荷ＣｐλｍＶ
Ｒの和に等しくなるように、またキャパシタＣＯに定′
醒圧ＶＲで充電した電荷Ｃ０ＶＲはキャパシタＣ’ｏへ
の再分配電荷σＯＶＲとキャパシタＣｐへの再分配電荷
ＣｐλＯＶＲの邪に等しくなるように、前記コンパレー
タ１１の出力に応じて、キャパシタＣｐの下端に接続す
る補正電圧λｍＶ＋ａ（ｍ＝０．１．２．・・・＝−１
）２求め、これらの諺から、各キャパシタＣｍ （ｍ＝
ｏ、 ｌ、 ２１ ・＃ Ｍ−１） の容＝Ｖ差ΔＣ
−を求め、この誤差を補正するのにキャパシタＣｐから
与えるべき補正電荷ＣｐｒｍＶＲ２表わすデータとして
ディジタル値ｒ ａｔ （ｍ＝０．１．２．・・・。
Ｍ−１）ｋ求めたことになる。またキャパシタ・アレイ
１０の全容針ＣＭｖｃは、次式で弐わされる誤差ΔＣＭ
が含まれる。
１０の全容針ＣＭｖｃは、次式で弐わされる誤差ΔＣＭ
が含まれる。
ΔＣＭ＝（ｒｏ＋ｒｘ＋−・−＋ｒＭ−１）Ｃｐ三ｒ
ＭＣＰ ・・・・・・・・・・・・・・・・・
・・・・・・・Ｃ１４）したがってΔＣＭの補正データ
ｒＭも（１４）式に基づいて回路１５でディジタル演算
して得られる。
ＭＣＰ ・・・・・・・・・・・・・・・・・
・・・・・・・Ｃ１４）したがってΔＣＭの補正データ
ｒＭも（１４）式に基づいて回路１５でディジタル演算
して得られる。
この結果はＣＭの誤差の補正データとして、ｒ ｍ （
ｍ＝０．１．２．−、 Ｍ ｌ ） と同様に回路
１５に保持しておき、実際のＡ／Ｄ変換シーケンスで変
換特性の較正に用いる。
ｍ＝０．１．２．−、 Ｍ ｌ ） と同様に回路
１５に保持しておき、実際のＡ／Ｄ変換シーケンスで変
換特性の較正に用いる。
（２） Ａ／Ｄ菱換シーケンス
次に第３図金参照してＡ／Ｄ変換シーケンスを説明する
。
。
まず入力電荷の蓄積期間ＴＲ８では制御回路１６のスイ
ッチ制御出力２１によ）、スイッチＳｎｆオンし、イン
バータ２２の入出力を短絡する。これによシキャパシタ
・アレイ１０の上端２３はＶＴにバイアスされる。この
ときキャパシタ・アレイ１０の各キャパシタの下端はす
べて入力電圧ＶｉｎＫ：接続する。すなわちスイッチＳ
ｒはＶｉｎを選択し、各スイッチＳ■シート５Ｍ−２・
−８ｏ・Ｓ’ｏ は電圧端２４ケ選択する。また補正
片キャパシタＣｐの下端電圧にＶｐ、ｉｎｋ供給するた
め、演算記憶回路１５から分圧比ｒＭｉＤｐに送出し、
スイッチ５ｐ＝２介してスイッチ回路網１８を制御する
と、Ｖｐ、 ｉｎとして Ｖｐ ｉｎ＝ｒＭＶｉｎ −−＝（１５）を
得る。抵抗ストリングＲ，Ｐ−の両端は差動増幅器１９
．２０によシＶｉｎおよび−Ｖｉｎの電圧が印加されて
いる。
ッチ制御出力２１によ）、スイッチＳｎｆオンし、イン
バータ２２の入出力を短絡する。これによシキャパシタ
・アレイ１０の上端２３はＶＴにバイアスされる。この
ときキャパシタ・アレイ１０の各キャパシタの下端はす
べて入力電圧ＶｉｎＫ：接続する。すなわちスイッチＳ
ｒはＶｉｎを選択し、各スイッチＳ■シート５Ｍ−２・
−８ｏ・Ｓ’ｏ は電圧端２４ケ選択する。また補正
片キャパシタＣｐの下端電圧にＶｐ、ｉｎｋ供給するた
め、演算記憶回路１５から分圧比ｒＭｉＤｐに送出し、
スイッチ５ｐ＝２介してスイッチ回路網１８を制御する
と、Ｖｐ、 ｉｎとして Ｖｐ ｉｎ＝ｒＭＶｉｎ −−＝（１５）を
得る。抵抗ストリングＲ，Ｐ−の両端は差動増幅器１９
．２０によシＶｉｎおよび−Ｖｉｎの電圧が印加されて
いる。
このとき、キャパシタ・アレイｌＯの補正用キャパシタ
Ｃｐの共通端２３に蓄積される電荷Ｑｉｎは Ｑｉｎ＝ＣＭ（ＶＴ−Ｖｉｎ） 十Ｃｐ（ＶＴ十ｒＭＶ
ｉｎ）：（ＣＭ＋Ｃ，））ＶＴ−ＣＭ、ｏＶｉｎ
・・・・＝（１６）となり、入力電圧ＶｉｎＶＣ対応し
た理懇電荷ＣＭ、ｏＶｉｎがキャパシタ・アレイ１ＯＫ
ｆ積されることが明きらかである。
Ｃｐの共通端２３に蓄積される電荷Ｑｉｎは Ｑｉｎ＝ＣＭ（ＶＴ−Ｖｉｎ） 十Ｃｐ（ＶＴ十ｒＭＶ
ｉｎ）：（ＣＭ＋Ｃ，））ＶＴ−ＣＭ、ｏＶｉｎ
・・・・＝（１６）となり、入力電圧ＶｉｎＶＣ対応し
た理懇電荷ＣＭ、ｏＶｉｎがキャパシタ・アレイ１ＯＫ
ｆ積されることが明きらかである。
つぎに蓄積された入力電荷ＱｉｎはＴ１期間から始まる
Ｍ ＋ Ｎ個のサイクルでキャパシタ・アレイ１０上に
再分配され、Ｍ十Ｎビットのディジタル出力が逐次得ら
れる。
Ｍ ＋ Ｎ個のサイクルでキャパシタ・アレイ１０上に
再分配され、Ｍ十Ｎビットのディジタル出力が逐次得ら
れる。
まずＴ１期間でスイッチＳＲｉオフして、インバータ２
２の入出カケ開放し、スイッチＳｒ２反転して電圧端２
４２Ｖｎに接伏する。最上位ビット（ＭＳＢ）′（ｉ−
決定するため最上位キャパシタＣＭ−１の下端ハＶ Ｒ
へ、下位側の各キャパシタＣＭ−２１ＣＭ−３、・・・
Ｃｏ、 Ｃ’ｏ ｃ７）下端はすべてＯｖへ接続する。
２の入出カケ開放し、スイッチＳｒ２反転して電圧端２
４２Ｖｎに接伏する。最上位ビット（ＭＳＢ）′（ｉ−
決定するため最上位キャパシタＣＭ−１の下端ハＶ Ｒ
へ、下位側の各キャパシタＣＭ−２１ＣＭ−３、・・・
Ｃｏ、 Ｃ’ｏ ｃ７）下端はすべてＯｖへ接続する。
また補正片キャパシタＣｐの下部へはΔＣＭ−１に基づ
く誤差篭衝ΔＣＭ−□ＶＲ全打消すため、あらかじめ求
めた補正データｒＭ−□を回路１５から送出し、スイッ
チ８ｐｉ介して、補正電圧供給回路１４へ導き、Ｖｐ、
Ｍ−１（＝−ｒＭ−、ｖＲ）を供給する。このとき抵
抗ストリングＲｐの両端は増幅ａ＋９，２ｏｌ／ｃより
ＶＲ，−ＶＲＫ設定すれ、上記の分圧電ＦＥＶＰＭ−０
が＠路１４で得られる。
く誤差篭衝ΔＣＭ−□ＶＲ全打消すため、あらかじめ求
めた補正データｒＭ−□を回路１５から送出し、スイッ
チ８ｐｉ介して、補正電圧供給回路１４へ導き、Ｖｐ、
Ｍ−１（＝−ｒＭ−、ｖＲ）を供給する。このとき抵
抗ストリングＲｐの両端は増幅ａ＋９，２ｏｌ／ｃより
ＶＲ，−ＶＲＫ設定すれ、上記の分圧電ＦＥＶＰＭ−０
が＠路１４で得られる。
この結果、キャパシタ・アレイ１０の上端２３には次式
の電圧変化が発生する。
の電圧変化が発生する。
ここで、キャパシタＣＭ−□とＣｐに丹分配される電荷
（ＣＭ−１’ＣＰ ｒＭ ） ＶＲｔｒＪ、Ｎ想電荷ｃ
Ｍ−０，ＶＲであシ、コンパレータ１１は（１力式の電
圧変化、すなわちＶｉｎと−ＶＲの比較結果Ｗを出力す
る。キャパシタ誤差ΔＣＭ−１の影響は除去されること
がわがる。
（ＣＭ−１’ＣＰ ｒＭ ） ＶＲｔｒＪ、Ｎ想電荷ｃ
Ｍ−０，ＶＲであシ、コンパレータ１１は（１力式の電
圧変化、すなわちＶｉｎと−ＶＲの比較結果Ｗを出力す
る。キャパシタ誤差ΔＣＭ−１の影響は除去されること
がわがる。
サテ（ｉ）Ｖｘ−ＶＴ＞ ０ ノとき、出力Ｗは“０″
とむ Ｖｉｎ＜−ＶＲ・・・・・・・・・・・・・・・・・・
・・・（１８）ｉ ｆｃ （ｉｊ）Ｖｘ−ＶＴ＜０ノと
き、出力Ｗはｌ”とＶｉｎ〉−ＶＲ・・・・・・・・・
・・・・・・・・・・・・（１９）であるから、出力Ｗ
は５ＡＲＩ ２の最上位ビットに格納され、そのまま入
力電圧Ｖｉｎのディジタル変換値の最上位ビットａＭ−
１’ｉ１１”与える。
とむ Ｖｉｎ＜−ＶＲ・・・・・・・・・・・・・・・・・・
・・・（１８）ｉ ｆｃ （ｉｊ）Ｖｘ−ＶＴ＜０ノと
き、出力Ｗはｌ”とＶｉｎ〉−ＶＲ・・・・・・・・・
・・・・・・・・・・・・（１９）であるから、出力Ｗ
は５ＡＲＩ ２の最上位ビットに格納され、そのまま入
力電圧Ｖｉｎのディジタル変換値の最上位ビットａＭ−
１’ｉ１１”与える。
このあとのＴ２期間では、得られたａＭ−１に応答して
制御回路１６の制御によシＣ，−□の下端はａ Ｍ−Ｉ
Ｖ ｎへ接続する。またＣｐの下端へは、演算記憶回
路１５から、分圧比データａＭ−□ｒＭ−，＋ｒＭ−２
をＤｐへ送出することによシ、補正電圧ＶｐＭ−ｔ（−
（ａＭ−１ｒＭ−１＋ｒＭ−２）ＶＲ） ｋ供給する。
制御回路１６の制御によシＣ，−□の下端はａ Ｍ−Ｉ
Ｖ ｎへ接続する。またＣｐの下端へは、演算記憶回
路１５から、分圧比データａＭ−□ｒＭ−，＋ｒＭ−２
をＤｐへ送出することによシ、補正電圧ＶｐＭ−ｔ（−
（ａＭ−１ｒＭ−１＋ｒＭ−２）ＶＲ） ｋ供給する。
ＣＭ−２の下端はＶＲ，ＣＭ−２より下位側の各キャパ
シタの下端はｏＶへ接続して、再びキャパシタ・アレイ
ｌＯの上端電圧の変化をコンパレータ１１で判定し、比
較出力ＷｉＳＡＲ１２の第２ビツトに格納する。コンパ
レータ１１はＶｉｎと（”Ｍ−１”Ｒ＋”Ｒ） と（Ｄ
比較に行１い、ソノ出２ ４ 力結果Ｗはディジタル変換値の第２ピツトロＭ−２を与
える。以下この動作？繰シ返すことによりＭビットのデ
ィジタル変換値Ｔｈ５ＡＲ１２に得る。
シタの下端はｏＶへ接続して、再びキャパシタ・アレイ
ｌＯの上端電圧の変化をコンパレータ１１で判定し、比
較出力ＷｉＳＡＲ１２の第２ビツトに格納する。コンパ
レータ１１はＶｉｎと（”Ｍ−１”Ｒ＋”Ｒ） と（Ｄ
比較に行１い、ソノ出２ ４ 力結果Ｗはディジタル変換値の第２ピツトロＭ−２を与
える。以下この動作？繰シ返すことによりＭビットのデ
ィジタル変換値Ｔｈ５ＡＲ１２に得る。
第Ｍビットの変換では、Ｃｍ（ｍ＝Ｍ ｌ、Ｍ ２．
−１）の下端はそれぞれａｍＶｎ（ｍ＝−Ｍ １．Ｍ
２．−．１）へ接続し、Ｃｏ、Ｃ’ｏ の下端は
それぞれＶＲ。
−１）の下端はそれぞれａｍＶｎ（ｍ＝−Ｍ １．Ｍ
２．−．１）へ接続し、Ｃｏ、Ｃ’ｏ の下端は
それぞれＶＲ。
ｏＶへ接続し、Ｃｐの下端電圧Ｖｐ、ｏは、ｖｐ、 Ｑ
＝−（ａＭ−１ｒＭ−１＋ ａＭ−２ｒＭ−２＋−十ａ
Ｉ ｒｓ＋Ｔ ｏ ） Ｖ Ｒ・・・・・・・・・・・
・・・（２０）に設定して、コンパレータ１１でキャパ
シタ・アレイｌＯの上端電圧変化（ＶＸ−ＶＴ）ｆ判定
し、変換値ａＯｋ得る。ここでＶ ｘ −Ｖ Ｔは次式
で表わされる。
＝−（ａＭ−１ｒＭ−１＋ ａＭ−２ｒＭ−２＋−十ａ
Ｉ ｒｓ＋Ｔ ｏ ） Ｖ Ｒ・・・・・・・・・・・
・・・（２０）に設定して、コンパレータ１１でキャパ
シタ・アレイｌＯの上端電圧変化（ＶＸ−ＶＴ）ｆ判定
し、変換値ａＯｋ得る。ここでＶ ｘ −Ｖ Ｔは次式
で表わされる。
以上のＭ回の逐次比較動作は第３図のＴＵ期間で行なわ
れ、ＴＭでは入力電圧ＶｉｎのＭビットの変換値がＳＡ
Ｒ，１２に出揃い、上位Ｍビットの変換が終了する。
れ、ＴＭでは入力電圧ＶｉｎのＭビットの変換値がＳＡ
Ｒ，１２に出揃い、上位Ｍビットの変換が終了する。
つづ＜ＴＬ期間では最下位キャパシタＣ’ｏの下端に基
準分圧電圧’ｔＮ回供総供給ことによシ、逐次比較動作
を行ない、Ｎピントの下位変換値を得る。ｔずＴＭ十□
期間ではキャパシタ・アレイ１０の各キャパシタＣｍ
（ｍ＝Ｍ−１，Ｍ−２，川、 １．０ ）の下端はそれ
ぞれ、”ｍＶＲ（ｍ＝Ｍ １． Ｍ ２． ・・・
１．０）に接続し、補正用キャパシタＣｐの下端電圧Ｖ
ｐは上位Ｍピントの変換値に対応して次式のＶＰ、Ｌ
Ｋ設定する。
準分圧電圧’ｔＮ回供総供給ことによシ、逐次比較動作
を行ない、Ｎピントの下位変換値を得る。ｔずＴＭ十□
期間ではキャパシタ・アレイ１０の各キャパシタＣｍ
（ｍ＝Ｍ−１，Ｍ−２，川、 １．０ ）の下端はそれ
ぞれ、”ｍＶＲ（ｍ＝Ｍ １． Ｍ ２． ・・・
１．０）に接続し、補正用キャパシタＣｐの下端電圧Ｖ
ｐは上位Ｍピントの変換値に対応して次式のＶＰ、Ｌ
Ｋ設定する。
ｖＰ＊Ｌ−−（ａＭ−１ｒＭ−１＋”Ｍ−２ｒＭ−２＋
−＋ａ ｏ ｒ Ｏ）ＶＲ・・・・・・・・・・・・・
・・（２２）上記のキャパシタの下端電圧はＴＭ＋２．
ＴＰ、（＋３．−・・。
−＋ａ ｏ ｒ Ｏ）ＶＲ・・・・・・・・・・・・・
・・（２２）上記のキャパシタの下端電圧はＴＭ＋２．
ＴＰ、（＋３．−・・。
ＴＭ＋Ｈにおいても不変とし、下位変換のＴＬ期間中固
定きれる。
定きれる。
下位Ｎビットのうち最上位ピントｂト□ の変換はＴＭ
＋□期間において次のように行なう。最小キャパシタＣ
’ｏの下端に′唯圧ＶＬ、Ｎ−１ ｋ供給するため制御
回路１６から分圧比データ！＝ｚＤＬに送出し、基準分
圧電圧供給回路１３のスイッチ回路網１７に入力する。
＋□期間において次のように行なう。最小キャパシタＣ
’ｏの下端に′唯圧ＶＬ、Ｎ−１ ｋ供給するため制御
回路１６から分圧比データ！＝ｚＤＬに送出し、基準分
圧電圧供給回路１３のスイッチ回路網１７に入力する。
この結果ＶＬ端には
が出力される。このときキャパシタ・アレイ１０の上端
電圧ＶＸは、 で表わさし、Ｖ ｘ −Ｖ Ｔ ＞ Ｏの場合はコンパ
レータ１１の出力Ｗは“０”であシ、Ｖｘ−ＶＴ＜０の
場合は出力Ｗは”１”となる。Ｗは５ＡＲ１２の第Ｍ＋
１ピント目［薔き込まれ、この１直は（２４）式により
、ｂＮ−１であることがあきらかである。
電圧ＶＸは、 で表わさし、Ｖ ｘ −Ｖ Ｔ ＞ Ｏの場合はコンパ
レータ１１の出力Ｗは“０”であシ、Ｖｘ−ＶＴ＜０の
場合は出力Ｗは”１”となる。Ｗは５ＡＲ１２の第Ｍ＋
１ピント目［薔き込まれ、この１直は（２４）式により
、ｂＮ−１であることがあきらかである。
つぎにＴＭ＋２期間ではＣ６の下端電圧ＶＬをに設定し
、コンパレータ１１の比較結果Ｖｌ−５ｔＡＲ１２の第
Ｍ＋２ビット目ＶＣ書き込む。この値はｂＮ−２ｋ与え
る。以下この動作ケ繰り返し、Ｔ Ｍ＋Ｎ期間でＣ’ｏ
の下端電圧Ｖｔ、金・・・・・・・・・・・・（２６ン に設定し、コンパレータ１１の比較結果Ｗ ｋ ５ＡＲ
１２の第Ｍ＋Ｎビット目に格納し、最下位ビット（ＬＳ
Ｂ）ｂｏ ２得る。このときコンパレータ１１は次式の
電圧変化（ＶＸ−ＶＴ）を判定する。
、コンパレータ１１の比較結果Ｖｌ−５ｔＡＲ１２の第
Ｍ＋２ビット目ＶＣ書き込む。この値はｂＮ−２ｋ与え
る。以下この動作ケ繰り返し、Ｔ Ｍ＋Ｎ期間でＣ’ｏ
の下端電圧Ｖｔ、金・・・・・・・・・・・・（２６ン に設定し、コンパレータ１１の比較結果Ｗ ｋ ５ＡＲ
１２の第Ｍ＋Ｎビット目に格納し、最下位ビット（ＬＳ
Ｂ）ｂｏ ２得る。このときコンパレータ１１は次式の
電圧変化（ＶＸ−ＶＴ）を判定する。
この結果、入力電圧Ｖｉｎに対し
・・・・・・・・・・・・（２８）
が成立ち、ａＭ−１，ａＭ−２１”” ａ’ ＋ ｂＮ
−１、ｂＮ−２１””’で表わされるＭ＋Ｎビットのデ
ィジタル変換値が得られる。
−１、ｂＮ−２１””’で表わされるＭ＋Ｎビットのデ
ィジタル変換値が得られる。
補正電圧供給回路１４では抵抗ストリングＲｐの両端電
圧を増幅器１９．２０で与える代シに、反転増幅器？用
いて、ｖｉｎあるいはＶＲの逆極性電圧−Ｖｉｎあるい
は−Ｖ＋ａ＝１それぞれ発生させ、これらｉＲｐの両端
に印加してもよ−。
圧を増幅器１９．２０で与える代シに、反転増幅器？用
いて、ｖｉｎあるいはＶＲの逆極性電圧−Ｖｉｎあるい
は−Ｖ＋ａ＝１それぞれ発生させ、これらｉＲｐの両端
に印加してもよ−。
Ｎビットの下位変換においては、最小キャパシタＣ’ｏ
は理想基糸であるため、誤差は含゛まれない。
は理想基糸であるため、誤差は含゛まれない。
したがって抵抗ストリングＲがＮビットの直線性精度全
盲すれば、キャパシタ・アレイ１０に誤差があっても、
全体として高い精度のＭ＋Ｎビット変換が実現される。
盲すれば、キャパシタ・アレイ１０に誤差があっても、
全体として高い精度のＭ＋Ｎビット変換が実現される。
また抵抗ストリングＲは２Ｆ、質的に単調性のある基部
分圧電圧音発生するだめ、第１図のＭ＋ＮビットＡ／Ｄ
変換器は直線性、単調性ともにすぐれた性能勿モノリシ
ンクＩＣで達成することができる。また本変換器はキャ
パシタ・プレイ１０の各キャパシタＣｍ Ｋ含まれてい
る誤差Δｃｍの補正データｒｍ’ｋＡ／Ｄ変換の前後に
随時求めることができるので、周囲条件や環境が変化し
ても自己較正により、変換特性を保持することができる
。補正データｒ、はディジタル値で得ることができ、特
殊なＩＣプロセスは必要としないため、全回路を通常の
ＭＯＳ・ＩＣプロセスでモノリシック化することは容易
である。
分圧電圧音発生するだめ、第１図のＭ＋ＮビットＡ／Ｄ
変換器は直線性、単調性ともにすぐれた性能勿モノリシ
ンクＩＣで達成することができる。また本変換器はキャ
パシタ・プレイ１０の各キャパシタＣｍ Ｋ含まれてい
る誤差Δｃｍの補正データｒｍ’ｋＡ／Ｄ変換の前後に
随時求めることができるので、周囲条件や環境が変化し
ても自己較正により、変換特性を保持することができる
。補正データｒ、はディジタル値で得ることができ、特
殊なＩＣプロセスは必要としないため、全回路を通常の
ＭＯＳ・ＩＣプロセスでモノリシック化することは容易
である。
以上述べた実施例においては、補正データの検出のため
の回路ケ内蔵させていたが、実際には、Ａ／Ｉ’）変換
器の製造後、別に設けた回路により補正データを求め、
これ？変換器に記憶させＡ／Ｄ変換動作のみ紫行なわせ
るようにしうろことは明らかである。
の回路ケ内蔵させていたが、実際には、Ａ／Ｉ’）変換
器の製造後、別に設けた回路により補正データを求め、
これ？変換器に記憶させＡ／Ｄ変換動作のみ紫行なわせ
るようにしうろことは明らかである。
以上述べたように本発明によれば、回路的な自己較正機
能により、高精度の逐次比収形Ａ／Ｄ変挨器？実現する
ことができる。まだ従来の集積回路技術で全回路を一嗜
造することができ、特殊なプロセス技術や厳しい設計条
件は要求されない。生産性やコストの点で問題となるト
リミングも不委であるから、低価格のＡ／Ｄ変換器を提
供することができる。さらに、実施例で述べたごとく補
正データの検出全実際のＡ／Ｄ変換の前後に随時実行す
れば、用いられる環境や周囲条件の変化、素子の経年変
化に対応できる。このため安定性のよい高精度のＡ／Ｄ
変換特性が得られる。
能により、高精度の逐次比収形Ａ／Ｄ変挨器？実現する
ことができる。まだ従来の集積回路技術で全回路を一嗜
造することができ、特殊なプロセス技術や厳しい設計条
件は要求されない。生産性やコストの点で問題となるト
リミングも不委であるから、低価格のＡ／Ｄ変換器を提
供することができる。さらに、実施例で述べたごとく補
正データの検出全実際のＡ／Ｄ変換の前後に随時実行す
れば、用いられる環境や周囲条件の変化、素子の経年変
化に対応できる。このため安定性のよい高精度のＡ／Ｄ
変換特性が得られる。
第１図は本発明による逐次化板形Ａ／Ｄ変換器の回路構
成を示す図、第２図は第１図、の変換器の補正データの
算出シーケンスのタイムチャートラ示す図、第３図は同
じ変換器のＡ／Ｄ変換シーケンスのタイムチャートに示
す図である。
成を示す図、第２図は第１図、の変換器の補正データの
算出シーケンスのタイムチャートラ示す図、第３図は同
じ変換器のＡ／Ｄ変換シーケンスのタイムチャートに示
す図である。
Claims (1)
- 【特許請求の範囲】 １、それぞれの一端が共通に接続された複数のキャパシ
タと、該共通接続点の電圧に応答してディジタル信号を
出力する手段と、該複数のキャパシタの各々の他端にア
ナログ室圧金印加した後、該出力手段から逐次出力され
る複数のディジタル信号が該アナログ電圧に対する複数
のディジタルビ゛ット？表わすように、該複数のキャパ
シタの各々の該他端に複数の異なる電圧のいずれかを逐
次切シかえて入力する制御手段と、該共通接続点に一端
が接続された少なくとも１個の補正用キャパシタと、該
複数のキャパシタの各々の容量誤差と該アナログ電圧に
依存した補正電圧を該制御手段による該アナログ電圧の
印加動作に同期して発生して該補正用キャパシタの他端
に供給する手段と、該複数のキャパシタの各々の秤量誤
差と該複数のキャパシタの各々の他端に入力されている
電圧に依存して異なる補正電圧を該制御手段による切シ
かえ動作に同期して発生して該補正用キャパシタの他端
に供給する手段とを有するＡ／Ｄ変換器。 ２、該補正電圧供給手段は、該秤量誤差を表わす補正デ
ータを記憶する手段と、該制御手段による切りかえ動作
に同期して、該複数のキャパシタに印加される該アナロ
グ電圧および該複数のキャパシタの各々印加されている
電圧と該補正データに基づき該補正電圧を発生する手段
とからなる第１項のＡ／Ｄ変換器。 ３、該補正電圧発生手段は第１１第２の電圧を分圧する
第１の手段と、該アナログ電圧および該複数のキャパシ
タの各々印加されている電圧と該補正データに基づく該
第１と第２の電圧差の分圧比により、該第１の手段から
該補正電圧を出力する第２の手段とからなる第２項のＡ
／Ｄ変換器。 ４、該第２の電圧は該第１の電圧の極性を反転したもの
とし、該第１の電圧を反転し、該反転電圧を該第２の電
圧端に供給する手段を有する第３項のＡ／Ｄ変換器。 ５．該第１の手段は一端が該第１の電圧に接続された抵
抗と、該抵抗の他端に出力端が接続され、該抵抗の中間
端子に反転入力端が接続され、非反転入力端は第３の電
圧端に接続されてなる差動増幅器とからなる第３項のＡ
／Ｄ変換器。 ６、該第１の電圧端に該アナログ電圧と該複数のキャパ
シタの各々の他端に入力される該電圧のいずれか一方を
切シかえて供給する手段を有する第５項のＡ／Ｄ変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP722083A JPS59133728A (ja) | 1983-01-21 | 1983-01-21 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP722083A JPS59133728A (ja) | 1983-01-21 | 1983-01-21 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133728A true JPS59133728A (ja) | 1984-08-01 |
Family
ID=11659910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP722083A Pending JPS59133728A (ja) | 1983-01-21 | 1983-01-21 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59133728A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028235U (ja) * | 1988-06-30 | 1990-01-19 | ||
| JPH03206728A (ja) * | 1990-01-08 | 1991-09-10 | Matsushita Electric Ind Co Ltd | 自己校正方式ａｄコンバータおよびそのテスト方法 |
| JP2009005139A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | 逐次型ａｄ変換器 |
| US7928871B2 (en) * | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
| US8519874B2 (en) | 2010-09-29 | 2013-08-27 | Fujitsu Limited | Successive approximation A/D converter |
| CN108631780A (zh) * | 2017-10-09 | 2018-10-09 | 矽力杰半导体技术(杭州)有限公司 | 电容阵列权重校准的方法 |
-
1983
- 1983-01-21 JP JP722083A patent/JPS59133728A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028235U (ja) * | 1988-06-30 | 1990-01-19 | ||
| JPH03206728A (ja) * | 1990-01-08 | 1991-09-10 | Matsushita Electric Ind Co Ltd | 自己校正方式ａｄコンバータおよびそのテスト方法 |
| JP2009005139A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | 逐次型ａｄ変換器 |
| US7928871B2 (en) * | 2008-03-24 | 2011-04-19 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
| US8519874B2 (en) | 2010-09-29 | 2013-08-27 | Fujitsu Limited | Successive approximation A/D converter |
| CN108631780A (zh) * | 2017-10-09 | 2018-10-09 | 矽力杰半导体技术(杭州)有限公司 | 电容阵列权重校准的方法 |
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