JPH0316320A

JPH0316320A - アナログ・デジタル変換器

Info

Publication number: JPH0316320A
Application number: JP1304570A
Authority: JP
Inventors: Norman G Dillman; ノーマン・ジー・ディルマン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1988-11-21
Filing date: 1989-11-21
Publication date: 1991-01-24
Also published as: US5012247A; EP0370630A3; EP0370630A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の技術分野〕本発明は、スイッチ・コンデンサを用い、マルチスロー
プ変換方法を実現するアナログ・デジタル変換器に関す
るものである。

〔従来技術とその問題点］アナログ・デジタル変換器は、サンプリングされたアナ
ログル入力信号をそれに相当するデジタル値に変換する
機能を有するものである。一般に、アナログ・デジタル
変換器は変換器等で発生されるアナログ信号をコンピュ
ータまたは他のデジタル・プロセッサによる処理が可能
なデジタル・フォーマットに翻訳するために用いられて
いる。例えば、アナログ・デジタル変換器は、クロマト
グラフ分析に用いられる分析機器の一部であるフォトダ
イオード・アレイより入力信号を受信する。

アナログ・デジタル変換を行うためのいくつかの型式の
変換器が利用可能である。所定のアプリケーションに用
いるアナログ・デジタル変換器の選択は、２つのパラメ
ータ、即ち、分解能と読取り速度（ｒｅａｄｉｎｇ　ｒ
ａｔｅ）に依存する。分解能は、結果得られるデジタル
出力信号のビント数によって決まる。読取り速度は、ア
ナログ・デジタル変換を行うことができる１サイクル内
に周波数として定義される。変換器の一つの型式では、
人力信号の振幅を周波数信号に変換し、次に、その周波
数信号のサイクルを計数して入力信号のデジタル値を決
定する直列変換器がある。直列変換器に固有の欠点は、
計数毎に１サイクルの周波数信号を必要とすることであ
る。従って、１０ＭＨｚの周波数信号を用いる場合、２
進で１６行の情報の累算に、約６ミリ秒かかることにな
る。言い換えれば、直列変換器は、１６ビット分解能で
アナログ・デジタル変換を行なうためには、ｌＯＭＨｚ
の周波数信号を６５．５３６の計数が要求される。これ
は１５０Ｈｚの比較的遅い読取り速度で翻訳する。他の
アナログ・デジタル変換器は、未知の、大きさ及び極性
の入力信号をいくつかの既知の基準信号と同時に比較す
る瞬時または直接比較変換器である。同時比較のため、
瞬時変換器は比較的高い読取り速度を示す。

ただし、分解能の向上と共に、瞬時変換器の複雑さ、従
って、費用が増加する。例えば、１′６ビットの分解能
を得るためには、瞬時変換器は６５．５３６の比較器を
必要とする。他のアナログ・デジタル変換器は、未知の
大きさのアナログ入力信号をデジタル・アナログ変換器
で生戒される既知の基準信号と比較し、逐次近似方法を
利用するものである。

既知の基準信号を生或するためのデジタル・アナログ変
換器に入力される最初のデジタル・ワードは、推量であ
る。この推量値がアナログ入力信号と比較して高ければ
、第２の推量を減少させる。

一方、推量値がアナログ人力信号と比較して低ければ、
推量値を高くする。さらに詳述すると、まず、デジタル
・アナログ変換器への人力デジタル・ワードの最上位の
ビットを変更し、次に、アナログ人力信号と最も近い、
既知の基準信号最近似値が得られるまで下位ビットの変
更を進めるという逐次ステップにより、アナログ人力信
号を既知の基準信号の比較が行なわれる。従って、逐次
近似アナログ・デジタル変換器の場合、瞬時変換器より
低いが、比較的高い読取り速度を得ることができる。し
かし、逐次近似には、各ビット毎に、バイナリ・ウェイ
トが付与されたコンデンサ、抵抗器、または、他の構戒
素子を必要とする。従って、１６ビットの分解能では、
最高素子が最小素子に比べて１６大きい１６の構戒素子
が要求される。

他の型式のアナログ・デジタル変換器は、積分変換器で
ある。積分変換器では、最も単純な構成の場合、ラン・
アップ間隔（’ｒｕｎ−ｕｐ　ｉｎｔｅｒｖａｌｓ）と
して知られる所定の時間間隔において、積分器の入力に
未知のアナログ電圧信号が印加される。ラン・アップ間
隔以前の積分器の出力は、所定のレベル、一般的にはゼ
ロである。確定されたラン・アップ間隔で、積分器の人
力に未知のアナログ電圧信号が印加された後、積分器の
出力は、時間積分（ｉｎｔｅｇｒａｌ　ｏｖｅｒ　ｔｔ
ｍｅ）、または、ラン・アップ間隔におけるアナログ電
圧信号の平均値を表わす電圧になる。積分器は、一般に
、抵抗器、コンデンサ、演算増幅器の周知の組合せによ
って構成される。特に、抵抗器は、アナログ電圧信号を
アナログ電流信号に変換し、コンデンサを充電する。

典型的には、アナログ電圧信号からそれに相当するデジ
タル値への変換は、ラン・ダウン間隔（ｒｕｎｄｏｗｎ
　ｉｎｔｅｒｖａｌｇ）として知られる確定可能な時間
量にわたって行なわれ、積分器の出力は、確定できる時
間量にわたって積分器に既知の電流を印加することによ
り、その予め決められたレベルに、一般的には、ゼロに
戻る。初めに、ラン・アップ期間（ｐｅｒｉｏｄｓ）の
終了時に生或された積分器の出力信号が比較器に印加さ
れ、積分器の出力信号をその所定のレベルに戻すために
、積分器に印加すべき既知の電流信号の極性が決定され
る。一般に、電圧源及び抵抗器で得られた既知の電流信
号が、確定できる時間、ラン・ダウン期間（ｐｅｒ　ｉ
ｏｄｓ）にわたって積分器に印加される。確定できる時
間量は、ラン・ダウン間隔の開始時から、典型的には、
比較器等によって積分器の出力がその所定レベルに戻っ
たことが表示されるまでの時間である。明らかに、ラン
・ダウン期間における積分器の出力信号の傾斜は、既知
の電流信号の大きさ及び極性を表す．従って、定められ
たラン・アップ期間の間、積分器にアナログ電圧信号を
印加することによって、積分器の出力電圧が、予め決め
られたレベルから未知のレベルに変更される。他方では
、ラン・ダウン期間では、積分器の出力電圧は、ラン・
アップ期間に確立された未知レベルより測定可能な時間
期間における予め決められたレベルヘ戻る。従って、平
均アナログ電流信号とラン・アップ期間の積は、既知電
流信号とラン・ダウン期間との積に等しくなければなら
ない。ラン・アップ期間と既知の電流信号とラン・ダウ
ン期間が既知であるので、アナログｔ流または電圧信号
の平均値を求めることができる。すなわち、アナログ電
流信号の平均値は、ラン・アップ期間に対するラン・ダ
ウン期間の比に既知の電流信号を掛けたものである。デ
ジタル変換は、既知の電流信号が特定のバイナリ・ウェ
イトを有するものと定義することによって達成される。

例えば、特定の既知電流信号に２ｈ、即ち、６４のバイ
ナリ・ウエイＩ・を与えることが可能である。ラン・ダ
ウン期間とラン・アップ期間の比は、平均アナログ電圧
信号に付与されるべきバイナリ・ウェイトの量を確立す
る。例えば、ラン・ダウン期間とラン・アップ期間の比
が３で、既知の電流信号のバイナリ・ウェイトが２ｈで
ある場合、平均アナログ電圧信号には、１９２のバイナ
リ・ウェイトが付与される。

積分変換器は、高分解能を得ることができる。しかしな
がら、高分解能である場合には、比較的ゆるい勾配を与
える既知の電流が必要になり、このため、さらに、積分
器の出力信号を所定のレベルに減少させるため必要なラ
ン・ダウン期間が増加される。従って、単一積分変換器
またはデュアルスロープ型積分変換器は比較的遅い読取
り速度を備えている。

マルチスロープ型積分変換器として知られる。

改良型積分変換器によって、単一積分変換器が備える読
取り速度を向上させると同時に、高分解能を維持するこ
とを可能とする。マルチスロープ型変換器については、
例えば、米国特許第４　，　３５７　，　６００号に述
べられている。ここでは、抵抗器とコンデンサと演算増
幅器から或る典型的な積分器を利用している。抵抗器は
、前述のように、アナログ電圧信号を電流に変換し、ラ
ン・アップ間隔の間、コンデンサを充電するように機能
する。ただし、マルチスロープ変換器では、積分器を所
定のレベルに戻すのに、結果得られるデジタル出力信号
の最上位ビットから最下位ビットの範囲の、オーバ一ラ
ップすることのないバイナリ・ウェイトを備えた、いく
つかの既知の電流が用いられる。抵抗器のネットワーク
と極性が逆の、２個の基準電圧を用いて、両方の極性を
有する既知の電流を発生させる。最上位ビット（ｍｓｂ
）の既知電流は、最下位ビット（ｌｓｂ）の既知電流に
関係する勾配に比べると勾配がかなり泊、である。従っ
て、ｍｓｂ既知電流を積分器に印加すると、積分器の出
力はより迅速にその所定のレベルに戻ることになり、よ
って、読取り速度が向上する。ラン・アップ期間中に、
一般にはｙａｓｂ既知電流の、既知電流を積分器に印加
させ、それによって、積分器の出力信号が、ラン・アッ
プ期間の終了時に、確定された範囲内に維持することに
よって読取り速度は、さらに向上させることができる。

マルチスロープ型積分器の場合、単一積分アナログ・デ
ジタル変換器に用いられるものと同じバイナリウェイト
を備えたｌｓｂ既知電流が与えられるので、分解能は、
やはり、マルチスロープ積分器によって保持される。本
質的には、ｌｓｂ既知電流を積分器へ印加する必要があ
る時間を減少させることにより、マルチスロープ積分器
の技術は分解能を犠牲にすることもなく、読取り速度を
向上させる。この時間の短縮は、より急な勾配の既知の
電流を用いて達成される。これは、積分器が所定のレベ
ルに戻るまでの短い時間にだけ、ｌｓｂ既知電流の印加
が必要なレベルにまで、積分器の出力電圧を急速に減少
させる。これに対し、単一積分アナログ・デジタル変換
器の場合では、積分器の出力を所定のレベルまで降下さ
せるためには、ｌｓｂ既知電流を印加するだけでよい．
ｌｓｂ既知電流は、比較的ゆるやかな勾配を与えること
から、これは、かなり長時間を要する可能性があり、従
って、読取り速度が低下する。

マルチスロープ型積分技術についての詳細事項は、上記
の米国特許に記載されている。

いくつかの状況では、マルチスロープ型積分アナログ・
デジタル変換器内に抵抗器を用いることにより問題が生
じる。典型的には、マルチスロープ型アナログ・デジタ
ル変換器に用いれる抵抗器は、残りの回路要素から隔離
したチップ上に加工されることより、抵抗器は、高程度
の許容範囲までトリξングを（ｔｒｉｍｍｅｄ）施すこ
とができる。従って、回路基板には、高精度の抵抗器を
備えたマルチスロープ型アナログ・デジタル変換器を実
現するため、抵抗器を含むチップと、積分器と変換器を
構成するための他の構戒素子を含む他のチップから構威
される、少なくとも２つのチップを取り付けなければな
らない．マルチスロープ型アナログ・デジタル変換器の
実現に２個あるいはそれ以上のチップを使用する場合、
回路基板上に外部接続部が必要となる。これは、基板上
のチップを高密度化するスペースを占めてしまう．高い
チップ密度は、基板上の単位面積当たりの機能性（ｆｕ
ｎｃｔｉｏｎａｆｉｔｙ）が増加する。チップ相互接続
の数もまた複雑化せせ、チップを支持する回路基板の製
造にかかるコストを増加させてしまう。さらに、外部相
互接続部は露出し、その保全性に悪影響を及ぼす可能性
のある熱的変動を含む環境条件の影響を受けやすい。同
様に、チップ自体も、その内部回路要素と外部接続ピン
との間を接続するための表面領域を必要とする．従って
、２つのチップは、内部相互接続部を備える２つの分離
したチップの機能性を組み込んだ単一チップに比べ、よ
り広い表面領域を回路基板上に占めることになる。従っ
て、抵抗器を備えるマルチスロープ型アナログ・デジタ
ル変換器を実現するために必要な２個またはそれ以上の
チップを用いる場合には、チップ密度が低下し、従って
、基板の効用（ｕｔｉｌｉｔｙ）も低下する。さらに、
加工工程では、抵抗器のトリ果ングを行なう付加的なス
テップが必要となり、従って、マルチスロープ型アナロ
グ・デジタル変換器を実現するコストをさらに増加させ
る。従って、マルチスロープ型アナログ・デジタル変換
器の最も大きな二−ズは、抵抗器の使用を必要とせず、
現在のマルチスロープ型アナログ・デジタル変換器に比
べて、より狭い基板面積でチップの総数を減少させ、加
えて、安価で環境に対して耐性を備えていることである
。

マルチスロープ型アナログ・デジタル変換器の他の構成
素子と抵抗器を１つのチップに集積化すると、さらに困
難を生じさせる。すなわち、抵抗器を、トランジスタ等
の他の型式の回路素子と単一のチップ上に加工すること
は極めて難しい。さらに、抵抗器が、他の回路素子と一
緒に１つのチップ上に集積化されたとしても、従来の方
法で行う限り、他の回路素子に影響を及ぼさずに、トリ
ミングを施すことは容易ではない。従って、さらに、チ
ップの総数が少ない、あるいは、抵抗器を用いないマル
チスロープ型アナログ・デジタル変換器が要求される。

単一チップまたは複数チップまたは完全に分離した素子
のいずれかの上に取付けても、マルチスロープ型アナロ
グ・デジタル変換器に抵抗器を用いる場合、互いに逆の
極性を有する少なくとも２個の電源を使用する必要があ
る。これは、逆極性の電流を生威し、アナログ人力信号
の必要に応じて、積分器コンデンサを充電するか、ある
いは、放電させる。例えば、積分器コンデンサが負の電
流で充電される場合、抵抗器を通して電流を印加させる
正の電圧源が必要で、これは積分器コンデンサに正の電
荷を与え、よって積分器の出力を予め決められたレベル
へ戻すことを促進させる．同様に、積分器コンデンサが
正の電流で充電される場合、抵抗器を通して電流を印加
させる負の電圧源が必要で、積分器コンデンサに負の電
荷を与え、積分器の出力を予め決められたレベルに戻す
ことを促進させる。従って、マルチスロープ型アナログ
・デジタル変換器では、その動作のための逆極性の２個
の電圧源を必要としないニーズが存在する。

加えて、トリミングのない抵抗器が、マルチスロープ型
アナログ・デジタル変換器を構威する他の横戒素子と共
に、単一チップ上に集積化することができても、抵抗器
の実際の抵抗値はその指定の抵抗値からかなり変動する
。抵抗器における抵抗の偏差は、不正確なアナログ・デ
ジタル変換を導くこととなる。何故ならば、抵抗器は特
定量の電荷を転送するために用いられる既知電流を決定
するもので、これら電荷量を計数し、デジタル出力信号
を決する。従って、既知電流を決定する、あるいは、転
送された特定量の電荷量を決定する素子の偏差の補償が
可能な、単一チップの、マルチスロープ型アナログ・デ
ジタル変換器が必要である。

［発明の目的〕本発明の目的は、上述の問題点を解消し、安価で性能及
び信頼性を向上させるアナログ・デジタル変換器を提供
することにある。

〔発明の概要〕

本発明では、アナログ信号の未知電圧をサンプリングし
、マルチスロープ型変換方法を用いて、対応するデジタ
ル・フォーマットに変換するスイッチ・コンデンサ（Ｓ
ｗｉｔｃｈｅｄ　ｃａｐａｃｉｔｏｒｓ）のアナログ・
デジタル変換器が提供される。一実施例では、アナログ
・デジタル変換器は、クロマトグラフ分析の一部として
生じたアナログ電圧入力を受信し、幾かの成分を同定す
る。アナログ・デジタル変換器は、コンピュータによっ
てクロマＩ・グラフに関連したデータを関係づけ、解析
を行うためのデジタル出力を提供する。本発明に係るア
ナログ・デジタル変換器は、製造コストを削減し、分析
機器の性能と信頼性の改善を意図するものである。

アナログ・デジタル変換器の好適な一実施例では、変換
器のスイッチングを調整し、デジタル出力信号を発生す
るプロセ・冫サを含む。

さらに、好適な一実施例のアナログ・デジタル変換器で
は、プロセッサによって制御される、スイッチ・コンデ
ンサを有し、アナログ信号をサンプリングし、積分器へ
または積分器から電荷の転送を行なうサンプリング回路
を含む。プロセッサは、スイッチ・コンデンサを２つの
状態の一方に設定することができる。第１の状態の場合
、スイッチ・コンデンサは、未知の電圧の値まで充電す
ることによって、アナログ入力信号の未知電圧をサンプ
リングする。第２の状態で、未知電圧を表わした量の電
荷をスイッチ・コンデンサと積分器間に移動させる。従
って、スイッチ・コンデンサは、サンプリング回路と積
分器の間で電荷の移動を行ない、これより、電流を誘導
して電荷を積分器に移動させる抵抗器の必要がなくなる
。

好適な一実施例では、さらに、サンプリングした未知の
アナログ入力信号と既知の放電信号に関する時間積分を
表わした積分器信号を発生する積分器を含む。この積分
器は、演算増幅器とコンデンサのよく知られている組合
せで構成される。演算増幅器の非反転入力端子は、基準
電圧と接続する。非反転入力端子、そして、基準電圧も
またプロセッサの制御下で、放電回路と接続し、放電回
路における選択されたコンデンサを充電するか、あるい
は、零にする。演算増幅器の反転入力端子は、サンプリ
ング回路と接続し、プロセッサの制御下で、サンプリン
グした未知のアナログ入力信号を表わす電荷の移動が積
分器とサンプリング回路の間で行なわれる。また、プロ
セッサにより、反転入力端子を放電回路に接続すること
ができ、これより、既知の電荷量である放電信号を積分
器と放電回路間に移動させることが可能である。演算増
幅器の出力を演算増幅器の反転大刀端子に接続させるコ
ンデンサは、サンプリングされた未知のアナログ入力信
号と既知の放電信号を、ある時間について、積分する。

本発明の好適な一実施例であるアナログ・デジタル変換
器には、比較器が含まれており、積分信号を基準電圧と
比較し、積分器信号が基準電圧を超えるか否かを示す比
較器出力信号を発生させる。

積分器信号が基準電圧より大きい場合、論理「１」の比
較器出力信号が発生され、それ以外では、論理「Ｏ」の
比較器出力信号が生じる。比較器出力信号はプロセッサ
に印加され、そして、スイッチを制御し、デジタル出力
信号を決定するために用いられる。

本願発明では、さらに、プロセッサで制御される、少な
くとも２個の並列スイッチ・コンデンサを有する放電回
路を含み、積分器に対する、または、積分からの既知の
電荷量を移動させる。スイッチ・コンデンサは、好まし
くは、２の累乗（ｐｏｗｅｒｓ　ｏｆ　ｔｗｏ）で変化
する容量を有する。従って、スイッチ・コンデンサは、
所与の電圧で、他方のスイッチ・コンデンサからの、２
の累乗で変化する既知の電荷量を調整することができる
。電荷の移動方向は、比較器の出力信号で確立され、プ
ロセッサにより適切なスイッチの切換えを実現する、ス
イッチ・コンデンサと積分器間の既知の電荷量の移動は
、２段階の過程で実施される。

第１に、電荷の移動先となるあるいは、電荷の移動元と
なる、選択されたスイッチ・コンデンサの一端子は、積
分器内の演算増幅器の非反転入力端子に取付けられる基
準電圧と接続する。選択されたスイッチ・コンデンサの
他方の端子は、基準電圧と接続するか、接地する。選択
されたスイッチ・コンデンサの端子の両方は、基準電圧
と接続する場合、選択されたスイッチ・コンデンサが零
となる、すなわち、そこには電荷が生じない。続く段階
では、この選択されたスイッチ・コンデンサは、積分器
からの既知の、バイナリ・ウェイトの量の電荷を受信す
る。他方、選択されたスイッチ・コンデンサの第１の端
子が、基準電圧と接続し、選択されたスイッチ・コンデ
ンサの第２の端子が接続される場合選択されたスイッチ
・コンデンサには、既知の、バイナリ・ウェイトの電荷
が適応する。後続の段階では、この選択されたスイッチ
・コンデンサは、バイナリ・ウェイト量の電荷を積分器
に転送する。

第２に、選択されたスイッチ・コンデンサの第２端子を
基準電圧に接続させるか、または接地させるスイッチを
切換えることにより、既知の、バイナリ・ウェイトの量
の電荷を選択されたスイ・ンチ・コンデンサから積分器
へあるいは積分器から選択されたスイッチ・コンデンサ
へ移動させる。

第１段階で選択されたスイッチ・コンデンサが（ｎｕｌ
ｌ）である場合、既知の、バイナリ・ウェイトの電荷が
、積分器から選択されたスイッチ・コンデンサへ移動す
る．一方、選択されたスイッチ・コンデンサが零（ｎｕ
ｌｌ）である場合、既知のバイナリ・ウェイトの電荷が
積分器から選択されたスイッチ・コンデンサへ移動する
。また、選択されたスイッチ・コンデンサが第１段階に
おいて充電されると、既知のバイナリ・ウェイトの量の
電荷が選択されたスイッチ・コンデンサから積分器へ移
動ずる．選択されなかったスイッチ・コンデンサには、
プロセッサで制御されることにより、電荷の移動が起き
ない。すなわち、選択されたスイッチ・コンデンサへの
電荷の移動が絶縁される。注目すべきことは、本願発明
では、単一の基準電圧を利用し、逆方向の電荷転送を達
成する。

本実施例のアナログ・デジタルで利用されるスイッチ・
コンデンサは、ＣＭＯＳ（Ｃｏｍｐｌｅ　ｍｅｎｔａｒ
ｙＭｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）技術を用い、単一の半導体チップ上に、プロセッサ
と共に容易に集積化することができる。また、アナログ
・デジタル変換器を構成する他の全ての素子と共に、ス
イッチ・コンデンサを単一の半導体チップ上に集積化す
ることも可能であるが、この場合性能が低下する。

本発明の好適な実施例の動作において、アナログ入力信
号のサンプリングを特徴とするラン・アップ期間（ｒｕ
ｎ　ｕｐ　ｉｎｔｅｒｖａｌｓ）と、アナログ信号のサ
ンプリングが行なわれないラン・ダウン期間（ｒｕｎ　
ｄｏｗｎ　ｉｎｔｅｒｖａｌｓ）が含まれる。

ラン・アップ期間は、定義されたクロック周期数だけ接
続し、未知のアナログ入力信号のサンプリングとその信
号に対して積分を行うことにより特性化される．サンプ
リング回路内のスイッチ・コンデンサは、プロセッサの
制御下で、クロック周期の最初の半期間で、アナログ人
力信号の未知電圧まで充電される。クロック・サイクル
の後半の期間において、サンプリングされたアナロク入
力信号を表わす電荷をサンプリング回路のスイッチ・コ
ンデンサと積分器の間で転送する。従って、ラン・アッ
プ期間において、サンプリングされたアナログ信号を積
分する。プロセッサは、また、ラン・アップ期間中、デ
ジタル出力信号の１つまたは複数個の最上位ビットある
いはビットを決定することが好ましい．これは、既知の
電荷を積分器と放電回路内の最上位ビットのスイッチ・
コンデンサ間で転送させることによって実施される。

放電回路内の最上位ビットのスイッチ・コンデンサは、
最大の容量を備え、よって、放電回路内のどのスイッチ
・コンデンサについての最大量の電荷を転送をすること
が可能である。プロセッサ積分器に対してサンプリング
回路と放電回路の間の電荷の転送多重化（ｍｕｌｔｉｐ
ｌｅｘｅｓ）する．従って、サンプリング回路によって
アナログ人力信号のサンプリングが行なわれる場合、積
分器と放電回路の間に電荷の転送が生じる．逆に、サン
プリング回路と積分器の間に電荷の転送が生じる場合、
放電回路の選択されたスイッチ・コンデンサは、充電さ
れているか、あるいは、零となる。ラン・アップ期間の
長さは、最上位ビットのスイッチ・コンデンサの容量と
ラン・アップ期間で累算が必要なデジタル出力信号のビ
ット数に依存する。例えば、最上位ビントのスイッチ・
コンデンサが２′。

のバイナリ・ウェイト、即ち、容量を有し、デジタル出
力信号の６個の最上位ビット２１０から２　Ｉｓが決定
される場合、ラン・アップ期間は、６３クロック周期の
長さでなければならない．ラン・ダウン期間は、決められたクロック周期数だけ持
続し、アナログ信号のサンプリング及び積分がもはや行
なわれないことを特徴とする。本質的には、デジタル出
力信号の残りのビットは、放電回路内の残りのスイッチ
・コンデンサと積分器との間で、既知の電荷量を移動す
ることによって決定される。スイッチ・コンデンサは、
最上位ビットのスイッチ・コンデンサの場合と同様に、
定義された時間期間にわたって、選択残りのビットの決
定に用いられる。例えば、最上位ビットのスイッチ・コ
ンデンサに対して次に大きいスイッチ・コンデンサのバ
イナリ・ウェイトの容量が２６の場合、次に続く２個の
最上位ビット、２ｍと２９を決定するため、３クロツク
周期の間に電荷の移動が生じなければならない。逐次、
より少ない量の電荷を移動することによって、マルチス
ロープ型変換を実現する。

本発明を用いたアナログ・デジタル変換の精度は、コン
デンサ比の誤差に集中する。従って、本発明では、この
ような誤差を補正するための自動校正機能（ａｕｔｏｃ
ａｌｉｂｒａ　ｔｉｏｎ　ｆｅａｔｕｒｅ）が含まれる
。

明らかに、自動校正機能は、抵抗器を用いることも可能
である。自動校正機能には、積分器の自動ゼロ調整（ａ
ｕｔｏ　ｚｅｒｏｉｎｇ）放電回路の最下位ビット（ｌ
ｓｂ）のスイッチ・コンデンサに関するフラクション・
オフセット・エラーの測定、放電回路内の残りのスイッ
チ・コンデンサに関する補正係数（ｃａｌｉｂｒａｔｉ
ｏｎ　ｃｏｎｓｔａｎｔｓ）の決定が含まれている。

自動ゼロ調整のステップにより、当業者にとって周知の
技術によって、積分器にオフセット信号を印加し、放電
回路内のｌｓｂスイッチ・コンデンサがどちらかの方向
で電荷を転送するため、積分信号をゼロに駆動させるこ
とを保障する。本質的に、積分器の自動ゼロ調整により
放電回路と積分器の間における正の電荷の移動及び負の
電荷の移動の不均衡（ｉｍｂａｌａｎｃｅｓ）を少なく
とも部分的に補正する。放電回路のｌｓｂスイッチ・コ
ンデンサに関係する正と負の電荷の移動におる残りの不
均衡については、ｌｓｂスイッチ・コンデンサに関連し
た期待された電荷移動からの差を表わした、フラクシッ
ン・オフセット・エラー（ｆｒａｃｔｉｏｎａｌ　ｏｆ
ｆｓｅｔｅｒｒｏｒ）を求めることによって、補償され
る。次に、ｌｓｂスイッチ・コンデンサのフラクシッン
・オフセット・エラーを用いて、それぞれ、放電回路内
の他のスイッチ・コンデンサの正と負の電荷移動に関連
する正と負の誤差係数を求める．従って、ｌｓｂスイッ
チ・コンデンサは、残りのスイッチ・コンデンサの正と
負の誤差係数を求めるための基準としての働きをする。

次に、放電回路内の各スイッチ・コンデンサに対する補
正係数を得るため、正と負の誤差係数の和を求める．次
に、アナログ・デジタル変換時に、補正係数を用いて、
デジタル出力信号を生或する際に用いられる電荷の移動
に対して正確な重みっけを行う．本発明の好適な一実施例では、抵抗器とは対照的に、ス
イッチ・コンデンサを用いることによって多くの利点を
得ることができる。すなわち、コンデンサは、マルチス
ロープ型アナログ・デシタル変換器の他の素子と共に、
容易に１つのチップ上に集積化することができる。従っ
て、プリント回路基板上にマルチスロープ型アナログ・
デジタル変換器を形或するために必要なチップの数を減
少させる．さらに、プリント回路基板上のチップの数を
減少させることによって、プリント回路基板の単位面積
当りの機能性を向上させることができる。加えて、所与
の機能、即ち、アナログ・デジタル変換について、プリ
ント回路基板上で必要とされる相互接続数が減少し、そ
のため、潜在的な信頼性が増加される。これに付随して
、プリント回路基板の製造コストも低下する．さらに、
アナログ・デジタル変換器に用いられるチップが少なく
なると、その保全性に影響を及ぼす可能性がある環境条
件に依存する傾向が小さくなる。また、マルチスロープ
型アナログ・デジタル変換器のチップの数を減らすこと
により、内部回路要素を外部ピンへ接続するために必要
な表面積を減少させ、これより結果、単位面積当りのチ
ップの機能性を向上させる。スイッチ・コンデンサの使
用もまた抵抗器を用いるマルチスロープ型アナログ・デ
ジタル変換器の製造に必要なトリミング段階を除去する
ので、マルチスロープ型アナログ・デジタル変換器の製
造にかかるコストも削減することができる。スイッチ・
コンデンサは、さらに、正と負の電荷の転送を達戒する
ための、互に逆の極性を有する２個の電圧源の必要性を
回避することができる。本願発明は、正と負の電荷の移
動の両方を実施する、単一の基準電圧を利用する点にお
いて優れている。このため、本発明では、逆極性の２個
の電圧源を用いるマルチスロープ型アナログ・デジタル
変換器に比べて、構成が単純で、安価となる。本発明に
より、マルチスロープ型アナログ・デジタル変換器で用
いられるコンデンサと抵抗器の設計容量及び設計抵抗に
おける偏差を夫々補償する自動校正機能も得ることが出
来る。自動校正機能の結果、マルチスロープ型アナログ
・デジタル変換器で生戒されるデジタル出力信号の精度
を向上させる。

〔発明の実施例〕

本願発明では、典型的には変換器で出力されるアナログ
信号をデジタル処理に適したデジタル・フォーマットに
変換するための、スイッチ・コンデンサを備えるマルチ
スロープ型アナログ・デジタル変換器が提供される。第
１図では、本発明の一実施例を示す．スイッチ・コンデ
ンサを備えるマルチスロープ型アナログ・デジタル変換
器６は、クロマトグラフ分析を行なうために用いられる
分析機器８の一部である。この分析は、複数の戒分の物
質または材料の威分を同定するか、あるいは決定するた
めに行なわれる。分析機器８は、フォトダイオード・ア
レイ１０を備えるクロマトグラフ・ハードウェア９から
構威される。フォトダイオード・アレイ１０は、アナロ
グ電圧信号を生威し、これが、スイッチ・コンデンサを
備えるアナログ・デジタル変換器６に入力される。以下
に詳述するが、アナログ・デジタル変換器６は、変化す
るアナログ電圧信号をデジタル・フォーマットに変換し
、コンピュータのハードウエア及びソフトウエア１１に
よる処理を可能とする。コンピュータハードウェア／ソ
フトウエア１１は、典型的には、アナログ・デジタル変
換器６から受信されたクロマトグラフ分析に関連したデ
ジタル・データの相関関係をみたり、さもなければ、そ
の解析を行なうコンピュータ・ハードウエア／ソフトウ
エア１１は、物理的に隔離された監視（ｓｕｐｅｎｖｉ
ｓｏｒｙ）コンピュータより構威されるか、または、分
析機器８のハウジング内に収納することができる。本発
明に係るアナログ・デジタル変換器６は、さまざまなア
プリケーシリンに用いることができ、これを用いること
により、アナログ・デジタル変換器６を有する装置の実
現に関する製造コストを削減し、さらに、このような装
置の結果より信頼性を向上させることができる。

本発明に係るアナログ・デジタル変換器は、その分解能
、読取り速度、アナログ・デジタル変換器に用いられる
技術の型式によって特性化される。

分解能は、結果得られるデジタル出力信号のビッＩ・数
によって決定され、読取り速度は、アナログ・デジタル
変換器が行なう変換の頻度（ｆｒｅｑｕｅｎｃｙ）であ
る。代わりに、読取り速度は、アナログ・デシタル変換
を行なうのに必要な時間の逆数である。

所与の用途に使用されるアナログ・デジタル変換器の型
式によって、通常、分解能と読取り速度の間でトレード
オフ（ｔｒａｄｅ−ｏｆｆｓ）が生じる。トレードオフ
の例として、瞬時または直接変換器が挙げられ、これは
速い読取り速度が得られるが、分解能が増加するにつれ
て、複雑性が増し、従って高価なものになっていってし
まう。他方では、直列変換器は、高分解能で得られるが
、読取り速度が比較的遅い場合に適している。瞬時変換
器と直列変換器の間の変換器として、比較的高い分解能
と読取り速度が可能なマルチスロープ型変換器がある．
本発明の好適な一実施例では、１６ビットの分解能で、
読取り速度が約５０ＫＨｚのマルチスロープ型アナログ
・デジタル変換器を得る。さらに、他の特定事項がない
限り、マルチスロープ型アナログ・デジタル変換器の一
実施例を構成する以下の素子は、ＣＭＯＳ技術を使用し
て単一のチップ上に集積化する。

マルチスロープ変換技術の一実施例であるスイッチ・コ
ンデンサを備えるマルチスロープ型アナログ・デジタル
変換器６（以下に、変換器６と省略する）の好適な一実
施例を、第２図に示す。変換器６には、スイッチング制
御を行ない、アナログ入力信号を表わしたデジタル出力
信号を発生するプロセッサ１４が含まれている。プロセ
ッサ１４は、クロックと制御・論理回路から構成される
。好ましくは、１０ＭＨｚの周波数を有するクロックに
よって、変換器６の動作調整に用いられるクロツク信号
が提供される。以下に詳述するが、制御・論理回路が、
比較器の信号に応答してスイッチング制御を行ない、デ
ジタル出力信号を生戒する。このような回路で実施可能
な仕事またはステップを第３図から第５図のフローチャ
ートに示し、これについても以下に詳細に説明する。

変換器６は、ラン・アップ期間にアナログ人力信号の電
圧をサンプリングするためのサンプリング回路１５を含
む。ラン・アップ期間は、アナログ・デジタル変換を行
なうのに必要な全時間の一部分で、アナログ入力信号を
積分する時間として定義される。サンプリング回路１５
は、サンプリング・コンデンサ１６とサンプリング・ス
イッチＩ７によって横或される。サンプリング・コンデ
ンサ１５の一方の端子は接地され、他方の端子はサンプ
リング・スイッチ１７に接続する。プロセッサｌ４は、
サンプリング制御ライン１８を利用して、サンプリング
・スイッチ１７を２つの状態の一方の位置に接続させる
。第１の状態の場合、サンプリング・スイッチ１７は、
入力端子ｌ９をサンプリング・コンデンサ１６に接続し
、この結果、アナログ人力信号がサンフリングされる。

サンプリング・スイッチが第１状態にある場合、アナロ
グ入力信号の大きさと極性を反映するまで、サンプリン
グ・コンデンサｌ６の充電が行なわれる。第２の状態の
場合、サンプリング・スイッチ１７は、サンプリング・
コンデンサｌ６を、変換器６に用いられる積分器の一部
を形或する演算増幅器の反転入力端子に接続する。

サンプリングスイッチ１７が第２状態にある場合、スイ
ッチング・コンデンサｌ６と積分器の間で、電荷が移動
する。本実施例では、サンプリングスイッチ１７は、プ
ロセッサ１４によってその動作が制御されるトランジス
タである。サンプリング回路では、抵抗器を用いてアナ
ログ人力信号をアナログ電流信号に変換することなく、
積分器により電荷の移動が行なわれるということに注目
すべきである．変換器６には、積分器２０が含まれ、サンプリング回路
１５より生威されるサンプリングされたアナログ人力信
号と放電回路より生威される放電信号から或る積分器の
人力信号の時間積分を表わす、積分器出力信号を発生す
る。積分器２０は、簡単に示すため、チップ上に配置さ
れていないが、完全に集積化された形で実現される。積
分器２０は、積分器演算増幅器２２、積分器スイッチ２
４、積分器コンデンサ２６から構戒される。積分器演算
増幅器２２の非反転入力端子は、基準電圧■８に接続し
、好ましくは、チップの供給電圧Ｖ，を２で割った電圧
である。プロセッサｌ４は、積分器制御ライン２８を利
用して、積分器スイッチ２４を２つの状態の一方に接続
させる。第１の状態の場合、積分器演算増幅器２２の非
反転入力端子、即ち、基準電圧ｖＲは放電回路に接続す
る。さらに詳細に後述するように、放電回路に基準電圧
■８を接続すると、放電回路内のコンデンサを基準電圧
■真まで充電させ、あるいは、零にすることが可能とな
る。第２の状態の場合、積分器演算増幅器２２の反転入
力端子は、放電回路と接続し、この結果、積分器入力信
号の放電信号が積分器２０に印加される。サンプリング
・スイッチ１７と同様に、積分器スイッチ２４は、プロ
セッサｌ４でその切換えが制御される、トランジスタよ
り構成することが可能である。積分器人力信号のサンプ
リングされたアナログ入力信号は、プロセッサ１４によ
って積分器２０に入力される。プロセッサ１４は、サン
プリング制御ライン１８とサンプリング・スイッチ１７
を用いて積分器演算増幅器２２の反転入力端子がサンプ
リング回路ｌ５に接続するように制御する。サンプリン
グされたアナログ入力信号は、サンプリング・コンデン
サ１６と積分器２０の間で移動する電荷である。積分器
コンデンサ２６は積分器演算増幅器２２の反転入力端子
を積分器演算増幅器２２の出力に接続させ、その結果、
積分器人力信号の時間積分である積分器の出力信号を得
る。

また、変換器６には、比較器３２が含まれており、積分
器出力信号を基準電圧ＶＲと比較して、積分器出力信号
が基準電圧■翼以上であるか、それ以下であるかを表わ
す比較器出力信号を発生することが好ましい。例えば、
積分器出力信号が基準電圧ｖ，Ｉを超える場合、比較器
３２は、論理「１」の比較器出力信号を発生する。逆に
、積分器出力信号が基準電圧ｖｌＩ未満の場合には、比
較器３２は、論理「Ｏ」の比較器出力信号を発生する。

比較器出力信号はクロック周期の開始時に更新され、そ
の周期において維持される。そして、比較器出力信号は
、プロセッサ１４で用いられ、変換器６を構成するスイ
ッチに対し適切なシーケンスを与えたり、デジタル出力
信号を決定する。比較器３２は、簡単に示すため、チッ
プ上に配置されていないが、完全に集積化した形で実現
される。

変換器６は、さらに放電回路３６を含み、これもプロセ
ッサ１４によって、制御される。この放電回路３６は、
積分器２０へ移動される既知の電荷量を生或するか、あ
るいは、積分器２０から既知の電荷量を受信する。放電
回路３６は、放電コンデンサ３８ａ〜３８ｆとそれらに
対応する放電スイッチ４０ａ〜４０ｆ等の回路素子ある
いは電荷転送デバイスから構成される。本実施例では、
放電スイッチ４０ａ〜４０ｆのそれぞれはトランジスタ
であり、プロセッサ１４によってオン・オフの制御が行
なわれる。放電コンデンサ３８『の容量は、結果得られ
るデジタル出力信号の最下位ビットに関係する。残りの
放電コンデンサ３８ｅ〜３８ａは、夫々、２の累乗で増
加するバイナリ・ウェイトが付された容量を有すること
が好ましい。例えば、放電コンデンサ３８ｅの容量はコ
ンデンサ３８ｆの２２、即ち、４倍である。従って、放
電コンデンサ３８ｅは所与の電圧について、コンデンサ
３８ｆに比べ２２、即ち、４倍の電荷を蓄積することが
可能となる。放電コンデンサ３８ｄ〜３８ａの容量は、
夫々放電コンデンサ３８ｆに比べて、２４、２ｈ、２ａ
、２ｌ０倍となる。

放電コンデンサ３８ａとサンプリング・コンデンサｌ６
は同じ容量であるこ′とが好ましい。放電コンデンサ３
８ａ〜３８ｆとそれら各々の放電スイッチ４０ａ〜４０
ｆは並列に接続される。放電コンデンサ３８ａ〜３８ｆ
の各第１端子は共通バスを介して積分器スイッチ２４に
接続する。従って、プロセッサ１４は、積分器制御スイ
ッチ２４と積分器制御ライン２８を用いて、積分器演算
増幅器２２の非反転入力端子と接続する基準電圧■えに
、放電コンデンサ３８ａ〜３８ｆの第１の端子を接続さ
せることができる。

代わりに、プロセッサ１４は、放電コンデンサ３８ａ〜
３８ｆの第１端子を積分器演算増幅器２２の反転入力端
子に接続し、それによって放電信号の経路を形戒するこ
とが可能である。プロセッサ１４は、放電制御ライン４
２ａ〜４２ｆを用いて、放電スイッチ４０ａから４Ｏｆ
を夫々２つの状態の一方に接続させる。第１の状態の場
合、放電コンデンサの第２端子が接地される。第２の状
態の場合、放電コンデンサの第２端子は基準電圧Ｖｌに
接続される。

動作において、放電回路３６は放電コンデンサ３８ａ〜
３８ｆの１つから積分器２０へ既知量の電荷を移動させ
るか、あるいは、放電コンデンサ３８ａ〜３８ｆの１つ
で積分器２０から既知量の電荷を受信する。電荷移動の
方向は、比較器信号の極性によって決まり、プロセッサ
１４により、積分器スイッチ２４と放電スイッチ４０ａ
〜４０ｆを制御することで実現される。例えば、積分器
出力信号が基準電圧■８を超えることを表わした、論理
「１」の比較器出力信号は、積分器２０から放電回路３
６への電荷移動を要求する。

放電回路３６への電荷移動または放電回路３６からの電
荷移動は、２つ状態の動作となる。第１の状態の場合、
プロセッサ１４は、積分器スイッチ２４と積分器制御ラ
イン２８を用いて、放電コンデンサ３８ａ〜３８ｆの第
１端子を基準電圧ｖＲに接続する。

同時に、プロセッサ１４は、放電制御ラインと接続する
放電スイッチを用いて、比較器信号の状態に基づいて、
既知の電荷移動先になったり、あるいは、移動元になっ
たりする選択された放電コンデンサの第２端子を接地さ
せるかまたは電圧基準■３に接続する。選択された放電
コンデンサの第２端子が接地されると、基準電圧■えと
選択された放電コンデンサの容量によって決まる既知量
の電荷が、選択された放電コンデンサに生じる。第２の
状態において、選択された放電コンデンサに生じた電荷
は放電回路３６から積分器２０へ移動する。

他方では、選択された放電コンデンサの第２端子が基準
電圧■８に接続されると、選択された放電コンデンサに
生じる電荷は零になる。続く状態では、選択された放電
コンデンサは積分器コンデンサ２０から電荷を受ける。

プロセッサｌ４は、適切な放電スイッチと放電制御ライ
ンを用いて、選択されなかった残りの放電コンデンサの
第２の端子を基準電圧■えに接続させる。従って、選択
されなか，った放電コンデンサは零位となる。

第２の状態の場合、プロセッサｔ４は、積分器スイッチ
２４と積分器制御ライン２８を用いて、放電コンデンサ
３８ａ〜３８ｆの第１端子を積分器演算増幅器２２の反
転入力端子に接続させ、それによって、放電回路３６と
積分器コンデンサ２０の間で電荷を移動するための経路
を形戒する。加えて、プロセッサ１４によって、選択さ
れた放電コンデンサに接続するスイッチが同時に切り換
えられる。従って、選択された放電コンデンサの第２＠
子が第１の状？で接地された場合には、第２の状態にお
いて、基準電圧■８に接続される。この場合、スイッチ
の状態と結合して電位の不均衡（ｉｍｂａ　ｌａｎｃｅ
）が生じ、その結果、既知量の電荷が選択された放電コ
ンデンサから積分器２０へ移動する。電位の不均衡は、
積分器演算増幅器２２の非反転入力端子における基準電
圧■８と選択されたコンデンサの両端電圧と選択された
放電コンデンサに接続された基準電圧■跪から生じ、キ
ルヒホッフの電圧則（ＫＶＩ、）が或立しない。一方、
選択された放電コンデンサの第２端子が、第１の状態に
おいて基準電圧■８に接続された場合、第２の状態では
接地される。

同様に、電位の不均衡のため、既知量の電荷が、積分器
２０から選択されたコンデンサへ移動する。

第２の状態の間、選択されなかった放電コンデンサの第
２端子は基準電圧■えに接続された状熊となる。従って
、選択されなかった放電コンデンサの第２端子に接続さ
れた基準電圧は、演算増幅器２２の非反転入力端子と接
続した基準電圧■■によって平衡となり、よって、選択
されなかったコンデンサへの電荷の移動、あるいは、選
択されなかったコンデンサからの電荷の移動は禁止され
、選択されたコンデンサへの電荷移動は分離される。

変換器６を構成する種々の構戒素子及びその相互接続に
ついて説明してきたが、ここで、第３Ａ図〜第３Ｂ図及
び第４Ａ図〜第４Ｂ図に基づいて、以下に変換器６の動
作を詳述する。変換器６の動作は３つのステップに分類
される．第１のステップは放電コンデンサ３８ａ〜３８
ｆの自動校正である。

自動校正は、各アナログ・デジタル変換前に実行するこ
とができるが、一般には、動作の開始時に１度、変換器
６の自動校正を行なえば十分である。

アナログ・デジタル変換を実施する第２のステップは、
アナログ入力信号のサンプリングと積分に特徴づけられ
るラン・アップ期間である。アナログ・デジタル変換に
おける第３のステップは、アナログ入力信号のサンプリ
ングが行なわれないラン・ダウン期間である。ラン・ダ
ウン期間の終了時に、変換器６はサンプリングされたア
ナログ人力信号を表わすデジタル出力信号を出力する。

論理的には、まず、自動校正ステップについて説明すべ
きであるが、自動校正ステップについての説明を可能に
するフレームヮークの簡略化が行なえるので、アナログ
・デジタル変換に関連したラン・アップ期間及びラン・
ダウン期間について最初に説明する。

ラン・アッフ期間は６３クロック周期で、アナログ入力
信号のサンプリングと積分が行なわれる。

さらに、ラン・アップ期間中に、最上位ビット（ｍｓｂ
）の放電コンデンサ３８ａを用いて、デジタル出力信号
の６つの最上位ビットが求められる。ラン・アップ期間
における変換器６の動作については、クロック周期の前
半と後半における構威素子の動作について説明するのが
最も分りやすい。クロック周期の前半では、プロセッサ
１４はサンプリング制御ライン１８を用いて、サンプリ
ング・スイッチ１７を入力端子１６に接続することによ
って、アナロク入力信号の大きさと極性を表わす電圧ま
で、サンプリング・コンデンサ１６を充電する。また、
クロック周期の前半において、プロセッサ１４は、積分
器制御ライン２８を利用して、積分器スイッチ２４によ
り、放電回路３６を積分器演算増幅器２２の反転入力端
子に接続させる。この結果、既知量の電荷を放電回路３
６に移動する、あるいは、放電回路３６から既知量の電
荷を移動するため経路が形威される。同時に、プロセッ
サｌ４は、Ｉｌｌｓｂ放電コンデンサ３８ａの第２端子
を、前のクロック周期の開始時に表われる比較器出力信
号に電荷の方向に依存して、接地するかまたは基準電圧
■，に接続する。

切換えが完了すると電位の不均衡が生じ、この結果、電
荷が放電回路３６へ移動するか、あるいは、放電回路３
６から電荷が移動する。転送される電荷量は、当業者に
とって周知のように、ｍｓｂ放電コンデンサ３８ａの容
量と基準電圧ｖＲによって決定される。

クロツク周期の後半では、プロセッサ１４は、サンプリ
ング制御ライン１８を利用し、サンプリング・スイッチ
１７によって、サンプリング・コンデンサｌ６を積分器
演算増幅器２２の反転入力端子に接続する。サンプリン
グ・コンデンサ１６に生じる電圧が積分器演算増幅器２
２の非反転入力端子における基準電圧ＶＲを超えると、
電位の不均衡によってサンプリング・コンデンサｌ６か
ら積分コンデンサ２６への電荷の移動が起こる。逆に、
サンプリング・コンデンサ１６における電圧が積分器演
算増幅器２２における基準電圧ｖつ未満の場合には、電
位の不均衡によって積分コンデンサ２６からサンプリン
グ・コンデンサ１６への電荷が移動する。加えて、プロ
セッサ１４は、積分器スイッチ２４と積分器制御ライン
２８を用いて、放電回路３６を積分演算増幅器２２の非
反転入力端子に、即ち、基準電圧■，と接続する．さら
に、プロセッサｌ４は放電スイッチ４０ａと放電制御ラ
イン４２ａを用いてクロック周期の前半の開始時に生じ
た比較器出力信号に基づいて、ｍｓｂ放電コンデンサ３
８ａの第２端子を接地されるかまたは基準電圧Ｖ，に接
続させる。従って、比較器出力信号が、積分器の出力信
号は基準電圧ｖ，Ｉを超えることを示せば、ｍｓｂ放電
コンデンサ３８ａの第２端子が基準電圧に接続し、その
結果、ｍｓｂ放電コンデンサ３８ａは零位となる。従っ
て、続くクロック周期の前半において、放電スイ・冫チ
４０ａが切り換えられると、既知量の電荷が積分器コン
デンサ２６からｍａｂ放電コンデンサ３８ａへの移動が
可能となる。一方、比較器出力信号が、積分器出力信号
は基準電圧ＶＲ未満であると示せば、ｍｓｂ放電コンデ
ンサ３８ａの第２端子は接地され、その結果、Ｉｌｌｓ
ｂ放電コンデンサ３８ａが基準電圧Ｖ，まで充電される
。ｎ＋ｓｂ放電コンデンサ３８ａに生じた電荷は、後続
のクロック周期の前半に、積分器コンデンサ２６に移動
する。加えて、プロセッサ１４は、６３クロック周期か
らなる全ラン・アップ期間にわたって、選択されなかっ
た残りの放電コンデンサ３８ｂ〜３８ｆの第２端子を基
準電圧ｖＲに接続させている。この結果、クロツク周期
の後半には、残りのコンデンサ３８ｂ〜３８ｆは零とな
り、クロック周期の前半において、電荷の移動または受
信が行なわれない。これは、ｍｓｂ放電コンデンサ３８
ａへの電荷の移動を分離する。従って、全クロック周期
にわたって、サンプリング回路１５と積分器２０の間に
おける電荷の移動と放電回路３６と積分器２０の間にお
ける電荷の移動は多重化されるので、サンプリング回路
１５と放電回路３６間における電荷の移動を回避するこ
とができる。

クロツク周期の前半と後半に関係して説明したプロセス
は、ラン・アップ期間において６３回繰り返され、デジ
タル出力信号の６つの最上位ビッｌ・２１Ｇから２１５
までを得る。プロセッサ１４は、各クロック周期毎に１
回、比較器出力信号をサンプリングすることにより、デ
ジタル出力信号の６つの最上位ビットを供給する。比較
器出力信号が定義された極性である場合、即ち、論理「
１」と論理「Ｏ』のいずれかである場合、プロセッサ１
４はそれを計数する。比較器出力信号が定義された極性
でなければ、プロセッサ１４はそれを無視する。従って
、プロセッサ１４は、放電回路３６と積分器２０の間で
の一方向への電荷の移動についてのみ計数を行なう。ラ
ン・アップ期間で収集された計数値とクロック周期また
は電荷移動の既知の数である６３より、プロセッサｌ４
にはデジタル出力信号の６つの最上位ビットを求めるの
に十分な情報を得ることになる。例えば、３２の負の電
荷の移動がある場合、電荷の移動が全部で６３とすると
、正の電荷の移動は３１でなければならない。正と負の
電荷の移動のネットを求めると、この例では１となり、
デジタル出力信号の最上位ビットを求めることが可能に
なる。

電荷の移動方向は以前のアナログ・デジタル変換のクロ
ック周期中に確立された比較器信号に依存することによ
り、ラン・ダウン期間におけるｍｓｂ放電コンデンサ３
８ａの第１の電荷移動は誤差の要因となる可能性がある
。従って、第１の電荷の移動は、積分器の出力信号を、
基準電圧■８に向うのではなく、離れるように駆動され
ることがある。これは可能性が薄いが、ラン・アップ期
間とラン・ダウン期間のいずれかまたは、両方における
付加的な電荷の移動、すなわち、情報を得るのに必要な
理論的に最小数の電荷移動を超える移動を用いて、問題
点を補正することが可能である。

ラン・ダウン期間に付加される電荷の移動は、正と負の
電荷の移動のネットを求める際、理論的に必要な数の移
動を超える電荷の移動を補償する一定の項として結果得
ることができる。

各３クロック周期において、放電コンデンサ３８ｂ〜３
８ｆを逐次印加することにより、ラン・ダウン期間が進
行し、デジタル出力信号のｌＯの最下位ビットを決定す
る。全ラン・ダウン期間は、１５クロック周期にわたっ
て接続することが望ましい。

ラン・ダウン期間では、アナログ入力信号のサンプリン
グは行なわれないという点に注意する。従って、プロセ
ッサ１４は、サンプリング制御ラインｌ８を用いて、サ
ンプリング・スイッチ１７により、全ラン・ダウン期間
において、サンプリング・コンデンサ１６を入力端子１
５に接続する。プロセッサ１４は、最上位ビットの放電
コンデンサ３８ａに用いたものと同じ方法で、積分器ス
イッチ２４と選択された放電コンデンサに接続するデジ
タル・スイッチの動作を調整する。例えば、クロック周
期の前半では、積分器スイッチ２４を放電回路３６を積
分器演算増幅器２２の非反転入力端子、即ち、基準電圧
Ｖ，に接続させる。さらに、クロック周期の開始時に発
生した比較器信号に基づいて、プロセッサｌ４は、放電
制御ライン４２ｂを利用し、放電コンデンサ３８ｂの第
２端子を接地させるか基準電圧■えに接続させる。放電
コンデンサ３８ｂが接地されると、基準電圧の電位ｖｌ
Ｉまで充電される。一方、放電コンデンサ３８ｂが基準
電圧に接続されると、零となる。クロック周期の後半に
おいて、積分器スイッチ２４が放電回路３６を積分器演
算増幅器２２の反転入力端子に接続させる。これにより
、積分器２０と放電回路３６の間に、電荷を移動させる
ための経路が形威される。さらに、プロセッサｌ４によ
り、放電スイッチ４０ｂが逆側の端子、すなわち、接地
あるいは基準電圧に切換えられ、この結果、積分器２０
と放電回路３６の間で適切な電荷の移動が行なわれる。

また、・上述したように、他の放電スイッチ４０ａ及び
４０ｃ〜４０ｆは、放電コンデンサ３８ｂと積分コンデ
ンサ２６の間における電荷の移動の妨げにならないよう
に、クロック周期の後半の間、基準電圧ｖＲに接続され
たままとなる。放電コンデンサ３８ｂと積分器コンデン
サ２６の間における電荷の移動は、３クロック周期にわ
たって続き、プロセッサｌ４は、上述したように、比較
器信号の極性とクロック周期または電荷移動の既知の数
である３に基づいて、２ビットの情報、２６と２９を得
る。

プロセッサｌ４は、放電コンデンサ３８ｃ〜３８ｆに順
次印加し、情報の下位ビット２７から２°までを得る。

注目すべきは、放電コンデンサ３８ｂ〜３８ｆの容量が
、前に印加されたコンデンサの容量のスとなることであ
る。従って、放電コンデンサ３８ｂ〜３８０を、夫々、
３クロック周期にわたって印加し、コンデンサ毎に２ビ
ットの情報を発生させると、結果得られるデジタル出力
信号のビット２９から２°を求めることができる。

変換器６は、アナログ信号を１６ビットの分解能を備え
たデジタル信号に完全に変換するには、ラン・アップ時
の６３とラン・ダウン時に１５の７８クロック周期が必
要である。ただし、比較器における遅延と、プロセッサ
１４に関連した論理とｍｓｂ放電コンデンサ３８ａの最
初の電荷移動に関する誤差の可能性のため、アナログ信
号を１６ビットの分解能でデジタル信号に変換するには
ラン・アップ時に６４とラン・ダウン時に４０の１（１
４クロツク周期が必要である。この条件では、５ＭＨｚ
のクロックを備える、アナログ・デジタル変換に関する
クロック周期が１（１４であれば、読取り速度は、約５
ＱｋＨｚということになる。

ラン・アップ期間及びラン・ダウン期間に関して上述の
アナログ・デジタル変換の精度は、特に、放電コンデン
サの比の誤差に影響を受けやすい。

特に、規定の４対１の比からの偏差があれば、所与のア
ナログ入力信号について、２以上のデジタル出力信号を
発生する可能性がある、オーバーラップあるいは、アン
ダーラップ（ｕｎｄｅｒｌａｐ）が勾配間に生じること
もあり得る。従って、本願発明には、特に、変換器６に
含まれる各放電コンデンサの校正を行なう自動校正機能
が含まれる。自動校正ステップを表わした第’５　Ａ図
〜第５Ｃ図に基づいて、以下に詳述する。自動校正は、
各アナログ・デジタル変換の前に行なうことができるが
、通常は、延長した、ある周期で行う。自動校正は、各
放電コンデンサ毎に補正定数を生威する。このため、選
択された放電コンデンサと積分器の間における電荷の移
動に関連した計数値は、アナログ・デジタル変換時に累
算され、自動校正時に設定された補正係数に従って自動
的に補正される。さらに詳述すると、デジタル出力信号
の各ビットを決める際、設計値または理想値ではなく、
補正値が用いられる。自動校正は３つのステップから構
戒される。

最初に積分演算増幅器２２にオフセット電圧を印加し、
積分器２０を自動的に零位にし、電荷を積分器２０に移
動させるか、または、積分器２０から電荷を移動させる
際、最下位ビット放電コンデンサ３８ｆが確実に積分信
号を基準電圧に駆動させる。積分器２０の自動ゼロ調整
によって、正の勾配と負の勾配の不均衡、即ち、積分器
に対する電荷の移動と積分器からの電荷の移動における
不均衡の少なくとも一部が補正され、これによって、最
下位ビットの放電コンデンサ３８ｆは、いずれかの方向
からの基準電圧にほぼ等しい積分信号を発生することを
保障する。最下位ビットの放電コンデンサ３８ｆにおけ
る不均衡を−２．５■の基準電圧■，に対し２０％に制
限するため、本実施例では、オフセットが１８０μＶ未
満でなければならない。積分器２０の自動ゼロ調整は、
当業者にとって周知の数種のアナログまたはデジタル技
術のうち任意の方法によって実施することが可能である
。

第２に、最下位ビットの放電コンデンサ３８ｆに関連し
た期待電荷転送からのフラクシづナル・オフセット・エ
ラー、即ち、偏差を求める。このオフセット・エラーは
、次の式から求められる。

パｌｃｌ＋ｄｌ）Ｎｉ　　／２−（ｘ−ｄｔ）　　Ｎｌ
／２）＝　（Ｋｉ−Ｒｔ）　（１−ｄｉ）−Ｒ＋　（１
＋ｄ＋）　　　　　　・・・｛１）プロセッサ１４は、
ｌｓｂ放電コンデンサ３８ｆと積分器２０の間で正及び
負の電荷の移動を行ない、正負の電荷移動における不均
衡を表わした積分器の出力信号または残留信号を生戊す
ることより、（１）式を実行する。この不均衡は未知で
あるため、このステップは、ラン・アップ期間における
未知のアナログ信号の積分に類似する。残留信号が確立
されると、プロセッサ１４はｌｓｂ放電コンデンサ３８
ｆを用いて、積分器の出力信号を基準電圧に戻すことに
より、この残留信号のデジタル値を決定する。

このステップは、前述のラン・ダウン期間と同様テアル
。デジタル値が決まると、このフランクシッナル・オフ
セット・エラーを求めるのに十分な情報が得られる。特
に、（１）式の左側は最下位ビットの放電コンデンサ３
８ｆに関連した正負の電荷の移動における不均衡を示す
、積分器２０における残留信号の累積を表わす。恥は、
反復因数を表わし、ｄ，は、フラクショナル、または、
インクリメンタルなオフセット・エラーを表わし、Ｎ，
は、残余の累積位相に関連したクロック周期の数を表わ
している。従って、（１）式の左側は、最下位ビットの
放電コンデンサ３８ｆと積分器２０の間で、門，回繰り
返され合計で旧Ｎｌ移動することになる。Ｎ，／２の正
の電荷の移動を、Ｎｌ／２の負の電荷の移動を表わす。

正の電荷の移動と負の電荷の移動における不均衡は、（
１＋ｄ，）及び（１−ｄｌ）の因数で表わされる。正と
負の電荷の移動は、それぞれ、Ｍ．Ｎ，回繰り返されて
、フラクショナル・オフセット・エラーをかなりの精度
で求めることが可能になるポイントまで、残留を少しず
つ蓄積させる。この結果（１）式の左側で説明したよう
に、最下位ビットの放電コンデンサ３ＥＨを用いて、積
分器２０の残留が確定すると積分器２０より出力される
、放電コンデンサ３８ｆに関連した正と負の電荷の移動
における不均衡を表わす未知の電圧が生じる。

同様に、（１）式の右側は、（１）式左側で定義されて
いるように、最下位ビットの放電コンデンサ３８『と積
分器２０の間で繰り返される正と負の電荷の移動によっ
て生じる残留のデシタル値を表わす。ここでは、Ｒ１は
正の電荷移動の計数値を表わし、Ｋ＋　は電荷の移動の
総回数を表わしている。従って、（１）式の右側は、正
の電荷の移動の回数と負の電荷の転送回数との差をとる
ことによって、残留のデジタル値を決定する。負の電荷
移動の回数は、電荷移動の総回数Ｋ，と正の電荷移動回
数Ｒ，との差となる。また、正の電荷移動と負の電荷の
移動との不均衡が、それぞれ、因数（１＋ｄ＋）と（１
−ｄ）、によって、示されている。正の電荷移動回数Ｒ
，が決まると、下記のように、（１）式を解いて、イン
クリメンタルな、または、フラクショナル・オフセット
エラーが求められる。

ｄ，　＝（Ｋ＋　　　２Ｒ＋）　／　（Ｍ＋Ｎｔ十κ，
）　　　　・・・（２）（２）式の分母を構戊する因数
、すなわち、Ｍ．、Ｎ＋，Ｋ＋　は、分母が２の累乗に
なるよ・うに選択される。従って、プロセッサ１４によ
るフラクショナル・オフセットエラーの決定には、分子
の項の正確なシフト（ｓｉｐｈｔ　ｓｈｉｆｔｉｎｇ）
が要求される。フラクショナル、または、インクリメン
タなオフセット・エラーｄ１が決まると、残りの放電コ
ンデンサに関する校正定数を求めることが可能になる。

第３に、残りの放電コンデンサ３８ａ−３８ｅに関連し
た校正定数は、先行ステップで決まるフラクショナルま
たはインクリメンタルなオフセット・エラーｄ，を用い
て求めることができる。補正係数の決定を、明らかな理
由により、放電コンデンサ３８ｅから順次放電コンデン
サ３８ａへと進める。

特定の放電コンデンサに関する補正係数は、それぞれ、
特定の放電コンデンサの正と負の電荷の移動に関連した
、正と負のエラー係数の合計である。

例えば、放電コンデンサ３８ｅに関連した正のエラー係
数は、下記の式に従って求められる。

Ｍｚ　（（４Ｎｇ）　（１　＋ｅｇｐ）　−４　（Ｎｚ
）　（Ｌｄ　，））＝　−Ｒ！ｐ　（１　＋ｄ　＋）　
＋（κ！−Ｒ２Ｐ）　（１−ｄｔ）・・・（３）プロセ
ッサ１４は、放電コンデンサ３８ｅと積分器２０との正
の電荷の移動、及び、ｌｓｂ放電コンデンサ３８ｆと積
分器２０との負の電荷の移動を行ない、放電コンデンサ
３８ｅの正の電荷の移動について、理想値からの偏差を
表わした残留を確定することにより、（３）式を実行す
る。やはり、偏差が未知であるため、このステップは、
前述の、アナログ入力信号に関する積分と同様である。

残留が確定すると、プロセッサ１４は、ｌｓｂ放電コン
デンサ３８ｆを利用して、積分器出力信号を基準電圧に
戻し、残留のデジタル値を決定する。従って、放電コン
デンサ３８ｅは、ｌｓｂ放電コンデンサ３８ｆに対して
校正されることになる。このステップは、前述のラン・
ダウン期間と同様である。このデジタル表現が決まると
、正の誤差係数を求めるのに十分な情報が得られたこと
になる。さらに詳述すると、（３）式の左側は、放電コ
ンデンサ３８ｅから移動する正の電荷について、Ｉｓｂ
の勾配に比べた理想の値からの偏差を表わした残留の確
定値を表わす。ここでは、Ｍｚは、反復因数を表わし、
Ｎ！は放電コンデンサ３８ｅに関連したクロック周期の
数を表わしている。従って、（３）式の左側は、Ｎ２の
正の電荷の移動と４Ｎ．の負の電荷の移動がＭ２回反復
されることを表わしている。正のエラー係数に関連した
増倍係数、４は、放電コンデンサ３８ｅが、Ｉｓｂ放電
コンデンサ３８ｆに対し４倍の電荷の移動を行なうこと
を表わしている。注目すべき点は、正の電荷の移動は放
電コンデンサ３８ｅを用いて行なわれ、負の電荷の移動
は放電コンデンサ３８ｆを用いて行なわれるということ
である。放電コンデンサ３８ｆを用いて、負の電荷の移
動を行なうことにより、放電コンデンサ３８ｅに関連し
た正のエラー係数が放電コンデンサ３８ｆに対して求め
られる。

従って、放電コンデンサ３８ｆは他のエラー係数の全て
に対する基準となり、最終的に、補正係数が決定される
。さらに、放電コンデンサ３８ｆが移動できる電荷は、
放電コンデンサ３８ｅの１／４であるため、（３）式の
左側では、負の電荷の移動が正の電荷の移動の４倍にな
る。特定の放電コンデンサの補正係数の決定には、以前
に校正した放電コンデンサを用いるので、この結果、さ
らに、補正係数の逐次決定が明らかとなる。特定の放電
コンデンサの校正には、以前に校正した放電コンデンサ
を利用できるが、直前の放電コンデンサを用いて校正を
行なうと、電荷の移動の数が最小になる。正のエラー係
数をかなりの精度で求めることができるポイントまで、
残留を少しずつ増加させるため、正と負の電荷の移動は
、Ｍ２回繰り返される。

同様に、（３）式の右側は、（３）式の左側で定義され
た、正と負の電荷の移動によって得られる残留のデジタ
ル表現を示すものである。ここでは、Ｒｚｐは正の電荷
移動の数を表わし、Ｋ２は電荷の移動の総数を表わす。

注目されているのは、残留を取り消すのに必要な正と負
の電荷の移動は、前に校正された放電コンデンサ３８ｆ
を利用して決定される点である。正と負の電荷の移動に
おける不均衡は、夫々、因数（１＋ｄ＋）と（１−ｄｒ
）で示す。Ｒ２Ｆが決定されると、（３）式を解いて、
正のエラー係数８２Ｆを求めることができる。同様に、
放電コンデンサ３８ｅに関連した負のエラー係数が求め
られる。

次に、下記の式で示すように、正と負のエラー係数を合
計することによって、放電コンデンサ３８ｅに関連した
補正係数が求められる。

（４）式の分母を構成する因数を組み合わせると２の累
乗になることが望ましい。従って、プロセンサ１４によ
る補正係数ｅ，の計算は、分子を形威している差の結果
を正しくシフトさせることが重要である。

残りのコンデンサ３８ｄ〜３８ａに関連した校正定数も
同様に求められることができ、下記式（５）〜（８）を
得る。

（５）〜（８）式の分母を構成する因数は、前述のよう
に選択され、エラー係数が簡単に求められる。

読取り毎の総エラーは、各勾配の各極性毎のエラーを線
形に組み合わせたもので、エラーはシーケンスに左右さ
れないという仮定のもとに、エラー係数が誘導される。

従って、総エラーは、下記の（９）式によって表わされ
る。

総エラー＝（Ｎｉｐ　ｅｉ９−Ｎ　ｉＩ．，ｅｉＪ　　
　　　　”’（９）ここで、Ｎ　ｉ　ｐ及びＮ　ｉ　ｎ
は正と負の電荷の移動であり、ｅｉｐとｅｉｎは計数毎
の正と負のエラーである。

Ｎ　ｉ　ｏとＮ　ｉ　ｈの合計は一定の電荷移動の合計
になるので、総エラーは、次のように表わすことができ
る。

総エラー＝Ｎｉｐ（ｅｉｐ＋　ｅ　ｉｎ）　　一Ｎ４ｅ
ｉ，　　”’（１０）００）式の第２項は、読取りに左
右されるものではなく、従って、オフセットは一定とな
る。００）式の第１項は、読取り毎の可変エラーであり
、約分して、以下の式にすることができる。

可変エラー／読取り””Ｎ　ｉｐｅ　ｉ　　　　　　　
・・・０１）ここで、上記式に示すように、ｅｉ　はｅ
．，とｅｉｒ＋の和である。従って、上述のように、放
電コンデンサ３８ａ〜３８ｆのそれぞれに関連したｅ．
を求めることによって、可変エラーの約分が可能となる
。

自動校正が完了すると、補正係数を利用して、アナログ
入力信号のアナログ・デジタル変換時に生じる計数に対
し、適切な重みっけが行なわれるので、結果生じるデシ
タル出力信号の誤差を削減することができる。さらに詳
述すると、所望の値に対してエラー係数を与え、プロセ
ッサ１４内のレジスタすなわち記憶位置に記憶する。従
って、アナログ信号に関するデジタル表現の特定のビッ
１・の決定時には、レジスタに記憶されている補正値が
用いられる．例えば、校正後の放電コンデンサ３８ｅの
容量が、　ｌｓｂコンデンサ３８ｆの容量に比べて４．
０１倍であれば、デジタル・ワードの第２と第３のビッ
トの決定時に、その補正値を用いる．従って、アナログ
信号のデジタル表現は、その決定時に、自動的に補正さ
れる．従って、デジタル・ワードの決定時に、自動的に
補正されるので、変換器６において、各アナログ・デジ
タル変換後の補正ステップは不要となる。

本発明では、明らかにいくつかの修正および変更の実施
が可能である。スイッチ・コンデンサの代わりに、電荷
の蓄積が可能な電気的または電子的素子を用いることが
できる。さらに、本発明で得る分解能は、用いられてい
る放電コンデンサの数を変化させることによって操作す
ることができる。同様に、特定の放電コンデンサを用い
るクロック周期の数を変えることによって、読取り速度
を変化させることが可能である。さらに、本発明では、
連続した放電コンデンサ間における４対ｌの容量比を変
更することが可能である。例えば、連続的な放電コンデ
ンサの容量を４以外の２の累乗で変更することも可能で
ある。他の可能性として、連続的な放電コンデンサの容
量を基数２以外の基数の累乗で変更することも可能であ
る。例えば、基数ＩＯの累乗で容量を変更することもで
きる。

これに付随して、連続する放電コンデンサの容量比の変
更はまた本発明にかかる自動校正に用いられているいく
つかの係数に影響を与える。また、ソフトウェアを利用
して制御及び論理回路素子の少なくとも一部分を実現す
ることができ、ハードウエアまたは／およびソフ１・ウ
ェアを用いて、変換器の校正に関する計算を実施するこ
ともできる。

同様に、本発明の自動校正方法は、コンデンサ以外の回
路によって実現することも可能である。当業者にとって
周知のように、本願発明を構成する種々の素子間を通る
信号の極性と大きさを種々の素子を適切に変えることに
よって変更することが可能である．さらに、本明細書に
開示される変換器は、広範囲の用途を備え、多様な取付
けられるハードウエアと共に用いることができ、ここで
は分析機器の一部として図示されているが、それに用途
を限定するものではない。

以上の本発明に関する説明は、実施例に基づく説明を目
的としたものである。よって、本願発明は、開示した実
施例に限定しようとするものではない。従って、上述の
教示に基づく変更と修正、そして、関連する技術におけ
る技術と知識は、本願発明より明らかである。

更に、上述の好適な一実施例は、本発明を実施する上で
最良の態様であり、当業者にとって、さまざまな実施例
で本発明を応用し、また、本願発明の用途または特定の
応用に必要な種々の変更が可能となるとは明らかである
。

［発明の効果］以上説明したように、本願発明では、高分解能で速い読
み取り速度を提供するアナログ・デジタル変換器を得る
ことができる。従来に比べ、本願発明では、抵抗器およ
び両極性の電源を備える必要がなく、チップの密度を減
少させ、よって、安価で環境に対して耐性がある。さら
に、単一の基板上に他の回路素子との集積化も可能であ
る。

また、本願発明の自動校正機能により、外部的及び内部
的環境の変化等による各素子の特性変動を補償すること
により高精度なアナログ・デジタル変換を実施すること
ができる。

【図面の簡単な説明】

第１図は本発明のアナログ・デジタル変換器が用いられ
る一応用例の分析機器のブロック図。第２図は本発明の一実施例であるアナログ・デジタル変
換器の回路図。第３Ａ図及び第３Ｂ図はラン・アップ期間における第２
図のアナログ・デジタル変換器の動作説明図。第４Ａ図及び第４Ｂ図はラン・ダウン期間における第２
図のアナログ・デジタル変換器の動作説明図。第５Ａ図、第５Ｂ図、第５Ｃ図は第２図のアナログ・デ
ジタル変換器の自動校正の動作説明図。６：アナログ・デジタル変換器、８：分析機器、９：クロマトグラフ・ハードウエア、１０：フォトダイオード・アレ．イ、１１：コンピュータ・ハードウエア／ソフトウエアマイクロプロセッサ、サンプリング回路、積分器、比較器、放電回路。

Claims

【特許請求の範囲】

（１）アナログ信号を受信するサンプリング手段と、前
記サンプリング手段と連結し、前記アナログ信号を積分
手段と、前記積分手段と連結し、前記積分手段の出力信号を基準
信号と比較手段と、前記積分手段と連結し、複数個の電荷移動手段を含む放
電手段と、前記放電手段と接続する電圧手段と、前記放電手段と連結し、前記複数個の電荷移動手段の少
なくとも第１の電荷移動手段の充電及び放電で生成され
る情報の処理を行い、前記アナログ信号のデジタル値を
決定する処理手段とから構成することを特徴とするアナ
ログ・デジタル変換器。
（２）請求の範囲第１項記載のアナログ・デジタル変換
器において、前記電圧手段により、少なくとも前記第１
の電荷移動手段から電荷を移動させ、前記第１電荷移動
手段から電荷を受けることを特徴とする。
（３）請求の範囲第１項記載のアナログ・デジタル変換
器において、前記各複数個の電荷移動手段は単一のチッ
プ上に配置されることを特徴とする。
（４）請求項第１項記載のアナログ・デジタル変換器に
おいて、前記処理手段は前記積分手段と前記複数個の電
荷移動手段間の電荷移動の方向を制御することを特徴と
する。
（５）請求項第１項記載のアナログ・デジタル変換器に
おいて、前記処理手段は単一のチップ上に設置されるこ
とを特徴とする。
（６）請求項第１項記載のアナログ・デジタル変換器に
おいて、前記積分手段は前記各複数個の電荷移動手段の
第１の端子に接続する第１のスイッチ手段を含むことを
特徴とする。
（７）請求項第１項記載のアナログ・デジタル変換器に
おいて、前記放電手段は前記第１電荷移動手段の第２の
端子に接続する第２のスイッチ手段を含むことを特徴と
する。
（８）請求項第１項記載のアナログ・デジタル変換器に
おいて、前記第１電荷移動手段はスイッチ・コンデンサ
より成り、前記スイッチ・コンデンサと前記積分手段と
の間に１クロック周期以上の電荷移動を可能とし、デジ
タル信号に関係する１ビット以上のデジタル情報を供給
し、所与の信号分解能に必要な電荷移動手段の数を削減
することを特徴とする。
（９）次の（イ）から（ホ）からなるアナログ・デジタ
ル変換器の校正方法。（イ）積分手段を設け、（ロ）複数個の電荷移動手段を設け、（ハ）前記積分手段の自動ゼロ調整を行い、（ニ）前記
複数個の電荷移動手段の第１の電荷移動手段のフラクシ
ョナル・オフセット・エラーを決定し、（ホ）前記複数個の電荷移動手段の補正係数を決定する
。
（１０）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記フラクショナル・オフセット・エラーを決定するステップは前記第１電荷移動手段と前記積分
手段の間に正及び負の電荷移動をもたらすことを含む。
（１１）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記フラクショナル・オフセット・エラーを決定するステップは前記第１電荷移動手段に関して一
方向の電荷移動の数を観測することを含む。
（１２）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記フラクショナル・オフセット・エラーを決定するステップは前記第１電荷移動手段に関して電
荷移動を繰り返し連続的に行うことを含む。
（１３）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記フラクショナル・オフセット・エラーを決定するステップは電荷の移動が行われるクロック周
期の数の関数である大きさを用いることを含む。
（１４）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記フラクショナル・オフセット・エラーを決定するステップは電荷の移動が行われる期間、一方
向の電荷移動の数の関数である大きさと電荷移動の総数
の関数である大きさとクロック周期の数の関数である大
きさを用いることを含む。
（１５）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記補正係数を決定するステップは容量が変化する電荷移動のため補正係数の決定を逐次行うこと
を含む。
（１６）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記補正係数を決定するステップは前記各電荷移動手段の正と負の誤差係数を決定し、前記各正と
負の誤差係数の和を求めることを特徴とする。
（１７）請求項第９項記載のアナログ・デジタル変換器
の校正方法において、前記補正係数を決定するステップは第２の前記電荷移動手段と前記積分手段の間に正の電荷移動を
もたらし、前記第１電荷移動手段と前記積分手段の間に
負の電荷移動をもたらし、期待値に基づく前記第２電荷
移動手段の正の電荷移動の偏差を示す残留電荷を求める
ことを含む。