JPS61236218A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS61236218A JPS61236218A JP7654485A JP7654485A JPS61236218A JP S61236218 A JPS61236218 A JP S61236218A JP 7654485 A JP7654485 A JP 7654485A JP 7654485 A JP7654485 A JP 7654485A JP S61236218 A JPS61236218 A JP S61236218A
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- output
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- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらにはアナログ・デ
ィジタル変換器の構成に適用して特に有効な技術に関し
、例えばコンパレータとエンコーダとを用いた並列形ア
ナログ・ディジタル変換器に利用して有効な技術に関す
る。
ィジタル変換器の構成に適用して特に有効な技術に関し
、例えばコンパレータとエンコーダとを用いた並列形ア
ナログ・ディジタル変換器に利用して有効な技術に関す
る。
［背景技術］
逐時比較形アナログ・ディジタル変換器（以下Ａ／Ｄ変
換器と称する）に比べて高速動作可能なＡ、 ／ Ｄ変
換器として、第２図に示すような並列形（もしくはフラ
ッシュ形）のＡ／Ｄ変換器がある（朝食書店発行「集積
回路応用ハンドブック」 １９８１年６月３０日発行、
第２２２，２２３頁参照）。
換器と称する）に比べて高速動作可能なＡ、 ／ Ｄ変
換器として、第２図に示すような並列形（もしくはフラ
ッシュ形）のＡ／Ｄ変換器がある（朝食書店発行「集積
回路応用ハンドブック」 １９８１年６月３０日発行、
第２２２，２２３頁参照）。
すなわち、ｎビットのディジタル出力に対応して（２″
−１）個の比較器ＧＯＭＰ１〜ＣＯＭＰｍを並列に接続
し、各比較器の比較入力端子（非反転入力端子）にそれ
ぞれ入力アナログ信号Ｖｉｎを印加する。また、各比較
器ＧＯＭ Ｐ 、〜ＣＯＭＰｍの基準入力端子（反転入
力端子）には、直列接続された抵抗群ＲＬによって基準
電圧ｖＲを２″等分した電圧を印加する。そして、各比
較器ＣＯＭ Ｐ １〜ＣＯＭ Ｐ ｍから並列に出力さ
れる信号をエンコーダＥＮＣでｎビットのディジタル出
力り、〜Ｄｎに符号化して、出力するものである。
−１）個の比較器ＧＯＭＰ１〜ＣＯＭＰｍを並列に接続
し、各比較器の比較入力端子（非反転入力端子）にそれ
ぞれ入力アナログ信号Ｖｉｎを印加する。また、各比較
器ＧＯＭ Ｐ 、〜ＣＯＭＰｍの基準入力端子（反転入
力端子）には、直列接続された抵抗群ＲＬによって基準
電圧ｖＲを２″等分した電圧を印加する。そして、各比
較器ＣＯＭ Ｐ １〜ＣＯＭ Ｐ ｍから並列に出力さ
れる信号をエンコーダＥＮＣでｎビットのディジタル出
力り、〜Ｄｎに符号化して、出力するものである。
上記並列形Ａ／Ｄ変換器は、１クロツクで瞬時にＡ／Ｄ
変換が可能なため高速であり、例えば画像信号のＡ／Ｄ
変換等に適している。
変換が可能なため高速であり、例えば画像信号のＡ／Ｄ
変換等に適している。
しかしながら、並列形Ａ／Ｄ変換器は、精度を高くする
ため′出力のビット数を１つ増やすと、比較器が約２倍
必要となる。例えば、４ビツトの出力に対しては１５個
の比較器で済むが、それを５ビツトにしようとすると、
３１個の比較器が必要となる。また、画像信号がカラー
情報を扱う場合には、ディジタル出力として最低６ビツ
ト程度が必要であると考えられるが、その場合比較器の
数は６３個になってしまう。
ため′出力のビット数を１つ増やすと、比較器が約２倍
必要となる。例えば、４ビツトの出力に対しては１５個
の比較器で済むが、それを５ビツトにしようとすると、
３１個の比較器が必要となる。また、画像信号がカラー
情報を扱う場合には、ディジタル出力として最低６ビツ
ト程度が必要であると考えられるが、その場合比較器の
数は６３個になってしまう。
このように、並列形Ａ／Ｄ変換器は、精度を高くしよう
とすればするほど、比較器の数が多くなり、チップサイ
ズが大型化されてしまうという問題点がある。
とすればするほど、比較器の数が多くなり、チップサイ
ズが大型化されてしまうという問題点がある。
［発明の目的］
この発明の目的は、並列形Ａ／Ｄ変換器において、比較
器の数すなわちチップサイズをそれほど増大させること
なく、Ａ／Ｄ変換の精度を向上させることができるよう
にすることにある。
器の数すなわちチップサイズをそれほど増大させること
なく、Ａ／Ｄ変換の精度を向上させることができるよう
にすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、重み容量を有するキャパシタをディジタル出
力のビット数に相当する数だけ設け、最初゛にサンプリ
ングした入力信号を先ずＡ／Ｄ変換しで得られたディジ
タル出力（上位ビット）に基づいて、その出力に相当す
る電荷量を重みキャパシタに蓄積し、この電荷量をサン
プリング回路内の入力信号保持容量から引き抜いてやる
とともに、抵抗分割回路によって発生する基準電圧をＭ
ＳＢレベルからＬＳＢレベルに切り換えて、２回目のＡ
／Ｄ変換を行なって下位ビットを出力させるようにする
ことによって、比較器の数を変更することなくディジタ
ル出力のビット数を２倍にできるようにして、チップサ
イズを増大させることなく、Ａ／Ｄ変換の精度を向上さ
せるという上記目的を達成するものである。
力のビット数に相当する数だけ設け、最初゛にサンプリ
ングした入力信号を先ずＡ／Ｄ変換しで得られたディジ
タル出力（上位ビット）に基づいて、その出力に相当す
る電荷量を重みキャパシタに蓄積し、この電荷量をサン
プリング回路内の入力信号保持容量から引き抜いてやる
とともに、抵抗分割回路によって発生する基準電圧をＭ
ＳＢレベルからＬＳＢレベルに切り換えて、２回目のＡ
／Ｄ変換を行なって下位ビットを出力させるようにする
ことによって、比較器の数を変更することなくディジタ
ル出力のビット数を２倍にできるようにして、チップサ
イズを増大させることなく、Ａ／Ｄ変換の精度を向上さ
せるという上記目的を達成するものである。
以下図面を用いてこの発明を具体的に説明する。
［実施例］
第１図は、本発明を並列形Ａ／Ｄ変換器に適用した場合
の一実施例を示す。
の一実施例を示す。
特に制限されないが、この実施例では、８ビツトのディ
ジタル出力に変換できるようにされたものが示されてい
る。
ジタル出力に変換できるようにされたものが示されてい
る。
サンプリング用スイッチＳＷＩと入力信号保持容量Ｃ１
とからなるサンプリング回路には、切換えスイッチＳＷ
２が設けられている。入力信号保持容量Ｃｉの一方の端
子は、この切換えスイッチＳＷ２を介して１回路の接地
点または後述のＡ／Ｄ変換部ＤＡＣの出力端子ＯＴに接
続可能にされている。
とからなるサンプリング回路には、切換えスイッチＳＷ
２が設けられている。入力信号保持容量Ｃｉの一方の端
子は、この切換えスイッチＳＷ２を介して１回路の接地
点または後述のＡ／Ｄ変換部ＤＡＣの出力端子ＯＴに接
続可能にされている。
比較器ＣＯＭＰと抵抗分割回路を構成する抵抗群ＲＬお
よびエンコーダＥＮＣとからなる主たるＡ／Ｄ変換部の
構成は、第２図に示した従来の並列形Ａ／Ｄ変換器と同
じ構成であり、この実施例では４ビツトの出力に対応し
て１５個の比較器ＣＯＭＰ、〜ＣＯＭＰ１５が並列に接
続されている。
よびエンコーダＥＮＣとからなる主たるＡ／Ｄ変換部の
構成は、第２図に示した従来の並列形Ａ／Ｄ変換器と同
じ構成であり、この実施例では４ビツトの出力に対応し
て１５個の比較器ＣＯＭＰ、〜ＣＯＭＰ１５が並列に接
続されている。
しかして、この実施例では、直列接続された抵抗群ＲＬ
の一端が切換えスイッチＳＷ３を介して基準電圧源ＶＧ
に接続されている。この切換えスイッチＳＷ３の切換え
によって、抵抗群ＲＬの一端には、従来タイプのＡ／Ｄ
変換器で抵抗群の一端に印加される基準電圧ｖＲの他に
、この基準電圧ＶＲｔｔ抵抗群ＲＬによって等分した電
圧の一段分の電圧ＶＲ／１６が選択的に印加可能にされ
る。
の一端が切換えスイッチＳＷ３を介して基準電圧源ＶＧ
に接続されている。この切換えスイッチＳＷ３の切換え
によって、抵抗群ＲＬの一端には、従来タイプのＡ／Ｄ
変換器で抵抗群の一端に印加される基準電圧ｖＲの他に
、この基準電圧ＶＲｔｔ抵抗群ＲＬによって等分した電
圧の一段分の電圧ＶＲ／１６が選択的に印加可能にされ
る。
また、エンコーダＥＮＣには、その４ビツトのディジタ
ル出力をラッチ可能な２つのラッチ回路ＬＴＣＩとＬＴ
Ｃ２とが接続されている。
ル出力をラッチ可能な２つのラッチ回路ＬＴＣＩとＬＴ
Ｃ２とが接続されている。
さらに、この実施例では、上記エンコーダＥＮＣの出力
に対応したアナログ量を再現するため、スイッチとキャ
パシタとからなるＤ／Ａ変換部ＤＡＣが設けられている
。
に対応したアナログ量を再現するため、スイッチとキャ
パシタとからなるＤ／Ａ変換部ＤＡＣが設けられている
。
このＤ／Ａ変換部ＤＡＣは、例えば第１図に示すように
、４個のキャパシタ０１〜Ｃ４とその両端子にそれぞれ
接続された４組の切換えスイッチＳ Ｗ 、ｘ ＊ Ｓ
Ｗ １□〜ＳＷ４１ ｅ ＳＷ４２とにより構成され
ている。
、４個のキャパシタ０１〜Ｃ４とその両端子にそれぞれ
接続された４組の切換えスイッチＳ Ｗ 、ｘ ＊ Ｓ
Ｗ １□〜ＳＷ４１ ｅ ＳＷ４２とにより構成され
ている。
上記キャパシタＣ１〜Ｃ４の一端には、各々切換えスイ
ッチＳＷ、 、〜５Ｗ４１によって回路の接地電圧また
は基準電圧Ｖｒが選択的に印加される。基準電圧Ｖｒは
、入力信号Ｖ ｉ ｎの最大値に相当する電圧がある。
ッチＳＷ、 、〜５Ｗ４１によって回路の接地電圧また
は基準電圧Ｖｒが選択的に印加される。基準電圧Ｖｒは
、入力信号Ｖ ｉ ｎの最大値に相当する電圧がある。
また、キャパシタ０１〜Ｃ４の他端は、各々切換えスイ
ッチ５Ｗ１２〜５ｗ４２によって接地点またはＤ／Ａ変
換部ＤＡＣの出力端子ＯＴに接続されるようになってい
る。
ッチ５Ｗ１２〜５ｗ４２によって接地点またはＤ／Ａ変
換部ＤＡＣの出力端子ＯＴに接続されるようになってい
る。
しかも、上記各キャパシタＣ１〜Ｃ４は、各々その容量
値が、入力信号保持容量Ｃ１の容量値の１／２．１／４
．１／８および１／１６になるように、つまり重み容量
を有するようにされる。
値が、入力信号保持容量Ｃ１の容量値の１／２．１／４
．１／８および１／１６になるように、つまり重み容量
を有するようにされる。
そして、上記各切換えスイッチｓｗ、１．ｓｗ、２〜Ｓ
Ｗ ４ 、ｖ Ｓ Ｗ ４２をエンコーダＥＮＣの出
力によって切り換えてやることにより、エンコーダ出力
に対応された電荷量がキャパシタ０１〜Ｃ４に蓄積され
、一種のＤ／Ａ変換が行なわれるようにされている。
Ｗ ４ 、ｖ Ｓ Ｗ ４２をエンコーダＥＮＣの出
力によって切り換えてやることにより、エンコーダ出力
に対応された電荷量がキャパシタ０１〜Ｃ４に蓄積され
、一種のＤ／Ａ変換が行なわれるようにされている。
次に、上記のごとく構成されたＡ／Ｄ変換器の動作を説
明する。
明する。
入力信号Ｖｉｎがサンプリングされるとき、上記実施例
における各切換えスイッチＳＷ２．ＳＷ３および５ｗ１
２〜５Ｗ４２は、第１図に示すような状態に切換えが行
なわれる。
における各切換えスイッチＳＷ２．ＳＷ３および５ｗ１
２〜５Ｗ４２は、第１図に示すような状態に切換えが行
なわれる。
すなわち、抵抗群ＲＬの一端には、高い側（ＭＳＢ）の
電圧Ｖ、が印加され、キャパシタＣｉおよびｃｌ’−Ｃ
４の一端は接地点に接続される。
電圧Ｖ、が印加され、キャパシタＣｉおよびｃｌ’−Ｃ
４の一端は接地点に接続される。
この状態でサンプリング用スイッチＳＷＩが導通されて
入力信号保持容量Ｃｉに入力信号Ｖｉｎに相当する電荷
が畜えられる。サンプリング後スイッチＳＷ１は、非導
通状態にされる。そして、サンプリングされた電圧Ｖｉ
ｎに基づいて比較器ＣＯＭＰ、〜ＣＯＭ Ｐ ｓ ５が
抵抗分割回路（Ｒｔ、 ）から供給される対応する基準
電圧との比較を行ない、その出力をエンコーダＥＮＣが
符号化することにより、最初の上位４ビツトのディジタ
ル出力がラッチ回路ＬＴＣＩに取り込まれ保持される。
入力信号保持容量Ｃｉに入力信号Ｖｉｎに相当する電荷
が畜えられる。サンプリング後スイッチＳＷ１は、非導
通状態にされる。そして、サンプリングされた電圧Ｖｉ
ｎに基づいて比較器ＣＯＭＰ、〜ＣＯＭ Ｐ ｓ ５が
抵抗分割回路（Ｒｔ、 ）から供給される対応する基準
電圧との比較を行ない、その出力をエンコーダＥＮＣが
符号化することにより、最初の上位４ビツトのディジタ
ル出力がラッチ回路ＬＴＣＩに取り込まれ保持される。
一方、Ｄ／Ａ変換部ＤＡＣでは、エンコーダＥＮＣの出
力に応じてスイッチＳＷ７．〜５Ｗ４１が、第１図に示
すように選択的に接地点または基準電圧Ｖｒ側に接続さ
れる。これによって、重み容量を有するキャパシタ０１
〜Ｃ４にエンコーダＥＮＣの出力に相当する電荷量が蓄
積される。
力に応じてスイッチＳＷ７．〜５Ｗ４１が、第１図に示
すように選択的に接地点または基準電圧Ｖｒ側に接続さ
れる。これによって、重み容量を有するキャパシタ０１
〜Ｃ４にエンコーダＥＮＣの出力に相当する電荷量が蓄
積される。
しかる後、クロックφＣによって、切換えスイッチＳＷ
２とＳＷ３およびＳＷ、２〜ＳＷ４□が、第１図に示す
状態と逆の、側に接続される。すなわち、抵抗群ＲＬの
一端には、初めの高い基準電圧ＶＲに代わってその１６
分の・１ （ＬＳＢ）の基準電圧ＶＲ／１６が印加さ
れるとともに、キャパシタＣｉおよびＣ１〜Ｃ４の一端
はＤ／Ａ変換部ＤＡＣの出力端子ＯＴ側に接続され、お
互いに接続した状態にされる。
２とＳＷ３およびＳＷ、２〜ＳＷ４□が、第１図に示す
状態と逆の、側に接続される。すなわち、抵抗群ＲＬの
一端には、初めの高い基準電圧ＶＲに代わってその１６
分の・１ （ＬＳＢ）の基準電圧ＶＲ／１６が印加さ
れるとともに、キャパシタＣｉおよびＣ１〜Ｃ４の一端
はＤ／Ａ変換部ＤＡＣの出力端子ＯＴ側に接続され、お
互いに接続した状態にされる。
また、このとき、切換えスイッチ５Ｗ１１〜５Ｗ４１は
、すべて接地点側に切り換えられる。これによって、キ
ャパシタＣ１〜Ｃ４に蓄積されていた電荷がキャパシタ
Ｃｉの電荷に対して負の電荷に変わる。そのため、入力
信号Ｖｉｎに相当する電荷量が蓄積されていたキャパシ
タＣ１から。
、すべて接地点側に切り換えられる。これによって、キ
ャパシタＣ１〜Ｃ４に蓄積されていた電荷がキャパシタ
Ｃｉの電荷に対して負の電荷に変わる。そのため、入力
信号Ｖｉｎに相当する電荷量が蓄積されていたキャパシ
タＣ１から。
キャパシタ０１〜Ｃ４に蓄積されていたエンコーダ出力
に相当する電荷量が引き抜かれる。・その結果、最初の
Ａ／Ｄ変換（上位４ビツト）による誤差分に相当する電
圧ΔＶ ｉ ｎがキャパシタＣｉに保持される。
に相当する電荷量が引き抜かれる。・その結果、最初の
Ａ／Ｄ変換（上位４ビツト）による誤差分に相当する電
圧ΔＶ ｉ ｎがキャパシタＣｉに保持される。
そして、この電圧ΔＶｉｎが比較器ＣＯＭ Ｐ １〜ｃ
ｏＭＰ１ｓによって、基準電圧Ｖ Ｒ／ １６ ’；ｔ
さらに１６等分した電圧と比較されて、再びＡ／Ｄ変換
が行なわれ、そのエンコーダ出力が下位４ビツトとして
ラッチ回路ＬＴＣ２に取り込まれる。
ｏＭＰ１ｓによって、基準電圧Ｖ Ｒ／ １６ ’；ｔ
さらに１６等分した電圧と比較されて、再びＡ／Ｄ変換
が行なわれ、そのエンコーダ出力が下位４ビツトとして
ラッチ回路ＬＴＣ２に取り込まれる。
これによって、ラッチ回路ＬＴＣＩおよびＬＴＣ２から
は、入力信号Ｖｉｎを８ビツトのディジタル信号に変換
したものが出力されるようになる。
は、入力信号Ｖｉｎを８ビツトのディジタル信号に変換
したものが出力されるようになる。
このように、上記実施例では、第２図の従来方式に比べ
て時間は２倍になるが、精度の高いＡ／Ｄ変換が可能と
なる。しかも、第２図の方式で８ビツトのＡ／Ｄ変換出
力を得ようとすると２５５個の比較器が必要になるのに
対し、上記実施例に従うと１５個の比較器で済む。
て時間は２倍になるが、精度の高いＡ／Ｄ変換が可能と
なる。しかも、第２図の方式で８ビツトのＡ／Ｄ変換出
力を得ようとすると２５５個の比較器が必要になるのに
対し、上記実施例に従うと１５個の比較器で済む。
その結果、Ｄ／Ａ変換部ＤＡＣの分だけ多少回路は増え
るが回路全体の占有面積は大幅に減少され、チップサイ
ズが低減される。
るが回路全体の占有面積は大幅に減少され、チップサイ
ズが低減される。
なお、上記実施例では、Ｄ／Ａ変換部ＤＡＣを重み容量
を有するキャパシタと切換えスイッチとで構成している
が、キャパシタＣ１〜Ｃ４に代えて入力信号保持容量Ｃ
４と同じ容量値を持つキャパシタを一つだけ設け、その
両端に切換えスイッチをそれぞれ接続する。そして、基
準電圧Ｖｒの代わりに、エンコーダ出力に相当する電圧
すなわちエンコーダ出力をＤ／Ａ変換した電圧を印加し
て、入力信号Ｖｉｎとの誤差分に相当する電荷をキャパ
シタに蓄積して、その電荷量分を入力信号保持容量Ｃｉ
から引き抜いてから、再び比較器ＣＯＭ Ｐ １〜ＣＯ
Ｍ Ｐ １ ｓ トＺ’ＪコーダＥＮＣとでＡ／Ｄ変換
を行なって８ビツトの出力を得るようにしてもよい。
を有するキャパシタと切換えスイッチとで構成している
が、キャパシタＣ１〜Ｃ４に代えて入力信号保持容量Ｃ
４と同じ容量値を持つキャパシタを一つだけ設け、その
両端に切換えスイッチをそれぞれ接続する。そして、基
準電圧Ｖｒの代わりに、エンコーダ出力に相当する電圧
すなわちエンコーダ出力をＤ／Ａ変換した電圧を印加し
て、入力信号Ｖｉｎとの誤差分に相当する電荷をキャパ
シタに蓄積して、その電荷量分を入力信号保持容量Ｃｉ
から引き抜いてから、再び比較器ＣＯＭ Ｐ １〜ＣＯ
Ｍ Ｐ １ ｓ トＺ’ＪコーダＥＮＣとでＡ／Ｄ変換
を行なって８ビツトの出力を得るようにしてもよい。
さらに、上記実施例では、４ビツト構成のエンコーダを
用いて、８ビツトのディジタル信号を得るようにしたも
のについて説明したが、４ビツト構成のエンコーダを用
いて、１２ビツトあるいは１６ビツトのディジタル信号
を得るようにして。
用いて、８ビツトのディジタル信号を得るようにしたも
のについて説明したが、４ビツト構成のエンコーダを用
いて、１２ビツトあるいは１６ビツトのディジタル信号
を得るようにして。
さらに高精度のＡ／Ｄ変換を行なえるようにすることも
できる。その場合、抵抗群ＲＬに印加される基準電圧を
、それぞれ３段階と４段階に切り換えてやるようにすれ
ばよい。
できる。その場合、抵抗群ＲＬに印加される基準電圧を
、それぞれ３段階と４段階に切り換えてやるようにすれ
ばよい。
また、主たるＡ／Ｄ変換部の構成は、上記実施例のよう
に１５個の比較器と４ビツト構成のエンコーダとからな
る構成に限定されるものでなく、例えば７個の比較器と
３ビツト構成のエンコーダとの組合せであってもよい。
に１５個の比較器と４ビツト構成のエンコーダとからな
る構成に限定されるものでなく、例えば７個の比較器と
３ビツト構成のエンコーダとの組合せであってもよい。
［効果］
重み容量を有するキャパシタをディジタル出力のビット
数に相当する数だけ設け、最初にサンプリングした入力
信号を先ずＡ／Ｄ変換して得られたディジタル出力（上
位ビット）に基づいて、その出力に相当する電荷量を重
みキャパシタに蓄積し、この電荷量をサンプリング回路
内の入力信号保持容量から引き抜いてやるとともに、抵
抗分割回路によって発生する基準電圧をＭＳＢレベルか
らＬＳＢレベルに切り換えて、２回目のＡ／Ｄ変換を行
なって下位ビットを出力させるようにしたので、比較器
の数を増やすことなくディジタル出力のビット数を２倍
にできるという作用により、チップサイズをそれほど増
大させることなく、Ａ／Ｄ変換の精度を向上させること
ができるという効果がある。
数に相当する数だけ設け、最初にサンプリングした入力
信号を先ずＡ／Ｄ変換して得られたディジタル出力（上
位ビット）に基づいて、その出力に相当する電荷量を重
みキャパシタに蓄積し、この電荷量をサンプリング回路
内の入力信号保持容量から引き抜いてやるとともに、抵
抗分割回路によって発生する基準電圧をＭＳＢレベルか
らＬＳＢレベルに切り換えて、２回目のＡ／Ｄ変換を行
なって下位ビットを出力させるようにしたので、比較器
の数を増やすことなくディジタル出力のビット数を２倍
にできるという作用により、チップサイズをそれほど増
大させることなく、Ａ／Ｄ変換の精度を向上させること
ができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなし１゜ 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である並列形のＡ／Ｄ変換
器に適用したものについて説明したが、それに限定され
るものでなく、他の形式のＡ／Ｄ変換器に利用すること
ができる。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなし１゜ 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である並列形のＡ／Ｄ変換
器に適用したものについて説明したが、それに限定され
るものでなく、他の形式のＡ／Ｄ変換器に利用すること
ができる。
第１図は１本発明を並列形Ａ／Ｄ変換器に適用した場合
の一実施例を示す回路構成図、第２図は、従来の並列形
Ａ／Ｄ変換器の一般的な構成例を示す回路図である。 ＲＬ・・・・抵抗分割回路（抵抗群）、ＧＯＭＰ。 〜ＣｏＭＰ１５・・・・比較器、ＥＮＣ・・・・符号化
回路（エンコーダ）、ＶＧ・・・・基準電圧源、Ｌ”ｒ
ｃ、、ＬＴＣ２・・・・ラッチ回路、ＤＡＣ・・・・Ｄ
／Ａ変換部、ＳＷＩ・・・・サンプリング用スイッチ、
ＳＷ２，５Ｗ３ｖ ＳＷＩ １ ｔ ５Ｗ１２〜５Ｗ４
１．ＳＷ４□・・・・切換えスイッチ、Ｃｉ・・・・入
力信号保持容量、Ｃ１〜Ｃ４・・・・重み容量（キャパ
シタ）。 第 １ 図
の一実施例を示す回路構成図、第２図は、従来の並列形
Ａ／Ｄ変換器の一般的な構成例を示す回路図である。 ＲＬ・・・・抵抗分割回路（抵抗群）、ＧＯＭＰ。 〜ＣｏＭＰ１５・・・・比較器、ＥＮＣ・・・・符号化
回路（エンコーダ）、ＶＧ・・・・基準電圧源、Ｌ”ｒ
ｃ、、ＬＴＣ２・・・・ラッチ回路、ＤＡＣ・・・・Ｄ
／Ａ変換部、ＳＷＩ・・・・サンプリング用スイッチ、
ＳＷ２，５Ｗ３ｖ ＳＷＩ １ ｔ ５Ｗ１２〜５Ｗ４
１．ＳＷ４□・・・・切換えスイッチ、Ｃｉ・・・・入
力信号保持容量、Ｃ１〜Ｃ４・・・・重み容量（キャパ
シタ）。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、入力アナログ信号をサンプリングして保持するサン
プリング回路と、比較入力端子にサンプリングされた信
号が各々印加され、かつ基準入力端子には基準電圧発生
回路から供給される複数段階の基準電圧がそれぞれ印加
されるようにされた複数個の比較器と、これらの比較器
の並列出力を符号化する符号化回路と、この符号化回路
の出力をアナログ信号に変換するＡ／Ｄ変換部とを備え
、上記サンプリング回路に保持されている入力信号と上
記Ａ／Ｄ変換部のアナログ出力信号との差電圧が再び上
記比較器の各比較入力端子に印加されるとともに、比較
器の基準入力端子には最初の基準電圧の一段分を更に分
割した各電圧が印加され、２回の比較、符号化動作によ
ってディジタル信号を出力するようにされてなることを
特徴とするＡ／Ｄ変換回路。 ２、上記Ａ／Ｄ変換部は、重み容量を有する複数個のキ
ャパシタと上記符号化回路の出力に基づいて、上記キャ
パシタに選択的に電荷をチャージさせる切換えスイッチ
とからなり、符号化回路のディジタル出力に相当する電
荷量を得るようにされてなることを特徴とする特許請求
の範囲第１項記載のＡ／Ｄ変換回路。 ３、上記基準電圧発生回路は、直列接続された抵抗群と
これらの抵抗群の一端に基準電圧源からの電圧を選択的
に印加する切換えスイッチとからなることを特徴とする
特許請求の範囲第１項もしくは第２項記載のＡ／Ｄ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7654485A JPS61236218A (ja) | 1985-04-12 | 1985-04-12 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7654485A JPS61236218A (ja) | 1985-04-12 | 1985-04-12 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236218A true JPS61236218A (ja) | 1986-10-21 |
Family
ID=13608206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7654485A Pending JPS61236218A (ja) | 1985-04-12 | 1985-04-12 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012247A (en) * | 1988-11-21 | 1991-04-30 | Hewlett-Packard Company | Switched-capacitor analog-to-digital converter with autocalibration |
| JPH03150926A (ja) * | 1989-10-04 | 1991-06-27 | American Teleph & Telegr Co <Att> | 切替キャパシタ回路とその回路特性の変動補償方法 |
-
1985
- 1985-04-12 JP JP7654485A patent/JPS61236218A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012247A (en) * | 1988-11-21 | 1991-04-30 | Hewlett-Packard Company | Switched-capacitor analog-to-digital converter with autocalibration |
| JPH03150926A (ja) * | 1989-10-04 | 1991-06-27 | American Teleph & Telegr Co <Att> | 切替キャパシタ回路とその回路特性の変動補償方法 |
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