JPH036126A - 高速アナログ―デジタル変換器 - Google Patents

高速アナログ―デジタル変換器

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JPH036126A
JPH036126A JP2125605A JP12560590A JPH036126A JP H036126 A JPH036126 A JP H036126A JP 2125605 A JP2125605 A JP 2125605A JP 12560590 A JP12560590 A JP 12560590A JP H036126 A JPH036126 A JP H036126A
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type

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  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔従来の技術〕 本発明は高速アナログ−デジタル変換器にかかわる。
信号処理に対するデジタル技術の分野での最近の開発に
対する関心は高速変換に向けられている。
特に、ビデオ帯域における信号処理は、１０〜５０ＭＨ
ｚの帯域幅と、８ビツトのダイナミックフィールドとを
持つ変換器の必要性を作り出している。
デジタル化システムに対する統合方式は、その変換装置
自体の内側での、幾つの前処理機能の履行を必要とする
。
かかる部門においては、１つ又は２つのステップを持つ
フラッシュ　（又は瞬間）変換器の使用が知られている
。特に、単一ステップのフラッシュ変換器では、バイポ
ーラ技術での１２０Ｍ５／５ｅｃ（メガサンプル７秒）
の変換速度及びＣＭＯ５技術での２０Ｍ５／ｓｅｃの使
用が可能である。しかしながら、この方式は、消費電力
、シリコン領域、入力での高い容量性負荷の点において
幾つかの欠点を持っている。
かかる欠点は、２つの変換ステップを持つフラッシュ変
換器を使用することによって部分的に克服される。この
場合、その変換動作には、信号の４つの最上位ビットが
出力において得られる標本化された入力信号についての
粗い変換の第１のステップと、その標本化された入力信
号と、アナログに再変換されたその第１の変換ステップ
の出力信号との間の差に等しい信号を入力において受信
し、そして精密な変換を実施して４つの最下位ビットを
持つデジタル出力信号を完成させる第２のステップとが
含まれる。
かかる２ステツプ変換装置の使用は、単一ステップ変換
器の使用に比べて長い変換時間を必要とする。実際には
、２つの連続せるフラッシュ変換を実行し、第１の変換
動作の結果をアナログに再変換し、そして第２の精密変
換ステップ前に減算を行う必要がある。
〔発明の目的、構成概要及び作用効果〕従って、本発明
の目的は、低い入力容量、低い電力消費、そして使用さ
れるシリコン領域の最適化を持つＭＯＳ技術での５０Ｍ
５／ｓｅｃ付近の非常に高い変換速度を有するアナログ
−デジタル変換器を達成することにある。
本発明によると、かかる目的は、変換についての４つの
最上位ビットを順次決定し、その上位ビットがアナログ
に再変換されそしてその人力信号からのそれらの減算後
にその４つの最下位ビットを決定する複数の比較セルを
備えていることを特徴とする変換器によって達成される
。
特に、前記比較セルの各々は、直列にある２つのコンデ
ンサ間での中間の分岐点に接続されている入力を持つ比
較器によって構成され、その第１のコンデンサには、第
１のステップにおいて入力信号が供給され、第２のステ
ップにおいて、各セルに対して異なる第１の基準電圧が
供給され、第３のステップにおいて、最高の精度でもっ
て前記入力信号を近似する前記第１の基準電圧のものに
等しい選ばれた基準電圧が供給され、その第２のコンデ
ンサは、前記第１及び第２のステップ中では接地されて
いるが、第３のステップ中では、前記第１の基準電圧の
整数分の１である複数の第２の基準電圧の１つに接続さ
れる。
このように、第１ステツプのアナログ−デジタル変換か
らの出力信号の中間デジタル−アナログ変換動作及びそ
の入力信号からアナログへと再変換される前記信号の減
算動作を含む両アナログーデジタル変換動作は単一グル
ープの比較器によって達成されるが、通常の２ステツプ
のフラッシュ変換器においては、その間に接続されてい
るデジタル−アナログ変換器及び減算器を持つ２つのグ
ループの比較器によって達成される。また、ここでは、
その変換速度、シリコン領域の利用及び電力消散に関し
て、好ましい結果が得られる。
本発明の上述及び他の特徴は好ましい実施例を示す添付
図面を参照しての以下の詳細な記載から明らかとなろう
。
〔実施例〕
添付図面において、変換器は、例えば８ビツトレンジで
の比較を実行する際に必要な１５という、複数の比較セ
ルを含んでいる。比較セルＣｃｉは、２つの直列接続さ
れたコンデンサＣｉ及びＣ１′間での中間の分岐点Ｎｉ
に接続されている１つのみの入力と、その値がその入力
電圧の変動に依存しているデジタル出力とを持つ形式の
比較器Ｃｐｔを含んでいる。
また、コンデンサＣｉの片側は、分岐点Ｎｉに接続され
、他の側は、並列にあって、−時的に逐次閉じられる３
つの異なるスイッチＳｉｔ、　Ｓ２ｉ及びＳ３ｆに連通
している。特に、スイッチＳｌｉはコンデンサＣｉを入
力電圧Ｖｉに接続し、スイッチＳ２ｉ　はコンデンサＣ
ｉを、電圧Ｖｒを供給する端子と接地との間に接続され
た等しい値の、この例では１６の、一連の抵抗Ｒｉによ
って構成された分圧器Ｐの一部を形成する基準電圧Ｖｒ
ｉに接続し、そしてスイッチＳ３ｔ　はコンデンサＣｉ
を、高い精度でもって入力端子Ｖｉを近似する比較器Ｃ
ｐｉの出力に感応する符号化ロジックＬＣによって選ば
れる異なる基準電圧Ｖｒｉ間のものに、スイッチＳＷｊ
によって、接続される供給ラインＬ１に接続するのに使
用される。
コンデンサＣ１′の片側は分岐点Ｎｉに接続され、他の
側は並列の２つのスイッチＳｌｉ’及びＳ３ｉ’に連通
している。また、スイッチＳｌｉ’はコンデンサＣＩを
接地し、スイッチＳ３ｉ’　はコンデンサＣｉ’を、Ｖ
ｒ’　＝Ｖｒ／１６として、電圧Ｖｒ’を供給する端子
と接地との間に接続された等しい値の、この例では１６
の、一連の抵抗Ｒ１′によって構成されている分圧器Ｐ
′の一部を形成している基準電圧Ｖｒｉ’に接続するの
に使用される。
また、各比較器の入力１ｉはスイッチ５Ｓ１ｉによって
それぞれの出力Ｄｉに接続される。
アナログ−デジタル変換器は次のように動作する。
第１のステップ中、入力電圧Ｖｉは、コンデンサＣｉに
より、各比較器Ｃｐｆの人力Ｉｆへと転送されそして、
スイッチ５Ｓ１ｉの閉成に際しては、それぞれの出力Ｌ
ｉｔに接続されて、前記比較器Ｃｐｊの端子におけるオ
フセットを除去する。このステップ中、コンデンサＣ１
′は常に接地されている。
第２のステップ中、コンデンサＣｉの極板はそれぞれの
基準電圧Ｖｒｉに充電される。ステップ１からステップ
２への転移に際し、分岐点Ｎｉには、その記号（十又は
−）に従って、各コンデンサＣｐｉの出力を論理レベル
Ｏか又は１へと変える電圧変動（シｒ−Ｖｉ）がある。
かくして、ここでは、その入力信号についての粗い変換
が実施されて、デジタル化された信号Ｖｉの４つの最上
位ビットが得られる。
第３図のステップ中、比較器Ｃｐｉの出力における論理
レベルを全体として検出する符号化ロジックＬＣは、す
べてのコンデンサＣｉがその入力電圧ｖｉを最も良く近
似する基準電圧Ｖｒｉに等しい同じ電圧Ｖｒｉｘに接続
される一方、コンデンサＣ１′がそれぞれの電圧Ｖｒｉ
’に接続されるように選ばれたスイッチＳＷｉの閉成を
指令する。ステップ１からステップ２への転移において
生じるのと全体として同様に、分岐点Ｎｉにおける電圧
変動は、出力Ｄｉ上で論理レベル０又は１へと変更して
、その精密な変換動作を可能にして、入力信号Ｖｉの４
つの最下位ビットを得る。
【図面の簡単な説明】
添付の唯一の図面は、本発明による１つの好ましい実施
例を示す回路図である。 Ｃｃｉ・・・比較セル、Ｃｉ、　Ｃｉ’・・・コンデン
サ、Ｃｐｉ・・・比較器、ＬＣ・・・複号ロジック。

Claims (1)

  1. 【特許請求の範囲】 １、変換についての４つの最上位ビットを決定し、次い
    で、上位ビットがアナログに再変換されて、その入力信
    号からのそれらの減算後に、４つの最下位ビットを決定
    する複数の比較セル（Ｃｃｉ）を備えていることを特徴
    とする高速アナログ−デジタル変換器。 ２、前記比較セル（Ｃｃｉ）の各々は、直列に接続され
    ている２つのコンデンサ（Ｃｉ、Ｃｉ′）間での中間の
    分岐点（Ｎｉ）に接続されている入力（Ｕｉ）を持つ比
    較器（Ｃｐｉ）によって構成され、そのうちの第１のコ
    ンデンサには、第１のステップにおいて、入力信号（Ｖ
    ｉ）が供給され、第２のステップにおいて、各セル（Ｃ
    ｃｉ）に対して異なっている第１の基準電圧（Ｖｒｉ）
    が供給され、第３のステップにおいて、最高の精度でも
    って前記入力信号（Ｖｉ）を近似している前記第１の基
    準電圧（Ｖｒｉ）のものに等しい選ばれた基準電圧（Ｖ
    ｒｉｘ）が供給され、その第２のコンデンサは、前記第
    １及び第２のステップ中では接地されるが、前記第３の
    ステップでは、前記第１の基準電圧（Ｖｒｉ）の整数分
    の１である複数の第２の基準電圧（Ｖｒｉ）の１つに接
    続されていることを特徴とする請求項１記載の高速アナ
    ログ−デジタル変換器。 ３、前記第２のステップ中に前記比較器（Ｃｐｉ）の出
    力の値を検出して、前記第３のステップ中に前記選ばれ
    た基準電圧（Ｖｒｉｘ）の選択を決定する複号ロジック
    （ＬＣ）を更に含んでいることを特徴とする請求項１記
    載の高速アナログ−デジタル変換器。
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