JPS63501671A

JPS63501671A - トリムされていない１２ビットモノトニック全容量性ａ／ｄコンバ−タ

Info

Publication number: JPS63501671A
Application number: JP61504932A
Authority: JP
Inventors: ニユーコム，ラツセル・アール; ブラツク，ウイリアム・シー
Original assignee: ヒユ−ズ・エアクラフト・カンパニ−
Priority date: 1985-10-15
Filing date: 1986-09-15
Publication date: 1988-06-23
Anticipated expiration: 2012-05-14
Also published as: EP0247065B1; DE3669819D1; DK284187D0; JP2609239B2; US4668936A; IL80085A; KR900005464B1; IL80085A0; KR880700550A; DK284187A; WO1987002530A2; WO1987002530A3; EP0247065A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】名称トリムされていない１２ビツトモノトニツク全容量性Ａ／Ｄコンバータ発明の背景本発明は、全容量性Ａ／Ｄコンバータに関し、特にほとんど同一の値を有する並列接続されたキャパシタが選択的にスイッチされることを利用する全容量性Ａ／Ｄコンバータに関する。Ａ／Ｄコンバータは、アナログトランスディユーサによって供給されるようなアナログ信号をデジタル化する処理を実行するためのシステムで利用される。特定のＡ／Ｄコンバータの分解能は、出力ビットの数につれて増加し、分解能は特定の応用で必要とされるダイナミックレンジに依存する。精密高分解能Ａ／Ｄコンバータに対するニーズがあるが、そのようなニーズを満足させるＡ／Ｄコンバータは存在しない。２値重みづけ要素を利用する既知のＡ／Ｄコンバータ技術では、分解能の増加につれて単調性を維持することは、より困難となる。特に、ビット数が増加するにつれて、マツチング回路要素の必要性がより厳しくなる。２値重みづけ要素を使用する例は、１９７８年１２月１２日にグレイ（Ｇｒａｙ）らに発行された米国特許４，１２９．８６３に述べられている。その米国特許では、重みづけキャパシタが利用されている。モニリシックＩＣ回路ではミスマツチングを減らすために正確に比のとられた要素のディメンションを増加させることによって、厳しいマツチング要求が指定されることができる。しかしながら、要素のディメンションを増加させると効率が低下する。そのような厳しいマツチング要求を満たす他の方法は、精密抵抗とチップ上のレーザトリミングを使用することである。しかしながら、より複雑になることを除いて、レーザトリミングはその抵抗の温度特性に影響する。前述のマツチング要求を扱う特別な方法がフォトウヒ（Ｆｏｔｏｕｈｉ）らによる１９７９年１２月発行の固体物理のＩ　ＥＥＥ誌のＶｏｌ、５Ｃ−１４、Ｎｏ、６にＭＯ３／ＬＳＩにおける高分解能Ａ／Ｄコンバータ”に述べられている。８ビット比精密回路要素を必要とする時に、それに述べられている技術では、１２ビツト単調性を達成するために、一連の等しい値を有する溶融抵抗と２値比例キャパシタアレイが結合される。しかしながら抵抗のマツチングはキャパシタをマツチングさせることよりも普通複雑である。同様の技術が、１９８０年４月２９日にホラジス（Ｈｏｄｇｅｓ）らに発行された米国特許４，２００．８８３に述べられている。他の方法は、１９８２年のＩ　ＥＥＥ固体回路の国際会議における技術論文のダイジェストのｐ９．８０〜８１にマツクグリンキ（ＭｃＧ　１　ｉ　ｎｃｈｅｙ）により、“モノリシック　１２ｂ　１３ｕｓ　ＡＤＣ”に述べられている。ここで開示される技術は、ＭＳＢに対して並列接続された等価電流源を利用することである。しかしながら、そのような技術は能動素子を使用するｈめ必然的により複雑となる。さらに、従来からの他の方法としてはＭＳＢに対して並列接続された等価抵抗を使用することである。しかしながら、抵抗をマツチングさせることはキャパシタをマツチングさせることより通常困難である。発明の概要　− 従って本発明の特徴は要素マツチング要求を減少させた高分解能Ａ／Ｄコンバータを提供することである。他の特徴は高分解能を達成するためにレーザトリミングを必要としない高分解能Ａ／Ｄコンバータを提供することである。さらに他の特徴はほとんど同一の値を有し、選択的にスイッチされる並列接続された容量性素子を利用する高分解能Ａ／Ｄコンバータを提供することである。また高分解能ＭビットＡ／Ｄコンバータを提供することであり、ここで上位Ｎビットはほとんど同一の値を有し、選択的にスイッチされ、並列接続された容量性素子で処理され、２　Ｍ−Ｎ上における一部のキャパシタマツチング要求コードを失うことがない。さらに他の特徴は全容量性素子を利用し、要素マツチング要求を減少させた高分解能Ａ／Ｄコンバータを提供することである。前述のあるいは、他の長所および特徴は、本発明により提供される。本発明はＮ個のＭＳＢを決定するために利用されるほとんど同一の値を有する２Ｎ個のスイッチされるキャパシタを有するＡ／Ｄコンバータを有する。スイッチされるキャパシタの各々は共通ノードに接続された一端を有し、他端はグランドあるいは正の基準電圧に選択的にスイッチされることができる。変換サイクルの始まりにおいては、第１のグループの２Ｎ−１個のキャパシタのスイッチ可能な端子はグランドに接続され、第２のグループの２Ｎ−１個のキャパシタのスイッチ可能な端子は正の基準電圧に接続されている。その後共通ノードは、サンプルされるアナログ入力電圧を示す電位まで充電される。共通ノードの電圧の初期極性により、第１のあるいは第２のキャパシタグループのうち１つが、そのキャパシタの選択的スイッチために選択される。選択されたキャパシタグループのキャパシタは順番にスイッチされ、共通ノードの電位をますますグランド、に近くさせるようにさせられる。ＭＳＢデジタル出力は、スイッチに先立つ、およびそれに続くスイッチの後に初期状態において共通ノードの電位の各極性によって定義される。本発明はさらにアナログ信号をデジタル信号に変換する方法を含み、その方法は（１）はとんど等しい値を有する２Ｎ個のキャパシタの第１の端子を共通ノードに接続し、第１の基準電圧ノードあるいは第２の基準電圧ノードのいずれか１つにそのようなキャパシタの第２の端子の各々をスイッチ可能に接続することと、（２）サンプルされるアナログ入力電圧を示す共通ノードに電圧を供給するために、アナログ入力電圧をサンプルすることと、（３）共通ノードと第１の基準電圧ノードとの間に第１の容量を提供し、共通ノードと第２の基準電圧ノードの間に第２の容量を提供するために、キャバシタの６第２の端子の接続を制御することと、および（４）共通ノードの電圧を前記第１の基準に向かって増加的の駆動し、第１と第２の容量の各連続的な状態に従って出力ビットを供給するために、第１と第２の容量を順番に変化させることとからなる。図面の簡単な説明添附図面と関連して以下の詳細な説明が当該技術分野の熟こで、添附図面の第１図は、本発明のＡ／Ｄコンバータのブロックダイアダラムである。第２図は、第１図に示されるＡ／Ｄコンバータのキャパシタグループのダイヤグラムである。第３図は、第１図のＡ／Ｄコンバータの並列接続されたキャパシタのスイッチ可能な状態を示す図である。第４図は１、特定のアナログ入力電圧に対してＭＳＢを決定するために並列接続されたキャパシタの選択的なスイッチに応答して、それが変化するとき、第１図に示されるＡ／Ｄコンバータのサンプルされた電圧を説明するための図である。第５図は、第パシタのスイッチに応答してそれが変化するとき、第１図に示されるＡ／Ｄコンバータのサンプルされた電圧を示す図である。詳細な説明以下の詳細な説明といくつかの図面において、同じ素子は同じ参照番号が付けられている。第１図を参照して、（符号を含めて）　１２ビツトの出力を供給するためのＡ／Ｄコンバータ１０が示される。Ａ／Ｄコンバータ１０は入力スイッチｌＮ５Ｗに接続された入力ライン１１を有する。入力スイッチｌＮ５Ｗはアナログ人力ノード１３とグランド基準ノード１５の間で選択的にスイッチされる。変換されるべきアナログ入力電圧ＶＡはアナログ人力ノード１３に現れる。変換に先立つ初期状態では、スイッチｌＮ５Ｗはアナログ人力ノード１３に接続され、従って入力ライン１１はアナログ入力電圧Ｖ＾に接続されている。入力スイッチｌＮ５Ｗが初期状態からグランド基準ノード１５にスイッチされるどき、アナログ入力電圧ＶＡは効果的にサンプルされる。Ａ／Ｄコンバータ１０はさらに第１のキャパシタグループ２゜と第２のキャパシタグループ３０を有し、それらは１２ビツト出力の５つのＭＳＢを決定する際に利用される。キャパシタはほとんど同一の値Ｃを有し、両方のグループのキャパシタの全体の数は２Ｎである。ここで、Ｎはキャパシタグループ２０゜３０によって定義されるＭＳＢの数である。各キャパシタグループは　２Ｎ個の半分のキャパシタ、すなわち２Ｎ−１個のキャパシタを有する。本実施例では、符号ビットを含めて５つのＭＳＢ（ＭＳＢＩからＭＳＢ５と呼ばれる）は、キャパシタグループ２０．３０によって定義され、従って、それら全体で３２個のキャパシタを有する。第１のキャパシタグループ２０は、１６個のキャパシタＣＰＯＩからｃｐｉｅを有し、それらは共通ノード１９に接続されている。キャパシタＣＰＯＩからＣＰｌＢは、各スイッチ５ＰＯＩから５ｐ１６にそれぞれ接続されており、それらのスイッチは入力ライン１１と正の基準ノード１７の間で選択的にスイッチされる。正の基準ノード１７は基準電圧ｖＲである。変換前の初期状態では、スイッチ５ＰＯＩから５Ｐ１Ｂは、入力ライン１１に接続されており、したがってキャパシタＣＰＯＩからｃｐｉｅは各々入力ライン１１に接続されている。第２のキャパシタグループ３０は、１６個のキャパシタＣＮ０ＩからＣＮ１Ｂを有しそれらのキャパシタは共通ノード１９に接続されている。キャパシタＣＮ０ＩからＣＮ１Ｂはスイッチ５ＮＯＩから５Ｎ１６にそれぞれ接続されており、それらのスイッチはグランド基準ノード１５と正の基準ノード１７の間で選択的にスイッチされる。変換前の初期状態ではスイッチ５ＮＯＩから５Ｎ１６は正の基準ノード１７に接続されており、したがって、キャパシタＣＮ０ＩからＣＮ１Ｂは、それぞれ正の基準ノード１７に接続されている。共通ノード１９は、電圧コンパレータ２１の反転入力に接続されており、電圧コンパレータ２１はグランド基準ノード１５に接続された非反転入力を有する。コンパレータ２１の反転入力はさらにスイッチＣＭＰＳＷに接続されており、そのスイッチＣＭＰＳＷは開放位置とコンパレータ２１の出力の間で選択的にスイッチされる。コンパレータ２１は、ＣＭＰＯＵＴ信号を供給する。変換前の初期状態ではスイッチＣＭＰＳＷは、共通ノード１９を接地させるためにコンパレータ２１の出力にスイッチされている。コンバータ２１のＣＭＰＯＵＴ出力は、ロジック制御ユニット４０に接続されており、ユニット４０はＡ／Ｄコンバータ１０に対して必要なロジック制御機能を提供し、順番にＡ／Ｄコンバータのデジタル出力を出力レジスタ５０に供給する。Ａ／Ｄコンバータ１０は１．標準の連続近似を有するＤ／Ａコンバータ６０を有する。コンバータ６０は７個のＬＳＢを決定するために利用される。Ｄ／Ａコンバータ６０は、キャパシタ２３を介して共通ノード１９に接続されており、キャパシタ２３はキャパシタグループ２０．３０のキャパシタの各々とほとんど同じ値を有する。Ｄ／Ａコンバータ６ｏは、７個の２値重みづけキャパシタＣ１から０７を有し、それらは演算増幅Ｈ２５の反転入力に共通に接続されている。演算増幅器２５の非反転入力はグランド基準ノード１５に接続されている。キャパシタＣ１から０７は、スイッチＳ１から８７にさらに接続されている。それらのスイッチはグランド基準ノード１５あるいは正の基準ノード１７に選択的にスイッチされる。変換前の初期状態ではスイッチＳ１から８７は、グランド基準ノード１５にスイッチされており、したがってキャパシタＣ１から０７はグランドに接続されている。キャパシタＣ１からＣ７は、２値重みづけされており、ここでキャパシタＣ１は基底値ＣＡＰを有する。キャパシタＣ２は２ＣＡＰの値を有する。キャパシタＣ３は、４ＣＡＰの値を有する。そして同様にキャパシタＣ７は、６４ＣＡＰの値を有する。演算増幅器２５の出力は、キャパシタＣ８を介してその反転入力に接続されている。キャパシタＣ８は、１２８ＣＡＰの値を有する。ここでＣＡＰはキャパシタＣ１の値である。スイッチＩＮＴＳＷはキャパシタＣ８と並列であり、開位置と閉位置の間でスイッチされることができる。初期状態ではスイッチＩＮＴＳＷは閉位置にあり、それにより演算増幅器２５の出力とその反転入力の間に短絡回路を提供する。スイッチＩＮＴＳＷが閉じられると、演算増幅器２５の出力はグランドに接続される。動作においてＡ／Ｄコンバータ１０の前述のスイッチ要素は、その時に変換されるべきアナログ入力信号ＶＡは、初期状態にあるべきロジック制御ユニット４０によって制御され、アナログ人力ノード１３にある。以下の表１にスイッチの初期状態が要約される。表　１スイッチ　位置ＩＮＴＳＷ閉ＣＭＰＳＷ閉Ｉ　Ｎ　Ｓ　Ｗ　Ｖ　ＡＳＰＸＸ　ＶＡＳＮＸＸ　ＶＲ８Ｘ　グランドキャパシタグループ２０．３０と関連するスイッチの影響を容易に理解するために、第２図が参照される。第２図はキャパシタグループ２０．３０によって提供されるキャパシタを示す。ＣＶＩは共通ノード１９と正の基準ノード１７の間の容量を表し、ＣＶ２は共通ノード１９とグランド基準ノード１５の間の容量を表す。キャパシタグループ２０．３０と関連するスイッチが初期状態あるとき、ＣｖｌはキャパシタＣＮ０ＩからＣＮ１Ｂによって提供される容量に対応しＣＶ２はキャパシタＣＰＯＩからＣＰＩＢによって提供される容量に対応する。ＣＶＩとＣＶ２の容量の値はスイッチ５ＮＯＩから５Ｎ１６、およびスイッチ５ｐｏｉから５ｐｉｅによって制御される。参照のために、各キャパシタグループの各キャパシタは、その関連するスイッチが初期状態にあるとき、“除かれる”、あるいは“アウト”であると考えられる。キャパシタは、その関連するスイッチが初期状態ではない、すなわち他の位置にあるときには“加えられる“、あるいは“イン”であると考えられる。このようにして、キャパシタグループ２０のキャパシタは他のキャパシタグループ３０のキャパシタに関して並列に加えられあるいは除かれる。反対も同様である。そのようにすると、容ｆＡ　ＣＶ　１とＣＶ２の値の変化は等しく反対である。以下に詳細に説明するように、所定の変換サイクルの間キャパシタグループ２０．３０のうちただ１つのキャパシタはグランド基準に向かって共通ノード電圧を順番に駆動するために、選択的に加えられ、あるいは除かれる。しかしながら、上述のように、そのようなスイッチングは両方のキャパシタＣＶ１とＣＶ２をかえる。キャパシタグループ２０．３０の１つに関連するスイッチによって制御されるように、出力ビットは、容量ＣＶＩとＣＶ２の核連続状態に従って決定される。適当なキャパシタグループと関連するスイッチが５個のＭＳＢのうちの１つを決定する事ができる位置にあるときキャパシタグループ２０．３０は第１のＭＳＢＳＭＳＢＩを決定するために、５ＴＡＴＥＩにまた第２のＭＳＢＳＭＳＢ２を決定するために５ＴＡＴＥ２にあると考えられる。変革サイクルの始まりにおいて、スイッチＩＮＴＳＷは開放状態にあり、スイッチＣＭＰＳＷは続いて開放されている。この時、入力スイッチｌＮ５Ｗが、アナログ入力電圧ｖ′６を効果的にサンプルし、ホールドするためにグランドにスイッチされる。入力スイッチｌＮ５Ｗをグランドにスイッチする前に、共通ノード１９はスイッチＣＭＰＳＷが始めに閉じられた結果としてグランド電位にあるということに注意するべきである。入力スイッチｌＮ５Ｗをグランドにスイッチすることにより、入力ライン１１の電圧はサンプルされたアナログ入力電圧ｖＡに等しい量だけ変化させられ、その結果、グランド基準電位となる。共通ノード１９の電圧ｖｃは、キャパシタグループ２０．３０が５０％の電圧分圧器として機能するのでサンプルされたアナログ入力電圧■９の１／２の大きさに等しい量だけ変化する。共通ノード電圧Ｖ。の変化は、サンプルされたアナログ入力電圧■９が正であるとき、負の方向であり、サンプルされたアナログ入力電圧が負であるとき、正の方向である。共通ノード電圧ＶＣが始めにクランド基準にあるので、正のサンプルされたアナログ入力電圧ＶＡが負の共通ノード電圧ｖ０となり、−力負のサンプルされたアナログ入力電圧ＶＡは正の共通ノード電圧ＶＣとなる。このようにして、スイッチｌＮ５Ｗをグランドにスイッチすることにより、サンプルされた電圧は共通ノード１９に現れるようにさせられる。ここでそのようなサンプルされた電圧は、　１／２ＶＡである。入力アナログ電圧■９のサンプリングに従って、５個のＭＳＢＳＭＳＢＩからＭＳＢ５は順番に連続近似によって決定される、ここで共通ノード電圧ＶＣはキャパシタＣｖ１とＣＶ２の値を順番に変化させることによってグランド基準に向かって増加的に駆動される。第２図を参照して述べたように、容量ＣＶ　１とＣＶ２の値はキャパシタグループ２０．３０と関連するスイッチのスイッチングに従って等しい大きさで反対方向に変化する。即ち容量ＣＶ　１とＣＶ２の値は、キャパシタグループ２０．３０のうちの１つのキャパシタを２値重みづけグループで加え、あるいは除くことによって変えられる。そのような除去および、あるいは加入を達成するためのスイッチングは、ロジック制御ユニット４０によって制御され、ユニット４０は特に次のようにして変換サイクルを制御する。入力アナログ電圧ｖＡをサンプルするとき、５ＴＡＴＥＩの状態の間に共通ノード電圧ｖｃの極性は、そのキャパシタが順番に加えられ、あるいは除かれ、キャパシタグループを決定し、またＭＳＢＩを定義するために利用される。共通ノード電圧ｖｃの極性は電圧キャパシタ２１のＣＭＰＯＵＴ出力によって示される。ＣＭＰＯＵＴは、ＶＣが負のとき高く、ｖｏが正のとき低い。すなわち、第１のキャパシタグループ２０のキャパシタは共通ノード電圧ＶＣが正のサンプルされたアナログ入力電圧ｖＡにしたがって始めに負であるとき、変換の順番に従ってスイッチされる。第２のキャパシタグループ３０のキャパシタは、負のサンプルされる入力アナログ電圧ｖＡにしたがってｖｏが始めに正であるとき、変換の順番に従ってスイッチトされる。ＭＳＢＩに関して共通ノード電圧ＶＣが正であるならばＭＳＢＩは１である。ｖｃが負であるならばＭＳＢＩは０である。電圧コンパレータのＣＭＰＯＵＴ出力はＭＳＢＩの補”数ある、したがってＭＳＢＩに対するコンパレータ２１によって供給される出力はロジック制御ユニット４０によって補数がとられ、ユニット４０はＭＳＢＩに対する適当な値を出力レジスタ５０に転送する。ＭＳＢ２からＭＳＢ５を決定するためにロジック制御ユニット４０は、コンパレータ２１のＣＭＰＯＵＴ出力とＭＳＢＩ−とじて識別されるＭＳＢＩの反対の値とに関する排他的論理和演算の結果に基づいて、容量が加えられあるいは除かれるかどうかを制御する。そのような動作は以下のように定義される。Ａ−ＣＭＰＯＵＴ■ＭＳＢＩ−（１）排他的論理和の結果Ａが０ならば（低ければ）、キャパシタは関連するスイッチをその初期位置からスイッチすることによって加えられる必要がある。排他的論理和Ａが１ならば（高ければ）、キャパシタは関連するスイッチを他の位置からスイッチすることによって除かれる必要がある。どの特定のキャパシタが加えられあるいは除かれるかという決定は、以下のルールに基づいている。容量は、最も最近に除かれた容量から加えられる。他方、容量は以前に加えられれていなかった、あるいは除かれていなかたった容量から加えられる。容量は最も最近に加えらた容量から除かれる。また、Ｍ　Ｓ　Ｂ　１に対して、それらの初期状態からスイッチされるキャパシタはない。ＭＳＢ２に対しては、選択されたキャパシタグループの１／２のキャパシタはスイッチされる。ＭＳＢ３に対しては、選択されたキャパシタグループの１／４のキャパシタはスイッチされる。ＭＳＢ４に対しては、選択されたキャパシタグループの１／８のキャパシタはスイッチされ、ＭＳＢ５に対しては、そのようなグループの１／１６はスイッチされる。このようにして、Ｎ個のＭＳＢの判定に対して、各キャパシタグループは２Ｎ−１個のキャパシタを有し、各々スイッチされるサブグループは以下の数のキャパシタを有する、Ｉ→２に対して、Ｋ＋　−（２Ｎ−”　）＊　（２’−’　）−’　（３）ここで、Ｋ　は１番目のＭＳＢの判定のためにスイッチされる必要があるキャパシタの数を表し、■は１からＮに等しい。弐３は以下のように簡略化されることができる、■≧２に対して、Ｋ、−２Ｎ−”　（４）ＭＳＢ２に対して、他の方法で述べられるように、選択されるキャパシタグループの１７２がスイッチされ、続くＭＳＢに対してはスイッチされるべきキャパシタの数は直ぐ前のＭＳＢに対してスイッチされるキャパシタの数の１／２である。排他的論理和Ａの結果の関数としてキャパシタを順番に加算あるいは取除くことによって、共通ノード電圧ＶＣがグランド基準電位に向かって増加的に駆動される。キャパシタの各加算し、あるいは除去するに従って、共通ノード電圧の極性はＭＳＢの１つに対して出力ビットを提供するために利用される。前述のように、ＭＳＢＩに対してＣＭＰ　ＯＵ　Ｔは相補され、出力レジスタに５０に供給される。ＭＳＢ２からＭＳＢ５に対してはＣＭＰＯＵＴの値は直接出力レジスタ５０に供給される。以下により詳細に述べられるように、ＭＳＢ６からＭＳＢｌ２として識別される７つのＬＳＢに対して、ＣＭＰＯＵＴは相補され、出力レジスタ５０に供給される。前述のようにキャパシタを順番にスイッチさせる事が、第３図の状態図に例示されている。それは、選択されたキャパシタグループのうちの、それらの初期状態からスイッチされるキャパシタを示す。第３図は、他のキャパシタグループのキャパシタがそれらの初期状態に残るので、選択されるグループのキャパシタだけを識別する。例えば、以下のことを有するブロックは選択されるグループのキャパシタＯ１から１４はそれらの他の状態にスイッチされるということを示す、第３図のブロックの数字は選択されたキャパシタグループ２０．３０のキャパシタに対して基準の指定の数字部分に対応する。第３図の状態図からトレースされる特定の経路は各５ＴＡＴＥの１式の排他的論理和演算の結果Ａに依存する。第３図の別の分岐は直ぐ前の５ＴＡＴＥに対する（１）式の排他的論理和演算の結果Ａに依存してどの分岐が続くべきかを示すために“１”かあるいは“０”のどちらかによって識別される。第３図と第４図とに関連して述べられる例は有用である。サンプルされるアナログ入力端子■９は０．７２５　ｖＲであるとする、ここでＶＲは基準ノード」７の電位である。スイッチｌＮ５Ｗがグランドにスイッチされた後、キャパシタグループ２０．３０はＳＴＡ’Ｉ”ＥＩにあり、共通ノード電圧Ｖｃは負である。従って、ＭＳＢＩは“０”であり、否定されたＭＳＢｌは “１゛であり、第１のキャパシタグループ２０（ＣＰＯＩからＣＰ　１Ｂ）は、選択されたキャパシタグループであると決定される。（１）式の排他的論理和演算結果Ａは“０”であり、スイッチされないキャパシタの１／２、すなわち、ＣＰｏｌからＣＰＯ３は、ブロック１０３に示されるように初期位置から関連するスイッチをスイッチすることにより加えられる。これによりキャパシタグループ２０．３０は５ＴＡＴＥ２におかれる。共通ノード電圧ＶＣは負であり、従ってＭＳＢ２は“１”である。５ＴＡＴＥ２では、（１）式の排他的論理和演算結果Ａは“０”であり、残りのスイッチされないキャパシタの１／２、すなわち、ＣＰＯ９からＣＰ１２がブロック１０５に示されるように初期位置から関連するスイッチをスイッチすることにより加えられる。これによりキャパシタグループ２０．３０は５ＴＡＴＥ３におかれる。共通ノード電圧ＶＣは正であり、従ってＭＳＢ３は“０”である。５ＴＡＴＥ３では、（１）式の排他的論理和演算結果Ａは“１”であり、前に加えられたキャパシタの１７２、すなわち、ｃｐｉｉからＣＰ１２はブロック１０７に示されるように初期位置に関連するスイッチをスイッチバックすることにより除かれる。共通ノード電圧ＶＣは負であり、従ってＭＳＢ４は“１”である。これによりキャパシタグループ２０．３０は５ＴＡＴＥ４におかれる。　５ＴＡＴＥ４では、（１）式の排他的論理和演算結果Ａは“０″であり、前に除かれたキャパシタの１／２、すなわち、ＣＰＩＩはブロック１０９に示されるように他の位置に関連するスイッチ５ＰＩＩをスイッチすることにより加えられる。これによりキャパシタグループ２０．３ｏは５ＴＡＴＥ５におがれる。共通ノード電圧ｖｃは負であり、従ってＭＳＢ５は“１″である。このようにして、ＭＳＢＩからＭＳＢ５は共通ノード電圧をグランド基準に向かって増加的に駆動することにより、特定の例に対して決定される。一般に、正のアナログ入力電圧ｖＡに対して、共通ノード電圧ＶＣは負であるとき、第１のキャパシタグループ２０の容量は加えられ、すなわち、選択されたスイッチは他の位置にスイッチされる。一方、共通ノード電圧ＶＣが正であるとき、容量は除がれ、すなわち、選択されたスイッチは初期位置にスイッチされる。負のアナログ入力電圧ｖＡに対しては、共通ノード電圧ｖｃが正であるとき、第２のキャパシタグループ３０の容量は加えられ、すなわち、選択されたスイッチは他の位置にスイッチされる。一方、共通ノード電圧ＶＣが負であるとき、容量は除かれ、すなわち、選択されたスイッチは初期位置にスイッチされる。ＭＳＢＩ（符号ビット）からＭＳＢ５が決定された後、共通ノード１９の残りの電圧ＶＣは、７つのＬＳＢを決定するためにＤ／Ａコンバータ２０と共に利用される。しかしながら、標準的な構成を有するＤ／Ａコンバータ６０は単一極性であり、従って、共通ノード電圧ＶＣは、７つのＬＳＢを供給するために、それが利用される前には正でなければならない。それは以下のように達成きれる。なんであれ、ＭＳＢ５を決定するための５ＴＡＴＥ６を達成するために必要なスイッチングは、実際には２つの動作に基づいている。最初に、（１）式の排他的論理和演算結果Ａは、キャパシタが除かれるべきかどうかを決定するためにだけ利用される。結果Ａが“０″ならば、変化はない。結果Ａが“１″ならば、キャパシタは除かれる。最後のＭＳＢ、すなわち、ＭＳＢ５を決定するために、（１）式は前のＭＳＢを決定するためとはむしろ別に利用される。その差はＭＳＢ５に対するものであり、結果Ａが“０”のとき変化しない。第２の動作は以下の観察に基づいている。共通ノード電圧ｖｃの極性は、５ＴＡＴＥ６が（１）式を参照するだけで決定されるならば、５ＴＡＴＥＩにあるのと同様であることが決定される。すなわち、共通ノード電圧ＶＣは５ＴＡＴＥＩで負であるとき、すなわち、ｖＡは正であり、ＭＳＢ１が“０″であるとき、５ＴＡＴＥ６が（１）式を参照するだけで決定されるならば、ｖｃは僅かに負である。共通ノード電圧Ｖ。が５ＴＡＴＥＩで正であるとき、すなわち、ＶＡは負であり、ＭＳＢＩが“１２であるとき、５ＴＡＴＥ６が（１）式を参照するだけで決定されるならば、ｖｏは僅かに正である。したがって、５ＴＡＴＥ６を決定するための第２の動作は、ＶＡが正であるならば、すなわち、ＭＳＢＩが“０”ならば、余剰キャパシタを加えることである。ｖＡが負ならば、すなわち、ＭＳＢＩが“１１ならば、余剰なキャパシタは加えられない。前述の例では、５ＴＡＴＥ５において排他的論理和結果Ａは“０′であり、それはなにも変化しないことを示す。しかしながら、アナログ入力電圧ＶＡは正であり、結果として共通ノード電圧ｖｃは５ＴＡＴＥＩにおいて負でありＭＳＢＩは “０”である。従って、キャパシタＣＰ１２はブロック１１１に示されるように、その関連するスイッチ５Ｐ１２を他の位置にスイッチすることにより加えられる。これによりキャパシタグループは５ＴＡＴＥ６におかれ、その結果７個のＬＳＢがＤ／Ａコンバータ６０によって決定されることができる。キャパシタグループ２０．３０が５ＴＡＴＥ６におかれた後、スイッチＩＮＴＳＷはＭＳＢ６からＭＳＢ１２として識別されるべき７個のＬＳＢを決定することができるようにオープンにされる。既知の技術によれば、ＭＳＢ６からＭＳＢ１２は共通ノード電圧ＶＣをグランドに向かって駆動するようにキャパシタＣ７から０１を順番にスイッチすることにより順番に決定される。前述のように、電圧コンパレータ２１のＣＭ　Ｐ　ＯＵ　Ｔ出力はＭＳＢ６からＭＳＢ１２に対してロジック制御ユニット４０によって相補される。前述の例では、第５図は、ＭＳＢ６からＭＳＢ１２が決定されるときの共通ノード電圧ＶＣの波形を拡張されたスケールで示す。スイッチＳ７はｖＲに接続され、共通ノード電圧ＶＣは負となる。従ってＭＳＢ６は“０“である。スイッチＳ７はグランドにスイッチしてもどされ、スイッチＳ６はｖＲに接続される。共通ノード電圧Ｖ。は正となる。従ってＭＳＢ７は“１″である。スイッチＳ６はｖＲに接続されたままであり、スイッチＳ５はｖＲに接続される。共通ノード電圧ｖｃは正のままである。従ってＭＳＢ８は“１”である。スイッチＳ６と８５はｖＲに接続されたままであり、スイッチＳ４はＶＲにスイッチされる。共通ノード電圧ＶＣは負のままである。従ってＭＳＢ９は“０”である。共通ノード電圧ｖｃは負であり、スイッチＳ４はグランドにスイッチして戻され、スイッチＳ３は、スイッチＳ６と８５はＶＲに接続されたままの間に、スイッチされる。共通ノード電圧ｖｃは負のままである。従ってＭＳＢＩＯは“０”である。スイッチＳ３はグランドにスイッチして戻され、スイッチＳ２は、スイッチＳ６と８５がｖＲに接続されたままの間に、ｖＲにスイッチされる。共通ノード電圧ｖｃは正となる。従ってＭＳＢＩＩは１″である。スイッチＳ６とＳ５とＳ２がｖＲに接続されたままであり、スイッチＳ１はｖＲにスイッチされる。共通ノード電圧ｖｃは正のままである。従ってＭＳＢ１２は “１”である。前述の説明から、第７ＬＳＢに関して、共通ノード電圧ｖｃが正のとき、キャパシタが加えられている間に、共通ノード電圧ｖｃが負のとき、キャバシが除かれるということは明らかである。本発明の詳細な説明がなされたが、以下の請求の範囲によって定義される本発明の範囲と精神から離れることなく当該技術分野の熟練者によって種々の変更がなされることができる。国際調査報告ＡＮＮＥＸ　Ｔｏ　１ｉｄＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲＴ　ｔ）ＮＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＡＰＰＬＩＣＡＴＩＯＮ　Ｎｏ、　ＰＣＴ／ＩＪＳ　８６１０１８８２　（ＳＡ　１４５８９）υ５−Ａ−４１２９８６３１２／１２／７８　ＵＳ−Ａ−４２００８６３２９１０４／８０υ５ −Ａ−４２００８６３２９１０４／８０　ｔＪＳ−Ａ−４１２９８６３１２／１２／７８

Claims

【特許請求の範囲】

（１）アナログ入力電圧（Ｖａ）を示すサンプルされる電圧と第１の基準電圧との間に最初に結合されるほとんど等しい容量の第１の複数の容量要素（ＣＰ０１、ＣＰ０２、ＣＰ１５、ＣＰ１０）を有する第一の可変容量手段（２０）と、ここで前記第１の容量要素（ＣＰ０１、ＣＰ０２、ＣＰ１５、ＣＰ１０）は、前記基準電圧と前記サンプルされる電圧の間の第１の容量（ＣＶ１）を集約的に供給する、前記第１の基準電圧に関して正である第２の基準電圧（ＶＲ）と前記サンプルされる電圧との間に最初に結合され、前記第１の容量要素（ＣＮ０１、ＣＮ０２、ＣＮ１５、ＣＮ１０）とほとんど等しい容量の第２の複数の容量要素（ＣＮ０１、ＣＮ０２、ＣＮ１５、ＣＮ１６）を有する第２の可変容量手段（３０）と、ここで前記第２の容量要素（ＣＮ０１、ＣＮ０２、ＣＮ１５、ＣＮ１６）は、前記第２の基準電圧と前記サンプルされる電圧の間の第２の容量（ＣＶ２）を集約的に供給する、および、前記サンプルされる電圧（Ｖａ）に応答して、複数の前記サンプルされる電圧の関数として等しいが反対方向に、前記第１と第２の容量（ＣＶ１とＣＶ２）を順番に変更することによって、前記サンプルされる電圧（Ｖａ）を前記第１の基準電圧に向かって増加するように駆動し、前記第１と第２の容量の各連続する状態に従って出力ビットを供給するためのロジック制御手段（４０）とを具備することを特徴とするアナログ入力電圧を変換するためのＡ／Ｄコンパータ。
（２）前記第１の可変容量手段（２０）は、前記ロジック制御手段（４０，５０）に応答して、前記第１の基準電圧（ＶＲ）から前記第２の基準電圧に前記第１の容量要素（ＣＰ０１、ＣＰ０２、ＣＰ１５、ＣＰ１０）の個別のものを選択的にスイッチするための第１のスイッチング手段（ＳＰ０１，ＳＰ０２，ＳＰ１５，ＳＰ１０）を有し、前記第２の可変容量手段（３０）は、前記ロジック制御手段（４０）に応答して、前記第２の基準電圧から前記第１の基準電圧に前記第２の容量要素（ＣＮ０１、ＣＮ０２、ＣＮ１５、ＣＮ１６）の個別のものを選択的にスイッチするための第２のスイッチング手段（ＳＮ０１，ＳＮ０２，ＳＮ１５，ＳＮ１６）を有することを特徴とする請求の範囲第１項に記載のＡ／Ｄコンパータ。
（３）前記第１の基準電圧は接地され、前記第２の基準電圧が正の電圧（ＶＲ）であることを特徴とする請求の範囲第２項に記載のＡ／Ｄコンパータ。
（４）前記アナログ入力電圧（Ｖａ）が正であるとき、前記第１の容量要素の選択されたものはスイッチされ、前記アナログ入力電圧（Ｖａ）が負であるとき、前記第２の容量要素（３０）の選択されたものはスイッチされることを特徴とする請求の範囲第３項に記載のＡ／Ｄコンパータ。
（５）アナログ入力電圧（Ｖａ）を示すサンプルされる電圧に結合される各第１の端子を有し、第１の基準電圧、あるいは第２の基準電圧のどちらかに接続するために個々にスイッチ可能な各第２の端子を有するほとんど等しい値（Ｃ）の２Ｎ個のキャパシタを有する容量手段（２０、３０）と、ここで、Ｎは前記容量手段（２０、３０）で決定されるべきＭＳＢの数であり、前記サンプルされる電圧（Ｖａ）と前記第１の基準電圧の間の第１の容量を提供し、前記サンプルされる電圧と前記第２の基準電圧（ＶＲ）との間の第２の容量を提供するために前記各第２の端子の接続を制御するためのスイッチング手段（ＳＰ０１、ＳＰ０２、ＳＰ１４、ＳＰ１５、ＳＰ１６、ＳＮ０１、ＳＮ０２、ＳＮ１４、ＳＮ１５、ＳＮ１６）と、および、前記サンプルされる電圧（Ｖａ）に応答して、前記第１の基準電圧に向かって前記サンプルされる電圧（Ｖａ）を増加するように駆動するために前記スイッチング手段が前記第１と第２の容量（２０、３０）を順番に変更するように制御し、前記第１と第２の要領（２０、３０）の各連続する状態に従って出力ビットを供給するための制御手段（４０）とを具備することを特徴とするアナログ入力電圧を変換するためのＡ／Ｄコンパータ。
（６）前記スイッチング手段（ＳＰ０１、ＳＰ０２、ＳＰ１４、ＳＰ１５、ＳＰ１６）は、変換サイクルの始まりにおいて、２Ｎ−１個の第１のキャパシタグループを前記第１の基準電圧に、２Ｎ−１個の第２のキャパシタグループを前記第２の基準電圧に接続することを特徴とする請求の範囲第５項に記載のＡ／Ｄコンパータ。
（７）所定の変換サイクルに対して、２Ｎ−１個の前記第１あるいは第２のキャパシタグループ（２０，３０）の１つからのキャパシタだけが、選択的にスイッチされることを特徴とする請求の範囲第６項に記載のＡ／Ｄコンパータ。
（８）前記選択的にスイッチされるキャパシタは順番にスイッチされ、それらの初期状態からスイッチされるべきキャパシタは最も最近にそれらの初期状態にスイッチして戻されたキャパシタから選択され、それらの初期状態にスイッチして戻されるべきキャパシタは最も最近にそれらの初期状態からスイッチされたキャパシタから選択されることを特徴とする請求の範囲第７項に記載のＡ／Ｄコンパータ。
（９）前記選択的にスイッチされるキャパシタは、２Ｎ−１個のキャパシタを有するサブグループの順番にスイッチされ、ここでＩはＩ番目のＭＳＢを表し、２からＮまでに等しいことを特徴とする請求の範囲第８項に記載のＡ／Ｄコンパータ。
（１０）ほとんど等しい値を有する２Ｎ個の第１の端子を共通ノード（１９）に結合し、それらのキャパシタの各第２の端子を第１の基準電圧ノードに、あるいは第２の基準電圧ノード（ＶＲ）にスイッチ可能に結合することと、サンプルされるアナログ入力電圧（Ｖａ）を示す共通ノード（１９）上の電圧を供給するように前記アナログ入力電圧（Ｖａ）をサンプルすることと、前記共通ノード（１９）と前記第１の基準電圧ノードとの間に第１の容量を提供するように、および、前記共通ノード（１９）と前記第２の基準電圧ノード（１７）との間に第２の容量を提供するように、前記キャパシタの各第２の端子の接続を制御することと、および、前記共通ノード（１９）の電圧を前記第１の基準電圧に向かって増加的に駆動するように、および、前記第１と第２のキャパシタ（２０、３０）の各連続的な状態に従って出力ビットを供給するように、前記第１と第２のキャパシタ（２０、３０）を順番に変更することとを具備することを特徴とするアナログ入力電圧をＮ個のＭＳＢを有するデジタル信号に変換する方法。
（１１）前記制御ステップは、変換サイクルの始めにおいて、２Ｎ−１個の第１のキャパシタグループ（２０）を前記第１の基準電圧ノードに接続し、２Ｎ−１個の第２のキャパシタグループを前記第２の基準電圧ノードに接続するステップを有することを特徴とする請求の範囲第１０項に記載の方法。
（１２）前記第１と第２のキャパシタ（２０、３０）を順番に変更するステップは、所定の変換サイクルに対して、前記第１と第２のグループ（２０，３０）のうちのただ１つのグループのキャパシタを選択的にスイッチするステップを有することを特徴とする請求の範囲第１１項に記載の方法。
（１３）前記キャパシタを選択的にスイッチするステップは、それらの初期状態に最も最近にスイッチして戻されたキャパシタから、それらの初期状態からスイッチされるべきキャパシタを選択し、それらの初期状態から最も最近にスイッチされたキャパシタから、それらの初期状態にスイッチして戻されるべきキャパシタを選択するステップを有することを特徴とする請求の範囲第１２項に記載の方法。
（１４）前記キャパシタを選択的にスイッチするステップは、２Ｎ−１個のキャパシタを有するサブグループの順番にキャパシタをスイッチするステップを有する、ここで、ＩはＩ番目のＭＳＢであり、２からＮに等しいことを特徴とする請求の範囲第１３項に記載の方法。