JPH0786941A - アナログ／デジタル変換方法 - Google Patents
アナログ／デジタル変換方法Info
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- JPH0786941A JPH0786941A JP22856193A JP22856193A JPH0786941A JP H0786941 A JPH0786941 A JP H0786941A JP 22856193 A JP22856193 A JP 22856193A JP 22856193 A JP22856193 A JP 22856193A JP H0786941 A JPH0786941 A JP H0786941A
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- comparator
- reference voltage
- analog
- switch
- chopper type
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Abstract
(57)【要約】
【目的】 特性のずれによるＡ／Ｄ変換器の特性の悪化
を防ぎ、かつ回路規模の小さなＡ／Ｄ変換器を用いて高
速処理を可能とする。 【構成】 上位のチョッパ型コンパレータ（ａ）で上位
の基準電圧をサンプリングし（期間Ｔ1）、次に上位の
チョッパ型コンパレータ（ａ）および下位のチョッパ型
コンパレータ（ｂ）で変換すべきアナログデータをサン
プリングすると同時に、上位のチョッパ型コンパレータ
（ａ）で上位の基準電圧とアナログデータとを比較し
（期間Ｔ2）、次に上位のチョッパ型コンパレータ
（ａ）の比較結果にもとづき下位のチョッパ型コンパレ
ータ（ｂ）で下位の基準電圧をサンプリングすると同時
に、下位のチョッパ型コンパレータ（ｂ）で下位の基準
電圧とアナログデータとを比較する（期間Ｔ1）。
を防ぎ、かつ回路規模の小さなＡ／Ｄ変換器を用いて高
速処理を可能とする。 【構成】 上位のチョッパ型コンパレータ（ａ）で上位
の基準電圧をサンプリングし（期間Ｔ1）、次に上位の
チョッパ型コンパレータ（ａ）および下位のチョッパ型
コンパレータ（ｂ）で変換すべきアナログデータをサン
プリングすると同時に、上位のチョッパ型コンパレータ
（ａ）で上位の基準電圧とアナログデータとを比較し
（期間Ｔ2）、次に上位のチョッパ型コンパレータ
（ａ）の比較結果にもとづき下位のチョッパ型コンパレ
ータ（ｂ）で下位の基準電圧をサンプリングすると同時
に、下位のチョッパ型コンパレータ（ｂ）で下位の基準
電圧とアナログデータとを比較する（期間Ｔ1）。
Description
【０００１】
【産業上の利用分野】本発明は直並列方式のアナログ／
デジタル変換（以下Ａ／Ｄ変換という）方法に関するも
のである。
デジタル変換（以下Ａ／Ｄ変換という）方法に関するも
のである。
【０００２】
【従来の技術】高速のＡ／Ｄ変換器として、全ての比較
レベル毎にコンパレータを設けて並列に処理を行う全並
列方式と、上位データと下位データに分割して処理を行
う直並列方式のＡ／Ｄ変換器がある（特開昭５８−９４
２６号公報参照）。直並列方式のＡ／Ｄ変換器は全並列
方式のＡ／Ｄ変換器に比べコンパレータ数を少なくでき
るという利点がある。
レベル毎にコンパレータを設けて並列に処理を行う全並
列方式と、上位データと下位データに分割して処理を行
う直並列方式のＡ／Ｄ変換器がある（特開昭５８−９４
２６号公報参照）。直並列方式のＡ／Ｄ変換器は全並列
方式のＡ／Ｄ変換器に比べコンパレータ数を少なくでき
るという利点がある。
【０００３】従来の直並列方式のＡ／Ｄ変換方法につい
て図面を参照しながら説明する。図３は従来の直並列方
式のＡ／Ｄ変換に用いるＡ／Ｄ変換器の回路構成を示
す。同図においてＲ11，Ｒ12，……，Ｒ1(m-1)，Ｒ1m，
Ｒ21，Ｒ22，……，Ｒ2(m- 1)，Ｒ2m，……，Ｒ(n-1)1Ｒ
(n-1)2，……，Ｒ1(m-1)，Ｒ1m，Ｒn1，Ｒn2，……，Ｒ
n(m-1)，Ｒnmは、抵抗値の等しい（ｍ×ｎ）個の抵抗器
であり、すべて直列に接続されている。３２，３３はそ
れぞれ最上位基準電位（ＶＲＴ）および最下位基準電位
（ＶＲＢ）の与えられる基準入力端子である。３４はア
ナログ入力を上位ｎビット（ｎは２以上の整数）のデジ
タルデータに変換する一組の上位コンパレータ群、２
８，３６は下位ｍビット（ｍは２以上の整数）のデジタ
ルデータに変換する二組の下位コンパレータ群である。
また、３１は変換前のアナログデータの入力信号電位
（Ｖin）の与えられる信号入力端子であり、この信号入
力端子は上位コンパレータ群および下位コンパレータ群
を構成する各コンパレータの信号入力端子に接続されて
いる。
て図面を参照しながら説明する。図３は従来の直並列方
式のＡ／Ｄ変換に用いるＡ／Ｄ変換器の回路構成を示
す。同図においてＲ11，Ｒ12，……，Ｒ1(m-1)，Ｒ1m，
Ｒ21，Ｒ22，……，Ｒ2(m- 1)，Ｒ2m，……，Ｒ(n-1)1Ｒ
(n-1)2，……，Ｒ1(m-1)，Ｒ1m，Ｒn1，Ｒn2，……，Ｒ
n(m-1)，Ｒnmは、抵抗値の等しい（ｍ×ｎ）個の抵抗器
であり、すべて直列に接続されている。３２，３３はそ
れぞれ最上位基準電位（ＶＲＴ）および最下位基準電位
（ＶＲＢ）の与えられる基準入力端子である。３４はア
ナログ入力を上位ｎビット（ｎは２以上の整数）のデジ
タルデータに変換する一組の上位コンパレータ群、２
８，３６は下位ｍビット（ｍは２以上の整数）のデジタ
ルデータに変換する二組の下位コンパレータ群である。
また、３１は変換前のアナログデータの入力信号電位
（Ｖin）の与えられる信号入力端子であり、この信号入
力端子は上位コンパレータ群および下位コンパレータ群
を構成する各コンパレータの信号入力端子に接続されて
いる。
【０００４】上記の直列接続された抵抗器列Ｒ11〜Ｒnm
はｍ個おきにｎ列に分けられ、各列の接続点が上記上位
コンパレータ群３４を構成する各コンパレータの基準電
圧入力端子（図３では図示せず）に接続されている。
はｍ個おきにｎ列に分けられ、各列の接続点が上記上位
コンパレータ群３４を構成する各コンパレータの基準電
圧入力端子（図３では図示せず）に接続されている。
【０００５】さらに、各列のｍ個の抵抗器は各接続点が
それぞれスイッチＳＷ11，ＳＷ12，……，ＳＷ1(m-2)，
ＳＷ1(m-1)，ＳＷ21，ＳＷ22，……，ＳＷ2(m-2)，ＳＷ
2(m- 1)，……，ＳＷ(n-1)1，ＳＷ(n-1)2，……，ＳＷ
1(m-2)，ＳＷ1(m-1)，ＳＷn1，ＳＷn2，……，ＳＷ
n(m-2)，ＳＷn(m-1)を介して下位コンパレータ群２８お
よび同３６を構成する各コンパレータの基準電圧入力端
子に接続されている。
それぞれスイッチＳＷ11，ＳＷ12，……，ＳＷ1(m-2)，
ＳＷ1(m-1)，ＳＷ21，ＳＷ22，……，ＳＷ2(m-2)，ＳＷ
2(m- 1)，……，ＳＷ(n-1)1，ＳＷ(n-1)2，……，ＳＷ
1(m-2)，ＳＷ1(m-1)，ＳＷn1，ＳＷn2，……，ＳＷ
n(m-2)，ＳＷn(m-1)を介して下位コンパレータ群２８お
よび同３６を構成する各コンパレータの基準電圧入力端
子に接続されている。
【０００６】上位コンパレータ群３４を構成する各コン
パレータは基準電位と入力電位の比較を行い、その出力
を上位エンコーダ３５を介して所定ビットの上位データ
として出力する。さらに、そのエンコード出力にもとづ
いて上記ｎ列の抵抗器列の中から上記上位データに対応
する範囲の抵抗器列を選択するように、上記各スイッチ
の制御を行い、選択された抵抗器列の各接続点を上記下
位コンパレータ群２８および同３６を構成する各コンパ
レータの基準電圧入力端子に接続する。
パレータは基準電位と入力電位の比較を行い、その出力
を上位エンコーダ３５を介して所定ビットの上位データ
として出力する。さらに、そのエンコード出力にもとづ
いて上記ｎ列の抵抗器列の中から上記上位データに対応
する範囲の抵抗器列を選択するように、上記各スイッチ
の制御を行い、選択された抵抗器列の各接続点を上記下
位コンパレータ群２８および同３６を構成する各コンパ
レータの基準電圧入力端子に接続する。
【０００７】下位コンパレータ群２８および同３６を構
成する各コンパレータは、選択された抵抗器列の基準電
位と入力電位の比較を行い、そのコンパレータ出力を下
位エンコーダ２９および同３７を介して所定ビットの下
位データとして出力する。
成する各コンパレータは、選択された抵抗器列の基準電
位と入力電位の比較を行い、そのコンパレータ出力を下
位エンコーダ２９および同３７を介して所定ビットの下
位データとして出力する。
【０００８】上位コンパレータ群３４および下位コンパ
レータ群２８，３６を構成するチョッパ型コンパレータ
を図４（ａ），（ｂ）に示す。
レータ群２８，３６を構成するチョッパ型コンパレータ
を図４（ａ），（ｂ）に示す。
【０００９】上位コンパレータ群３４を構成するチョッ
パ型コンパレータはスイッチ４０〜４３、コンデンサ４
２，およびインバータ４４で構成されている。３８は入
力信号電位（Ｖin）の与えられる信号入力端子であり、
３９は上位基準電位（Ｖrefc）の与えられる基準入力端
子である。コンデンサ４２はスイッチ４０を介して信号
入力端子３８に接続されているとともに、スイッチ４１
を介して上位基準入力端子３９に接続されている。イン
バータ４４は、その入力端が上記コンデンサ４２の他端
に接続され、その出力端は出力端子４５に接続されてお
り、さらにスイッチ４３を介してその入力端と出力端が
接続されている。スイッチ４０は制御クロックΦIcで、
スイッチ４１は制御クロックΦRcで、またスイッチ４３
は制御クロックΦIcと同相のクロックで制御されてい
る。
パ型コンパレータはスイッチ４０〜４３、コンデンサ４
２，およびインバータ４４で構成されている。３８は入
力信号電位（Ｖin）の与えられる信号入力端子であり、
３９は上位基準電位（Ｖrefc）の与えられる基準入力端
子である。コンデンサ４２はスイッチ４０を介して信号
入力端子３８に接続されているとともに、スイッチ４１
を介して上位基準入力端子３９に接続されている。イン
バータ４４は、その入力端が上記コンデンサ４２の他端
に接続され、その出力端は出力端子４５に接続されてお
り、さらにスイッチ４３を介してその入力端と出力端が
接続されている。スイッチ４０は制御クロックΦIcで、
スイッチ４１は制御クロックΦRcで、またスイッチ４３
は制御クロックΦIcと同相のクロックで制御されてい
る。
【００１０】下位コンパレータ群２８，３６を構成する
チョッパ型コンパレータはスイッチ４８，４９，５１、
コンデンサ５０、インバータ５２から構成されており４
６は入力信号電位（Ｖin）の与えられる信号入力端子で
あり、４７は基準電位（Ｖre ff）の与えられる下位基準
入力端子である。接続は図４（ａ）の上位コンパレータ
と同じである。
チョッパ型コンパレータはスイッチ４８，４９，５１、
コンデンサ５０、インバータ５２から構成されており４
６は入力信号電位（Ｖin）の与えられる信号入力端子で
あり、４７は基準電位（Ｖre ff）の与えられる下位基準
入力端子である。接続は図４（ａ）の上位コンパレータ
と同じである。
【００１１】下位コンパレータ群２８を構成する各コン
パレータのスイッチ４８は制御クロックΦIfAで、スイ
ッチ４９は制御クロックΦRfAで、またスイッチ５１は
制御クロックΦIfAと同相のクロックで制御されてお
り、下位コンパレータ群３６を構成する各コンパレータ
のスイッチ４８は制御クロックΦIfBで、スイッチ４９
は制御クロックΦRfBで、またスイッチ５１は制御クロ
ックΦIfBと同相のクロックで制御されている。
パレータのスイッチ４８は制御クロックΦIfAで、スイ
ッチ４９は制御クロックΦRfAで、またスイッチ５１は
制御クロックΦIfAと同相のクロックで制御されてお
り、下位コンパレータ群３６を構成する各コンパレータ
のスイッチ４８は制御クロックΦIfBで、スイッチ４９
は制御クロックΦRfBで、またスイッチ５１は制御クロ
ックΦIfBと同相のクロックで制御されている。
【００１２】図４（ｃ）は上位コンパレータと下位コン
パレータの動作するタイミングを表している。制御クロ
ックΦIc，ΦRc，ΦIfA，ΦRfA，ΦIfB，ΦRfBはサンプ
リングクロックΦclkから形成されたものである。
パレータの動作するタイミングを表している。制御クロ
ックΦIc，ΦRc，ΦIfA，ΦRfA，ΦIfB，ΦRfBはサンプ
リングクロックΦclkから形成されたものである。
【００１３】上位コンパレータは、Φclkのハイ期間Ｔ1
に相当する期間Ｓ1でΦIcによりスイッチ４０，４３を
閉じ、かつΦRcによりスイッチ４１を開くことによって
アナログ入力電圧をサンプリングし、Φclkのロウ期間
Ｔ2に相当する期間Ｃ1でΦIcによりスイッチ４０，４３
を開き、かつΦRcによりスイッチ４１を閉じることによ
って上位基準電圧を入力し比較を行い、その結果より次
の前記Ｔ1の期間に上位エンコーダから出力された信号
により基準電圧発生回路のスイッチをオンし下位基準電
圧を発生する。
に相当する期間Ｓ1でΦIcによりスイッチ４０，４３を
閉じ、かつΦRcによりスイッチ４１を開くことによって
アナログ入力電圧をサンプリングし、Φclkのロウ期間
Ｔ2に相当する期間Ｃ1でΦIcによりスイッチ４０，４３
を開き、かつΦRcによりスイッチ４１を閉じることによ
って上位基準電圧を入力し比較を行い、その結果より次
の前記Ｔ1の期間に上位エンコーダから出力された信号
により基準電圧発生回路のスイッチをオンし下位基準電
圧を発生する。
【００１４】二組の下位コンパレータ群２８，３６のう
ち、Ａ側（２８）の下位コンパレータ群を構成する下位
コンパレータは、前記Ｓ1の期間で、ΦIfAによりスイッ
チ４８，５１を閉じ、かつΦRfAによりスイッチ４９を
開くことによって上位コンパレータ群と同じアナログ入
力電圧をサンプリングし、前記Ｔ2の期間に、ΦIfAによ
りスイッチ４８，５１を開くことによりサンプリング値
をホールドしたあと、次の前記Ｔ1および前記Ｔ2に相当
する期間Ｃ11で、ΦRfAによりスイッチ４９を閉じるこ
とにより、上位コンパレータ群の比較結果より発生した
下位基準電圧を入力し比較を行う。
ち、Ａ側（２８）の下位コンパレータ群を構成する下位
コンパレータは、前記Ｓ1の期間で、ΦIfAによりスイッ
チ４８，５１を閉じ、かつΦRfAによりスイッチ４９を
開くことによって上位コンパレータ群と同じアナログ入
力電圧をサンプリングし、前記Ｔ2の期間に、ΦIfAによ
りスイッチ４８，５１を開くことによりサンプリング値
をホールドしたあと、次の前記Ｔ1および前記Ｔ2に相当
する期間Ｃ11で、ΦRfAによりスイッチ４９を閉じるこ
とにより、上位コンパレータ群の比較結果より発生した
下位基準電圧を入力し比較を行う。
【００１５】Ｂ側（３６）の下位コンパレータ群を構成
する下位コンパレータは、前記Ｓ2の期間で、ΦIfBによ
りスイッチ４８，５１を閉じ、かつΦRfBによりスイッ
チ４９を開くことによって、上位コンパレータ群と同じ
アナログ入力電圧をサンプリングし、次の前記Ｔ2の期
間に、ΦIfBによりスイッチ４８，５１を開くことによ
りサンプリング値をホールドしたあと、その次の前記Ｔ
1および前記Ｔ2の期間に相当する期間Ｃ21で、ΦRfBに
よりスイッチ４９を閉じることにより、上位コンパレー
タ群の比較結果より発生した下位基準電圧を入力し比較
を行う。
する下位コンパレータは、前記Ｓ2の期間で、ΦIfBによ
りスイッチ４８，５１を閉じ、かつΦRfBによりスイッ
チ４９を開くことによって、上位コンパレータ群と同じ
アナログ入力電圧をサンプリングし、次の前記Ｔ2の期
間に、ΦIfBによりスイッチ４８，５１を開くことによ
りサンプリング値をホールドしたあと、その次の前記Ｔ
1および前記Ｔ2の期間に相当する期間Ｃ21で、ΦRfBに
よりスイッチ４９を閉じることにより、上位コンパレー
タ群の比較結果より発生した下位基準電圧を入力し比較
を行う。
【００１６】以上説明したように、二組の下位コンパレ
ータ群Ａ，Ｂは交互に動作し、等価的に高速化を図って
いる。
ータ群Ａ，Ｂは交互に動作し、等価的に高速化を図って
いる。
【００１７】
【発明が解決しようとする課題】直並列方式のＡ／Ｄ変
換を行なう場合、（１）アナログ入力電圧のサンプリン
グを上位、下位ともに同時に行なう必要があること、
（２）上位コンパレータの比較結果にもとづいて下位コ
ンパレータの比較を行なう必要があることの２点が条件
となる。したがって、従来の直並列方式のＡ／Ｄ変換方
法でもこれらの条件を満たしつつＡ／Ｄ変換を行なう必
要があるが、下位コンパレータ群を一組だけしか用いて
ない場合には２クロックで一回の変換になるため、Ａ／
Ｄ変換器の変換速度が全並列方式の１／２になるという
欠点があり、その欠点を改善するため下位コンパレータ
群を二組持ち高速化を図っている。
換を行なう場合、（１）アナログ入力電圧のサンプリン
グを上位、下位ともに同時に行なう必要があること、
（２）上位コンパレータの比較結果にもとづいて下位コ
ンパレータの比較を行なう必要があることの２点が条件
となる。したがって、従来の直並列方式のＡ／Ｄ変換方
法でもこれらの条件を満たしつつＡ／Ｄ変換を行なう必
要があるが、下位コンパレータ群を一組だけしか用いて
ない場合には２クロックで一回の変換になるため、Ａ／
Ｄ変換器の変換速度が全並列方式の１／２になるという
欠点があり、その欠点を改善するため下位コンパレータ
群を二組持ち高速化を図っている。
【００１８】このような下位コンパレータ群を二組持っ
ている従来の直並列方式のＡ／Ｄ変換器では二組の下位
コンパレータの特性がそろっていることが必要である。
ている従来の直並列方式のＡ／Ｄ変換器では二組の下位
コンパレータの特性がそろっていることが必要である。
【００１９】図５は二組の下位コンパレータ群の特性が
ずれている場合のＡ／Ｄ変換器入出力特性である。
ずれている場合のＡ／Ｄ変換器入出力特性である。
【００２０】図５（ａ）はアナログ入力電圧に対するデ
ジタル出力コードを示したものであり、６０は下位コン
パレータ群Ａの比較結果、６１は下位コンパレータ群Ｂ
の比較結果であり、６２が下位コンパレータ群Ａ，Ｂを
合わせた場合の比較結果である。
ジタル出力コードを示したものであり、６０は下位コン
パレータ群Ａの比較結果、６１は下位コンパレータ群Ｂ
の比較結果であり、６２が下位コンパレータ群Ａ，Ｂを
合わせた場合の比較結果である。
【００２１】これを直線性誤差の図に書き換えたのが図
５（ｂ），（ｃ）および（ｄ）であり、デジタル出力コ
ードに対する直線性誤差を示したものである。図５
（ｂ）は下位コンパレータ群Ａの比較結果の直線性誤差
を示す図、図５（ｃ）は下位コンパレータ群Ｂの比較結
果の直線性誤差を示す図であり、図５（ｄ）が下位コン
パレータ群Ａ，Ｂを合わせた場合の比較結果の直線性誤
差を示す図である。
５（ｂ），（ｃ）および（ｄ）であり、デジタル出力コ
ードに対する直線性誤差を示したものである。図５
（ｂ）は下位コンパレータ群Ａの比較結果の直線性誤差
を示す図、図５（ｃ）は下位コンパレータ群Ｂの比較結
果の直線性誤差を示す図であり、図５（ｄ）が下位コン
パレータ群Ａ，Ｂを合わせた場合の比較結果の直線性誤
差を示す図である。
【００２２】このように従来の直並列方式のＡ／Ｄ変換
方法では二組の下位コンパレータ群を用いているため、
これらの特性がずれた場合、下位コンパレータ群の片側
の特性がよくても、そのずれにより直線性誤差が悪化す
るという問題があった。
方法では二組の下位コンパレータ群を用いているため、
これらの特性がずれた場合、下位コンパレータ群の片側
の特性がよくても、そのずれにより直線性誤差が悪化す
るという問題があった。
【００２３】
【課題を解決するための手段】本発明のＡ／Ｄ変換方法
は、上位および下位のチョッパ型コンパレータを用いて
アナログデータをデジタルデータに変換する直並列方式
のアナログ／デジタル変換方法において、まず、上位の
チョッパ型コンパレータで上位の基準電圧をサンプリン
グし、次に上位および下位のチョッパ型コンパレータで
変換すべきアナログデータをサンプリングすると同時に
上位のチョッパ型コンパレータで上位の基準電圧とアナ
ログデータとを比較し、次に上位のチョッパ型コンパレ
ータの比較結果にもとづき下位のチョッパ型コンパレー
タで下位の基準電圧をサンプリングすると同時に下位の
チョッパ型コンパレータで下位の基準電圧とアナログデ
ータとを比較するものである。
は、上位および下位のチョッパ型コンパレータを用いて
アナログデータをデジタルデータに変換する直並列方式
のアナログ／デジタル変換方法において、まず、上位の
チョッパ型コンパレータで上位の基準電圧をサンプリン
グし、次に上位および下位のチョッパ型コンパレータで
変換すべきアナログデータをサンプリングすると同時に
上位のチョッパ型コンパレータで上位の基準電圧とアナ
ログデータとを比較し、次に上位のチョッパ型コンパレ
ータの比較結果にもとづき下位のチョッパ型コンパレー
タで下位の基準電圧をサンプリングすると同時に下位の
チョッパ型コンパレータで下位の基準電圧とアナログデ
ータとを比較するものである。
【００２４】
【作用】本発明によれば、アナログデータをサンプリン
グする前にすでに上位の基準電圧をサンプリングしてい
るので、下位のアナログデータをサンプリングするのと
同時に上位の基準電圧と下位のアナログデータとの比較
を行える。そして次のタイミングでこの比較結果にもと
づいて下位の基準電圧をサンプリングすることができ、
下位のコンパレータ群を一組だけ用いる場合でも、サン
プリングしたアナログデータをホールドしておく必要が
なく、すぐに下位の基準電圧とアナログデータとの比較
を行える。
グする前にすでに上位の基準電圧をサンプリングしてい
るので、下位のアナログデータをサンプリングするのと
同時に上位の基準電圧と下位のアナログデータとの比較
を行える。そして次のタイミングでこの比較結果にもと
づいて下位の基準電圧をサンプリングすることができ、
下位のコンパレータ群を一組だけ用いる場合でも、サン
プリングしたアナログデータをホールドしておく必要が
なく、すぐに下位の基準電圧とアナログデータとの比較
を行える。
【００２５】
【実施例】本発明の直並列方式のＡ／Ｄ変換方法につい
て図面を参照しながら説明する。図１は本発明の直並列
方式のＡ／Ｄ変換方法を実行するためのＡ／Ｄ変換器の
回路構成を示す。同図においてＲ11，Ｒ12，……，Ｒ
1(m-1)，Ｒ1m，Ｒ21，Ｒ22，……，Ｒ2(m-1)，Ｒ2m，…
…，Ｒ(n-1)1，Ｒ(n-1)2，……，Ｒ1(m-1)，Ｒ1m，
Ｒ n1，Ｒn2，……，Ｒn(m-1)，Ｒnmは、抵抗値の等しい
（ｍ×ｎ）個の抵抗器であり、直列に接続されている。
２，３はそれぞれ最上位基準電位（ＶＲＴ）および最下
位基準電位（ＶＲＢ）の与えられる基準入力端子であ
る。４はアナログ入力を上位ｎビット（ｎは２以上の整
数）のデジタルデータに変換する一組の上位コンパレー
タ群、６は下位ｍビット（ｍは２以上の整数）のデジタ
ルデータに変換する一組の下位コンパレータ群である。
また、１は変換されるべきアナログデータの入力信号電
位（Ｖin）の与えられる信号入力端子であり、この信号
入力端子は上位コンパレータ群および下位コンパレータ
群を構成する各コンパレータの信号入力端子に接続され
ている。
て図面を参照しながら説明する。図１は本発明の直並列
方式のＡ／Ｄ変換方法を実行するためのＡ／Ｄ変換器の
回路構成を示す。同図においてＲ11，Ｒ12，……，Ｒ
1(m-1)，Ｒ1m，Ｒ21，Ｒ22，……，Ｒ2(m-1)，Ｒ2m，…
…，Ｒ(n-1)1，Ｒ(n-1)2，……，Ｒ1(m-1)，Ｒ1m，
Ｒ n1，Ｒn2，……，Ｒn(m-1)，Ｒnmは、抵抗値の等しい
（ｍ×ｎ）個の抵抗器であり、直列に接続されている。
２，３はそれぞれ最上位基準電位（ＶＲＴ）および最下
位基準電位（ＶＲＢ）の与えられる基準入力端子であ
る。４はアナログ入力を上位ｎビット（ｎは２以上の整
数）のデジタルデータに変換する一組の上位コンパレー
タ群、６は下位ｍビット（ｍは２以上の整数）のデジタ
ルデータに変換する一組の下位コンパレータ群である。
また、１は変換されるべきアナログデータの入力信号電
位（Ｖin）の与えられる信号入力端子であり、この信号
入力端子は上位コンパレータ群および下位コンパレータ
群を構成する各コンパレータの信号入力端子に接続され
ている。
【００２６】上記の直列接続された抵抗器列Ｒ11〜Ｒnm
はｍ個おきにｎ列に分けられ、各列の接続点Ａ〜Ｆが上
位コンパレータ群４を構成する各コンパレータの基準電
圧入力端子（図１では図示せず）に接続されている。
はｍ個おきにｎ列に分けられ、各列の接続点Ａ〜Ｆが上
位コンパレータ群４を構成する各コンパレータの基準電
圧入力端子（図１では図示せず）に接続されている。
【００２７】さらに、各列のｍ個の抵抗器は各接続点が
それぞれスイッチＳＷ11，ＳＷ12，……，ＳＷ1(m-2)，
ＳＷ1(m-1)，ＳＷ21，ＳＷ22，……，ＳＷ2(m-2)，ＳＷ
2(m- 1)，……，ＳＷ(n-1)1，ＳＷ(n-1)2，……，ＳＷ
1(m-2)，ＳＷ1(m-1)，ＳＷn1，ＳＷn2，……，ＳＷ
n(m-2)，ＳＷn(m-1)を介して上記下位コンパレータ群６
を構成する各コンパレータの基準電圧入力端子（図１で
は図示せず）に接続されている。
それぞれスイッチＳＷ11，ＳＷ12，……，ＳＷ1(m-2)，
ＳＷ1(m-1)，ＳＷ21，ＳＷ22，……，ＳＷ2(m-2)，ＳＷ
2(m- 1)，……，ＳＷ(n-1)1，ＳＷ(n-1)2，……，ＳＷ
1(m-2)，ＳＷ1(m-1)，ＳＷn1，ＳＷn2，……，ＳＷ
n(m-2)，ＳＷn(m-1)を介して上記下位コンパレータ群６
を構成する各コンパレータの基準電圧入力端子（図１で
は図示せず）に接続されている。
【００２８】また、５および同７はそれぞれ上位および
下位のエンコーダであり、上位コンパレータ群４および
下位コンパレータ群６から得られた出力データを所定ビ
ット数の２進数のデータに変換する。
下位のエンコーダであり、上位コンパレータ群４および
下位コンパレータ群６から得られた出力データを所定ビ
ット数の２進数のデータに変換する。
【００２９】以上のように構成されたＡ／Ｄ変換器につ
いてその動作を説明する。基準入力端子２および同３に
対して、それぞれ最上位基準電位（ＶＲＴ）および最下
位基準電位（ＶＲＢ）を与えると、直列接続された抵抗
Ｒ11〜Ｒnmの各接続点の電位は抵抗を介するごとに低下
し、最上位基準電位（ＶＲＴ）から最下位基準電位（Ｖ
ＲＢ）まで順に低くなった電位が得られる。これらの各
接続点の電位を基準電位として用いてアナログデータと
の比較を行うが、直並列方式の場合は、まず上位コンパ
レータで大まかに比較を行い、次に下位コンパレータで
細かく比較する。すなわち、抵抗Ｒ11〜Ｒnmの接続点の
うち各列に１つずつ設けられたＡ〜Ｆ点の電位のみを基
準電位として用いて、上位コンパレータ群４を構成する
各コンパレータでこれらの電位と入力されるアナログデ
ータとの比較を行う。上位コンパレータ群４を構成する
各コンパレータはこれらの基準電位とアナログデータの
入力電位との比較を行い、その出力を上位エンコーダ５
を介して所定ビットの上位データとして出力する。次
に、そのエンコード出力にもとづいて上記ｎ列の抵抗器
列の中から上記上位データに対応する範囲の抵抗器列を
１列だけ選択し、各スイッチＳＷの制御を行って、選択
された抵抗器列の各接続点を下位コンパレータ群６を構
成する各コンパレータの基準電圧入力端子に接続する。
下位コンパレータ群６では入力された各接続点の電位
（基準電位）とアナログデータの電位とを比較してこの
比較結果を０／１の信号の形で出力し、下位エンコーダ
７で２進数のデジタルデータに変換する。
いてその動作を説明する。基準入力端子２および同３に
対して、それぞれ最上位基準電位（ＶＲＴ）および最下
位基準電位（ＶＲＢ）を与えると、直列接続された抵抗
Ｒ11〜Ｒnmの各接続点の電位は抵抗を介するごとに低下
し、最上位基準電位（ＶＲＴ）から最下位基準電位（Ｖ
ＲＢ）まで順に低くなった電位が得られる。これらの各
接続点の電位を基準電位として用いてアナログデータと
の比較を行うが、直並列方式の場合は、まず上位コンパ
レータで大まかに比較を行い、次に下位コンパレータで
細かく比較する。すなわち、抵抗Ｒ11〜Ｒnmの接続点の
うち各列に１つずつ設けられたＡ〜Ｆ点の電位のみを基
準電位として用いて、上位コンパレータ群４を構成する
各コンパレータでこれらの電位と入力されるアナログデ
ータとの比較を行う。上位コンパレータ群４を構成する
各コンパレータはこれらの基準電位とアナログデータの
入力電位との比較を行い、その出力を上位エンコーダ５
を介して所定ビットの上位データとして出力する。次
に、そのエンコード出力にもとづいて上記ｎ列の抵抗器
列の中から上記上位データに対応する範囲の抵抗器列を
１列だけ選択し、各スイッチＳＷの制御を行って、選択
された抵抗器列の各接続点を下位コンパレータ群６を構
成する各コンパレータの基準電圧入力端子に接続する。
下位コンパレータ群６では入力された各接続点の電位
（基準電位）とアナログデータの電位とを比較してこの
比較結果を０／１の信号の形で出力し、下位エンコーダ
７で２進数のデジタルデータに変換する。
【００３０】上位コンパレータ群４および下位コンパレ
ータ群６を構成するチョッパ型コンパレータを、図２
（ａ）および（ｂ）に示す。
ータ群６を構成するチョッパ型コンパレータを、図２
（ａ）および（ｂ）に示す。
【００３１】上位コンパレータ群４を構成するチョッパ
型コンパレータは、スイッチ１０，１１，１３、コンデ
ンサ１２、およびインバータ１４で構成されている。８
は上位基準電位（Ｖrefc）の与えられる基準入力端子、
９はアナログデータの入力信号電位（Ｖin）の与えられ
る信号入力端子である。コンデンサ１２はスイッチ１０
を介して上位基準入力端子８に接続されていると同時
に、スイッチ１１を介して信号入力端子９に接続されて
いる。インバータ１４は、その入力端が上記コンデンサ
１２の他端に接続され、その出力端は出力端子１５に接
続されており、さらにスイッチ１３を介してその入力端
と出力端が接続されている。スイッチ１０は制御クロッ
クΦRcで、スイッチ１１は制御クロックΦIcで、またス
イッチ１３は制御クロックΦRcと同相のクロックで制御
されている。
型コンパレータは、スイッチ１０，１１，１３、コンデ
ンサ１２、およびインバータ１４で構成されている。８
は上位基準電位（Ｖrefc）の与えられる基準入力端子、
９はアナログデータの入力信号電位（Ｖin）の与えられ
る信号入力端子である。コンデンサ１２はスイッチ１０
を介して上位基準入力端子８に接続されていると同時
に、スイッチ１１を介して信号入力端子９に接続されて
いる。インバータ１４は、その入力端が上記コンデンサ
１２の他端に接続され、その出力端は出力端子１５に接
続されており、さらにスイッチ１３を介してその入力端
と出力端が接続されている。スイッチ１０は制御クロッ
クΦRcで、スイッチ１１は制御クロックΦIcで、またス
イッチ１３は制御クロックΦRcと同相のクロックで制御
されている。
【００３２】下位コンパレータ群６を構成するチョッパ
型コンパレータは、スイッチ１８，１９，２１、コンデ
ンサ２０、およびインバータ２２で構成されている。１
６は基準電位（Ｖreff）の与えられる下位基準入力端子
であり、１７は入力信号電位（Ｖｉｎ）の与えられる信
号入力端子である。接続は図２（ａ）の上位コンパレー
タと同じである。
型コンパレータは、スイッチ１８，１９，２１、コンデ
ンサ２０、およびインバータ２２で構成されている。１
６は基準電位（Ｖreff）の与えられる下位基準入力端子
であり、１７は入力信号電位（Ｖｉｎ）の与えられる信
号入力端子である。接続は図２（ａ）の上位コンパレー
タと同じである。
【００３３】これらの上位および下位のコンパレータに
おいてサンプリングした２つの電位を比較する場合の動
作を説明する。比較動作の原理は上位と下位のコンパレ
ータで同じであるので、ここでは図２（ａ）を用いて、
上位のコンパレータが上位の基準電位をサンプリングし
た後にアナログデータの入力信号をサンプリングして両
者を比較する場合の動作を説明する。
おいてサンプリングした２つの電位を比較する場合の動
作を説明する。比較動作の原理は上位と下位のコンパレ
ータで同じであるので、ここでは図２（ａ）を用いて、
上位のコンパレータが上位の基準電位をサンプリングし
た後にアナログデータの入力信号をサンプリングして両
者を比較する場合の動作を説明する。
【００３４】スイッチ１０，１３をオン状態にし、スイ
ッチ１１をオフ状態にして、たとえば１Ｖの基準電位を
端子８から入力（サンプリング）すると、スイッチ１０
を介してコンデンサ１２が充電される。ここでインバー
タ１４の動作範囲をたとえば０Ｖ〜５Ｖとすると、スイ
ッチ１３はオン状態になっているので、インバータ１４
の入力端子および出力端子の電位は同電位となり、動作
範囲の中点である２.５Ｖを維持する。したがって、コ
ンデンサ１２のインバータ１４側の電位も２.５Ｖにな
り、入力された１Ｖ（基準電位）との差である１.５Ｖ
の電位差を有してコンデンサ１２が充電される。
ッチ１１をオフ状態にして、たとえば１Ｖの基準電位を
端子８から入力（サンプリング）すると、スイッチ１０
を介してコンデンサ１２が充電される。ここでインバー
タ１４の動作範囲をたとえば０Ｖ〜５Ｖとすると、スイ
ッチ１３はオン状態になっているので、インバータ１４
の入力端子および出力端子の電位は同電位となり、動作
範囲の中点である２.５Ｖを維持する。したがって、コ
ンデンサ１２のインバータ１４側の電位も２.５Ｖにな
り、入力された１Ｖ（基準電位）との差である１.５Ｖ
の電位差を有してコンデンサ１２が充電される。
【００３５】次にスイッチ１０，１３をオフ状態にし、
スイッチ１１をオン状態にして、たとえば３.５Ｖのア
ナログデータの入力信号を端子９から入力（サンプリン
グ）すると、スイッチ１１を介してコンデンサ１２の入
力側の電極電位が３.５Ｖになる。このときスイッチ１
３はオフ状態であるので、コンデンサ１２に蓄積された
電荷には逃げ場がなく、コンデンサ１２は充電済みの
１.５Ｖの電位差を保ち続ける。したがってコンデンサ
１２の出力側（インバータ１４側）の電極電位は（３.
５Ｖ＋１.５Ｖ）＝５Ｖになり、この５Ｖの電位がイン
バータ１４の入力電位にもなるので、インバータはロウ
レベルの信号を端子１５へ出力する。すなわち、比較結
果として基準電位よりアナログデータの電位の方が高い
場合には、ロウレベルの信号が端子１５から出力される
ことになる。
スイッチ１１をオン状態にして、たとえば３.５Ｖのア
ナログデータの入力信号を端子９から入力（サンプリン
グ）すると、スイッチ１１を介してコンデンサ１２の入
力側の電極電位が３.５Ｖになる。このときスイッチ１
３はオフ状態であるので、コンデンサ１２に蓄積された
電荷には逃げ場がなく、コンデンサ１２は充電済みの
１.５Ｖの電位差を保ち続ける。したがってコンデンサ
１２の出力側（インバータ１４側）の電極電位は（３.
５Ｖ＋１.５Ｖ）＝５Ｖになり、この５Ｖの電位がイン
バータ１４の入力電位にもなるので、インバータはロウ
レベルの信号を端子１５へ出力する。すなわち、比較結
果として基準電位よりアナログデータの電位の方が高い
場合には、ロウレベルの信号が端子１５から出力される
ことになる。
【００３６】これとは逆に、アナログデータの入力信号
電位が低い場合、たとえば０Ｖの場合には、コンデンサ
１２の入力側の電極電位が０Ｖになり、出力側（インバ
ータ１４の入力側）の電極電位が充電電圧に等しい１.
５Ｖになる。この１.５Ｖという値はインバータ１４の
動作範囲の中点である２.５Ｖよりも低いので、インバ
ータ１４はハイレベルの信号を端子１５へ出力する。す
なわち、比較結果として基準電位よりアナログデータの
電位の方が低い場合には、ロウレベルの信号が端子１５
から出力されることになる。このようにして基準電位と
アナログデータとの比較結果をハイ／ロウ（０／１）の
信号として出力する。
電位が低い場合、たとえば０Ｖの場合には、コンデンサ
１２の入力側の電極電位が０Ｖになり、出力側（インバ
ータ１４の入力側）の電極電位が充電電圧に等しい１.
５Ｖになる。この１.５Ｖという値はインバータ１４の
動作範囲の中点である２.５Ｖよりも低いので、インバ
ータ１４はハイレベルの信号を端子１５へ出力する。す
なわち、比較結果として基準電位よりアナログデータの
電位の方が低い場合には、ロウレベルの信号が端子１５
から出力されることになる。このようにして基準電位と
アナログデータとの比較結果をハイ／ロウ（０／１）の
信号として出力する。
【００３７】図２（ｃ）は上位コンパレータと下位コン
パレータの動作するタイミングを表す。制御クロックΦ
Ic，ΦRc，ΦIf，ΦRfはサンプリングクロックΦclkか
ら形成されたものである。
パレータの動作するタイミングを表す。制御クロックΦ
Ic，ΦRc，ΦIf，ΦRfはサンプリングクロックΦclkか
ら形成されたものである。
【００３８】上位コンパレータは、Φclkのハイ期間Ｔ1
に相当する期間Ｓ1で、ΦRcによりスイッチ１０，１３
を閉じ、かつΦIcによりスイッチ１１を開くことによっ
て上位の基準電圧をサンプリングする。次にΦclkのロ
ウ期間Ｔ2に相当する期間Ｃ1で、ΦRcによりスイッチ１
０，１３を開き、かつΦIcによりスイッチ１１を閉じる
ことによってアナログ入力電圧を入力（サンプリング）
し、同時に基準電圧との比較を行う。
に相当する期間Ｓ1で、ΦRcによりスイッチ１０，１３
を閉じ、かつΦIcによりスイッチ１１を開くことによっ
て上位の基準電圧をサンプリングする。次にΦclkのロ
ウ期間Ｔ2に相当する期間Ｃ1で、ΦRcによりスイッチ１
０，１３を開き、かつΦIcによりスイッチ１１を閉じる
ことによってアナログ入力電圧を入力（サンプリング）
し、同時に基準電圧との比較を行う。
【００３９】このとき下位コンパレータでも前記Ｃ1と
同じＳ2の期間で、ΦIfによりスイッチ１９，２１を閉
じ、かつΦRfによりスイッチ１８を開くことによって上
位コンパレータ群と同じアナログ入力電圧をサンプリン
グしている。先に実行された上位コンパレータの比較結
果にもとづいて下位の基準電圧が決定されると、この下
位の基準電圧は、次のＴ1の期間に下位コンパレータΦ
Ifによりスイッチ１９，２１を開き、かつΦRfによりス
イッチ１８を閉じることによってサンプリングされ、同
時に先にサンプリングしているアナログ入力電圧との比
較が行なわれる。
同じＳ2の期間で、ΦIfによりスイッチ１９，２１を閉
じ、かつΦRfによりスイッチ１８を開くことによって上
位コンパレータ群と同じアナログ入力電圧をサンプリン
グしている。先に実行された上位コンパレータの比較結
果にもとづいて下位の基準電圧が決定されると、この下
位の基準電圧は、次のＴ1の期間に下位コンパレータΦ
Ifによりスイッチ１９，２１を開き、かつΦRfによりス
イッチ１８を閉じることによってサンプリングされ、同
時に先にサンプリングしているアナログ入力電圧との比
較が行なわれる。
【００４０】このようにして、一組の上位コンパレータ
群と一組の下位コンパレータ群を用いてアナログデータ
をホールドすることなくＡ／Ｄ変換することができる。
群と一組の下位コンパレータ群を用いてアナログデータ
をホールドすることなくＡ／Ｄ変換することができる。
【００４１】以上のように、本発明ではアナログデータ
の入力（サンプリング）については上位コンパレータと
下位コンパレータへの入力を同一タイミングで行わなけ
ればならないという要望と、基準電圧とアナログデータ
との比較については上位コンパレータの比較が終わって
から下位コンパレータの比較を行わなければならないと
いう要望の２つの要望を満たしつつ、１つの上位コンパ
レータ群と１つの下位コンパレータ群のみを動作させて
高速処理を可能にしている。
の入力（サンプリング）については上位コンパレータと
下位コンパレータへの入力を同一タイミングで行わなけ
ればならないという要望と、基準電圧とアナログデータ
との比較については上位コンパレータの比較が終わって
から下位コンパレータの比較を行わなければならないと
いう要望の２つの要望を満たしつつ、１つの上位コンパ
レータ群と１つの下位コンパレータ群のみを動作させて
高速処理を可能にしている。
【００４２】すなわち、従来では上位コンパレータ群、
下位コンパレータ群ともに入力信号をサンプリングした
あと基準電圧との比較を行っていたため、下位コンパレ
ータ群の比較を行うためには上位コンパレータ群の比較
結果が出るまでの待ち時間（ホールド時間）が必要とな
り、高速処理を実現するためには二組の下位コンパレー
タ群が必要であったのに対して、本発明では上位コンパ
レータ群において、まず上位基準電圧をサンプリング
し、次にアナログ入力電圧との比較を行い、一方下位コ
ンパレータ群においては、アナログ入力電圧をサンプリ
ングして、比較を下位基準電圧で行うことにより、一組
の下位コンパレータ群で従来と同速のＡ／Ｄ変換処理を
行うことができ、かつ、従来の二組の下位コンパレータ
群によるずれをなくすことができるため、精度がよく、
かつ回路規模の小さい直並列方式のＡ／Ｄ変換器を実現
することができる。
下位コンパレータ群ともに入力信号をサンプリングした
あと基準電圧との比較を行っていたため、下位コンパレ
ータ群の比較を行うためには上位コンパレータ群の比較
結果が出るまでの待ち時間（ホールド時間）が必要とな
り、高速処理を実現するためには二組の下位コンパレー
タ群が必要であったのに対して、本発明では上位コンパ
レータ群において、まず上位基準電圧をサンプリング
し、次にアナログ入力電圧との比較を行い、一方下位コ
ンパレータ群においては、アナログ入力電圧をサンプリ
ングして、比較を下位基準電圧で行うことにより、一組
の下位コンパレータ群で従来と同速のＡ／Ｄ変換処理を
行うことができ、かつ、従来の二組の下位コンパレータ
群によるずれをなくすことができるため、精度がよく、
かつ回路規模の小さい直並列方式のＡ／Ｄ変換器を実現
することができる。
【００４３】
【発明の効果】本発明のＡ／Ｄ変換方法によれば、一組
の下位コンパレータ群を用いて従来の二組の下位コンパ
レータを用いた場合と同速度のＡ／Ｄ変換処理を行うこ
とができるので、従来の高速変換処理を維持しつつ、二
組の下位コンパレータ群の特性のずれによるＡ／Ｄ変換
器の直線性誤差の悪化の心配がない。また下位コンパレ
ータ群が一組であるので回路規模を小さくすることがで
きる。
の下位コンパレータ群を用いて従来の二組の下位コンパ
レータを用いた場合と同速度のＡ／Ｄ変換処理を行うこ
とができるので、従来の高速変換処理を維持しつつ、二
組の下位コンパレータ群の特性のずれによるＡ／Ｄ変換
器の直線性誤差の悪化の心配がない。また下位コンパレ
ータ群が一組であるので回路規模を小さくすることがで
きる。
【図面の簡単な説明】
【図１】本発明の直並列方式のＡ／Ｄ変換器の構成を示
すブロック図
すブロック図
【図２】（ａ）は上位コンパレータ群に用いるチョッパ
型コンパレータの回路図 （ｂ）は下位コンパレータ群に用いるチョッパ型コンパ
レータの回路図 （ｃ）は上位および下位コンパレータの動作を示すクロ
ックタイミング図
型コンパレータの回路図 （ｂ）は下位コンパレータ群に用いるチョッパ型コンパ
レータの回路図 （ｃ）は上位および下位コンパレータの動作を示すクロ
ックタイミング図
【図３】従来の直並列方式のＡ／Ｄ変換器の構成を示す
ブロック図
ブロック図
【図４】（ａ）は従来の上位コンパレータ群に用いるチ
ョッパ型コンパレータの回路図 （ｂ）は従来の下位コンパレータ群に用いるチョッパ型
コンパレータの回路図 （ｃ）は従来の上位および下位コンパレータの動作を示
すクロックのタイミング図
ョッパ型コンパレータの回路図 （ｂ）は従来の下位コンパレータ群に用いるチョッパ型
コンパレータの回路図 （ｃ）は従来の上位および下位コンパレータの動作を示
すクロックのタイミング図
【図５】（ａ）〜（ｄ）は従来の直並列方式のＡ／Ｄ変
換器の特性のずれを示す図
換器の特性のずれを示す図
【符号の説明】 １ 信号入力端子 ２，３ 基準入力端子 ４ 上位コンパレータ群 ５ 上位エンコーダ ６ 下位コンパレータ群 ７ 下位エンコーダ ８ 上位基準入力端子 ９ 信号入力端子 １０，１１ スイッチ １２ コンデンサ １３ スイッチ １４ インバータ １５ 出力端子 １６ 下位基準入力端子 １７ 信号入力端子 １８，１９ スイッチ ２０ コンデンサ ２１ スイッチ ２２ インバータ
Claims (1)
- 【請求項１】 上位および下位のチョッパ型コンパレー
タを用いてアナログデータをデジタルデータに変換する
直並列方式のアナログ／デジタル変換方法であって、前
記上位のチョッパ型コンパレータで上位の基準電圧をサ
ンプリングする第１のステップと、前記上位および下位
のチョッパ型コンパレータで変換すべきアナログデータ
をサンプリングし、かつ前記上位のチョッパ型コンパレ
ータで前記上位の基準電圧と前記アナログデータとを比
較する第２のステップと、前記上位のチョッパ型コンパ
レータの比較結果にもとづき前記下位のチョッパ型コン
パレータで下位の基準電圧をサンプリングし、かつ前記
下位のチョッパ型コンパレータで前記下位の基準電圧と
前記アナログデータとを比較する第３のステップとを有
するアナログ／デジタル変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22856193A JPH0786941A (ja) | 1993-09-14 | 1993-09-14 | アナログ／デジタル変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22856193A JPH0786941A (ja) | 1993-09-14 | 1993-09-14 | アナログ／デジタル変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786941A true JPH0786941A (ja) | 1995-03-31 |
Family
ID=16878304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22856193A Pending JPH0786941A (ja) | 1993-09-14 | 1993-09-14 | アナログ／デジタル変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005039056A1 (ja) * | 2003-10-21 | 2005-04-28 | Fujitsu Limited | Ｄ／ａ変換回路及びａ／ｄ変換回路 |
| JP2009033778A (ja) * | 2008-11-14 | 2009-02-12 | Fujitsu Microelectronics Ltd | Ａ／ｄ変換回路 |
-
1993
- 1993-09-14 JP JP22856193A patent/JPH0786941A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005039056A1 (ja) * | 2003-10-21 | 2005-04-28 | Fujitsu Limited | Ｄ／ａ変換回路及びａ／ｄ変換回路 |
| US7397407B2 (en) | 2003-10-21 | 2008-07-08 | Fujitsu Limited | D/A conversion circuit and A/D conversion circuit |
| US7760125B2 (en) | 2003-10-21 | 2010-07-20 | Fujitsu Microelectronics Limited | A/D conversion circuit for use with low-potential and high-potential power supplies |
| US7876253B2 (en) | 2003-10-21 | 2011-01-25 | Fujitsu Semiconductor Limited | A/D conversion circuit for use with low-potential and high-potential power supplies |
| JP2009033778A (ja) * | 2008-11-14 | 2009-02-12 | Fujitsu Microelectronics Ltd | Ａ／ｄ変換回路 |
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