WO2005039056A1

WO2005039056A1 - Ｄ／ａ変換回路及びａ／ｄ変換回路

Info

Publication number: WO2005039056A1
Application number: PCT/JP2003/013401
Authority: WO
Inventors: Yoshiaki Shimizu; Hisao Suzuki; Kenji Ito; Masashi Kijima
Original assignee: Fujitsu Limited
Priority date: 2003-10-21
Filing date: 2003-10-21
Publication date: 2005-04-28
Also published as: JP4382040B2; EP1679799A4; EP1940031A2; US7876253B2; EP1679799B1; US20100225512A1; US20090015450A1; JPWO2005039056A1; US7760125B2; EP1679799A1; EP2110952A1; US7397407B2; EP1940031A3; DE60331694D1; EP2110952B1; US20060158362A1

Abstract

Ｄ／Ａ変換を高速に行うＤ／Ａ変換回路。Ｄ／Ａ変換回路（２１）は、低電位電源（ＶＲＬ）と高電位電源（ＶＲＨ）との間に直列に接続された複数の抵抗素子（Ｒ０～Ｒ１５）からなる抵抗ストリングを備える。各抵抗素子（Ｒ０～Ｒ１５）間の接続点には、該各接続点の電圧（Ｖ０～Ｖ１５）を選択的に出力するための複数の第１のスイッチ群（ＳＷ０～ＳＷ１５）が接続されている。各第１のスイッチ群の出力が対応するノード（Ｎ０～Ｎ３）に共通に接続されている。複数のノードは第２のスイッチ群（ＳＷＡ１～ＳＷＤ１）を介してＤ／Ａ変換回路（２１）の出力端子（ＯＵＴ）に接続されている。各ノード（Ｎ０～Ｎ３）に電圧（Ｖ１，Ｖ５，Ｖ９，Ｖ１３）をそれぞれ印加するために、各第１のスイッチ群の所定のスイッチ（ＳＷ１，ＳＷ５，ＳＷ９，ＳＷ１３）には第３のスイッチ（ＳＷＡ２～ＳＷＤ２）が並列に接続されている。

Description

明細 ^j

DZA変換回路及ぴ AZD変換回路 [技術分野]

本発明は、半導体集積回路（LS I) においてデジタル信号とアナログ信号とを結ぶインターフェース回路として用いられる D/A変換回路及ぴ AZD変換回に関するものである。

近年、 LS Iは、そのシステム化が進み、複数チップで実現していたアナログ回路やデジタル回路を 1チップに集約したシステム L S Iとして開発されている。その LS Iでは、デジタル信号とアナログ信号とを結ぶインターフェース回路として AZD変換回路や D/A変換回路が設けられている。システム LS Iでは、動作速度の高速化や制御の高精度化が求められてきており、それに用いられるインターフェース回路（AZD変換回路や D/A変換回路）においても、デジタル信号とアナログ信号との間の信号変換を高速に処理したり高精度に処理したりする技術が要求されている。 +

[背景技術]

図 45は、従来の DZA変換回路 1を示す回路図である。 DZA変換回路 1は、抵抗ストリング式の 4ビット DZ A変換回路であり、高電位電源 VRHと低電位電源 V R Lとの間には同一抵抗値の複数（ 1 6個）の抵抗素子 R 0〜R 1 5が直列に接続されている。それら抵抗素子 R0〜R 1 5の接続点には、各接続点の分圧電圧（V0〜V1 5) を選択的に出力するためのスィッチ SW0〜SW1 5 が接続されている。該各スィッチ SW0〜SW1 5の出力は出力端子 OUTに接続されている。

この DZA変換回路 1では、入力信号（4ビットのデジタル信号）に応じて、各スィッチ SW0〜SW1 5のうちのいずれか 1つがオン (他のスィッチはオフ ) に制御され、オンしたスィッチを介して所定の分圧電圧が出力端子 OUTから出力される。 D/A変換回路 1において、各スィツチ SW0〜SW15は MOSトランジスタからなるアナログスィツチが用いられている。それらスィツチ SW0〜SW1 5を入力信号に応じて切り替えるとき、抵抗ストリング部（各抵抗素子の接続点 ) から各スィツチ SW0〜SW15の寄生容量 C 0〜C 15に電荷を供給して、切り替えに伴う出力電圧の変動を安定（収束）させる必要がある。

従来の D/A変換回路 1では、全てのスィッチ SW0〜SW15が出力端子 O UTに接続されているため、電荷の移動量は各スィッチ SWO〜SWl 5の寄生容量 C 0〜C 15の総和になる。従って、出力端子 OUTからみた寄生容量（各容量 C0〜C 15の総和）が大きいため、寄生容量 C 0〜C 15の充電時間がかかり、変換スピードが遅くなるといつた問題が生じてしまう。

上記のような抵抗ストリング式の DZA変換回路において、変換スピードを向上させるために出力端子 O U Tからみた寄生容量を削減する技術が特許文献 1に開示されている。図 46には、その特許文献 1における 3ビット DZA変換回路 2を示している。この DZA変換回路 2では、複数段（3段）のツリー構造となるように各スィツチ SW0〜SW13が設けられている。この DZA変換回路 2 では、出力端子 OUTからみた各スィッチ SW0〜SW13の寄生容量を低減することができ、変換スピードが向上される。なお、図 46の DZA変換回路 2のように、複数段のツリー状にスィッチ W0〜SW13を設けた DZA変換回路が特許文献 2や特許文献 3等にも開示されている。

図 47は、従来の直並列型 A/D変換回路 3を示す回路図であり、図 48は、その動作を示す説明図である。

AZD変換回路 3は、 2ビットの直並列型 AZDコンバータであり、複数のコンパレータ CMP l, CMP 2, CMP 3を用レヽ、上位ビットと下位ビットとに分けて順番に A/D変換を行う。 AZD変換回路 3において、高電位電源 VRH と低電位電源 VRLとの間には同一抵抗値の 4つの抵抗素子 R 21〜R 24が直列に接続されている。各コンパレータ CMP 1 , CMP 2, CMP 3は、入力電圧 V I Nを取り込み、その入力電圧 V I Nと抵抗素子列により分圧された基準電圧 V21, V 22, V 23との比較を行い、その比較の結果に応じたデジタル信号 DO, D1を出力する。詳述すると、抵抗素子 R21, R 22間には基準電圧 V 21を伝達するための第 1のスィッチ SW21が接続され、抵抗素子 R 23, R 24間には基準電位 V 3を伝達するための第 2のスィツチ SW22が接続される。各スィツチ SW21 ， SW22の出力は互いに接続され、その接続点は、第 3のスィッチ SW23を介してコンパレータ CMP 2に接続されるとともに、第 4のスィツチ SW24を介してコンパレータ CMP 3に接続されている。各スィツチ SW21—SW24 の接続点は、容量 C 20を介して低電位電源 VRLに接続されている。また、コンパレータ CMP 2の出力端子には第 5のスィッチ SW25が接続され、コンパレータ CMP 3の出力端子には第 6のスィツチ SW26が接続されている。コンパレータ CMP 1は、入力電圧 V I Nを取り込み、その入力電圧 V I Nを抵抗素子 R 22， R 23間の基準電圧 V 22と比較して、上位ビットの信号 D 1 を出力する。コンパレータ CMP 2, CMP 3は、入力電圧 V I Nを取り込み、その入力電圧 V I Nを抵抗素子 R 21， R 22間の基準電圧 V 21又は抵抗素子 R 22, R 23間の基準電圧 V 23と比較して、下位ビットの信号 D 0を出力する。

第 1のスィッチ SW21と第 2のスィッチ SW22とは、コンパレータ CMP 1の出力信号 D 1に基づいて動作する第 1選択回路 4によって相捕的にオン .ォフされる。また、第 3のスィッチ SW23, SW25と第 4のスィッチ SW24 , SW26とは、外部クロック CLKに基づいて動作する第 2選択回路 5によつて相補的にオン ·オフされる。

図 49には第 1選択回路 4の回路図を示し、図 50には第 2選択回路 5とコンパレータ CMP 1の回路図を示す。

図 49に示すように、第 1選択回路 4は、直列に接続された 2つのインバータ回路 4 a， 4 bからなり、インバータ回路 4 aの入力端子にコンパレータ CMP 1の出力信号 D 1が入力されている。そして、インバータ回路 4 aの出力信号が第 1のスィツチ SW21へ供給され、インバータ回路 4 bの出力信号が第 2のスィツチ SW22へ供給される。

ここで、入力電圧 V I Nが基準電圧 V22よりも高い場合、コンパレータ CM P 1の出力信号 D 1は Hレベルとなる。この場合、第 1選択回路 4のインバータ回路 4 aから第 1のスィッチ SW21に Lレベルの信号が供給され、インバータ回路 4 b力ら第 2のスィツチ SW22に Hレベルの信号が供給される。そのため、第 1のスィッチ SW21はオフされ、第 2のスィッチ SW22はオンされ、スイッチ SW22を介して基準電圧 V23がコンパレータ CMP 2又はコンパレータ CMP 3に入力される。逆に、入力電圧 V I Nが基準電圧 V22よりも低い場合、コンパレータ CM P 1の出力信号 D 1は Lレベルとなる。この場合、第 1選択回路 4のィンバータ回路 4 aから第 1のスィツチ SW21に Hレベルの信号が供給され、インバータ回路 4 bから第 2のスィツチ SW22に Lレベルの信号が供給される。そのため、第 1のスィッチ SW21はオンされ、第 2のスィッチ S W22はオフされ、スィッチ SW21を介して基準電圧 V21がコンパレータ C MP 2又はコンパレータ CMP 3に入力される。

図 50に示すように、コンパレータ CMP 1は、インバータ回路 7と容量 C 2 1とスィッチ SWA, SWB, SWCとで構成されたチヨッパ型コンパレータである。コンパレータ CMP 1において、容量 C 21の第 1電極は、スィッチ SW Aを介して第 1の入力端子 I N 1に接続されるとともに、スィツチ SWBを介して第 2の入力端子 I N2に接続される。また、容量 C 21の第 2電極は、インバータ回路 7を介して出力端子 OUT 1に接続され、インバータ回路 7の入力端子と出力端子はスィツチ SWCを介して接続されている。

コンパレータ CMP 1は、第 2選択回路 5を介して供給されるクロック CLK に基づいて、入力電圧 V I Nの取り込み動作と、該入力電圧 V I Nと基準電圧 V 22の比較動作とを繰り返し実施する。

コンパ I ^一タ CMP 1が入力電圧 V I Nを取り込む場合、スィツチ SWAがォンされ、スィッチ SWBがオフされ、スィッチ SWCがオンされる。このとき、容量 C 21は、スィツチ SWAを介して印加される入力電圧 V I Nによって充電される。また、スィッチ SWCがオンされるため、インパータ回路 7の入出力端子が短絡され、インバータ回路 7の入出力電圧はしきい値電圧にリセットされるその後、コンパレータ CMP 1が入力電圧 V I Nと基準電圧 V 22とを比較する場合、スィッチ SWAがオフされ、スィッチ SWBがオンされ、スィッチ SW Cがオフされる。このとき、基準電圧 V22がスィッチ SWBを介して容量 C 2 1に入力される。そして、その基準電圧 V22よりも前記入力電圧 V I Nが高い場合（V I N〉V22) 、容量 C21を介してインバータ回路 7に入力される電圧がしきい値電圧よりも低くなり、インバータ回路 7から出力される出力信号は Hレベルとなる。逆に、基準電圧 V22よりも入力電圧 V I Nが低い場合（V I N<V 22) 、容量 C 21を介してインパータ回路 7に入力される電圧がしきい値電圧よりも高くなり、インバータ回路 7から出力される出力信号は Lレベルとなる。

図示しないが、他のコンパレータ CMP 2, CMP 3も図 50のコンパレータ CMP 1'と同様の回路構成であり、クロック CLKに基づいて動作する。

第 2選択回路 5は、複数のインバータ回路 5 a〜5 cと D型のフリップフロップ回路（D— FF) 5 dとを備える。フリップフロップ回路 5 dのクロック端子 CKにはインバータ回路 5 aを介してクロック CLKの反転信号が入力され、フリップフロップ回路 5 dの入力端子 Dと反転出力端子 XQとが接続されている。このフリップフロップ回路 5 dの出力端子 Qから出力される出力信号は、スィッチ SW23及びスィツチ SW25に供給されるとともに、インパータ回路 5 cを介して反転されてスィツチ SW24及びスィツチ SW26に供給される。従って、クロック C LKの 1周期毎に、フリップフロップ回路 5 dの出力信号は、 Hレベルと Lレベルとで交互に変化される。

そして、フリップフロップ回路 5 dの出力信号が Hレベルである場合、スイツチ SW23, SW25がオンされスィツチ SW24， SW26がオフされる。そして、コンパレータ CM P 2における電圧比較の結果に応じた出力信号 D 0がスイッチ SW25を介して出力される。一方、フリップフロップ回路 5 dの出力信号が Lレベルである場合、スィッチ SW23, SW25がオフされスィツチ SW 24, SW26がオンされる。そして、コンパレータ CMP 3における電圧比較の結果に応じた出力信号 D 0がスィツチ SW26を介して出力される。

次に、 AZD変換回路 3の動作を説明する。

図 48に示すように、コンパレータ CMP 1は、クロック C LKに同期して、入力電圧 V I Nの取り込み動作と電圧 V I N, V 22の比較動作とを繰り返し実施している。このコンパレータ CMP 1での取り込みと比較とを 1期間として、第 3のスィッチ SW23 (第 5のスィッチ SW5) と第 4のスィッチ SW24 ( 第 6のスィッチ SW26) とのオン 'オフが切り替えられる。

具体的には、時刻 t l〜t 3の期間では、第 3のスィッチ SW23 (第 5のスイッチ SW5) がオフであり、第 4のスィツチ SW24 (第 6のスィツチ SW2 6) がオンである。また、時刻 t 3〜 t 5の期間では、第 3のスィッチ SW23

(第 5のスィッチ SW5) がオンであり、第 4のスィッチ SW24 (第 6のスィツチ SW26) がオフである。 .さらに、時刻 t 5〜 t 7の期間では、第 3のスィツチ SW23 (第 5のスィッチ SW5) がオフであり、第 4のスィッチ SW24

(第 6のスィッチ SW26) がオンである。

時刻 t l〜t 2の区間において、コンパレータ CMP 1とコンパレータ CMP 2は、高電位電源 VRHと等しい電圧値の入力電圧 V I Nを取り込む。続く時刻 t 2〜 t 3の区間において、コンパレータ CMP 1は、その入力電圧 V I Nと基準電圧 V22とを比較し、 Hレベルの信号 D 1を出力する。また、時刻 t 2〜t 3の区間において、コンパレータ CMP 2は、前区間（t l〜t 2) で取り込んだ入力電圧 V I Nを保持する。

時刻 t 3では、コンパレータ CMP 1から出力される Hレベルの出力信号 D 1 により、第 1のスィツチ SW2 1がオフされ第 2のスィツチ SW22がオンされる。そのため、時刻 t 3〜 t 5の区間では、基準電圧 V 23が第 2のスィッチ S W22及ぴ第 3のスィツチ SW23を介してコンパレータ CMP 2に入力される。このとき、コンパレータ CMP 2は入力電圧 V I Nと基準電圧 V 23とを比較して Hレベルの信号 DOを第 5のスィツチ SW25を介して出力する。

また、時刻 t 3〜 t 4の区間では、コンパレータ CMP 1とコンパレータ CM P 3とが入力電圧 V I Nを取り込む。時刻 t 4〜 t 5の期間において、コンパレータ CMP 1は、その入力電圧 V I Nと基準電圧 V 22とを比較し、 Hレベルの信号 D 1を出力する。'このとき、コンパレータ CMP 3は、前区間（t 3〜t 4 ) で取り込んだ入力電圧 V I Nを保持する。

時刻 t 5では、コンパレータ CMP 1から出力される Hレベルの出力信号 D 1 により、第 1のスィッチ SW2 1がオフされ第 2のスィッチ SW22がオンされている。そのため、時刻 t 5〜 t 7の区間では、基準電圧 V 2 3が第 2のスイツチ SW2 2及ぴ第 4のスィツチ SW2 4を介してコンパレータ CMP 3に入力される。そして、コンパレータ CMP 3は入力電圧 V I Nと基準電圧 V 2 3とを比較して Hレベルの信号 D 0を第 6のスィツチ SW2 6を介して出力する。

このように、 AZD変換回路 3は、上記動作を繰り返し行うことで、連続したアナログ信号（入力電圧 V I N) を 2ビットのデジタル信号 D 0 , D 1に変換する。

また、 AZD変換回路には、カレントミラー回路を用いた階層的なツリー構造によって入力電流を分散させてデジタル信号の出力を行うものが提案されている (例えば、特許文献 4参照）。図 5 1には、その AZD変換回路 8の回路図を示している。

AZD変換回路 8の動作について説明する。先ず、アナログの入力電圧 V i n をコンバータ 8 aによって電圧ノ電流変換し、変換したアナログ電流 I i nを最初の電流加減算回路 9に伝達する。次に、最初の電流加減算回路 9の出力電流を 2系統の電流加減算回路 9に伝える。このとき、 2系統に伝達される電流値は互いに等しい値である。電流を伝達された 2つの電流加減算回路 9 a， 9 bは、各々異なる電流値を加減算する。前記 2系統の電流加減算回路 9 a， 9 bで加減算処理が施された電流（各電流加減算回路 9 a， 9 bの出力電流）は、各々次の 2 系統の電流加減算回路 9 a a， 9 a b、 9 b a , 9 b bに伝達され、加減算処理が施される。このような加減算処理が順次繰り返されて、最終段の電流加減算回路の出力がコンパレータ H 1〜H 1 6によって L o/n i判定される。それらコンパレータ H 1〜H 1 6の出力がェンコ一ド回路 1 0においてデジタルコ一ドに変換され、該デジタルコードが出力される。

図 5 2は、図 5 1の AZD変換回路 8の概念図である。図 5 2において、分岐点の下部に記載されている数値が、その分岐点で加減算する電流値である。 ' ところで、図 4 6の DZA変換回路 2において、各スィッチを複数段（3段）のッリ一状に接続することで、出力端子 OUTに接続される各スィツチの寄生容量が低減される。し力し、入力信号に応じて各段のスィッチが切り替えられ、その切り替えに伴い該各スィツチの寄生容量には出力電圧に応じた電荷の移動が生じるため、変換時間の短縮が困難となっている。

また、図 4 7の AZD変換回路 3では、上位ビットを変換するコンパレータ C MP 1の動作を休ませることなく、変換のロスタイムの発生が回避される。しかし、下位ビットを変換するために 2つのコンパレータ CM P 2， CM P 3が必要となるため、消費電力の増大を招くと行った問題が生じてしまう。

さらに、図 5 1の A/D変換回路 8では、電流の伝達先である 2つの電流加減算回路 9 a , 9 b等にてそれぞれ異なる電流値を加減算処理する必要がある。そのため、 AZD変換回路 8のように多ビットの構成である場合には、同一構成の回路プロックを繰り返し配設することができず、回路の複雑化や電流加減算回路間の相対精度の誤差を招くことになり、 AZD変換の精度を低下させる要因となつている。

そして、上記の D/A変換回路 1， 2や A/D変換回路 3をインターフェース回路として半導体集積回路（L S I ) に組み込む場合には、その L S Iの動作速度の高速化、低電力化及び高精度化等が問題となってしまう。

本発明の目的は、 D/A変換を高速に行うことができる DZA変換回路を提供することにある。また、本発明の他の目的として、消費電流を低減することができる AZD変換回路を提供することにある。さらに、本発明の他の目的として、 AZD変換を高精度に行うことができる AZD変換回路を提供することにある。

特許文献 1

特開平 9一 8 3 3 6 9号公報

特許文献 2

特開平 3— 2 0 6 7 2 9号公報

特許文献 3

特開昭 5 5— 6 0 3 3 3号公報

特許文献 4

特開平 7— 2 0 2 6 9 8号公報 [発明の開示]

本発明の第 1の態様において、 DZA変換回路が提供される。 D/A変換回路は、低電位電源と高電位電源との間に直列に接続された複数の抵抗素子からなる抵抗ストリングと、各抵抗素子間に接続され、デジタル信号に応じて各抵抗素子間に生じる分圧電圧のいずれかを選択的に出力する複数の第 1のスィツチ群とを含む。各第 1のスィツチ群は複数のノードの対応する一つに接続された共通の出力を有する。第 2のスィツチ群は複数のノードと D/ A変換回路の出力端子との間に接続され、分圧電圧を出力するために、各ノードのうちのいずれか 1つを選択的に出力端子に接続する。第 3のスィッチ群は、各ノードに所定電圧を印加するために、各第 1のスィッチ群における所定のスイッチに並列に接続される。本発明の第 2の態様において、上位ビットと下位ビットとを分けて順番に AZ D変換を行う直並列型の AZD変換回路が提供される。 AZD変換回路は、低電位電源と高電位電源との間に直列に接続された複数の抵抗素子と、各抵抗素子により分圧された基準電圧とアナログ入力電圧とを比較する複数のコンパレータと 'を含む。複数のコンパレータは、サンプリングされたアナログ入力電圧をホールドするサンプルホールド機能を有する。複数のコンパレータは、そのサンプリング源が互いに異なる上位ビット用のコンパレータと下位ビット用のコンパレータと含む。

本発明の第 3の態様において、上位ビットと下位ビットとを分けて順番に AZ D変換を行う直並列型の AZD変換回路が提供される。 A/D変換回路は、低電位電源と高電位電源との間に直列に接続された複数の抵抗素子と、各抵抗素子により分圧された基準電圧とアナ口グ入力電圧とを比較する複数のコンパレータとを含む。複数のコンパレータは、サンプリングされたアナログ入力電圧をホールドするサンプルホールド機能を有する。複数のコンパレータは、サンプリング源が同一である上位ビット用のコンパレータと下位ビット用のコンパレータとを含む。上位ビット用のコンパレータは、比較動作を完了してから、下位ビット用のコンパレータにおける比較動作が完了するまで、待機状態を維持する。

本発明の第 4の態様において、 A/D変換回路が提供される。 A/D変換回路は、ツリー状に接続され、 Nビットの A/D変換結果を出力する複数の単位回路を含む。複数の単位回路の各々は、アナログ入力電流を受け取る入力端子と、ァナログ入力電流に応じた電流を複数の電流経路に伝達する電流伝達回路と、複数の電流経路に接続され、アナログ入力電流の振幅範囲について変換ビット数（N ) に応じて均等分割された電流を複数の電流経路にそれぞれ供給する複数の定電流源と、複数の定電流源と電流伝達回路との間に接続され、該各定電流源から供給される電流から電流経路に伝達された電流を減算することにより得られた電流を出力する複数の電流出力端子と、減算により得られた電流に応じた出力信号をェンコ一ドし、アナログ入力電流に応じたデジタル信号を生成するェンコ一ド回路とを含む。複数の単位回路は、前段の単位回路と、前段の単位回路の複数の電流出力端子にその入力端子が接続された次段の複数の単位回路を含む。

本発明の第 5の態様において、 AZD変換回路が提供される。 A/D変換回路は、パイプライン接続され、 Nビットの A/D変換結果を出力する複数の単位回路を含む。複数の単位回路の各々は、アナログ入力電流を入力する入力端子と、アナログ入力電流に応じた電流を複数の電流経路に伝達する電流伝達回路と、複数の電流経路に接続され、アナログ入力電流の振幅範囲について変換ビット数（ N) に応じて均等分割された電流を供給する複数の定電流源と、複数の定電流源と電流伝達回路との間に接続され、該各定電流源から供給される電流から電流経路に伝達された電流を減算することにより得られた電流を出力する複数の電流出力端子と、減算により得られた電流に応じた出力信号をエンコードし、アナログ入力電流に応じたデジタル信号を生成するェンコ一ド回路と、前段の単位回路の複数の電流出力端子と次段の単位回路の入力端子との間に接続されたサンプルホールド回路とを含む。

[図面の簡単な説明]

図 1は、半導体集積回路の概略構成図である。

図 2は、本発明の第 1実施形態の D/A変換回路を示す回路図である。

図 3は、図 1の DZA変換回路の制御回路を示す回路図である。

図 4は、電圧 V Oを出力する動作状態を示す回路図である。

図 5は、 '電圧 V 8を出力する動作状態を示す回路図である。

図 6は、本発明の第 1実施形態の AZD変換回路を示す回路図である。

図 7は、図 6の A/D変.換回路の動作を示すタイムチャートである。図 8は、図 6の A/D変換回路のコンパレータの判定表を示す説明図である図 9は、図 6の AZD変換回路のコンパレータの判定表を示す説明図である図 1 0は、図 6の AZD変換回路の変換表を示す説明図である。

図 1 1は、図 6の AZD変換回路のコンパレータと制御回路を示す回路図である。

図 1 2は、図 1 1のコンパレータの動作を説明するための説明図である。図 1 3は、図 1 1のコンパレータの動作を説明するための説明図である。図 1 4は、本発明の第 2実施形態の AZD変換回路を示す回路図である。図 1 5は、本発明の第 2実施形態の原理説明図である。

図 1 6は、図 1 4の AZD変換回路の基本ュニットを示す回路図である。図 1 7は、図 1 6の基本ュニットのコンパレータを示す回路図である。図 1 8は、 1段目の基本ュ-ットの真理値表を示す説明図である。

図 1 9は、 2段目の基本ュニットの真理値表を示す説明図である。

図 2 0は、図 1 4の A/D変換回路の真理値表を示す説明図である。

図 2 1は、本発明の第 3実施形態の AZD変換回路を示す回路図である。図 2 2は、図 2 1の A/D変換回路の基本ュニットを示す回路図である。図 2 3は、図 2 2の基本ュニットの真理値表を示す説明図である。

図 2 4は、図 2 2の基本ュニットのコンパレータを示す回路図である。図 2 5は、図 2 1の AZD変換回路の真理値表を示す説明図である。

図 2 6は、本発明の第 4実施形態の A/D変換回路を示す回路図である。図 2 7は、図 2 6の AZD変換回路の S ZH回路を示す回路図である。図 2 8は、図 2 7の S /H回路の動作説明図である。

図 2 9は、図 2 6の AZD変換回路の動作を示すタイミングチヤ一トである図 3 0は、図 1 4の AZD変換回路の動作を示す説明図である。

図 3 1は、本発明の第 5実施形態の A/D変換回路を示す回路図である。図 3 2は、第 5実施形態の原理説明図である。図 3 3は、図 3 2の回路動作を示す説明図である。

図 3 4は、図 3 1の AZD変換回路の 1段目の基本ュニットを示す回路図である。

図 3 5は、図 3 1の AZD変換回路の真理値表を示す説明図である。

図 3 6は、図 3 1の AZD変換回路の 2段目の基本ュニットを示す回路図でめる。

図 3 7は、 2段目基本ュニットへの各出力電流を示す説明図である。

図 3 8は、 2段目基本ュニットへの各出力電流を示す説明図である。

図 3 9は、本発明の第 6実施形態の A/D変換回路を示す回路図である。図 4 0は、図 3 9の AZD変換回路の動作を示すタイミングチャートである図 4 1は、別例の DZA変換回路を示す回路図である。

図 4 2は、別例の AZD変換回路を示す回路図である。

図 4 3は、図 4 2の AZD変換回路の動作を説明する説明図である。.

図 4 4は、コンパレータの動作を説明するための説明図である。

-図 4 5は、従来の DZA変換回路を示す回路図である。

図 4 6は、従来の DZA変換回路を示す回路図である。

図 4 7は、従来の AZD変換回路を示す回路図である。

図 4 8は、図 4 7の A/D変換回路の動作を説明する説明図である。

図 4 9は、図 4 7の AZD変換回路の第 1選択回路を示す回路図である。図 5 0は、図 4 7の AZD変換回路の第 2選択回路及びコンパレータを示す回路図である。

図 5 1は、従来の AZD変換回路を示す回路図である。

図 5 2は、図 5 1の AZD変換回路の概念図である。

[発明を実施するための最良の形態]

以下、本発明を具体化した第 1実施形態を図面に従って説明する。

図 1には、半導体集積回路（L S I ) 1 1の概略構成図を示す。

L S I 1 1は大別して、デジタル信号を扱うデジタル部 1 2と、アナログ信号を扱うアナログ部 13と、デジタル部 12とアナログ部 13との間に設けられるィンターフェース部 14とを含む。

デジタル部 12には、 CPU15やメモリ 16を含む周知の論理演算回路が設けられている。アナログ部 13には、ァクチユエータに駆動信号を出力するためのドライバ回路 17や、そのァクチユエータの動作状態を検出するセンサからのセンサ信号を処理する検出回路 18が設けられている。

インターフヱース部 14には、デジタル信号をアナログ信号に変換する D/A 変換回路 21とアナログ信号をデジタル信号に変換する A/D変換回路 22とが設けられている。 DZA変換回路 21は、 CPU 15から入力されるデジタル信号をアナログ信号に変換し、該アナログ信号をドライバ回路 17に出力する。ドライバ回路 17は、そのアナログ信号を増幅した駆動信号を出力することでァクチユエータを駆動する。 0変換回路22は、検出回路 18から入力されるァナログ信号（検出信号）をデジタル信号に変換し、該デジタル信号を CPU 15 に出力する。

また、 CPU 15は、メモリ 16に格納されたプログラムに従って各種制御を実行し、 AZD変換回路 22からのデジタル信号に基づいてァクチユエ一タの動作状態を判断したり、ァクチユエータを駆動するために D/A変換回路 21に入力するデジタル信号を調整したりする。

図 2は、第 1実施形態の DZA変換回路 21を示す回路図であり、図 3は、 D /A変換回路 21の各スィツチを制御する制御回路 23を示す回路図である。図 2に示すように、 D/ A変換回路 21は、抵抗ストリング式の 4ビット DZ A変換回路であり、高電位電源 VRHと低電位電源 VRLとの間に複数（4ビットの場合、 16個）の抵抗素子 R0〜R 15が直列に接続されている。それら抵抗素子 RO〜Rl 5の接続点には、各接続点の電圧（V0~V15) を選択的に出力するめの第 1のスィッチ群（スィッチ SW0〜SW15) が接続されてい' る。第 1のスィッチ群の各スィッチ SW0〜SW15は、隣接する 4個毎にその出力が共通に接続され、その接続点（ノード） N0〜N3が第 2のスィッチ群（スィツチ SWAl〜SWD 1) を介して出力端子 OUTに接続されている。

詳しくは、スィッチ SW0〜SW3がノード NOに接続され、そのノード NO がスィツチ SWA 1を介して出力端子 OUTに接続される。スィツチ SW4〜S W7がノード N 1に接続され、そのノード N 1がスィツチ SWB 1を介して出力端子 OUTに接続される。スィッチ SW8〜SW1 1がノード N 2に接続され、そのノード N 2がスィツチ SWC 1を介して出力端子 OUTに接続される。スィツチ SW1 2〜SW15がノード N3に接続され、そのノード N 3がスィツチ S WD 1を介して出力端子 OUTに接続される。

また、ノード NOはスィッチ SWA 2を介して抵抗素子 R0と抵抗素子 R 1との接続点（電圧 V 1を出力する接続点）に接続されている。つまり、スィッチ S WA2はスィツチ SW1と並列接続となるよう該スィツチ SW1の両端に接続されている。同様に、ノード N1はスィッチ SWB 2を介して抵抗素子 R 4と抵抗素子 R 5'との接続点（電圧 V 5を出力する接続点）に接続され、ノード N 2はス' イッチ SWC 2を介して抵抗素子 R 8と抵抗素子 R 9との接続点（電圧 V 9を出力する接続点）に接続されている。さらに、ノード N 3はスィッチ SWD 2を介して抵抗素子 R 1 2と抵抗素子 R 1 3との接続点（電圧 V 1 3を出力する接続点 ) に接続されている。つまり、スィッチ SWB 2はスィッチ SW5と並列に接続され、スィツチ SWC 2はスィツチ SW9と並列に接続され、スィッチ SWD2 はスィッチ SW13と並列に接続されている。これら各スィッチ SWA2， SW B 2, SWC 2 , SWD 2が第 3のスィッチ群を構成している。

図 3に示すように、制御回路 23は、複数のノア回路 24 a〜24 eと複数のインバータ回路 25 a〜25 eとを含み.、入力信号である 4ビットのデジタル信号 D 0〜D 3に基づいて各スィッチを制御する。なお、図 3には、スィッチ SW

0〜SW3とスィツチ SWA 1, SWA2とを制御する.ための回路部分のみを示しており、他のスィッチを制御するための回路も同様に、複数のノア回路及ぴィンパータ回路で構成されている。

具体的には、第 1のノア回路 24 aには、第 1入力端子にデジタル信号 DOが入力され、第 2入力端子にデジタル信号 D 1が入力され、第 3入力端子にデジタル信号 D 2が入力され、第 4入力端子にデジタル信号 D 3が入力されている。そして、第 1のノア回路 24 aの出力端子からスィツチ SW0を制御するための制御信号が出力される。第 2のノア回路 2 4 bには、第 1入力端子にインバータ回路 2 5 aを介してデジタル信号 D 0の反転信号が入力され、第 2入力端子にデジタル信号 D 1が入力され、第 3入力端子にデジタル信号 D 2が入力され、第 4入力端子にデジタル信号 D 3が入力されている。そして、第 2のノア回路 2 4 bの出力端子からスイツチ S W 1を制御するための制御信号が出力される。

第 3のノア回路 2 4 cには、第 1入力端子にデジタル信号 D Oが入力され、第 2入力端子にインパータ回路 2 5 bを介してデジタル信号 D 1の反転信号が入力され、第 3入力端子にデジタル信号 D 2が入力され、第 4入力端子にデジタル信号 D 3が入力されている。そして、第 3のノア回路 2 4 cの出力端子からスイツチ S W 2を制御するための制御信号が出力される。

第 4のノア回路 2 4 dには、第 1入力端子にインバータ回路 2 5 cを介してデジタル信号 D 0の反転信号が入力され、第 2入力端子にインバータ回路 2 5 dを介してデジタル信号 D 1の反転信号が入力され、第 3入力端子にデジタル信号 D 2が入力され、第 4入力端子にデジタル信号 D 3が入力されている。そして、第 4のノア回路 2 4 dの出力端子からスィッチ S W 3を制御するための制御信号が出力される。

また、第 1のノア回路 2 4 aの出力信号は、第 5のノア回路 2 4 eの第 1入力端子に入力され、第 2のノア回路 2 4 bの出力信号は、第 5のノア回路 2 4 eの第 2入力端子に入力されている。さらに、第 3のノア回路 2 4 cの出力信号は、第 5のノア回路 2 4 eの第 3入力端子に入力され、第 4のノア回路 2 4 dの出力信号は、第 5のノア回路 2 4 eの第 4入力端子に入力されている。そして、第 5 のノア回路 2 4 eの出力信号がインバータ回路 2 5 eを介して反転され、スィッチ S WA 1を制御するための制御信号として出力される。また、第 5のノア回路 2 4 eの出力信号がスィツチ S WA 2を制御するための制御信号として出力される。

ここで、例えば、制御回路 2 3に入力されるデジタル信号 D 0〜D 3が全て L レベルである場合、第 1のノア回路 2 4 aの出力信号が Hレベルとなり、第 2〜第 4のノア回路 2 4 b〜2 4 dの出力信号は Lレベルとなる。また、第 5のノア回路 2 4 eの出力信号は Lレベルとなり、インバータ回路 2 5 eから出力される制御信号は Hレベルになる。この場合、図 4に示すように、スィッチ SW0がォオンされ、スィッチ SW1〜SW3はオフされる。さらに、スィッチ SWA1がオンされ、スィッチ SWA 2はオフされる。つまり、デジタル信号 DO〜D 3が全て Lレベルである場合には、抵抗素子 R 0と低電位電源 VR Lとの接続点の電圧 VO (低電位電源 VRLの電圧 =0) が選択され、その電圧 V0がスィッチ S WO及ぴスィツチ SWA1を介して出力端子 OUTから出力される。

またこのとき、スィッチ SW4〜SW1 5はオフされ、スィッチ SWB 1， S WC 1 , SWD 1もオフされる。さらに、スィッチ SWB 2， SWC 2, SWD 2はオンされる。従って、ノード N 1には抵抗素子 R 4, R 5間の電圧 V 5がスィツチ SWB 2を介して供給され、ノード N 1に接続している各スィツチ SW4 〜SW7， SWB 1の寄生容量 C 4〜C 7， C B 1 1には電圧 V 5に応じた電荷が充電される。また、ノード N 2には抵抗素子 R 8， R 9間の電圧 V 9がスイツチ SWC 2を介して供給され、ノード N 2に接続している各スィツチ SW8〜S Wl 1 , SWC 1の寄生容量 C 8〜C 1 1， CC 1 1には電圧 V9に応じた電荷が充電される。さらに、ノード N 3には抵抗素子 R 1 2, R 1 3間の電圧 VI 3 がスィツチ SWD 2を介して供給され、ノード N 3に接続している各スィツチ S Wl 2〜SW1 5， SWD 1の寄生容量 C 1 2〜C 1 5, CD 1 1には電圧 VI 3に応じた電荷が充電される。

なお、図 4において、各寄生容量 C 0〜C 1 5， CA1 1〜CD 1 1， C A 1 2〜CD 12， CA2〜CD2について（x) で示される数値 xは、それら容量に電圧 V 1が印加されたときの充電電荷を基準電荷（ 1 ) とし該基準電荷に対する充電電荷を示している。

このように、電圧 V0を出力端子 OUTから出力する場合、該出力端子 OUT には、スィッチ SW0〜SW3， SWA 1 , SWB 1 , SWC 1 , SWD 1 , S WA2の合計 9個のスィッチが接続されている。従って、それら 9個のスィッチの寄生容量が出力側から見える（出力端子 OUTの出力電圧に影響を及ぼす）ことになる。

その後、抵抗素子 R 7， R 8間の電圧 V 8を選択する場合、デジタル信号 DO 〜D 3に応じた制御信号が制御回路 23から各スィッチに出力され、図 5に示すように、スィッチ SW8がオンされ、スィッチ SW0〜SW7, SW9〜SW1 5がオフされる。また、スィッチ SWC 1がオンされ、スィッチ SWA1, SW B 1 , SWD 1がオフされる。さらに、スィッチ SWA2， SWB 2, SWD 2 がオンされ、スィッチ SWC 2がオフされる。

つまり、第 2のスィッチ群のうちのスィッチ SWA 1， SWB 1 , SWD 1がオフに制御され、それらスィッチ SWA 1， SWB 1 , SWD 1に接続される第 3のスィッチ群のスィッチ SWA 2， SWB 2, SWD 2はオンに制御される。また、第 2のスィッチ群のうちのスィッチ SWC 1がオンに制御され、そのスィツチ SWC 1に接続される第 3のスィツチ群のスィツチ SWC 2はオフに制御される。

この場合、スィッチ SW8及びスィッチ SWC 1がオンされることにより、抵抗素子 R 7, R 8間の電圧 V 8がスィツチ SW8及びスィツチ SWC 1を介して出力端子 OUTに伝達され、その電圧 V 8が出力端子 OUTから出力される。また、電圧 V8を伝達するノード N2にはスィッチ SW8〜SW1 1, SWC 1 , SWC 2が接続されており、該各スィッチ SW8〜SW1 1 , SWC 1 , SWC 2 (寄生容量）に加わる電圧は、変換前（電圧 V0の出力時）の電圧 V 9から電圧 V 8になる。そして、各スィッチ SW8〜SW1 1， SWC 1 , SWC 2の寄生容量には電圧 V 8に応じた電荷が充電される。従って、各スィッチ SW8〜S Wl l, SWC 1 , SWC 2の寄生容量には、電圧 V 9から電圧 V 8への電圧変化量（ = V9_V8) に応じた電荷が移動することとなる。

次に、第 1実施形態の D/A変換回路 21の特徴を以下に記載する。

D/A変換回路 21では、各スィツチ SW0〜SW1 5， SWA1〜SWD 1 の接続を 2段のッリ一構造としたので、出力側からみた各スィツチの寄生容量が図 45の従来の DZA変換回路 1と比較して低減されるため、変換スピードを向上することができる。

また、 D/A変換回路 21では、各ノード N0〜N 3に所定電圧を印加するための第 3のスィッチ群（スィッチ SWA2〜SWD 2) が設けられているので、各ノ一ド N 0〜N 3に接続されるスィツチの寄生容量に予め所定の電荷を充電することができる。この構成によって、変換時の各スィッチの切り替え動作に伴う電荷の移動量が低減されるため、変換時間を短縮することができる。そして、この DZA変換回路 21を用いることにより、 LS I 1 1における処理の高速化を実現することができる。

また、 DZ A変換回路 21の制御回路 23は、複数のノア回路 24 a ~24 e とインパータ回路 25 a〜25 eとによる論理回路で構成されており、各スイツチの切り替えタイミングを的確に制御することができる。

因みに、上記特許文献 1では、抵抗ストリングで発生させたリセット電圧を、ッリ一状に接続したスィツチ間の各ノードに印加することで、電荷の移動量を低減するよう構成した DZA変換回路が開示されている。その DZA変換回路では、分割抵抗の中間タップ（2つの抵抗の接続点）からリセット電圧を供給する必要があるため、抵抗ストリングを構成する抵抗の素子数が増大してしまう。これに対し、第 1実施形態の DZA変換回路 21は、第 1のスィッチ群のスィッチ S Wl , SW5, SW9 , SW1 3に並列接続した第 3のスィッチ群のスィッチ S WA2〜SWD 2により各ノード NO〜N 3に所定電圧を印加するものである。よって、 DZA変換回路 21は、抵抗ストリングの抵抗素子数を増やす必要がないため、比較的簡素な回路構成となる。

図 6は、本発明の第 1実施形態の AZD変換回路 22を示す回路図であり、図 7は、その動作を示す説明図である。

図 6に示すように、 0変換回路22は、 2ビットの直並列 A/Dコンバータであり、 2つのコンパレータ CMP 1 , CMP 2を用い、上位ビットと下位ビットとに分けて順番に Aノ D変換を行う。

Aノ D変換回路 22において、高電位電源 VRHと低電位電源 VRLとの間には同一抵抗値の 4つの抵抗素子 R 21〜R 24が直列に接続されており、各電源 VRH, VRL間の電圧が抵抗素子 R 21〜R 24により分圧される。そして、その抵抗素子列で分圧された各基準電圧 V21， V22, V23について、基準電圧 V22がコンパレータ CMP 1に入力され、基準電圧 V21が第 1のスィッチ SW21を介してコンパレータ CMP 2に入力され、基準電圧 V23が第 2のスイッチ SW22を介してコンパレータ CMP 2に入力される。コンパレータ CM P 1は、入力電圧 V I Nが基準電圧 V 22よりも低いか高いかを判定を判定し、その判定結果に基づきインバータ回路 27を介して上位ビットの信号 D 1を出力する。

この上位ビットの信号 D 1は選択回路 28に入力され、該選択回路 28はその信号 D 1のレベルに応じて前記第 1及び第 2のスィッチ SW21， SW22のレヽずれか一方を選択的にオンする。具体的には、上位ビットの信号 D 1が Lレベルである場合、第 1のスィッチ SW2 1がオンされ、第 2のスィッチ SW22はォフされ、基準電圧 V 21が第 1のスィツチ SW21を介してコンパレータ CMP

2に入力される。また、上位ビットの信号 D 1が Hレベルである場合、第 1のスイッチ SW21がオフされ、第 2のスィッチ SW22がオンされ、基準電圧 V2

3が第 2のスィッチ SW22を介してコンパレータ CM P 2に入力される。

コンパレータ CMP 2は、入力電圧 V I Nが基準電圧 V 2 1又は V23よりも低いか高いかを判定し、その判定結果に基づき下位ビットの信号 DOを出力する図 8には、コンパレータ CMP 1の判定表を示し、図 9には、コンパレータ C MP 2の判定表を示す。また、図 10には、 A/D変換回路 22の変換表を示している。■

すなわち、入力電圧 V I Nが基準電圧 V22よりも小さい場合（V I N<V2 2) 、コンパレータ CMP 1は、インバータ回路 27を介して Lレベル（=0) の出力信号 D 1を出力する。この場合、選択回路 28は、第 1のスィッチ SW2 1を選択して該スィツチ SW2 1をオンし、第 2のスィツチ SW22をオフする。一方、入力電圧 V I Nが基準電圧 V 22以上である場合（V I N≥V22) 、コンパレータ CMP 1は、インバータ回路 27を介して Hレベル（= 1) の出力信号 D 1を出力する。この場合、選択回路 28は、第 2のスィツチ SW22を選択して該スィツチ SW22をオンし、第 1のスィツチ S W 21をオフする。

第 1のスィッチ SW21が選択される場合（V I N<V22) 、基準電圧 V 2 1がコンパレータ CMP 2に入力される。図 9に示すように、コンパレータ CM P 2は、その基準電圧 V 21が入力電圧 V I Nよりも高い場合（V I N<V21 ) 、 Lレベル (=0) の出力信号 D 0を出力する。また、コンパレータ CMP 2 は、基準電圧 V 21が入力電圧 V I N以上である場合（V I N≥V21) 、 Hレベル（= 1) の出力信号 DOを出力端子から出力する。

第 2のスィッチ SW22が選択される場合（V I N≥V22) 、基準電圧 V 2 3がコンパレータ CMP 2に入力される。コンパレータ CMP 2は、その基準電圧 V 23が入力電圧 V I Nよりも高い場合（V I N<V23) 、 Lレベル（= 0 ) の出力信号 DOを出力する。ま、コンパレータ CMP 2は、基準電圧 V 23 が入力電圧 V I N以上である場合（V I N≥V23) 、 Hレベル（=1) の出力信号 DOを出力する。

従って、図 10に示すように、 AZD変換回路 22から出力される各信号 D 1 ， D 0は、入力電圧 V I Nが低電位電源 VR Lの電圧以上であり基準電圧 V 21 よりも低い場合、 D 1 = 0， D0 = 0となり、入力電圧 V I Nが基準電圧 V 21 以上であり基準電圧 V22よりも低い場合、 D 1 = 0, D 0 =1となる。また、入力電圧 V I Nが基準電圧 V 22以上であり基维電圧 V 23よりも低い場合、 D 1 = 1, D0 = 0となり、入力電圧 V I Nが基準電圧 V 23以上であり、高電位電源 VRHの電圧以下である場合、 D l = l， D 0 = 1となる。

図 1 1には、コンパレータ CMP 1， CMP 2とその動作を制御するための制御回路 29の回路図を示す。コンパレータ CMP 1, CMP 2は、従来と同様の回路構成（図 50参照）であり、インバータ回路 7と容量 C 21とスィッチ SW A, SWB, SWCとで構成されている。各コンパレータ CMP 1 , CMP 2は、サンプリングしたアナログ電圧をホールドするサンプリングホールド機能を有する。

制御回路 29は、直列に接続された 2つのインバータ回路 29 a， 29 bを備える。インバータ回路 29 aに外部クロック CLKが入力され、そのインバータ回路 29 aから制御信号 CL Xが出力され、インバータ回路 29 bから制御信号 CLが出力される。つまり、制御回路 29は、外部クロック CLKが Hレベルであるとき、 Lレベルの制御信号 C L Xと Hレベルの制御信号 C Lを出力し、外部クロック CLKが Lレベルであるとき、 Hレベルの制御信号 C L Xと Lレベルの制御信号 C Lを出力する。この制御信号 C L Xと制御信号 C Lは信号レベルを反転した相補信号である。

コンパレータ CMP 1において、スィツチ SWAは Hレベルの制御信号 C L x によりオンし、スィッチ SWB， SWCは Hレベルの制御信号 C Lによりオンする。また、コンパレータ CMP 2において、スィッチ SWA， SWCは Hレベルの制御信号 CL Xによりオンし、スィツチ SWBは Hレベルの制御信号 C Lによりオンする。

図 1 2には、コンパレータ CMP 1の動作を説明するための説明図を示し、図 1 3には、コンパレータ CMP 2の動作を説明するための説明図を示す。

すなわち、コンパレータ CMP 1は、外部クロック C LKが Hレベル（制御信号 CLxが Lレベル、制御信号 CLが Hレベル）であるとき、スィッチ SWAが ^フしスィツチ SWB, SWCがオンして基準電圧 V 22の取り込み動作を行う。また、コンパレータ CM P 1は、外部クロック C LKが Lレベル（制御信号 C Lxが Hレベル、制御信号 CLが Lレベル）であるとき、スィッチ SWAがオンしスィツチ SWB, SWCがオフして基準電圧 V22と入力電圧 V I Nとの電圧比較を行う。

一方、コンパレータ CMP 2は、外部クロック C LKが Lレベル（制御信号 C Lxが Hレベル、制御信号 CLが Lレベル）であるとき、スィッチ SWA, SW Cがオンしスィツチ SWBがオフして入力電圧 V I Nの取り込み動作を行う。また、コンパレータ CMP 2は、外部クロック C LKが Hレベル（制御信号 CLx が Lレベル,、制御信号 CLが Hレベル）であるとき、スィッチ SWA, SWC力 S オフし、スィッチ SWBがオンして入力電圧 V I Nと基準電圧 V 21 (又は基準電圧 V 23 ) との電圧比較を行う。

次に、第 1実施形態の AZD変換回路 22の動作について図 7を用いて説明する。なおこの動作例では、時刻 t l〜t 5の期間にて高電位電源 VRHと等しい入力電圧 V I Nが入力される。

時刻 t 1〜 t 2の区間では、コンパレータ CM P 1は、基準電圧 V 22の取り込み動作を行う。すなわち、コンパレータ CMP 1において、スィッチ SWAがオフされスィッチ SWB, SWCがオンされ、スィッチ SWBを介して印加される基準電圧 V 22により容量 C 21が充電される。またこのとき、コンパレータ CMP 2は、時刻 t 1以前の区間（時刻 t 0〜t 1の区間）でのコンパレータ C MP 1の比較結果（Lレベルの信号 D 1) に基づいて基準電圧 V 21と容量 C 2 1の電圧（低電位電源 VRLの電圧）とを比較し、 Lレベル（=0) の信号 DO を出力している。

Bき刻 t 2〜 t 3の区間では、コンパレータ CMP 1は、容量 C 21に取り込んだ基準電圧 V 22と入力電圧 V I N (高電位電源 VRHの電圧）との比較動作を行う。すなわち、コンパレータ CMP 1において、スィッチ SWAがオンされスイッチ SWB, SWCがオフされ、スィッチ SWAを介して入力電圧 V I Nが容量 C 21に入力される。そして、入力電圧 V I Nは基準電圧 V 22よりも高いため、容量 C 21を介してインパータ回路 7に入力される電圧がしきい値電圧よりも高くなり、インパータ回路 7の出力信号 D 1 Xは Lレベル（=0) となる。このコンパレータ CMP 1の出力信号 D 1 Xは、インバータ回路 27で反転され、 Hレベル（= 1) の信号 D 1として出力される。

また、時亥 ij t 2〜 t 3の区間において、コンパレータ CMP 2では、スィッチ SWA, SWCがオンされスィッチ SWBがオフされ、スィッチ SWAを介して印加される入力電圧 V I Nにより容量 C 21が充電される（電圧 V I Nが容量 C 21に取り込まれる）。

時刻 t 2〜t 3の区間におけるコンパレータ CMP 1の比較動作の完了とコンパレータ CMP 2の取り込み動作の完了は同じタイミングである。そして、そのコンパレータ CMP 1の比較動作の完了と同時に、選択回路 28は、第 1のスィツチ SW21をオンからオフに、第 2のスィツチ SW22をオフからオンに切り替える。従って、時刻 t 3以降では、コンパレータ CMP 2に第 2のスィッチ S W22を介して基準電圧 V 23が入力される。

その後、時刻 t 3〜 t 4の区間において、コンパレータ CMP 1は、スィッチ SWAがオフされスィッチ SWB, SWCがオンされることで、基準電圧 V 22 を取り込む。また、コンパレータ CMP 2は、スィッチ SWA、 SWCがオフされスィツチ SWBがオンされることで、スィツチ SWBを介して入力される基準電圧 V 23と容量 C 21に取り込んだ入力電圧 V I Nとを比較し、 Hレベル（= 1) の信号 DOを出力する。

上述した時刻 t l〜t 4での動作が AZD変換回路 22で繰り返し行われることによって、連続したアナログ信号（入力電圧 V I N) が 2ビットのデジタル信号 D 0, D 1に変換される。

次に、本発明の第 1実施形態の AZD変換回路 22の特徴を以下に記載する。ノ0変換回路22は、従来の A/"D変換回路 3と比較して、下位ビット用のコンパレータ CMP 2を 1つに削減できることから、その消費電力を低減することができる。また、 AZD変換回路 22の回路規模を削減することができる。さらに、外部ク口ック C LKに同期して電圧の取り込み動作と電圧の比較動作とが繰り返し実施されるので、従来の A/D変換回路 3と同等の変換スピードを確保することができる。

また、この A/D変換回路 22を用いることにより、 LS I 11において処理速度を落とすことなく小型化及び低消費電力化を図ることができる。

以下、本発明を AZD変換回路に具体化した第 2実施形態を説明する。

図 14に示す第 2実施形態の AZD変換回路 31も、上記第 1実施形態と同様に、 L S I 1 1のインターフェース部 14に組み込まれ、アナログ部 13から入力されるアナログ信号をデジタル信号に変換し、該デジタル信号をデジタル部 1 2に出力する。

AZD変換回路 31は、 4ビットの AZD変換回路であり、複数の基本ュニット（単位回路） 32， 32 a〜32 dが 2段のツリー状に接続されている。各基本ユニット 32， 32 a〜32 dには、 1つの入力端子 I Nと 2つのデータ出力端子 DOO, DO 1と電流出力用の 4つの出力端子（電流出力端子） A〜Dとが設けられている。 1段目の基本ュニット 32の出力端子 Aは 2段目の基本ュニット（Aユニット） 32 aの入力端子 I Nに接続され、出力端子 Bは 2段目の基本ユニット（Bユニット） 32 bの入力端子 I Nに接続されている。また、 1段目の基本ユニット 32の出力端子 Cは 2段目の基本ユニット（Cユニット） 32 c の入力端子 I Nに接続され、出力端子 Dは 2段目の基本ユニット（Dユニット） 32 dの入力端子 I Nに接続されている。

1段目の基本ュニット 32のデータ出力端子 DO 0, DO 1と 2段目の各ュニット 32 a〜 32 dのデータ出力端子 DO 0， DO 1は出力選択回路 34に接続されている。出力選択回路 34には 4つのデータ出力端子 DO 0〜DO 3が設けられており、各出力端子 DO0〜DO 3から 4ビットの信号（デジタルコード） D 0〜D 3が出力される。

図 15は、第 2実施形態の原理説明図である。図 1 5に示すように、 1段目の基本ュニット 32において、入力端子 I Nと低電位電?原 V Sとの間にはダイォード接続されたトランジスタ N 1 0が設けられており、入力端子 I Nから供給される入力電流 I n 1が該トランジスタ N10を介して流れる。また、高電位電源 V Dと低電位電源 V Sとの間には、定電流源 320〜 323とトランジスタ N 20 〜N23との直列回路が 4系統設けられている。

トランジスタ N 10のゲートと各トランジスタ N 20〜N 23のゲートは、互いに接続されるとともにトランジスタ N 10のドレインに接続されている。従つて、トランジスタ N10と各トランジスタ N 20〜N23とによりカレントミラ一回路が構成される。第 2実施形態では、このカレントミラー回路が電流伝達回路に相当する。すなわち、カレントミラー回路によって、トランジスタ N 1 0を流れる入力電流 I n 1は、そのミラー比（具体的には、 1 ： 1) に応じて等倍に複写され、各トランジスタ N 20, N21 , N22, N23を含む 4系統の電流経路に伝達される。また、カレントミラー回路の出力となる各トランジスタ N 2 0〜N 23のドレインに接続されている各定電流源 320〜 323はそれぞれ異なる基準電流 I 20〜 I 23を流す。

定電流源 320〜 323とトランジスタ N20〜N23との接続点は、それぞれ出力端子 A〜Dに接続されており、各トランジスタ N 20〜N23に伝達された電流（入力電流 I n 1と等しい電流）が基準電流 I 20〜1 23から減算され、減算結果に応じた電流が各出力端子 A〜Dから出力される。

また、定電流源 320〜 323とトランジスタ N20〜N23との接続点の電位レベルがコンパレータ CO：!〜 CO 3に入力されており該コンパレータ CO 1 〜CO 3によって L o/H i判定される。各コンパレータ CO 1〜CO 3の判定信号（出力信号）はエンコーダ 35に入力されており、各コンパレータ CO 1〜 CO 3の判定信号がエンコーダ 35によりェンコ一ドされ、上位 2ビット分の信号 D 3， D2が出力される。

1段目の基本ュニット 32における各出力端子 A〜Dは、 2段目の各ュ-ット 32 a〜32 dにおける入力端子 I Nにそれぞれ接続される。なお、図 1 5では、出力端子 Bに接続される Bユニット 32 bのみを抜粋して記載している。 2段目の Bュニット 32 bにおいて、 1段目の出力端子 Bから供給された入力電流は 1段目と同様に処理され、下位 2ビット分の信号 D 1， D Oがエンコーダ 35から出力される。

図 1 6は、第 2実施形態における基本ュニット 32の具体的構成を示す回路図である。 4ビットの A/D変換回路 3 1は、図 16の基本ユニット 32を 2段接続することによって構成されている。

詳しくは、基本ュニット 32において、高電位電源 VDと低電位電源 V Sとの間に、定電流源 32 OA, 321 A, 321 B, 322 A, 322 B, 323 A ， 323 Bとトランジスタ N 2 OA, N 21 A, N 21 B, N 22 A, N 22 B , N23 A, N 23 Bとの直列回路が 7系統設けられている。トランジスタ N1 0のゲートと各トランジスタ N 20 A〜N 23 Bのゲートは、互いに接続されるとともにトランジスタ N 10のドレインに接続されている。従って、トランジスタ N 10と各トランジスタ N 20A〜N23 Bとによりカレントミラー回路が構成されている。このカレントミラー回路によって、トランジスタ N 10を流れる入力電流は、そのミラー比に応じて等倍に複写され、各トランジスタ N 20 A， N 21 A, N 21 B, N 22 A, N 22 B, N 23 A, N23 Bを含む 7系統の電流経路に伝達される。

定電流源 321 Aが流す基準電流 I 21 Aと定電流源 321 Bが流す基準電流 I 21 Bとは同じ電流値であり、定電流源 322 Aが流す基準電流 I 22 Aと定電流源 322 Bが流す基準電流 I 22 Bとは同じ電流値である。また、定電流源 323 Aが流す基準電流 I 23 Aと定電流源 323 Bが流す基準電流 I 23 Bとは同じ電流値である。

第 2実施形態において、基準電流 I 2 OAは、 Aノ D変換回路 31に入力される入力電流範囲の最大電流値が設定される。また、基準電流 I 21 A, I 22 A ， I 23 A ( I 21 B, I 22 B, I 23 B) は、入力電流範囲を A,D変換のビット数（N) で割り、それで得られた値（分割電流値）に基づき下記のように均等に割り振って設定される。すなわち、

I 2 OAは、 " 最大電流" I 21 Aと I 21 Bは、 " 最大電流一（入力電流範囲 ÷N[10進数]) X 1" I 22Aと I 22Bは、 " 最大電流一（入力電流範囲 ÷N[10進数]) X 2" I 23Aと I 23 Bは、 " 最大電流一（入力電流範囲 ÷N[10進数]) X 3" として設定される。

具体的に、入力電流範囲が 0〜1 6である場合、各基準電流は、 1 6を 4 (2 ビット）で分割することで下記のように設定される。なおここで、電流値の「1 」は、 AZD変換の単位電流に相当する電流値である。

I 20 A= 1 6

I 2 1 A= I 21 B= 1 6 - (16÷4) X 1 = 1 2

I 22 A= I 22 B= 1 6 - (16 ÷4) X 2 = 8

I 23 A= I 23 B= 1 6 - (1 6 ÷4) X 3 = 4

第 2実施形態では、最小入力電流である「0」はいずれの基準電流 I 20 A〜

1 23 Bとして割り振らない。

また、トランジスタ N 2 OAには出力端子 Aが、トランジスタ N 2 1 Aには出力端子 Bが、トランジスタ N 22 Aには出力端子 Cが、トランジスタ N 23 Aには出力端子 Dがそれぞれ接続されている。さらに、トランジスタ N 2 1 Bにはコンパレータ CO lカ、トランジスタ N 22 Bにはコンパレータ C〇 2力 S、トランジスタ N23 Bにはコンパレータ CO 3がそれぞれ接続されている。

この基本ュニット 32では、 3つのコンパレータ CO 1〜CO 3とエンコーダ 35とによってエンコード回路が構成されている。第 2実施形態では、そのェンコード回路が接続する第 1の減算回路（定電流源 32 1 B〜323 Bとトランジスタ N21 B〜N23Bとの直列回路）とは別に、次段に出力電流を出力するための第 2の減算回路（定電流源 320A〜323Aとトランジスタ N 20 A〜N

23 Aとの直列回路）が設けられている。

図 1 7は、コンパレータ C〇 l〜CO 3の具体的構成を示す回路図である。各コンパレータ CO l〜CO 3は、差動型コンパレータであり、複数の MOS トランジスタ Nl 1 , N 1 2, P l l, P 12、スィッチ SW31, SW32、インバータ回路 37 a， 37 b, 37 c、及び定電流源 38により構成されている。具体的には、基準電圧 REFが Nチャネル MOSトランジスタ Nl 1のゲートに供給され、入力電圧が Nチャネル MO S トランジスタ Nl 2のゲートに供給されている。 Nチャネル MO S トランジスタ N 1 1のドレインは、 Pチヤネノレ MO S トランジスタ P I 1を介して高電位電源 VDに接続され、 Nチャネル MOSトランジスタ N 1 2のドレインは、 Pチャネル MO S トランジスタ P 1 2を介して高電位電源 VDに接続されている。 Pチャネル MO S トランジスタ P 1 1， P 1 2のゲートは、互いに接続されるとともに Pチャネル MO Sトランジスタ P 1 1 .のドレインに接続されている。また、各 Nチャネル MOS トランジスタ N 1 1 , N 1 2のソースは互いに接続されるとともに定電流源 38に接続されている。さらに、 Pチヤネノレ MOSトランジスタ P 1 2と Nチヤネノレ M〇Sトランジスタ N 12との接続部がスィツチ SW31を介してインバータ回路 37 aに接続される。このインバータ回路 37 aとインバータ回路 37 bとは直列に接続され、そのインバータ回路 37 bの出力端子とインバータ回路 37 aの入力端子とがスィッチ SW32を介して接続されている。そして、インパータ回路 37 aの出力信号がインバータ回路 37 cで反転され、コンパレータ CO l〜CO 3の判定信号（出力信号）として出力される。

従って、コンパレータ C01〜C03は、入力電圧が基準電圧 REFよりも大きい場合に Lレベルの信号を出力し、入力電圧が基準電圧 REFよりも小さい場合には Hレベルの信号を出力する。なお、スィッチ SW3 1がオン、スィッチ S W32がオフである場合、その時の入力電圧に応じた判定信号が出力され、その状態からスィツチ SW31がオフ、スィッチ SW32がオンに切り替えられると、切り替え前の判定信号のレベルが保持される。

ここで、基本ユニット 32に入力される入力電流 I n 1の電流値が 5. 5である場合、各出力端子 A〜Dは、下記のように基準電流 I 20A〜 I 23 Aから 5 . 5を減算した電流を出力する。

A= I 20 A-5. 5 = 1 6— 5. 5 =+ 10. 5

B= I 21A— 5. 5 = 12— 5. 5 =+ 6. 5

C= 122 A- 5. 5 = 8-5. 5=+ 2. 5

D= 1 23 A- 5. 5 = 4— 5. 5=— 1. 5

またこのとき、コンパレータ CO l〜CO 3には基準電流 I 2 1 B〜I 23 B から 5. 5を減算した電流が入力される。つまり、各コンパレータ C01〜CO 3への入力電流は下記のようになる。

CO 1の入力電流 = I 21 B— 5. 5 = 1 2— 5. 5 =+ 6. 5

002の入カ電流= 1 228— 5. 5 = 8— 5. 5 =+ 2. 5

CO 3の入力電流 = 1 23 B— 5. 5 = 4-5. 5=— 1. 5

従って、コンパレータ CO 1の入力電圧は Hレベルとなり、出力信号は Lレべルとなる。また、コンパレータ CO 2の入力電圧は Hレベルとなり、出力信号は Lレベルとなる。さらに、コンパレータ CO 3の入力電圧は Lレベルとなり、出力信号は Hレベルとなる。

入力電流 I n 1が 5. 5である場合、出力端子 A = Hレベル、出力端子 B=H レベル、出力端子 C==Hレベル、出力端子 D = Lレベル、.コンパレータ CO 1の出力 =Lレベル、コンパレータ CO 2の出力 =Lレベル、コンパレータ CO 3の出力 =Hレベルとなる。従って、入力電流が 5. 5である場合、図 1 8の真理値表に示されるように、エンコーダ 35は、各コンパレータ CO 1〜CO 3の出力レベル（C01=L， CO 2 = L, CO 3 =H) に基づいて、 Lレベルの信号を出力端子 DO 1から出力し、 Hレベルの信号を出力端子 DO 0から出力する。なお上記では、入力電流 I n 1が 5. 5である場合について説明したが、それ以外の電流値である場合も同様に処理され、入力電流 I n 1に応じたレベルの信号（上位 2ビット分のデジタルコ一ド） D 3， D 2が基本ュニット 32のデータ出力端子 DO 1, D 00から出力される。

AZD変換回路 31において、 1段目の基本ュニット 32の各出力端子 A〜D から出力される電流は、それぞれ 2段目の基本ュニット 32 a〜32 dの入力端子 I Nに供給される（図 14参照）。すなわち、 1段目の基本ユニット 32における出力端子 Aの出力電流は 2段目の Aュニット 32 aに供給され、出力端子 B の出力電流は Bュニット 32 bに供給される。また、出力端子 Cの出力電流は C ユニット 32 cに供給され、出力端子 Dの出力電流は Dュニット 32 dに供給される。

1段目と 2段目とに用いられる各ュニット 32, 32 a〜 32 dは同様の回路構成であるが、 2段目の各ユニット 32 a〜 32 dにおいては、トランジスタ N 10とトランジスタ N 20A〜N23 Aとからなるカレントミラー回路のミラー比が 1 : 4 (2ビット）となるよう設定されている。つまり、この 2段目におけるミラー比は、基本ュニット 32の変換ビット数に応じて設定されている。また、 1段目と 2段目とのユニット 32, 32 a〜32 dでは、エンコーダ 3 5におけるェンコ一ドの論理が異なり、 2段目のエンコーダ 35の各出力端子 D O l, DOOから出力される信号は、図 1 9の真理値表に示すように、 1段目のユニット 32 (図 18の真理値表）に対して逆論理の信号レベルとなっている。上述したように、 1段目の基本ユニット 32の入力電流 I n 1が 5. 5である場合、その基本ュニット 32の出力端子 Aから 2段目の Aュニット 32 aの入力端子 I Nに + 10. 5の電流が供給される。この場合、 Aユニット 32 aにおいて、ミラー比が 1 ： 4であることからトランジスタ N 20A〜N23 Bに流れる電流は、 +10. 5 X 4=+42. 0となる。

また、 Aュニット 32 aの各定電流源 320 A〜323 Bの基準電流 I 2 OA 〜I 23Bは、 1段目のユニットと同一の設定値である。すなわち、

I 20 A= 16

I 21 A= I 21 B= 1 6 - (16 ÷4) X 1 = 1 2

I 22 A= I 22 B= 1 6 - (16 ÷4) X 2 = 8

I 23 A= I 23 B = 1 6 - (1 6 ÷4) X 3 = 4

である。従って、カレントミラー回路の出力（各トランジスタ N 20 A〜N 23 Bに流れる電流）である +42. 0は、基準電流 1 21 B, I 22 B, I 23 B の設定値を全て越える。そのため、 Aュニット 32 aはデータ出力端子 DO 1, DO 0から Lレベルの信号を出力する。

2段目の Bュニット 32 bの入力端子 I Nには、 1段目の出力端子 Bから + 6 . 5の電流が供給される。 Bユニット 32 bにおいて、 Aユニット 32 aと同様にミラー比が 1 ： 4であることからトランジスタ N 20A〜N23 Bに流れる電流は、 +6. 5 X4 =+26. 0となる。また、 Bユニット 32 bの各定電流源 320 A〜 323 Bの基準電流 I 20 A〜 I 23 Bは、 1段目のユエット 32と同一の設定値である。

従って、カレントミラー回路の出力（各トランジスタ N20A〜N23 Bに流れる電流）である +26. 0は、基準電流 1 2 I B, I 22B, I 23 Bの設定値を全て越える。そのため、 Bユニット 32 bはデータ出力端子 DO 1， DO 0 から: Lレベルの信号を出力する。

2段目の Cュニット 32 cの入力端子 I Nには、 1段目の出力端子 Cから + 2 • 5の電流が供給される。 Cユニット 32 cにおいて、 Aユニット 32 aと同様にミラー比が 1 ： 4であることからトランジスタ N 20 A〜N23 Bに流れる電流は、 +2. 5 X 4 =+10. 0となる。また、 Cユニット 32 cの各定電流源 320A〜323Bの基準電流 I 20 A〜 I 23 Bは、 1段目のュニット 32と同一の設定値である。

従って、カレントミラー回路の出力（各トランジスタ N 20A〜N23Bに流れる電流）が +10. 0であることから、出力端子 A〜Dは、下記のような電流を出力する。すなわち、

A= 16-10. 0 =+ 6. 0

B= 12-10. 0 =+2. 0

C= 8— 1 0. 0 =- 2. 0

D = 4— 1 0. 0=— 6. 0

またこのとき、各コンパレータ CO 1〜CO 3への入力電流は下記のようになる。

CO 1の入力電流 = 1 2— 10. 0 =+ 2 - 0

CO 2の入力電流 =8— 10. 0=-2. 0

CO 3の入力電流 =4一 10. 0 =- 6. 0

従って、コンパレータ CO 1の入力電圧は Hレベルになり、出力信号は Lレべルになる。また、コンパレータ CO 2の入力電圧は Lレベルになり、出力信号は Hレベルになる。さらに、コンパレータ CO 3の入力電圧は Lレベルになり、出力信号は Hレベルになる。その結果、 Cユニット 32 cはデータ出力端子 D〇 1 から Lレベルの信号を出力し、データ出力端子 DO 0から Hレベルの信号を出力する。

2段目の Dュニット 32 dの入力端子 I Nには、 1段目の出力端子 Dから一 1 . 5の電流が供給される。 Dユニット 32 dにおいて、 A ニット 32 aと同様にミラー比が 1 ： 4であることからトランジスタ N 20A〜N23 Bに流れる電流は、一 1. 5 X 4=— 6. 0となる。また、 Dユニット 32 dの各定電流源 3

20 A〜 323 Bの基準電流 I 20A〜I 23Bは、 1段目のュニット 32と同一の設定値である。

従って、カレントミラー回路の出力（各トランジスタ N20A〜N23 Bに流れる電流）である一 6. 0は、基準電流 1 21 B, I 22 B, I 23 Bの設定値を全て下回る。そのため、 Dユニット 32 dはデータ出力端子 DO 1， DO0から Hレベルの信号を出力する。

AZD変換回路 31の入力電流が 5. 5である場合、出力選択回路 34は、 1 段目の基本ュニット 32の出力信号（出力端子 DO 1の Lレベルの信号 D 3と出力端子 DO 0の Hレベルの信号 D 2) に基づいて、 2段目の各ユニット 32 a〜

32 dの中から Cユニット 32 cを選択する。そして、 1段目の基本ユニット 3 2のデータ出力端子 DO 1 , DO0と 2段目の Cュニット 32 cのデータ出力端子 DO 1 , DO 0とを組み合わせた 4ビットの出力信号 D 3〜D 0を出力する。すなわち、

D 3 =L = 0

D 2 =H= 1

D 1 =L= 0

D 0 =H= 1

となる。

このように、 AZD変換回路 31において、アナログ信号である入力電流 I n 1力 S5. 5であるとき、 2進数のデジタルコード = 「01 01」に変換される。図 20には、 AZD変換回路 31の真理値表を示している。 AZD変換回路 3 1において、入力電流の範囲が 0〜4である場合、 1段目の基本ユニット 32は、 Lレベルの出力信号 D 3, D 2を出力する。出力選択回路 34はその Lレベルの出力信号 D 3, D 2を上位 2ビット分の出力信号 D 3, D 2として出力するとともに、各信号 D3， D 2に基づいて Dユニット 32 dを選択し、 Dユニット 3 2 dの出力信号 D i d, D 0 dを下位 2ビット分の出力信号 D 1 , D0として出力する。なおここで、 Dユニット 32 dは、入力電流の範囲が 0〜1である場合、 Lレベルの出力信号 D 1 d, DO dを出力し、入力電流の範囲が 1〜2である場合、 Lレベルの出力信号 D 1 dと Hレベルの出力信号 DO dを出力する。また、 Dュニット 32 dは、入力電流の範囲が 2〜3である場合、 Hレベルの出力信. 号 D l dと Lレベルの出力信号 D 0 dを出力し、入力電流の範囲が 3〜4である場合、 Hレベルの出力信号 D 1 d， DO dを出力する。

入力電流の範囲が 4〜 8である場合、 1段目の基本ユニット 32は、 Lレベルの出力信号 D 3と Hレベルの出力信号 D 2を出力する。出力選択回路 34はその Lレベルの出力信号 D 3と Hレベルの出力信号 D 2に基づいて Cュニット 32 c を選択し、 Cユニット 32 cの出力信号 D 1 c , D 0 cを下位 2ビット分の出力信号 D l, DOとして出力する。なおここで、 Cユニット 32 cは、入力電流の範囲が 4〜5である場合、 Lレベルの出力信号 D 1 c, DO cを出力し、入力電流の範囲が 5〜6である場合、 Lレベルの出力信号 D l cと Hレベルの出力信号 DO cを出力する。また、 Cユニット 32 cは、入力電流の範囲が 6〜 7である場合、 Hレベルの出力信号 D 1 cと Lレベルの出力信号 D 0 cを出力し、入力電流の範囲が 7〜8である場合、 Hレベルの出力信号 D 1 c , DO cを出力する。入力電流の範囲が 8〜12である場合、 1段目の基本ユニット 32は、 Hレべルの出力信号 D 3と Lレベルの出力信号 D 2を出力する。出力選択回路 34はその Hレベルの出力信号 D 3と Lレベルの出力信号 D 2に基づいて Bュニット 32 bを選択し、 Bユニット 32 bの出力信号 D 1 b, D 0 bを下位 2ビット分の出力信号 D l, DOとして出力する。なおここで、 Bユニット 32 bは、入力電流の範囲が 8〜 9である場合、 Lレベルの出力信号 Π» 1 b, DO bを出力し、入力電流の範囲が 9〜10である場合、 Lレベルの出力信号 D l bと Hレベルの出力信号 DO bを出力する。また、 Bユニット 32 bは、入力電流の範囲が 10〜1 1である場合、 Hレベルの出力信号 D 1 bと Lレベルの出力信号 D 0 bを出力し、入力電流の範囲が 1 1〜12である場合、 Hレベルの出力信号 D 1 b, D O b を出力する。

入力電流の範囲が 1 2〜16である場合、 1段目の基本ユニット 32は、 Hレベルの出力信号 D 3， D 2を出力する。出力選択回路 34はその Hレベルの出力信号 D3， D 2に基づいて Aユニット 32 aを選択し、 Aユニット 32 aの出力信号 D l a, D 0 aを下位 2ビット分の出力信号 D 1， D 0として出力する。なおここで、 Aユニット 32 aは、入力電流の範囲が 12〜13である場合、 Lレベルの出力信号 D l a, DO aを出力し、入力電流の範囲が 13〜 14である場合、 Lレベルの出力信号 D 1 aと Hレベルの出力信号 D 0 aを出力する。また、 Aユニット 32 aは、入力電流の範囲が 14〜15である場合、 Hレベルの出力信号 D 1 aと Lレベルの出力信号 D 0 aを出力し、入力電流の範囲が 15〜 16 である場合、 Hレベルの出力信号 D 1 a， DO aを出力する。

次に、本発明の第 2実施形態の AZD変換回路 31の特徴を以下に記载する。 A/D変換回路 31は、同一構成の単位回路である基本ュニット 32， 32 a 〜32 dをツリー状に接続して構成されているため、その回路構成を簡素化することができる。また、各基準電流 I 20A〜I 23 Bの設定値を各基本ュニット 32, 32 a〜32 dにて同一とすることができるので、各基本ユニット間における相対精度誤差を抑えることができ、 AZD変換の精度を向上することができる。さらに、回路構成を簡素化できることから、 AZD変換回路 31の製造コストを低減することができる。

そして、この AZD変換回路 31を用いることにより、低コストの L S I 11 を実現することができる。また、 LS I 11の処理を的確に行うことも可能となる。

以下、本発明を AZD変換回路に具体化した第 3実施形態を説明する。

第 3実施形態の A/D変換回路は、 A/D変換を行う基本的な回路構成は上記第 2実施形態の AZD変換回路 31と同じであるが、 A/D変換の誤り訂正を行う機能が付加されている。

図 21に示すように、第 3実施形態の AZD変換回路 41も 4ビットの A,D 変換回路であり、複数の基本ュニット 42, 42 a〜 42 dが 2段のツリー状に接続されている。各基本ュニット 42, 42 a〜42 dには、入力端子 I Nとデータ出力端子 DO 0, DO 1と出力端子 A〜Dとに加え、誤り訂正用信号 DW0 〜DW4を出力するための出力端子 W0〜W4が設けられている。 AZD変換回路 41において、 1段目の基本ュニット 42と 2段目の基本ュニット 42 a〜4 2 dとの接続関係は、図 14に示す A/D変換回路 31と同じである。また、 1 段目の基本ユニット 42·のデータ出力端子 DO 0， DO 1 , 出力端子 W0〜W4 、及ぴ 2段目の各ユニット 42 a〜42 dのデータ出力端子 DO 0, DO lは出力選択訂正回路 44に接続されている。出力選択訂正回路 44には 4つのデータ出力端子 DO0〜DO3が設けられており、各出力端子から 4ビットの信号（デジタルコード） DO〜！ 33が出力される。

図 22には AZD変換回路 41に用いられる基本ュニット 42の回路構成を示し、図 23にはその基本ユニット 42の真理値表を示している。この基本ュニット 42において、コンパレータ CO 20〜CO24以外の回路動作は図 1 6の基本ユニット 32の回路動作と同じである。そのため、以下にはコンパレータ CO 20〜CO 24に関わる部分を中心に説明する。

図 22に示すように、基本ユニット 42は、上記第 2実施形態と相違して、力レントミラー回路を構成するトランジスタ N 20 B, N24Bと、誤り訂正用信号DW0〜DW4を出カするコンパレータCO20〜CO24と、基準電流 I 2 0 B, I 24 Bを流す定電流源 320 B, 324 Bとが追加されている。

具体的には、定電流源 320 Bとトランジスタ N 20 Bとの直列回路、及び定電流源 324Bとトランジスタ N24Bとの直列回路が高電位電源 V Dと低電位電源 VSとの間に設けられている。また、各トランジスタ N 20 B， N24 Bのゲートは、トランジスタ N10のゲートに接続されており、トランジスタ N 10 を流れる入力電流が 1 ： 1のミラー比によって各トランジスタ N 20B, N 24 Bに伝達される。

定電流源 320 Bとトランジスタ N 20 Bとの接続点はコンパレータ C O 20 の入力端子に接続され、定電流源 32 1 Bとトランジスタ N21 Bとの接続点はコンパレータ CO 21の入力端子に接続されている。また、定電流源 322 Bとトランジスタ N 22 Bとの接続点はコンパレータ CO 22の入力端子に接続され、定電流源 323 Bとトランジスタ N 23 Bとの接続点はコンパレータ C O 23 の入力端子に接続されている。さらに、定電流源 324Bとトランジスタ N 24 Bとの接続点はコンパレータ C O 24の入力端子に接続されている。

図 24は、コンパレータ CO 20〜CO 24の具体的構成を示す回路図である。各コンパレータ C020〜CO24は、抵抗素子 R40、スィッチ SW41, SW42、及ぴィンバータ回路 46 a〜46。により構成されている。

コンパレータ CO 20〜CO24の入力端子 I wは、抵抗素子 R 40を介して高電位電源 VDに接続されるとともに、スィッチ SW41を介してインバータ回路 46 aに接続されている。このインバータ回路 46 aとインバータ回路 46 b とが直列に接続され、そのインバータ回路 46 bの出力端子とインバータ回路 4 6 aの入力端子とがスィッチ SW42を介して接続されている。そして、インバータ回路 46 aの出力信号がインバータ回路 46 cで反転され、コンパレータ C O20〜CO24の判定信号（出力信号）として出力される。

このように構成したコンパレータ CO 20〜CO 24は、判定速度よりも判定精度に重点をおいた特性となる。コンパレータ CO 20〜CO 24では、入力端子 I wから電流が引かれた場合（基準電流 I 2.0 B〜I 24 Bよりもトランジスタ N20B〜N24Bに流れる電流が大きい場合）、スィッチ SW41を介してィンバータ回路 46 aに入力される入力電圧が該ィンパータ回路 46 aのスレツショルド電圧よりも低くなる。そのため、インパータ回路 46 cから Lレベルの信号が出力される。逆に、入力端子 I wから電流が引かれない場合（基準電流 I 20B〜 I 24Bよりもトランジスタ N 20B〜N24 Bに流れる電流が小さい場合）、スィッチ SW4 1を介してインパータ回路 46 aに入力される入力電圧が該インバータ回路 46 aのスレツショルド電圧よりも高くなる。そのため、ィンバータ回路 46 cから Hレベルの信号が出力される。

コンパレータ CO 20〜CO 24は、比較的にシンプルな構成であり、図 1 7 に示す差動型のコンパレータ CO l〜CO 3よりも遅い動作速度となるが、入力電流の有無に対する判定精度は、差動型のコンパレータ CO l〜CO 3と比較して高くなる。

次に、第 3実施形態の A/D変換回路 41の動作を説明する。なおここでは、コンパレータ CO 2が誤った判定信号を出力する場合を一例として説明する。差動型のコンパレータ CO 2では、それを構成するトランジスタ N 1 1， N 1 2の相対精度等が原因で入力端子間のオフセット電圧が生じる。そして、そのォフセット電圧が電流値に換算して ±0. 1となる場合、コンパレータ CO 2は、トランジスタ N 22 Bの出力電流が 7. 9〜8. 1の範囲である時に誤った判定をする可能性がある。

すなわち、トランジスタ N22Bの出力電流が 7. 9を出力しているのにコンパレータ CO 2が 8. 1であると誤判定する場合、出力端子 Cは +0. 1の出力電流を正確に出力するにもかかわらず、コンパレータ CO 2が Lレベルではなく、 Hレベルの信号を出力してしまう。その結果、エンコーダ 35は各出力端子 D 01， DO0から誤ったコードを出力することになる。

このとき、コンパレータ CO 22には、定電流源 322 Bの基準電流 I 22 B とトランジスタ N 22 Bの出力電流との差電流が入力される。そして、各電流が 8. 0と 7. 9とであることから、コンパレータ CO 22の入力端子から電流は引かれない。そのため、コンパレータ CO 22は正しい Hレベルの判定信号を誤り訂正用信号 DW 2として出力端子 W 2から出力する。

上述したように、コンパレータ CO 2は、コンパレータ CO 22よりも先に判定信号（出力信号）を確定することができるが、判定精度が低い。一方、コンパレータ CO 22は、その出力の確定時刻がコンパレータ CO 2よりも遅くなるが、その判定精度が高い。

従って、第 3実施形態のように、複数の基本ュニット 42， 42 a〜42 dを多段（2段）に接続して構成した AZD変換回路 41では、先ず、 1段目の基本ュニット 42と 2段目の基本ュニット 42 a〜42 dとは、動作速度の速いコンパレータ CO l〜CO 3の判定動作によって順次出力を確定する。そして、最終的な出力を確定する時に 1段目のコンパレータ C020〜CO24から出力される誤り訂正用信号 DW0〜DW4を用いて訂正処理を行う。その訂正処理により精度の高い A/D変換を実現することが可能となる。 '

図 25には、 AZD変換回路 41の真理値表を示している。

アナログ信号である入力電流 I n 1が 7. 9である場合に、 1段目の基本ュニット 42のコンパレータ CO 2が 8. 1と誤判定したとき、 1段目のデジタル出力として、 D 3=H、 D 2 = Lの信号レベルが出力される。そして、 2段目の基本ュニット 42 bには正常な電流が伝わるため、 2段目のデジタル出力として、 D1=H、 D 0 =Hの信号レベルが出力される。

従って、 4ビットのデジタル出力は、 101 1 (2進） = 1 1 (10進）となり、正しいコード（011 1 = 7) ではない誤ったデジタルコードが出力されてしまう。このとき、 1段目の基本ユニット 42の出力端子 W2から出力される誤り訂正用信号 DW 2は、正常レベルの Hレベルとなっている。信号 D3, D2のレベルから逆算すると、信号 DW2は Lレベルとなっていなければならない。出力選択訂正回路 44は、それら信号レベルに基づいて、 1段目の基本ユニット 4 2で誤判定があることを判定することができ、 1段目のデジタル出力の 1コード分、すなわち 10進数では 4の値を信号 D 3〜D0のデジタルコードから減算するといった訂正処理を行う。その訂正処理で、各信号 D3〜D0を、

D 3 =H → L

D 2 = L → H

D 1 =H → H

D 0 =H → H

の信号レベルとすることで、入力電流 I n l (=7. 9) に応じた正しい AZD 変換結果が得られる。

次に、本発明の第 3実施形態の AZD変換回路 41の特徴を以下に記載する。 A/D変換回路 41では、 1段目の基本ユニット 42の出力信号 D 3， D2と誤り訂正用信号 DW0〜DW4とに基づいて、該ュニット 42における誤判定の有無を判定することができる。そして、誤判定があった場合、誤り訂正用信号 D W3, DW2, DW1を参照し逆算することによって、出力信号 D 3, D 2の信号レベルを訂正することができる。従って、 A/D変換回路 41を用いることにより、高精度な AZD変換を実現することができる。

以下、本発明を AZD変換回路に具体化した第 4実施形態を説明する。

図 26に示すように、第 4実施形態の AZD変換回路 51は、パイプライン接続構成の 8ビット A/D変換回路であり、基本ュニット 52 a〜52 dが直列に 4段、サンプルホールド回路（SZH回路） 53 a〜53 d及びスィッチ SW5 3 a〜SW53 dを介して接続されている。なお、第 4実施形態において、 1段目〜 4段目の各基本ュニット 52 a〜52 dにおける回路構成及ぴその動作は、上記第 3実施形態の基本ュニット 42と同じであるので、その詳細な説明を省略する。以下には、第 3実施形態との相違点を中心に説明する。 AZD変換回路 51において、 1段目の基本ュニット 52 aの出力端子 A〜D はそれぞれ S/H回路 53 &〜53 (1とスィッチ3¹^53 &〜3 53 (1との直列回路を介して 2段目の基本ュニット' 52 bの入力端子 I Nに接続されている。 1段目の基本ュニット 52 aのデータ出力端子 DO 1， DOOには第 1選択回路 54 aが接続され、該選択回路 54 aはそのデータ出力端子 DO 1 , DOOの出力信号に基づいて、各スィツチ SW53 a〜SW53 dのいずれか 1つを選択的にオンする。これにより、 1段目の基本ユニット 52 aにおいて、入力電流 I n 1の範囲に応じた適切な出力端子が各出力端子 A〜Dの中から選択され、その出力端子に流れる電流が 2段目の基本ュニット 52 bに供給される。

また、 2段目の基本ュニット 52 bの出力端子 A〜Dはそれぞれ SZH回路 5 3 a〜53 dとスィッチSW53 a〜SW53 dとの直列回路を介して 3段目の基本ュニット 52 cの入力端子 I Nに接続されている。 2段目の基本ュニット 5 2 bのデータ出力端子 DO 1， D〇 0には第 2選択回路 54 bが接続され、該選択回路 54 bはそのデータ出力端子 DO 1， D〇 0の出力信号に基づいて、各スィツチ SW53 a〜SW53 dのいずれか 1つを灣択的にオンする。これにより、 2段目の基本ユニット 52 bにおいて、入力電流の範囲に応じた適切な出力端子が各出力端子 A〜Dの中から選択され、その出力端子に流れる電流が 3段目の基本ユニット 52 cに供給される。

さらに、 3段目の基本ュニット 52 cの出力端子 A〜Dはそれぞれ SZH回路 53 &〜53 (1とスィッチ3"\^53 &〜3"^53 (1との直列回路を介して 4段目の基本ュニット 52 dの入力端子 I Nに接続されている。 3段目の基本ュニット 52 cのデータ出力端子 DO 1, DOOには第 3選択回路 54 cが接続され、該選択回路 54 cはそのデータ出力端子 DO 1, DOOの出力信号に基づいて、各スィツチ SW53 a—SW53 dのいずれか 1つを選択的にオンする。これにより、 3段目の基本ユニット 52 cにおいて、入力電流の範囲に応じた適切な出力端子が各出力端子 A〜Dの中から選択され、その出力端子に流れる電流が 4段目の基本ュニット 52 dに供給される。

各基本ュニット 52 a〜52 dにおける誤り訂正用出力端子 W 4〜W0及ぴデータ出力端子 DOl， DO 0は制御回路 55に接続されている。制御回路 55は、外部クロック CLKに同期した所定のタイミングで各基本ュニット 52 a〜5 2 dの出力信号をラッチし、それら信号に基づいて 8ビットの出力信号（デジタルコード） D 7〜D0を出力する。またこのとき、制御回路 55は、各 SZH回路 53 a〜53 dに制御信号 S Iを出力し、該 S/H回路 53 a〜53 dのサンプリング（取り込み動作）とホールド（保持動作）とを制御する。

図 27には、 3 ^/11回路53 (53 a〜53 d) の具体的な回路構成を示し、図 28にはその動作説明図を示す。

図 27に示すように、 3ノ1^回路53は、スィッチ SW5 1と Nチャネル MO S トランジスタ N51， N52と容量 C 51とにより構成されている。スィッチ S W 51は、ダイォード接続されたトランジスタ N 51と直列に接続されており、前記制御回路 55からの制御信号 S Iによりオン 'オフされる。また、トランジスタ N 51のゲートはトランジスタ N 52のゲートに接続されるとともに、トランジスタ N 51のソースはトランジスタ N 52のソースに接続されている。そして、トランジスタ N51, N 52のゲートとソースとの間に容量 C 5 1が設けられている。

図 28に示すように、 3ノ11回路53にぉぃて、スィッチ SW51がオンされて入力電流がトランジスタ N 51に供給されると、トランジスタ N 52は、その入力電流に応じた出力電流を流す。このとき、容量 C 51はトランジスタ N 51 のゲート電圧によって充電される。その後、スィッチ SW51がオフされた場合、容量 C 1 1に充電（サンプリング）された充電電圧によってトランジスタ N 5 2が駆動され、 S_ H回路 53の出力電流は、スィッチ SW51がオフされる以前の電流値に保持される。

次に、第 4実施形態の AZD変換回路 5 1の動作について図 29を用いて説明する。なお、同図に記載されている「不」、「比」、「確」、「切」、「S」、「H」、「訂」は、それぞれ次に示す状態又は動作を表している。

不：不確定状態

比：コンパレータの比較動作

確：確定状態

切：スィツチ切り替え動作 S ：サンプリング（取り込み動作）

H ：ホールド（保持動作）

訂：デジタルコ一ドの訂正動作

図 29に示すように、この動作例では、時刻 t 0〜 t 2の期間においてアナ口グ入力である入力電流 I n 1が一定値に保持され、時刻 t 2で変動されている。時刻 t 1〜 t 2の期間において、 1段目の基本ュニット 52 aは、入力電流 I n 1に基づいてコンパレータ CO l〜CO 3の比較動作による判定を確定し、時刻 t 2〜t 3の期間で判定に応じたデジタル出力を確定しデータ出力端子 DO 1 , DO 0から出力する。また、時刻 t 2において、第 1選択回路 54 aは、その出力端子 DO 1 , DO 2のレベルに基づいて出力端子 A〜Dの選択 '切り替え動作を開始し、外部クロック C L Kに依存しなレ、所定タイミングでスィッチ S W 5 3 (SW53 a〜SW53 d) の切り替えを完了するとともに、その状態を時刻 t 4まで確定 '保持する。 3ノ：《回路53は、その出力端子 A〜Dの選択 '切り替え動作中に入力電流のサンプリングを行い、切り替えの確定 ·保持の期間では、サンプリングした入力電流をホールドして該入力電流に応じた電流を出力する。そして、その切り替えの確定 '保持の期間（ホールド期間）では、第 1選択回路 54 aが選択したスィツチ SW53を介して S/H回路 53の出力電流が 2段目の基本ュニット 52 bに供給される。

時刻 t 3〜 t 4の期間において、 2段目の基本ユニット 52 bは、 1段目の基本ュニット 52 aから供給される入力電流に基づいてコンパレータ CO 1〜CO 3の比較動作による判定を確定し、時刻 t 4〜t 5の期間で判定に応じたデジタル出力を確定しデータ出力端子 DO 1, DO 0から出力する。また、時刻 t 4において、第 2選択回路 54 bは、その出力端子 DO 1， DO 2のレベルに基づいて出力端子 A〜Dの選択 ·切り替え動作を開始し、外部クロック C L Kに依存しない所定タイミングでスィツチ SW53の切り替えを完了するとともに、その状態を時刻 t 6まで確定 ·保持する。 3/：«回路53は、その出力端子 A〜Dの選択 ·切り替え動作中に入力電流のサンプリングを行い、切り替えの確定 ·保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた電流を出力する。そして、その切り替えの確定 ·保持の期間（ホールド期間）では、第 2 選択回路 54 bが選択したスィツチ SW53を介して SZH回路 53の出力電流が 3段目の基本ュニット 52 cに供給される。

時刻 t 5〜t 6の期間において、 3段目の基本ユニット 52 cは、 2段目の基本ュ-ット 52 bから供給される入力電流に基づいてコンパレータ C〇 1〜CO 3の比較動作による判定を確定し、時刻 t 6〜 t 7の期間で判定に応じたデジタル出力を確定しデータ出力端子 DO 1 , DO0から出力する。また、時刻 t 6において、第 3選択回路 54 cは、その出力端子 DO 1, DO 2のレベルに基づいて出力端子 A〜Dの選択 ·切り替え動作を開始し、外部ク口ック C LKに依存しない所定タイミングでスィツチ SW53の切り替えを完了するとともに、その状態を時刻 t 8まで確定 '保持する。 3 11回路53は、その出力端子 A〜Dの選択 ·切り替え動作中に入力電流のサンプリングを行い、切り替えの確定 ·保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた出力電流を出力する。そして、その切り替えの確定 '保持の期間（ホールド期間）では、第 3選択回路 54 cが選択したスィツチ SW53を介して SZH回路 53の出力電流が 4段目の基本ュニット 52 dに供給される。

時刻 t 7〜 t 8の期間において、 4段目の基本ユニット 52 dは、 3段目の基本ュニット 52 cから供給される入力電流に基づいてコンパレータ CO 1〜CO 3の比較動作による判定を確定し、時刻 t 8〜 t 9の期間で判定に応じたデジタル出力を確定してデータ出力端子 DO 1， DO 0から出力する。

1段目から 3段目までの基本ュニット 52 a〜 52 cにおいて各誤り訂正用出力端子 W0〜W 4の出力を確定状態とする期間は、該各基本ュニット 52 a〜5 2 cの出力に繋がる SZH回路 53のホールド期間と同一期間である。そのため、コンパレータ CO l〜CO 3に比べて、コンパレータ CO 20〜CO 24における判定に要する時間を長く確保することが可能となっている。

また、各誤り訂正用出力の確定期間では、各誤り訂正用出力端子 W0〜W 4からの出力信号 DW0〜DW4が制御回路 55に取り込まれる。また、各基本ュニット 52 a〜 52 dにおけるデジタル出力の確定期間においても、各データ出力端子 DOl, DO 1からの出力信号が制御回路 55に取り込まれる。

制御回路 55は、 4段目のデジタル出力の確定期間である時刻 t 8〜t 9の期間において、誤り訂正処理を行った後、時刻 t 9〜時刻 1 0の期間において、 A ZD変換結果としての 8ビットのデジタル出力（出力信号 D 7〜D 0 ) を確定して各出力端子から出力する。

次に、本発明の第 4実施形態の A/D変換回路 5 1の特徴を以下に記載する。 A/D変換回路 5 1は、同一構成の基本ュ-ッ 5 2 a〜5 2 dを直列に 4段接続して構成されているため、その回路構成の簡素化を実現できる。また、各基本ユニット 5 2 a〜 5 2 dにおける相対精度誤差を抑えることができ、 A/D変換の精度を向上することができる。さらに、回路構成を簡素化できることから、 A ZD変換回路 5 1の製造コストを低減することができる。

また、 A/D変換回路 5 1では、最終段の基本ュニット 5 2 dがデジタル出力をする前に、前段の基本ユニット 5 2 a〜5 2 cの誤り訂正用信号（コンパレータ C O 2 0〜C O 2 4の出力信号） DW 0〜DW4がエラー訂正回路としての制御回路 5 5に取り込まれる。そして、その制御回路 5 5において、各誤り訂正用信号 DW 0〜DW4に基づいて前段の基本ュニット 5 2 a〜 5 2 cの AZD変換結果（各データ出力端子 D O 1， D O 0の出力信号）を訂正する訂正処理が行われる。この訂正処理を行うことより、高精度な A/D変換を実現することができる。

上記第 2実施形態の AZD変換回路 3 1 (図 1 4参照）は、 1段目の基本ュニット 3 2から 2段目の基本ュニット 3 2 a〜3 2 dに供給される入力電流が「0 」もしくは非常に小さな電流値となってしまうため、ノイズ源の近くに設けられると、 A/D変換の精度を高精度に保つことが困難となる。

図 3 0には、その AZD変換回路 3 1の動作説明図を示している。上述したように、入力電流 I n 1の範囲が 0〜4である場合、 1段目の基本ユニット 3 2から出力される Lレベルの信号 D 3 , D 2に基づいて、 2段目の基本ユニット 3 2 a〜3 2 dの中から Dュニット 3 2 dが選択される。この場合、基準電流 I 2 3 (= 4 ) から入力電流 I n 1を減算した電流が出力端子 Dを介して Dュニット 3 2 dに供給される。従って、 2段目の Dユニット 3 2 dへの入力電流の範囲は 4 〜0となる。

入力電流 I η 1の範囲が 4〜8である場合、 Cユニット 3 2 cが選択され基準電流 I 22 (=8) から入力電流 I n 1を減算した電流が Cュニット 32 cに供給されるため、 2段目の Cユニット 32 cへの入力電流の範囲は 4〜0となる。また、入力電流 I n 1の範囲が 8〜1 2である場合、 Bュニット 32 bが選択され基準電流 1 21 (= 12) から入力電流 I n 1を減算した電流が Bュニット 3 2 bに供給されるため、 2段目の Bュニット 32 bへの入力電流の範囲は 4〜0 となる。さらに、入力電流 I n 1の範囲が 1 2〜1 6である場合、 Aユニット 3 2 aが選択され基準電流 I 20 (= 1 6) から入力電流を減算した電流が Aュニット 32 aに供給されるため、 2段目の Aュニット 32 aへの入力電流の範囲は 4〜0となる。

このように、 2段目の各ユニット 32 a〜32 dの入力電流が「0」もしくは非常に小さい値となる場合がある。この場合、 2段目の各ユニット 32 a〜32 dで入力電流を受ける回路（トランジスタ N 10， N 20〜N23からなるカレントミラー回路）等の動作速度が非常に遅くなる等、正常な変換動作をすることが困難になる。またこの場合、 1段目から 2段目への入力電流が非常に小さくなると、電流信号が周辺回路のノイズ等によって埋没し、正確な信号伝達が困難となってしまう。

そこで、以下に説明する第 5実施形態の AZD変換回路では、 2段目の基本ュニットの入力電流が「 0」もしくは非常に小さな電流値となることを回避するための回路構成が採用されている。

図 31には、第 5実施形態の A/D変換回路 61を示している。

第 5実施形態の A/D変換回路 61は、上記第 2実施形態と同様に、 4ビットの AZD変換回路であり、複数の基本ュニット 62， 62 a〜 62 dが 2段のッリー状に接続されている。

各基本ユニット 62， 62 a〜62 dには、 1つの入力端子 I Nと 2つのデータ出力端子 DO0, DOlと電流出力用の 5つの出力端子 A〜Eとに加え、入力電流の識別信号 D I Sを出力する出力端子 CONOUTが設けられている。また、 2段目の基本ユニット 62 a〜62 dには、 1段目の基本ユニット 62からの識別信号 D I Sを入力する入力端子 CON I Nが設けられている。

1段目の基本ュニット 62の出力端子 A， Bはスィツチ SWA1 0を介して 2 段目の Aユニット 62 aの入力端子 I Nに接続され、出力端子 B, Cがスィッチ SWB 10を介して 2段目の Bュニット 62 bの入力端子 I Nに接続されている。また、 1段目の基本ユニット 62の出力端子 C， Dはスィッチ SWC 1 0を介して 2段目の Cユニット 62 cの入力端子 I Nに接続され、出力端子 D， Eがスィツチ SWD 1 0を介して 2段目の Bュニット 62 bの入力端子 I Nに接続されている。

1段目の基本ュニット 62のデータ出力端子 D〇 0, D〇 1と 2段目の各ュニット 62 a〜62 dのデータ出力端子 D 00， DO 1は出力選択回路 64に接続されている。出力選択回路 64には 4つのデータ出力端子 D〇 0〜DO 3が設けられており、各出力端子 DO 0〜DO 3から 4ビットの信号（デジタルコード） D0〜D 3が出力される。

図 32は、第 5実施形態の原理説明図である。なお、図 32において、上記第 2実施形態と同等であるものについては図面に同一の符号を付している。

入力端子 I Nには 2つの電流バッファ 65 a， 65 bが接続されており、一方の電流バッファ 65 aはトランジスタ N10に直列に接続され、他方の電流バッファ 65 bはトランジスタ N 1 1に直列に接続されている。各電流バッファ 65 a〜65 bには、入力端子 I Nからアナログ信号の入力電流 I n 1が入力される。各電流バッファ 65 a， 65 bは、入力電流 I n 1と等しい電流 I n a， I n bをトランジスタ N 10， Ni lに供給する。

また、基本ユニット 62の下段の回路部では、トランジスタ N 10と各トランジスタ N 1 9〜N 23とによりカレントミラー回路が構成されており、トランジスタ N 10に流れる電流 I n a (= I n 1 ) が各トランジスタ N 1 9〜N 23を含むそれぞれの電流経路に伝達される。また、基本ユニット 62の上段の回路部では、トランジスタ Nl 1と各トランジスタ N 25〜N28とによりカレントミラー回路が構成されており、トランジスタ N 1 1に流れる電流 I n b (= I n 1 ) が各トランジスタ N 25〜N28を含むそれぞれの電流経路に伝達される。カレントミラー回路の出力となる各トランジスタ N 19〜N23, N25〜N 28のドレインは各定電流源 319〜 323， 325〜 328に接続されている。各定電流？原 31 9〜 323, 325〜 328はそれぞれ異なる基準電流 I 19 〜I 23， 1 25〜 1 28を流す。

具体的に、入力電流 I n 1の範囲が 0〜1 6である場合、各電流源の基準電流 I 1 9〜I 23， I 25〜 I 28を次のように設定する。すなわち、 1 1 9 = 2 0、 1 20= 1 6、 1 21 = 1 2、 1 22 = 8、 1 23 = 4、 1 25 = 14、 I 26 = 10、 1 27 = 6、 I 28 = 2として設定している。

定電流源 31 9〜 323とトランジスタ N 1 9〜N23との接続点は、それぞれ出力端子 A〜Eに接続されており、各トランジスタ N 1 9〜N23に伝達された電流が基準電流 I 1 9〜 1 23から減算され、減算結果に応じた電流が各出力端子 A〜Eから出力される。

また、定電流源 320〜323とトランジスタ N 20〜N23との接続点は、コンパレータ CO 0〜CO 3の入力端子に接続され、定電流源 325〜328とトランジスタ N 25〜N 28との接続点は、コンパレータ CO 4〜CO 7の入力端子に接続されている。各コンパレータ CO 0〜CO 7は、図 1 7に示す差動型のコンパレータである。

コンパレータ C O 1〜C O 3の出力端子がエンコーダ 35に接続されており、エンコーダ 35は、コンパレータ CO l〜CO 3の判定信号（出力信号）に基づいて上位 2ビットの信号 D 3， D 2を出力する。

各コンパレータ CO 0〜CO 7の出力端子は排他的論理和（EXOR) 回路 6 7に接続されており、 £ 01 回路6 7は、各コンパレータ CO 0〜CO 7の判定信号（出力信号）に基づいて、出力端子 CONOUTから識別信号 D I Sを出力する。そして、その出力端子 CONOUTの識別信号 D I Sに基づいて、各出力端子 A〜Eに接続されるスィツチ SWA〜SWEが制御され、オンしたスィッチを介して 2段目の基本ュニット 62 a〜62 dに出力電流 I OUTが供給される。

図 33は、図 32の回路動作を示す説明図である。図 33には、入力電流 I n 1の範囲に応じた各コンパレータ CO 0〜CO 7の出力と、各出力端子 A〜Eから出力される電流と、出力端子 CONOUTの信号レベルと、オンされるスイツチと、 1段目から 2段目に供給される出力電流 I OUTとを示している。

入力電流 I n 1が 0〜 2である場合、下段のコンパレータ CO 0〜CO 3の各出力はそれぞれ「LLLL」のレベルとなり、上段のコンパレータ CO 4〜CO 7の各出力レベルの「LLLL」と一致するため、 EXOR回路 67の出力端子 CONOUT (識別信号 D I S) は Lレベルになる。またこの場合、スィッチ S WEがオンされて出力端子 Eを介して 2段目の基本ュニットに出力電流 I OUT が供給されるため、その電流 I OUTの範囲は 4〜 2となる。

入力電流 I n 1が 2〜4である場合、下段のコンパレータ CO 0〜CO 3の各出力はそれぞれ「LLLL」のレベルとなり、上段のコンパレータ CO 4〜CO 7の各出力レベルの「LLLH」と異なるため、 EXOR回路 67の出力端子 C ONOUT (識別信号 D I S) は Hレベルとなる。ここで、入力電流 I n 1が 0 〜2である場合と同様にスィツチ SWEをオンすると、 2段目の基本ュニットに供給される出力電流 I OUTの範囲が 0〜 2となってしまう。そのため、入力電流 I n 1が 2〜4の範囲であることを出力端子 CONOUTの出力レベル（識別信号 D I S=Hレベル）で判定し、出力端子 Eではなく、出力端子 Dに繋がるスイッチ SWDをオンする。これにより、出力端子 Eの出力電流よりも 4だけ大きい出力端子 Dの出力電流が 2段目の基本ユニットに供給される。つまり、 2段目の基本ュニットには、 6〜4の出力電流 I OUTが供給されることとなる。同様に、入力電流 I n 1が 6〜8である場合、 10〜1 2である場合、及ぴ 1 4〜16である場合においても、下段のコンパレータ CO 0〜CO 3の出力と上段のコンパレータ CO 4〜CO 7の出力とが異なるため、 EXOR回路 67の出力端子 CONOUT (識別信号 D I S) は Hレベルになる。そして、この出力端子 CONOUTの出力レベルに基づいて、 2段目の基本ュニットへの出力電流 I OUTの範囲が 0〜2ではなく 6〜4となるように各スィツチがオンされる。このようにして、 1段目から 2段目に供給される出力電流 I OUTが、「0」もしくは非常に小さな電流とならないようにしている。

図 34は、第 5実施形態における 1段目の基本ュニット 62の具体的構成を示す回路図である。

基本ュニット 62の下段の回路部には、高電位電源 VDと低電位電源 V Sとの間に、定電流源 31 9 A〜 323Bとトランジスタ N1 9 A〜N 23 Bとの直列回路が 9系統設けられている。トランジスタ N 1 0のゲートと各トランジスタ N 1 9A〜N23 Bのゲートは、互いに接続されるとともにトランジスタ N 1 0のドレインに接続されている。トランジスタ N10と各トランジスタ N 1 9 A〜N 23 Bとにより第 1の電流伝達回路としてのカレントミラー回路が構成されている。このカレントミラー回路によって、電流バッファ 65 aを介してトランジスタ N10に供給される入力電流 I n aは、そのミラー比（1 : 1) に応じて各トランジスタ N1 9A, N20A, N20B, N 21 A, N 21 B, N 22 A, N

22 B, N23 A, N 23 Bの 9系統の電流経路に伝達される。

定電流源 320 Aが流す基準電流 I 20 Aと定電流源 320 Bが流す基準電流 I 20 Bとは同じ電流値であり、定電流源 321 Aが流す基準電流 I 21 Aと定電流源 321 Bが流す基準電流 I 21 Bとは同じ電流値である。また、定電流源

322 Aが流す基準電流 I 22 Aと定電流源 322 Bが流す基準電流 I 22 Bとは同じ電流値であり、定電流源 323 Aが流す基準電流 I 23 Aと定電流源 32 3 Bが流す基準電流 I 23 Bとは同じ電流値である。

ここで、基準電流 1 2 OA (1 2 OB) は、 AZD変換回路 6 1に入力される入力電流範囲の最大電流値が設定される。また、基準電流 I 21 A， I 22 A, I 23 A ( I 21 B, I 22 B， I 23 B) は、入力電流範囲をビット数で割り、それで得られた値（分割電流値）に基づき各々下記のように均等に割り振って設定される。さらに、基準電流 I 1 9 Aは、均等に分割して得られる分割電流値を最大電流値に加算した電流値が設定される。すなわち、

I 19 Aは、 "最大電流 + (入力電流範囲 ÷N[1 0進数]) X 1"

I 20 Aと I 20 Bは、 " 最大電流"

I 21 Aと I 21 Bは、 " 最大電流一（入力電流範囲 ÷N[10進数]) X 1" I 22 Aと I 22Bは、 " 最大電流一（入力電流範囲 ÷N[10進数]) X 2" 1 23 と 1 238は、 " 最大電流一（入力電流範囲 ÷N[10進数]) X 3" として設定される。

従って、入力電流範囲が 0〜16である場合、各基準電流は、下記のように設定される。

I 1 9 A= 20

I 20 A= I 20 B = 1 6 I 21 A= I 21 B= 1 6 - ( 1 6 ÷ 4) X 1 = 1 2

I 22 A= I 22 B= 1 6 - (l 6 ÷4) X 2 = 8

I 23 A= I 23 B= 16 - ( 1 6 ÷ 4) X 3 = 4

また、トランジスタ N 1 9 Aには出力端子 Aが、トランジスタ N2 OAには出力端子 Bが、トランジスタ N2 1 Aには出力端子じが、トランジスタ N22Aには出力端子 Dが、トランジスタ N 23 Aには出力端子 Eがそれぞれ接続されている。さらに、トランジスタ N 20 Bにはコンパレータ CO 0が、トランジスタ N 21 Bにはコンパレータ CO 1 、トランジスタ N 22 Bにはコンパレータ CO 2が、トランジスタ N 23 Bにはコンパレータ CO 3がそれぞれ接続されているコンパレータ CO 0〜C〇 3は、図 1 7に示す差動型のコンパレータであり、入力電圧が基準電圧 REFよりも大きい場合に Lレベルの信号を出力し、入力電圧が基準電圧 R E Fよりも小さい場合には Hレベルの信号を出力する。

コンパレータ CO 0〜CO 3の各出力端子はエンコーダ 35に接続されており、該エンコーダ 35は、各コンパレータ CO 0〜C〇 3の出力レベルに応じた出力信号を各出力端子 DO 1, 出力端子 DO 0から出力する。

また、基本ユニット 62の上段の回路部には、高電位電源 VDと低電位電源 V Sとの間に、定電流源 325〜 328とトランジスタ N 25〜N 28との直列回路が 4系統設けられている。トランジスタ Nl 1のゲートと各トランジスタ N 2 5〜N28のゲートは、互いに接続されるとともにトランジスタ N 1 1のドレインに接続されている。トランジスタ Nl 1と各トランジスタ N 25〜N28とにより第 2の電流伝達回路としてのカレントミラー回路が構成されている。この力レントミラー回路によって、電流バッファ 65 bを介してトランジスタ N 1 1に供給される入力電流 I n bは、そのミラー比（1 : 1) に応じて各トランジスタ N25, N26, N 27, N 28の 4系統の電流経路に伝達される。

トランジスタ N 25に接続されている定電流源 325の基準電流 I 25は、下段の基準電流 I 20八と 1 21 Aとの間の電流値が設定され、トランジスタ N 2 6に接続されている定電流源 326の基準電流 I 26は、下段の基準電流 I 21 Aと I 22 Aとの間の電流値が設定される。また、トランジスタ N27に接続されている定電流源 327の基準電流 I 27は、下段の基準電流 I 22 Aと I 23 Aとの間の電流値が設定され、トランジスタ N 28に接続されている定電流源 3 28の基準電流 I 28は、下段の基準電流 I 23 Aよりも小さな電流値が設定される。第 5実施形態では、各基準電流 1 25〜： 1 28は、 1 25 = 14、 1 26 = 10、 1 27 = 6、 1 28 = 2が設定される。

また、トランジスタ N 25にはコンパレータ CO 4力トランジスタ N26にはコンパレータ CO 5力トランジスタ N 27にはコンパレータ CO 6力トランジスタ N28にはコンパレータ CO 7がそれぞれ接続されている。これらコンパレータ C〇4〜CO 7も、図 1 7に示す差動型のコンパレータであり、入力電圧が基準電圧 REFよりも大きい場合に Lレベルの信号を出力し、入力電圧が基準電圧 REFよりも小さい場合には Hレベルの信号を出力する。

コンパレータ CO 0の出力信号は EX OR回路 67 aの第 1入力端子に供給され、コンパレータ CO 4の出力信号は EX OR回路 67 aの第 2入力端子に供給される。コンパレータ CO 1の出力信号は EXOR回路 67 bの第 1入力端子に供給され、コンパレータ CO 5の出力信号は EXOR回路 67 bの第 2入力端子に供給される。コンパレータ CO 2の出力信号は EXOR回路 67 cの第 1入力端子に供給され、コンパレータ CO 6の出力信号は EXOR回路 67 cの第 2入力端子に供給される。コンパレータ CO 3の出力信号は EXOR回路 67 dの第 1入力端子に供給され、コンパレータ CO 7の出力信号は EXOR回路 67 dの第 2入力端子に供給される。

EXOR回路 67 aの出力信号は OR回路 67 eの第 1入力端子に供給され、 EXOR回路 67 bの出力信号は OR回路 67 eの第 2入力端子に供給される。さらに、 EXOR回路 67 cの出力信号は OR回路 67 eの第 3入力端子に供給され、 EXOR回路 67 dの出力信号は OR回路 67 eの第 4入力端子に供給される。 OR回路 67 eは、各 EXOR回路 67 a〜67 dの出力信号、すなわち、各コンパレータ CO 0〜CO 7の出力信号のレベルに応じた識別信号 D I Sを出力端子 CONOUTから出力する。

具体的には、図 33に示しように、下段の各コンパレータ CO0〜C〇 3の出力信号と上段の各コンパレータ CO4〜C07の出力信号とのレベルが一致するときには、出力端子 CON OUTから Lレベルの識別信号 D I Sが出力される。また、下段の各コンパレータ CO 0~CO 3の出力信号と上段の各コンパレータ C04〜CO 7の出力信号とのレベルが一致しないときには、出力端子 CONO UTから Hレベルの識別信号 D I Sが出力される。

ここで、初段の基本ユニット 62に入力される入力電流 I n 1が 4. 5である場合、各出力端子 A〜Eは、下記のように基準電流 I 1 9A〜I 23 Aから 4. 5を減算した電流を出力する。

A= I 1 9 A-4. 5 = 20-4. 5 =+ 15. 5

B= I 20 A-4. 5= 16-4. 5 =+ 1 1. 5

C= I 21 A-4. 5 = 1 2-4. 5 7. 5

D= 1 22 A-4. 5 = 8— 4. 5 =+ 3. 5

E= 123 A-4. 5 = 4-4. 5 =- 0. 5

このとき、下段の各コンパレータ CO 0〜CO 3には、基準電流 I 20 B〜 I 23 Bから 4. 5を減算した電流が入力される。つまり、各コンパレータ CO 0 〜CO 3への入力電流は下記のようになる。

CO 0の入力電流 = I 20 B— 4. 5 = 1 6— 4. 5 -=+ 1 1. 5

CO 1の入力電流 = I 21 B— 4. 5 = 1 2— 4. 5 =+ 7. 5

CO 2の入力電流 = 122 B— 4. 5 = 8-4. 5=+3. 5

CO 3の入力電流 = 123 B— 4. 5 = 4-4. 5 =- 0. 5

従って、コンパレータ CO 0の入力電圧は Hレベル、その出力信号は Lレベルとなり、コンパレータ CO 1の入力電圧は Hレベル、その出力信号は Lレベルとなる。また、コンパレータ CO 2の入力電圧は Hレベル、その出力信号は Lレべルとなり、コンパレータ CO 3の入力電圧は Lレベル、その出力信号は Hレベルとなる。

またこのとき、上段の各コンパレータ CO 4〜CO 7にも、基準電流 I 25〜 1 28から 4. 5を減算した電流が入力される。つまり、各コンパレータ C04 〜CO 7への入力電流は下記のようになる。 .

C04の入力電流 = I 25— 4. 5 = 14-4. 5 =+ 9. 5

CO 5の入力電流 = I 26— 4. 5 = 10— 4. 5 =+ 5. 5 CO 6の入力電流 =1 27— 4. 5 = 6-4. 5=+ 1. 5 .

CO 7の入力電流 = 128— 4. 5 = 2-4. 5 =- 2. 5

従って、コンパレータ CO 4の入力電圧は Hレベル、その出力信号は Lレベルとなり、コンパレータ CO 5の入力電圧は Hレベル、その出力信号は Lレベルとなる。また、コンパレータ CO 6の入力電圧は Hレベル、その出力信号は Lレべルとなり、コンパレータ CO 7の入力電圧は Lレベル、その出力信号は Hレベルとなる。

このように、入力電流が 4. 5である場合、出力端子 A = H、出力端子 B=H 、出力端子 C=H、出力端子 D = H、出力端子 E = Lのレベルとなる。また、下段のコンパレータ CO0〜CO 3の各出力は、 CO0 = L、 C〇1=L、 CO 2 =L、 CO 3 =Hのレべノレとなる。さらに、上段のコンパレータ C04〜CO 7 の各出力は、 C04=L、 C〇5 = L、 C06 = L、 CO 7 = Hのレベルとなるエンコーダ 35は、各コンパレータ CO 0〜CO 3の出力レベルに基づいて、 Lレベルの信号 D 3を出力端子 DO 1から出力し、 Hレベルの信号 D 2を出力端子 DO0から出力する（図 35の真理値表参照）。

EXOR回路 67 aにはコンパレータ C O 0及びコンパレータ C O 4から Lレベルの信号が供給されるため、該 EXOR回路 67 aは Lレベルの信号を出力する。 EXOR回路 67 bにはコンパレータ CO 1及びコンパレータ CO 5から L レベルの信号が供給されるため、該 EXOR回路 67 bは Lレベルの信号を出力する。 EXOR回路 67 cにはコンパレータ CO 2及ぴコンパレータ C〇 6から Lレベルの信号が供給されるため、該 EXOR回路 67 cは Lレベルの信号を出力する。 EXOR回路 67 dにはコンパレータ CO 3及ぴコンパレータ CO 7から Hレベルの信号が供給されるため、該 EXOR回路 67 dは Lレベルの信号を出力する。従って、 OR回路 67 eは、 Lレベルの識別信号 D I Sを出力端子 C ONOUTから出力する。

また、基本ユニット 62に入力される入力電流 I n 1が 7. 5である場合、各出力端子 A〜Eは、下記のように基準電流 I 1 9A〜 I 23Aから 7. 5を減算した電流を出力する。 A= I 1 9 A— 7. 5 20-7. 5 12. 5

B= I 2 OA- 7. 5 16-7. 5 =+ 8. 5

C= I 21 A- 7. 5 12-7. 5 =+4. 5

D= 1 22 A- 7. 5 8- 7. 5 =+ 0. 5

E= 1 23 A— 7. 5 4 - 7. 5 =一 3. 5

このとき、各コンパレータ COO CO 3への入力電流は下記のようになる。 COOの入力電流 = I 20 B-7 5 =16-7. 5 =+ 8. 5

CO 1の入力電流 = I 2 1 B- 7 5 = 1 2— 7. 5 =+4. 5

CO 2の入力電流 = 122 B— 7 5 = 8-7. 5 =+ 0 - 5

CO 3の入力電流 = 123 B- 7 5 = 4— 7. 5=— 3. 5

従って、コンパレータ CO 0の出力信号は Lレベルとなり、コンパレータ C〇 1の出力信号は Lレベルとなる。また、コンパレータ CO 2の出力信号は Lレべルとなり、コンパレータ CO 3の出力信号は Hレベルとなる。

またこのとき、上段の各コンパレータ CO 4〜CO 7にも、基準電流 I 25〜 1 28から 7. 5を減算した電流が入力される。つまり、各コンパレータ C04 〜CO 7への入力電流は下記のようになる。

〇04の入カ電流= 1 25— 7. 5 = 14-7. 5 =+ 6. 5

CO 5の入力電流 = I 26— 7. 5 = 10— 7. 5 =+ 2. 5

CO 6の入力電流 = 1 27— 7. 5 = 6-7. 5=— 1. 5

CO 7の入力電流 = 128— 7. 5 = 2-7. 5=— 5. 5

従って、コンパレータ C04の出力信号は Lレベルとなり、コンパレータ C〇 5の出力信号は Lレベルとなる。また、コンパレータ CO 6の出力信号は Hレべルとなり、コンパレータ CO 7の出力信号は Hレベルとなる。

エンコーダ 35は、各コンパレータ CO 0〜CO 3の出カレべノレに基づいて、 Lレベルの信号 D 3を出力端子 DO 1から出力し、 Hレベルの信号 D 2を出力端子 DO0から出力する（図 35の真理値表参照）。

EXOR回路 67 aにはコンパレータ C O 0及びコンパレータ C O 4から Lレベルの信号が供給されるため、該 EX OR回路 67 aは Lレベルの信号を出力する。 EXOR回路 67 bにはコンパレータ CO 1及びコンパレータ CO 5から L レベルの信号が供給されるため、該 EXOR回路 67 bは Lレベルの信号を出力する。 EXOR回路 67 cには、コンパレータ CO 2から Lレベルの信号が供給され、コンパレータ CO 6から Hレベルの信号が供給されるため、該 EXOR回路 67 cは Hレベルの信号を出力する。 EXOR回路 67 dにはコンパレータ C O 3及びコンパレータ C〇 7から Hレベルの信号が供給されるため、該 EXOR 回路 67 dは Lレベルの信号を出力する。従って、〇尺回路676は、 Hレベルの識別信号 D I Sを出力端子 CONOUTから出力する。

上記では、入力電流 I n 1が 4. 5である場合や 7. 5である場合を例にとつて説明したが、入力電流 I n 1が他の値である場合も同様に処理される。具体的には、入力電流 I n の範囲と、各コンパレータ CO 0〜CO 7の出力と、出力端子 CONOUTの出力（識別信号 D I Sのレベル）との関係が図 33に示されている。同図では、 1段目の基本ユニット 62の出力電流も記載されている。図 30に示すように、上記第 2実施形態において、 1段目の入力電流 I n lが 2〜4， 6〜8， 10〜1 2， 14〜 1 6の電流範囲に位置する場合、 1段目の出力電流（2段目の入力電流）が 2〜0となっている。図 33に示すように、第 5実施形態では、その入力電流範囲において、出力端子 CONOUTの出力が H レベルとなり、それ以外の範囲にて出力端子 CON OUTの出力が Lレベルとなる。そのため、出力端子 CONOUTの出力レベル（Hレベルの識別信号 D I S ) に基づいて、入力電流 I n 1力 2〜4、 6〜8、 10〜12、 14〜： 1 6の電流範囲に位置することが判定され、出力端子 CON OUTが Lレベルの場合よりも 1段分出力電流が大きい出力端子が選択される。

具体的には、図 31に示すように、 1段目の基本ユニット 62と 2段目の Aュニット 62 aとの間に設けられたスィッチ SWA 10は、第 1接点 aが 1段目のュニット 62の出力端子 Aに接続れ、第 2接点 bが出力端子 Bに接続されている。 1段目の基本ュニット 62と 2段目の Bュニット 62 bとの間に設けられたスィッチ SWB 10は、第 1接点 aが 1段目のュニット 62の出力端子 Bに接続され、第 2接点 bが出力端子 Cに接続されている。 1段目の基本ユニット 62と 2段目の Cユニット 62 cとの間に設けられたスィツチ SWC 1 0は、第 1接点 aが 1段目のュニット 62の出力端子 Cに接続され、第 2接点 bが出力端子 Dに接続されている。 1段目の基本ュニット 62と 2段目の Dュニット 62 dとの間に設けられたスィツチ SWD 10は、第 1接点 aが 1段目のュ-ット 62の出力端子 Dに接続され、第 2接点 bが出力端子 Eに接続されている。

そして、出力端子 CONOUT (識別信号 D I S) が Lレベルである場合、各スィツチ SWA10〜SWD 10は第 2接点 b側に切り替えられ、各スィツチ S WA；!〜 SWD 1を介して出力端子 B〜Eの出力電流が 2段目の各ュニット 62 a〜62 dに供給される。なおこの場合、 2段目の各ユニット 62 a〜62 dに供給される入力電流は、上記第 2実施形態と同じ値になる。

一方、出力端子 CONOUTが Hレベルである場合、各スィッチ SWA1 0〜 SWD 10は第 1接点 a側に切り替えられる。この場合、出力端子 CONOUT が Lレベルであるときの電流よりも 1段上の出力電流、すなわち、出力端子 A〜 Eのうち端子 A側に 1つ近い出力端子の出力電流が 2段目のュニット 62 a〜6 2 dに供給されることとなる。

例えば、入力電流が 2〜4である場合、スィッチ SWD 10では第 1接点 a側に切り替えられ、出力電流 =2〜0を供給する出力端子 Eではなく、出力電流 6 〜4を出力する上段の出力端子 Dが選択される。そして、その出力端子 Dの出力電流が 2段目の Dユニット 62 dに供給される。従って、「0」もしくは非常に小さい電流値が 2段目の Dュニット 62 dに供給されることが回避される。図 36は、第 5実施形態における 2段目の基本ュニット 62 a〜62 dの具体的構成を示す回路図である。

2段目の基本ユニット 62 a〜62 dにおいても、 1段目と同様に、トランジスタ N10と各トランジスタ Nl 9A〜N23 Bとによりカレントミラー回路が構成され、トランジスタ N 1 1と各トランジスタ N 25〜N 28とにより力レントミラー回路が構成されている。 2段目のカレントミラー回路のミラー比も、第 2実施形態と同様に 4倍に設定されている。

2段目の各基本ュニット 62 a〜62 dは、 1段目の基本ュニット 62と同様の回路構成である。つまり、電流バッファ 65 a， 65 b、各トランジスタ、定電流源、 31 9A〜323B， 325〜 328、コンパレータ CO0〜C〇7、ェンコーダ 35、 EXOR回路 67 a〜67 d、及ぴ OR回路 67 eの回路構成は、 1段目と同じである。

また、 2段目の基本ユニット 62 a〜62 dには、 1段目の基本ユニット 62 と相違して、高電位電源 VDに接続された複数の定電流源 31 9AC〜323 B C, 325 C〜328 Cと、該各定電流源に直列接続されたスィツチ SW60とが設けられている。スィッチ SW60は、入力端子 CON I Nから入力される識別信号 D I Sに基づいて制御される。すなわち、入力端子 CON I Nには、 1段目の基本ュニット 62の出力端子 CONOUTからの識別信号 D I Sが入力され、その識別信号 D I Sが Hレベルであるとき各スィッチ SW60がオンされ、識別信号 D I Sが Lレベルであるとき各スィツチ SW60がオフされる。

各スィツチ SW60は、定電流源 31 9 A〜323 B, 325〜 328とトランジスタ N 1 9 A〜N 23 B, N 25〜N 28との間の各ノード P A〜 PMにそれぞれ接続されている。そして、識別信号 D I Sが Hレベルであり各スィッチ S W60がオンするとき、定電流源 31 9AC〜323 BC, 325 C〜328 C から流れる定電流が基準電流 I 19A〜I 23B, 1 25〜 1 28に加算される。なおここで、各基準電流 I 1 9A〜 I 23 B， 1 25〜 1 28は1段目の基本ユニット 62における各基準電流と同じ値が設定されている。また、各基準電流に加算される定電流、つまり、定電流源 31 9AC〜323 BC, 325 C〜 3 28 Cから供給される定電流としては、 1 6が設定される。

1段目の基本ュニット 62の出力端子 CONOUTから Lレベルの識別信号 D

1 Sが出力される場合、 1段目から 2段目の各ュニット 62 a〜62 dへの出力電流は、上記第 2実施形態と同じになる。またこのとき、 2段目の各ユニット 6

2 a〜62 dにおいて、スィッチ SW60がオフされるため、定電流源 31 9 A C〜323 BC， 325 C〜328 Cからの定電流は各ノード P A〜PMに流れ込むことはない。従って、 1段目の基本ユニット 62の出力端子 CONOUTが Lレベルである場合、 2段目の基本ュニット 62 a〜62 dでは上記第 2実施形態と同一の動作及ぴ判定が行われる。

図 37には、入力電流 I n 1の範囲が 0〜4である場合に各出力端子 A〜Eから出力される出力電流を示している。但し、出力端子 CONOUTが Lレベルである場合、 1段目から 2段目の基本ュニット 62 a〜62 dに供給される入力電流は 2〜4の範囲となる。

出力端子 CONOUTが Hレベルである場合、 2段目の基本ュニット 6 2 a〜 6 2 dに供給される入力電流は 0〜 2ではなく、 1段分電流値が大きい 4〜 6の電流となる。

ここで、 1段目から 2段目に供給される入力電流が 4. 5である場合、スイツチ SW60がオンされ、定電流源 3 1 9 AC〜3 2 3 B C, 3 2 5 C〜3 2 8 C からの定電流（= 1 6) が各ノード PA〜PMに流れ込む。従って、各出力端子 A〜Eは、基準電流 I 1 9A〜I 2 3 Aに各定電流源 3 1 9AC〜3 2 3 B C, 3 2 5 C〜3 28 Cの電流値（= 1 6) を加算し、さらにその加算値から入力電流（=4. 5) の 4倍の値を減算した電流を出力する。すなわち、

A= (20— 1 6) — 4. 5 X 4 =+ 1 8. 0

B= (1 6 + 1 6) 一 4. 5 X 4 =+ 1 4. 0

C= (1 2 + 1 6) 一 4. 5 X 4 =+ 1 0. 0

D= (8+ 1 6) -4. 5 X 4 =+ 6. 0

E= (4 + 1 6) 一 4. 5 X 4 ^+ 2. 0

が各出力端子 A〜Eから出力される。

またこの場合、下段の各コンパレータ CO 0〜CO 3への入力電流は下記のようになる。

CO 0の入力電流 = (1 6 + 1 6) -4. 5 X 4 =+ 1 4. 0

CO 1の入力電流 = (1 2 + 1 6) -4. 5 X 4 =+ 1 0. 0

CO 2の入力電流 = (8 + 1 6) —4. 5 X 4 =+ 6. 0

CO 3の入力電流 = (4 + 1 6) -4. 5 X 4=+ 2. 0

従って、コンパレータ CO 0の出力信号は Lレベルとなり、コンパレータ CO 1の出力信号は Lレベルとなる。また、コンパレータ CO 2の出力信号は Lレべルとなり、コンパレータ CO 3の出力信号は Lレベルとなる。そして、ェンコ一ダ 3 5は、各出力端子 DO 1 , DO 0からそれぞれ Lレベルの信号を出力する。

1段目から 2段目に供給される入力電流が 5. 5である場合、各出力端子 A〜 Eは、下記のような電流を出力する。すなわち、

A= (20- 1 6) 一 5. 5 X 4=+ 1 4. 0 B= (16 + 16) - 5. 5 X 4 =+ 10. 0

C= (12 + 1 6) —5. 5 X 4 =+ 6. 0

D= (8 + 16) 一 5. 5 X 4=+ 2. 0

E= (4 + 16) 一 5. 5 X 4 =- 2 - 0

が各出力端子 A〜Eから出力される。

CO 0の入力電流 = (1 6 + 16) —5. 5 X 4 =+ 10. 0

CO 1の入力電流 = (1 2+ 16) 一 5. 5 X 4 =+ 6. 0

CO 2の入力電流 = (8 + 1 6) -5. 5 X 4=+ 2. 0

CO 3の入力電流 = (4 + 1 6) — 5. 5 X 4=- 2 - 0

従って、コンパレータ CO 0の出力信号は Lレベルとなり、コンパレータ C〇 1の出力信号は Lレベルとなる。また、コンパレータ CO 2の出力信号は Lレべルとなり、コンパレータ CO 3の出力信号は Hレベルとなる。そして、ェンコ一ダ 35は、出力端子 DO 1から Lレベルの信号を出力し、出力端子 DO 0から H レベルの信号を出力する。

上記では、入力電流が 4. 5である場合や 5. 5である場合を一例として説明したが、他の値でも同様に処理される。図 38には、入力電流 I n 1の範囲が 4 〜 6である場合において各出力端子 A〜Eから出力される出力電流を示している。同図に示されるように、各出力電流は、図 37での入力電流が 0~ 2の場合と同一になる。

図 35に示すように、 AZD変換回路 6 1の変換結果、すなわち、 1段目の基本ュニット 62から出力される上位 2ビットの出力信号 D 3, D 2と 2段目の各ユニット 62 a〜62 dから出力される下位 2ビットの出力信号 D 1， D 0 (D l a〜D l d, D0 a〜D0 d) は、上記第 2実施形態と同じになる。

次に、本発明の第 5実施形態の AZD変換回路 6 1の特徴を以下に記載する。 A/D変換回路 61では、 EXOR回路 67 a〜67 d及ぴ OR回路 6 7 eからなる論理回路と各コンパレータ CO0〜CO7とによつて入力電流識別回路が構成される。そして、その入力電流識別回路から出力される識別信号 D I Sに基づいて、入力電流 I n 1が、均等分割した電流範囲（0〜4, 4〜8, 8〜1 2 ， 12〜16の電流範囲）においてどの位置の電流値であるかを識別することができる。そして、 Hレベルの識別信号 D I Sに基づいて、入力電流 I n 1が 2〜 4、 6〜8、 10〜1 2、 14〜16の電流範囲に位置することが判定されたとき、出力端子 CONOUTが Lレベルの場合よりも 1段分出力電流が 2段目の基本ユニットへの入力電流として供給される。その結果、 1段目の基本ユニット 6 2から 2段目の基本ユニット 62 a〜62 dに供給する入力電流が「0」もしくは非常に小さな電流値となることを回避することができる。従って、周辺ノイズに影響されることなく適切な入力電流を 2段目の基本ュニット 62 a〜62 dに供給することができ、ノイズに強い高精度な A/D変換回路 61を実現することができる。

2段目の基本ュニット 62 a〜62 dにおいて、各定電流源 31 9 AC〜32 3 BC， 325 C〜328 Cとスィツチ SW60とにより電流調整回路が構成される。そして、識別信号 D I Sが Hレベルである場合、 1段分だけ出力電流が大きな出力端子に切り替えられ、その切り替えに伴う電流増大分を相殺するよう、各定電流源 319AC〜323 BC, 325 C〜 328 Cの定電流が基準電流 I 1 9A〜I 23B， I 25 C〜 I 28 Cに加算される。これにより、出力端子の切り替え前と切り替え後とで、 2段目の基本ュニット 62 a〜62 dの出力電流が変化しないように調整できる。

また、第 5実施形態では、基本ュニット 62の下段の回路部におけるカレントミラー回路（トランジスタ N 1 0， N 1 9〜N 23) と各定電流源 31 9〜32 3とによって第 1の電流減算回路が構成される。また、上段の回路部における力レントミラー回路（トランジスタ N1 1， N25〜N228) と各定電流源 32 5〜328とによって第 2の電流減算回路が構成される。そして、入力電流 I n 1の振幅範囲（0〜16) に対応して設定された第 1の定電流源群（定電流源 3 1 9〜 323 ) の設定値を細分化するように、第 2の定電流源群（定電流源 32 5〜328) の各定電流が設定されている。このように、各定電流源群の定電流を設定する場合、入力電流 I n 1の電流範囲を入力電流識別回路にて的確に認識することができ、実用上好ましいものとなる。以下、本発明を A/D変換回路に具体化した第 6実施形態を説明する。

図 39に示すように、第 6実施形態の A/D変換回路 71は、パイプライン接続構成の 8ビット A/D変換回路であり、基本ュニット 72 a〜72 dが直列に 4段、サンプルホールド回路（S/H回路） 73及びスィッチ SW73を介して接続されている。なお、第 6実施形態において、 1段目には図 34の基本ュニットが、 2〜4段目には図 36の基本ユニット 62 a〜62 cが接続され、それら各ュニット 62, 62 a〜 62 cの動作は、上記第 5実施形態と同じであるので、ここのでその詳細な説明を省略する。また、 3/11回路73の構成は、第 4実施形態と同一である（図 27参照）。 ·

本実施形態の AZD変換回路 71において、 1段目の基本ュニット 62の出力端子 A〜Eはそれぞれ SZH回路 73及びスィツチ SW73を介して 2段目の基本ユニット 62 aの入力端子 I Nに接続されている。また、 1段目の基本ュニット 62の出力端子 CON OUTは 2段目の基本ュニット 62 aの入力端子 CON

I Nに接続されている。 1段目の基本ユニット 62のデータ出力端子 DO 1, D O 0及び出力端子 CONOUTには第 1選択回路 74 aが接続され、該選択回路

74 aはそれらデータ出力端子 DO 1 , DO 0の出力信号 D 7， D 6及ぴ出力端子 CONOUTの識別信号 D I Sに基づいて、複数のスィッチ SW73のいずれか 1つを選択的にオンする。これにより、 1段目の基本ユニット 62に入力される入力電流 I n 1の範囲に応じた適切な出力端子が各出力端子 A〜Eの中から選択され、その出力端子に流れる電流が 2段目の基本ュニット 62 aに供給されるまた、 2段目の基本ュニット 62 aの出力端子 A〜Eはそれぞれ SZH回路 7 3及ぴスィツチ SW73を介して 3段目の基本ュニット 62 bの入力端子 I Nに接続されており、 2段目の基本ュニット 62 aの出力端子 CONOUTは 3段目の基本ュニット 62 bの入力端子 CON I Nに接続されている。 2段目の基本ュニット 62 aのデータ出力端子 DO 1 , DO 0及び出力端子 CONOUTには第 2選択回路 74 bが接続され、該選択回路 74 bはそれらデータ出力端子 D〇 1 ， DO0の出力信号 D 5, D 4及び出力端子 CONOUTの識別信号 D I Sに基づいて、複数のスィッチ SW73のいずれか 1つを選択的にオンする。これにより、 2段目の基本ュニット 62 aの入力電流範囲に応じた適切な出力端子が各出力端子 A〜Eの中から選択され、その出力端子に流れる電流が 3段目の基本ュニット 62 bに供給される。

さらに、 3段目の基本ュニット 62 bの出力端子 A〜Eはそれぞれ SZH回路 73及ぴスィツチ SW73を介して 4段目の基本ュニット 62 cの入力端子 I N に接続されており、 3段目の基本ュニット 62 bの出力端子 CONOUTは 4段目の基本ュニット 62 cの入力端子 CON I Nに接続されている。 3段目の基本ュニット 62 bのデータ出力端子 DO 1 , DO 0及ぴ出力端子 CONOUTには第 3選択回路 74 cが接続され、該選択回路 74 cはそれらデータ出力端子 DO 1, DO0の出力信号 D3， D 2及び出力端子 CONOUTの識別信号 D I Sに基づいて、各スィッチ SW73のいずれか 1つを選択的にオンする。これにより、 3段目の基本ュニット 62 bの入力電流範囲に応じた適切な出力端子が各出力端子 A〜Eの中から選択され、その出力端子に流れる電流が 4段目の基本ュニット 62 cに供給される。

また、 A/D変換回路 71には、上記第 4実施形態と同様に制御回路 75が設けられている。そして、その制御回路 75は、所定のタイミングで各段の基本ュニット 62, 62 a〜 62 cから出力される出力信号 D 7~D0をラッチするとともに 8ビットのデジタルコードとして出力する。またこのとき、制御回路 75 は、各 S/H回路 73に制御信号を出力し、該 SZH回路 73のサンプリング（取り込み動作）とホールド（保持動作）とを制御する。

次に、第 6実施形態の A/D変換回路 71の動作について図 40を用いて説明する。

図 40に示すように、時刻 t 0〜t 2の期間においてアナログ入力である入力電流 I η 1が一定値に保持され、時刻 t 2で変動されている。時刻 t 1〜 t 2の期間において、 1段目の基本ユニット 62は、入力電流 I n 1に基づいてコンパレータ C O 0〜C O 7の比較動作による判定を確定し、時刻 t 2〜 t 3の期間で判定に応じたデジタル出力を確定しデータ出力端子 DO 1, DO 0から出力する。また、時刻 t 2において、第 1選択回路 74 aは、出力端子 DO 1， DO 2の及び CONOUTの出力レベルに基づいて出力端子 A〜E.の選択 .切り替え動作を開始し、外部クロック CLKに依存しない所定タイミングでスィッチ SW73 の切り替えを完了するとともに、その状態を時刻 t 4まで確定 ·保持する。 SZ H回路 73は、その出力端子 A〜Eの選択 ·切り替え動作中に入力電流のサンプリングを行い、切り替えの確定 ·保持の期間では、サンプリングした入力電流をホールドして該入力電流に応じた電流を出力する。そして、その切り替えの確定 •保持の期間（ホールド期間）では、第 1選択回路 74 aが選択したスィッチ S W73を介して SZH回路 73の出力電流が 2段目の基本ュニット 62 aに供給される。

時刻 t 3〜 t 4の期間において、 2段目の基本ユニット 6' 2 aは、 1段目の基本ュニット 62から供給される入力電流に基づいてコンパレータ CO 0〜CO 7 の比較動作による判定を確定し、時刻 t 4〜 t 5の期間で判定に応じたデジタル出力を確定しデータ出力端子 DO 1， DO 0から出力する。また、時刻 t 4において、第 2選択回路 74 bは、出力端子 DO 1, DO 2及ぴ CONOUTの出力レベルに基づいて出力端子 A〜Eの選択 ·切り替え動作を開始し、外部クロック CLKに依存しない所定タイミングでスィツチ SW73の切り替えを完了するとともに、その状態を時刻 t'6まで確定'保持する。 3/«[回路73は、その出力端子 A〜Eの選択 ·切り替え動作中に入力電流のサンプリングを行い、切り替えの確定 ·保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた電流を出力する。そして、その切り替えの確定 ·保持の期間（ホールド期間）では、第 2選択回路 74 bが選択したスィッチ SW73を介して S/H回路 73の出力電流が 3段目の基本ュニット 62 bに供給される。

時刻 t 5〜 t 6の期間において、 3段目の基本ュニッ小 62 bは、 2段目の基本ュニット 62 aから供給される入力電流に基づいてコンパレータ CO 0〜CO 7の比較動作による判定を確定し、時刻 t 6〜t 7の期間で判定に応じたデジタル出力を確定しデータ出力端子 DO 1， DO0から出力する。また、時刻 t 6において、第 3選択回路 74 cは、出力端子 DO 1， DO 2及ぴ CONOUTの出カレベルに基づいて出力端子 A〜Eの選択 ·切り替え動作を開始し、外部クロック CLKに依存しない所定タイミングでスィツチ SW73の切り替えを完了するとともに、その状態を時刻 t 8まで確定 ·保持する。 3/11回路73は、その出力端子 A〜Eの選択 '切り替え動作中に入力電流のサンプリングを行い、切り替えの確定 ·保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた電流を出力する。そして、その切り替えの確定 ·保持の期間' （ホールド期間）では、第 3選択回路 74 cが選択したスィッチ SW73を介して S/H回路 73の出力電流が 4段目の基本ュニット 62 cに供給される。

時刻 t 7〜 t 8の期間において、 4段目の基本ユニット 62 cは、 3段目の基本ュニット 62 bから供給される入力電流に基づいてコンパレータ CO 1〜CO 3の比較動作による判定を確定し、 B寺刻 t 8〜 t 9の期間で判定に応じたデジタル出力を確定してデータ出力端子 DO 1, DO 0から出力する。

時刻 t 9〜時刻 10の期間において、制御回路 75は、 A/D変換結果として 8ビットのデジタル出力（出力信号 D 7〜D0) を各出力端子から出力する。次に、本発明の第 6実施形態の A/D変換回路 71の特徴を以下に記載する。

A/D変換回路 71は、同一構成の基本ュニット 62, 62 a〜 62 cを直列に 4段接続して構成されているため、簡素な回路構成で高精度な AZD変換を実現することができる。また、回路構成を簡素化できることから、 A/D変換回路 71の製造コストを低減することができる。

上記各実施形態は、次に示すように変更することもできる。

'第 1実施形態の D/A変換回路 21では、第 3のスィツチ群のスィツチ SW A2, SWB 2, SWC 2, S WD 2は、各ノード N 0〜N 3に接続される第 1 のスィッチ群のうちで 2番目に低い電圧を選択するスィッチ SW1, SW5, S W9, SW1 3に並列に接続されているが、これに限定されるものではない。例えば、スィッチ SWA2， SWB 2, SWC 2, S WD 2を、各ノード N 0〜N 3に接続される第 1のスィツチ群のうちで一番低い電圧を選択するスィツチ SW 0, SW4, SW8, SW1 2に並列に接続してもよいし、一番高い電圧を選択するスィッチ SW3， SW7, SW1 1 , SW1 5に並列に接続してもよい。特に、スィッチ SW0〜SW1 5についてオンされる順序が予め設定される場合には、その順序に応じて各スィッチ SWA2, SWB 2, SWC 2, SWD2の接続を決定すると、各スィツチの切り替え時における電荷の移動量を低減することが可能となる。具体的には、低い電圧 V0から高い電圧 VI 5を順次出力するように各スィッチ SW0〜SW1 5が順番に選択される場合、各スィッチ SWA2 ， SWB 2, SWC 2 , SWD 2を、スィッチ SW0， SW4, SW8, SW1 2に並列に接続する。この場合、例えば、出力端子 OUTの出力電圧を電圧 V 3 から電圧 V 4に切り替えるとき、ノード N 1に接続される各スィツチ SW4〜S W7, SWB 1の寄生容量 C 4〜C 7， C B 1 1には、電圧の切り替え前と切り替え後では、同じ電圧 V4が印加される。このようにすれば、各スィッチ SW4 〜SW7, SWB 1の寄生容量の電荷移動がなく、変換スピードを向上できる。

•図 41に示す D/A変換回路 21 aのように、第 3のスィッチをノード毎に 2つ設け、各ノード N 0〜N 3に印加する電圧を入力信号に応じて切り替えるよう構成してもよい。この DZ A変換回路 21 aでは、その時々の入力信号 DO〜 D 3 (出力端子 OUTの出力電圧）に基づき、制御回路 23 aにより第 3のスィツチ群（スィッチ SWA 2、 SWA 3 , SWB 2, SWB 3 , SWC 2, SWC 3、 SWD 2 , SWD 3) が制御される。

詳しくは、 Aグループを構成する各スィツチ SW0〜SW3のうち一番低い電圧 V0を選択するスィツチ SW0にスィツチ SWA 2が並列接続され、一番高い電圧 V 3を選択するスィツチ SW3にスィツチ SWA 3が並列接続されている。また、 Bグループを構成する各スィツチ SW4〜SW7のうち一番低い電圧 V4 を選択するスィツチ SW4にスィツチ SWB 2が並列接続され、一番高い電圧 V 7を選択するスィツチ SW7にスィツチ SWB 3が並列接続されている。さらに、 Cグループを構成する各スィッチ SW8〜SW1 1のうち一番低い電圧 V 8を選択するスィツチ SW8にスィツチ SWC 2が並列接続され、一番高い電圧 VI 1を選択するスィッチ SW1 1にスィッチ SWC 3が並列接続されている。また、 Dグループを構成する各スィツチ SW1 2〜SW1 5のうち一番低い電圧 VI 2を選択するスィツチ SW1 2にスィツチ SWD 2が並列接続され、一番高い電圧 V 1 5を選択するスィツチ SW15にスィツチ SWD 3が並列接続されているこの D A変換回路 21 aにおいて、制御回路 23 aは、例えば、入力信号 D 0〜D3に基づいて、選択している電圧（出力端子 OUTの電圧）に近い電圧を各ノード N0〜N3に印加するよう各スィッチ SWA2, SWA 3 , SWB 2, SWB 3 , SWC 2 , SWC 3, SWD 2, S WD 3を制御する。

ここで、出力電圧として Aグループの電圧（例えば、電圧 V3) を選択している場合、制御回路 23 aは、第 1スィッチ群を構成する各スィッチ SW0〜SW 1 5のうちのスィツチ SW3のみをオンし、第 2スィツチ群を構成する各スィッチ SWA 1〜SWD 1のうちのスィッチ SWA 1のみをオンする。そして、制御回路 23 aは、第 3スィッチ群を構成するスィッチについて、 Aグループの各スイッチ SWA2, SWA 3を共にオフするとともに、 Bグループのスィッチ SW B 2をオンしスィッチ SWB 3をオフする。また、 Cグループのスィッチ SWC 2をオンしスィツチ SWC 3をオフするとともに、 Dグループのスィツチ SWD 2をオンしスィッチ SWD 3をオフする。

その後、出力端子 OUTの出力電圧を Bグループの電圧（例えば、電圧 V4) に切り替える場合、第 1スィッチ群を構成する各スィッチ SW0〜SW1 5のうちのスィツチ SW4のみをオンし、第 2スィツチ群を構成する各スィッチ SWA 1〜SWD 1のうちのスィッチ SWB 1のみをオンする。制御回路 23 aは、第 3スィツチ群を構成するスィツチについて、 Aグループの各スィツチ SWA 2をオフしスィツチ SWA 3をオンするとともに、 Bグループのスィツチ SWB 2, SWB 3を共にオフする。また、 Cグループのスィッチ SWC 2をオンしスイツチ SWC,3をオフするとともに、 Dグループのスィツチ SWD 2をオンしスィッチ SWD 3をオフする。

この場合、電圧の切り替え前と切り替え後において、ノード N 1に接続される各スィッチ SW4〜SW7， SWB 1の寄生容量 C 4〜C 7， CB 1には、同じ電圧 V 4が印加される。つまり、各寄生容量における電荷移動がないため、 DZ A変換を高速に行うことができる。

•上記第 1実施形態の AZD変換回路 22において、コンパレータ CM P 1は、基準電圧 V 22をサンプリング源（充電対象源）とし入力電圧 V I Nを比較対象源とし、コンパレータ CMP 2は、入力電圧 V I Nをサンプリング源とし基準電圧 V21又は V23を比較対象源としていた。この構成に限定されるものではなく、図 42の A/D変換回路 22 aのように、各コンパレータ CMP 1とコンパレータ CMP 2においてサンプリング源（充電対象源）を同じ入力電圧 V I N としてもよい。

具体的に、 AZD変換回路 22 aのコンパレータ CMP 1は、図 6の A/D変換回路のコンパレータ CM P 1に対して、入力端子の接続（比較と取り込み）が逆になつている。また、コンパレータ CMP 1の出力信号が上位ビットの信号 D 1として直接出力される。 A/D変換回路 22 aにおいて、他の回路構成は、図 6の AZD変換回路 22と同じである。

図 43には、 A/D変換回路 22 aの動作を説明するための説明図を示し、図 44は、その AZD変換回路 22 aにおける各ゴンパレータ CMP 1， CMP 2 の動作表を示す。なお、図 43の動作例において、上記第 1実施形態と同様に、時刻 t ：！〜 t 5の区間で高電位電源 VRHと等しい入力電圧 V I Nが入力される時刻 t 1〜 t 2の区間において、各コンパレータ CMP 1， CMP 2は、スィツチ SWA， SWCがオンされスィツチ SWBがオフされることで、スィッチ S WAを介して印加される入力電圧 V I Nを容量 C 21に取り込む。

時刻 t 2〜 t 3の区間において、コンパレータ CMP 1は、スィッチ SWA， SWCがオフされスィツチ SWBがオンされることで、スィツチ SWBを介して容量 C 21に入力される基準電圧 V 22と入力電圧 V I Nとを比較して、 Hレべル（=1) の信号 D 1を出力する。またこのとき、コンパレータ CMP 2は、スイッチ SWA， SWBがオフされることで、容量 C 21に取り込んだ入力電圧 V I Nを保持している。なお、コンパレータ CMP 2において入力電圧 V I Nを保持する場合、スィツチ SWCはオンとオフのいずれに制御されていてもよレ、。時刻 t 3では、コンパレータ CMP 1の比較結果（Hレベルの信号 D 1) に基づいて、選択回路 28が第 1のスィッチ SW21をオンからオフに、第 2のスィツチ SW22をオフからオンに切り替える。従って、コンパレータ CMP 2には第 2のスィッチ SW22を介して基準電圧 V 23が入力される。

時刻 t 3〜 t 5の区間では、コンパレータ CMP 1は、前区間（時刻 t 2〜 t 3) での比較動作を継続して行いその比較結果を保持している。なおこのとき、コンパレータ CMP 1では、容量 C 21に保持した電圧との比較となるため、次の入力電圧 V I Nの取り込み動作に移行するまでは比較結果が反転することはなレ、。

また、 Bき亥 U t 3〜 t 5の区間において、コンパレータ CMP 2は、スィッチ S WA, SWCがオフされスィツチ SWBがオンされることで、スィッチ SWBを介して容量 C 21に入力される基準電圧 V 23と入力電圧 V I Nとを比較して、 Hレベル（=1) の信号 DOを出力する。

このように、時刻 t l〜t 5の区間の各動作が AZD変換回路 22 aで繰り返し行われることによって、連続したアナログ信号（入力電圧 V I N) が 2ビットのデジタル信号 DO, D 1に変換される。なお、 AZD変換回路 22 aにおいて、コンパレータ CMP 2の比較動作を時刻 t 3〜t 5の区間で行っているが、時刻 t 3〜 t 4の区間で行うようにしてもよい。

A/D変換回路 22 aでは、コンパレータ CMP 1とコンパレータ CMP 2は同じタイミングで入力電圧 V I Nの取り込みを行うため、コンパレータ CMP 1 は、コンパレータ CMP 2の比較動作が終了するまで待機する必要がある。従つて、この AZD変換回路 22 aでは、従来の AZD変換回路 3 (図 47参照）と比較すると、変換スピードが制限されることとなるが、下位ビットを 1つのコンパレータ CMP 2で変換できる。よって、 A/D変換回路 22 aにおける消費電流を低減することができる。

•上記第 2〜6実施形態において、 A/D変換回路 31， 41, 51， 61， 71を構成する各基本ユニット 32， 42， 52， 62は A,D変換結果として 2ビットの信号を出力する構成であるが、 1ビットゃ 3ビット以上の Nビットの信号を出力する構成としてもよい。また、 AZD変換回路 31, 41， 6 1では、各基本ュニットを 2段のツリー状に接続したツリー構造として具体化していたが、 3段以上の複数段のツリー構造としてもよい。なお、 Nビットの信号を出力する基本ュニットを用いる場合、 2段目の基本ュニットにおけるカレントミラー回路のミラー比を 1 ： 2 ^Nとなるよう設定する。

•第 5実施形態において、基本ュニット 62における第 2の定電流源群の各基準電流 I 25〜 I 28の設定値を、第 1の定電流源群の各基準電流 I 20〜 I 2 3の中間電流値（14， 10， 6, 2) に設定していたがこれに限定するものではない。例えば、トランジスタ Ni l, N 25〜N 28からなるカレントミラー回路のミラー比を 2 ： 1に設定した場合、各基準電流 I 25〜 I 28の設定値を、 7, 5, 3, 1に変更してもよい。このようにしても、上記第 5実施形態と同様に、入力電流 I n 1の電流範囲を判定することが可能である。

Claims

請求の範囲

1 . D/A変換回路であって、

低電位電源と高電位電源との間に直列に接続された複数の抵抗素子からなる抵抗ストリングと、

前記各抵抗素子間に接続され、デジタル信号に応じて各抵抗素子間に生じる分圧電圧のいずれかを選択的に出力する複数の第 1のスィッチ群と、各第 1のスィツチ群は複数のノードの対応する一つに接続された共通の出力を有し、

複数のノードと D/A変換回路の出力端子との間に接続され、前記分圧電圧を出力するために、前記各ノードのうちのいずれか 1つを選択的に前記出力端子に接続する第 2のスィツチ群と、

前記各ノードに所定電圧を印加するために、各第 1のスィッチ群における所定のスィツチに並列に接続される第 3のスィツチ群とを備えたことを特徴とする D 変換回路。

2 . 請求項 1に記載の DZA変換回路は更に、前記第 1の複数のスィツチ群、第 2のスィッチ群及ぴ第 3のスィッチ群に接続された制御回路を備え、制御回路は、前記第 2のスィッチ群のスィッチがオフされたとき、該オフされたスイツチに接続される前記第 1のスィツチ群のスィツチをオフし、前記第 2のスィツチ群のオフされたスィツチに接続される第 3のスィツチ群のスィツチをオンすることを特徴とする D/ A変換回路。

3 . 請求項 2に記載の D/A変換回路において、前記制御回路は、前記第 2 のスィツチ群のスィツチがオンされたとき、該オンされたスィツチに接続される前記第 3のスィツチ群のスィツチをオフすることを特徴とする D/A変換回路。

4 . 請求項 1〜 3のいずれか 1項に記載の DZA変換回路において、前記第 1の複数のスィツチ群の各々において最も高電位電圧を伝達するスィツチと並列に、前記第 3のスィツチ群のスィッチが接続されることを特徴とする DZA変換回路。

5 . 請求項 1〜4のいずれか 1項に記載の DZA変換回路において、前記第 1の複数のスィツチ群の各々において最も低電位電圧を伝達するスィツチと並列に、前記第 3のスィツチ群のスィツチが接続されることを特徴とする DZA変換回路。

6 . 請求項 1〜 5のいずれか 1項に記載の DZA変換回路において、前記第 1の複数のスィツチ群の各々における 2つ以上のスィツチとそれぞれ並列に前記第 3のスィツチ群の 2つ以上のスィツチが接続され、

前記制御回路は、デジタル信号に基づいて前記第 3のスィツチ群の 2つ以上のスィツチのうちオンすべきスィツチを切り替えることを特徴とする D/A変換回路。

7 . 上位ビットと下位ビットとを分けて順番に A/D変換を行う直並列型の A/D変換回路であって、

低電位電源と高電位電源との間に直列に接続された複数の抵抗素子と、前記各抵抗素子により分圧された基準電圧とアナ口グ入力電圧とを比較する複数のコンパレータであって、サンプリングされたアナログ入力電圧をホールドするサンプルホールド機能を有する複数のコンパレータとを備え、

複数のコンパレータは、そのサンプリング源が互いに異なる上位ビット用のコンパレータと下位ビット用のコンパレータと含むことを特徴とする A/ D変換回路。

8 . 請求項 7に記載の AZD変換回路において、前記上位ビット用のコンパレータは、前記基準電圧をサンプリング源として用い、前記下位ビット用のコンパレータは、前記アナログ入力電圧をサンプリング源として用いることを特徴とする A/D変換回路。

9 . 請求項 8に記載の A/D変換回路において、前記上位ビット用のコンパレータは、前記アナログ入力電圧を比較対象源として用い、前記下位ビット用のコンパレータは、前記基準電圧を比較対象源として用いることを特徴とする AZ D変換回路。

1 0 . 請求項 9に記載の A/D変換回路において、前記上位ビット用のコンパレータは、前記下位ビット用のコンパレータがサンプリング動作を完了するタイミングと実質的に同じタイミングで比較動作を完了する AZD変換回路。

1 1 . 請求項 9に記載の AZD変換回路において、前記上位ビット用のコンパレータと下位ビット用のコンパレータとは、同一回路構成であり、かつ同じ特性を有することを特徴とする AZD変換回路。

1 2 . 上位ビットと下位ビットとを分けて順番に AZD変換を行う直並列型の AZD変換回路であって、

低電位電源と高電位電源との間に直列に接続された複数の抵抗素子と、前記各抵抗素子により分圧された基準電圧とアナログ入力電圧とを比較する複数のコンパレータであって、サンプリングされたアナログ入力電圧をホールドするサンプルホールド機能を有する複数のコンパレータとを備え、複数のコンパレータは、サンプリング源が同一である上位ビット用のコンパレータと下位ビット用のコンパレータとを含み、前記上位ビット用のコンパレータは、比較動作を完了してから、下位ビット用のコンパレータにおける比較動作が完了するまで、待機状態を維持することを特徴とする AZD変換回路。

1 3 . A/D変換回路は、

ツリー状に接続され、 Nビットの A/D変換結果を出力する複数の単位回路を備え、前記複数の単位回路の各々は、

アナログ入力電流を受け取る入力端子と、

前記アナログ入力電流に応じた電流を複数の電流経路に伝達する電流伝達回路と、

前記複数の電流経路に接続され、前記アナログ入力電流の振幅範囲について変換ビット数（N) に応じて均等分割された電流を前記複数の電流経路にそれぞれ供給する複数の定電流源と、

.前記複数の定電流源と電流伝達回路との間に接続され、該各定電流源から供給される電流から前記電流経路に伝達された電流を減算することにより得られた電流を出力する複数の電流出力端子と、

前記減算により得られた電流に応じた出力信号をエンコードし、前記アナログ入力電流に応じたデジタル信号を生成するェンコ一ド回路とを備え、前記複数の単位回路は、前段の単位回路と、前段の単位回路の複数の電流出力端子にその入力端子が接続された次段の複数の単位回路を含むことを特徴とする AZD変換回

1 4 . 請求項 1 3に記載の AZD変換回路において、前記前段の単位回路における AZD変換結果に基づいて、前記次段の複数の単位回路のいずれか 1つを選択し、選択された次段の単位回路における A/D変換結果を下位ビットのデジタル信号として出力する出力選択回路を備えたことを特徴とする AZD変換回路

1 5 . 請求項 1 3に記載の A_ D変換回路において、前記次段の各単位回路におけるェンコ一ド回路のェンコ一ドの論理は、前記前段の単位回路におけるェンコード回路のエンコードの論理とは逆であることを特徴とする A/D変換回路

1 6 . AZD変換回路は、

パイプライン接続され、 Nビットの A/D変換結果を出力する複数の単位回路を備え、前記複数の単位回路の各々は、

アナ口グ入力電流を入力する入力端子と、

前記複数の電流経路に接続され、前記アナ口グ入力電流の振幅範囲について変換ビット数（N) に応じて均等分割された電流を供給する複数の定電流源と、前記複数の定電流源と電流伝達回路との間に接続され、該各定電流源から供給される電流から前記電流経路に伝達された電流を減算することにより得られた電流を出力する複数の電流出力端子と、

前記減算により得られた電流に応じた出力信号をェンコ一ドし、前記アナログ入力電流に応じたデジタル信号を生成するェンコ一ド回路と、

前段の単位回路の複数の電流出力端子と次段の単位回路の入力端子との間に接続されたサンプルホールド回路とを備えることを特徴とする A/D変換回路。

1 7 . 請求項 1 6に記載の A/D変換回路において、前記前段の単位回路における A/D変換結果に基づいて、次段の単位回路の入力端子に接続される前段の単位回路の電流出力端子を選択する選択回路を備えたことを特徴とする AZD 変換回路。

1 8 . 請求項 1 3〜 1 7のいずれか 1項に記載の A/D変換回路において、前記次段の単位回路の各定電流源から供給される電流は、前段の単位回路における各定電流源から供給される電流と実質的に同一であり、

前記次段の単位回路の前記電流伝達回路は、前段の単位回路から供給される入力電流に対し前記 Nビットに応じた値を乗算することにより得られた電流を伝達することを特徴とする AZD変換回路。

1 9 . 請求項 1 3〜1 8のいずれか 1項に記載の A/D変換回路において、前記電流伝達回路及び複数の定電流源は電流減算回路を形成し、当該電流減算回路は、前記エンコード回路に接続される第 1の減算回路と、前記電流出力端子に接続される第 2の減算回路とを含むことを特徴とする AZD変換回路。

2 0 . 請求項 1 3〜1 9のいずれか 1項に記載の A/D変換回路において、前記ェンコ一ド回路は、前記各定電流源から供給される電流と前記電流経路に伝達された電流との電流減算結果をェンコ一ドするために使用されるェンコ一ド用のコンパレータを含み、前記単位回路は、エンコードのエラーを判定するために使用されるエラー判定用のコンパレータを含むことを特徴とする AZD変換回路

2 1 . 請求項 2 0に記載の AZD変換回路は更に、複数の単位回路に接続され、各単位回路のエンコード回路からデジタル信号を受け取り、前記エラー判定用のコンパレータの出力信号に基づいて、前記各デジタル信号に基づく A/D変換結果を訂正するエラー訂正回路を備えることを特徴とする AZD変換回路。

2 2 . 請求項 2 1に記載の AZD変換回路において、前記エラー訂正回路は、前段の単位回路のエラー判定用のコンパレータの出力信号を後段の単位回路がデジタル信号の出力する前に受け取り、そのエラー判定用のコンパレータの出力に基づいて AZD変換結果を訂正することを特徴とする AZD変換回路。

2 3 . 請求項 2 1に記載の Aノ D変換回路において、前記エラー訂正回路は

、最後段の単位回路がデジタル信号を出力する前に、該最後段の単位回路よりも前段の各単位回路のエラー判定用のコンパレータの出力信号を受け取り、該各ェラー判定用のコンパレータの出力信号に基づいて AZD変換結果を訂正することを特徴とする A/D変換回路。

2 4 . 請求項 2 0に記載の AZD変換回路において、前記エラー判定用のコンパレータは、前記エンコード用のコンパレータよりも遅い動作速度を有し、力つ高い変換精度を有することを特徴とする A/D変換回路。

2 5 . 請求項 2 0に記載の AZD変換回路において、前記エラー判定用のコンパレータは、電流減算回路から単一方向に供給される電流にのみ反応して動作することを特徴とする AZD変換回路。

2 6 . 請求項 1 3〜 1 9のいずれか 1項に記載の A/D変換回路において、前記各単位回路は、前記アナ口グ入力電流が前記均等分割された電流範囲においていずれの位置の電流であるかを識別する入力電流識別回路を含むことを特徴とする AZD変換回路。

2 7 . 請求項 2 6に記載の A/D変換回路において、前記複数の定電流源と前記電流伝達回路は第 1の電流減算回路を形成し、

前記入力電流識別回路は、

前記アナ口グ入力電流に応じた電流を複数の電流経路に伝達する別の電流伝達回路と、該別の電流伝達回路の各電流経路に接続され、前記複数の定電流源とは異なる電流を複数の電流経路に供給する別の複数の定電流源とを含む第 2の電流減算回路を備えたことを特徴とする AZD変換回路。

2 8 . 請求項 2 7に記載の AZD変換回路において、前記別の複数の定電流源における各電流の設定値は、前記アナログ入力電流の振幅範囲に対応して設定された前記複数の定電流源の設定値を細分化すべく設定されることを特徴とする A/D変換回路。

2 9 . 請求項 2 6〜2 8のいずれか 1項に記載の A/D変換回路において、各単位回路は、前記アナ口グ入力電流の振幅範囲外の最大電流に分割電流を加算することにより得られた電流を供給する定電流源と、前記電流伝達回路とから形成される電流減算回路と、該電流減算回路にて得られた電流を出力する電流出力端子とを含むことを特徴とする Aノ D変換回路。

3 0 . 請求項 2 9に記載の AZD変換回路において、前記入力電流識別回路は、前記第 1の電流減算回路の出力信号と第 2の電流減算回路の出力信号とに基づいて、各出力信号のレベルの差に応じた識別信号を生成する論理回路を含むことを特徴とする A/D変換回路。

3 1 . 請求項 3 0に記載の AZD変換回路において、次段の単位回路へ出力電流を供給する前段の単位回路の前記複数の電流出力端子のうちの一つを前記識別信号のレベルに応じて切り替える選択回路を備えたことを特徴とする A/D変換回路。

3 2 . 請求項 3 1に記載の AZD変換回路において、前記選択回路は、前記次段の単位回路への出力電流が周辺回路のノイズレベルよりも大きくなるように、前段の単位回路の複数の電流出力端子のうちの一つを選択することを特徴とする AZD変換回路。

3 3 . 請求項 3 1に記載の A/D変換回路において、前記次段の単位回路は、前段の単位回路から出力される前記識別信号を受け取り、前記次段の単位回路は、前記識別信号のレベルに応じて、前記複数の定電流源及び前記別の複数の定電流源の電流を調整する電流調整回路を含むことを特徴とする A/D変換回路。

3 4 . 請求項 3 3に記載の AZD変換回路において、前記選択回路が前記識別信号に応じて電流出力端子を切り替えたとき、前記電流調整回路は、次段の単位回路の出力電流が変化するのを防止すベく電流出力端子の切り替えに伴う電流変化分を相殺することを特徴とする A/D変換回路。