JP2003133958A - チョッパ型アナログ−ディジタル変換器 - Google Patents
チョッパ型アナログ−ディジタル変換器Info
- Publication number
- JP2003133958A JP2003133958A JP2001331132A JP2001331132A JP2003133958A JP 2003133958 A JP2003133958 A JP 2003133958A JP 2001331132 A JP2001331132 A JP 2001331132A JP 2001331132 A JP2001331132 A JP 2001331132A JP 2003133958 A JP2003133958 A JP 2003133958A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- voltage
- analog
- inverter
- ground potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 チョッパ型Ａ／Ｄ変換器において、消費電力
を低減するとともに精度の低下を防止する。 【解決手段】 比較器２０は、インバータ回路と、イン
バータ回路の入力端に接続されたコンデンサと、コンデ
ンサに交互に基準電圧及びアナログ入力電圧を与える第
１及び第２スイッチと、インバータ回路の入力端と出力
端とを短絡させるスイッチ（インバータスイッチ）とを
有しており、予め定められたタイミングでこれらスイッ
チを制御してインバータ回路から出力信号を得る。比較
器をパワーセーブ状態とする際、セレクタ２１及び２２
によって電源電圧及びグランド電位がそれぞれ基準電圧
及びアナログ入力電圧として比較器に与えられる。そし
て、インバータ回路の出力信号がグランド電位となった
際、第１及び第２のスイッチとインバータスイッチの制
御を停止する。
を低減するとともに精度の低下を防止する。 【解決手段】 比較器２０は、インバータ回路と、イン
バータ回路の入力端に接続されたコンデンサと、コンデ
ンサに交互に基準電圧及びアナログ入力電圧を与える第
１及び第２スイッチと、インバータ回路の入力端と出力
端とを短絡させるスイッチ（インバータスイッチ）とを
有しており、予め定められたタイミングでこれらスイッ
チを制御してインバータ回路から出力信号を得る。比較
器をパワーセーブ状態とする際、セレクタ２１及び２２
によって電源電圧及びグランド電位がそれぞれ基準電圧
及びアナログ入力電圧として比較器に与えられる。そし
て、インバータ回路の出力信号がグランド電位となった
際、第１及び第２のスイッチとインバータスイッチの制
御を停止する。
Description
【０００１】
【発明の属する技術分野】この発明はチョッパ型アナロ
グ−ディジタル（Ａ／Ｄ）変換器に関するものである。
グ−ディジタル（Ａ／Ｄ）変換器に関するものである。
【０００２】
【従来の技術】図５は、従来のチョッパ型Ａ／Ｄ変換器
に用いられる比較器を示す回路図である。図において、
１１はコンデンサ、１２はインバータ回路、１３〜１５
はアナログスイッチであり、コンデンサ１１の一端（図
中左端）は、アナログスイッチ１３を介してアナログ入
力信号端子（アナログ入力端子）１３ａに接続されると
ともに、アナログスイッチ１４を介して基準信号入力端
子（基準入力端子）１４ａに接続されている。そして、
コンデンサ１１には後述するタイミングで交互にアナロ
グ入力信号（アナログ入力電圧ＶＩＮ）及び基準信号
（基準電圧ＶＲＥＦ）が与えられる。インバータ回路１
２には並列にアナログスイッチ１５が接続され、インバ
ータ回路１２は出力端子１２ａに接続されている。そし
て、アナログスイッチ１３〜１５は後述するタイミング
でオンオフ制御される。
に用いられる比較器を示す回路図である。図において、
１１はコンデンサ、１２はインバータ回路、１３〜１５
はアナログスイッチであり、コンデンサ１１の一端（図
中左端）は、アナログスイッチ１３を介してアナログ入
力信号端子（アナログ入力端子）１３ａに接続されると
ともに、アナログスイッチ１４を介して基準信号入力端
子（基準入力端子）１４ａに接続されている。そして、
コンデンサ１１には後述するタイミングで交互にアナロ
グ入力信号（アナログ入力電圧ＶＩＮ）及び基準信号
（基準電圧ＶＲＥＦ）が与えられる。インバータ回路１
２には並列にアナログスイッチ１５が接続され、インバ
ータ回路１２は出力端子１２ａに接続されている。そし
て、アナログスイッチ１３〜１５は後述するタイミング
でオンオフ制御される。
【０００３】次に動作について説明する。図６〜図８を
参照して、まず、クロック信号の第１のタイミング時間
によって、アナログスイッチ１３及び１５がオンされ、
アナログスイッチ１４がオフされると（図６参照）、コ
ンデンサ１１の一端（ａ点）にアナログ電圧ＶＩＮが与
えられる。これによって、図７（ａ）に示すように、コ
ンデンサ１１の入力側電位（ａ点の電位）は、アナログ
電圧ＶＩＮのレベルとなる。一方、アナログスイッチ１
５がオンしているから、図７（ｂ）に示すように、コン
デンサ１１の他端の電位（ｂ点の電位）はインバータ回
路１２の閾値電圧Ｖｔｈとなり、そして、コンデンサ１
３には、ＶＩＮとＶｔｈとの差分に相当する電荷が充電
されることになる。この際、インバータ回路１２の出力
側（ｃ点）は閾値電圧Ｖｔｈのレベルとなる。
参照して、まず、クロック信号の第１のタイミング時間
によって、アナログスイッチ１３及び１５がオンされ、
アナログスイッチ１４がオフされると（図６参照）、コ
ンデンサ１１の一端（ａ点）にアナログ電圧ＶＩＮが与
えられる。これによって、図７（ａ）に示すように、コ
ンデンサ１１の入力側電位（ａ点の電位）は、アナログ
電圧ＶＩＮのレベルとなる。一方、アナログスイッチ１
５がオンしているから、図７（ｂ）に示すように、コン
デンサ１１の他端の電位（ｂ点の電位）はインバータ回
路１２の閾値電圧Ｖｔｈとなり、そして、コンデンサ１
３には、ＶＩＮとＶｔｈとの差分に相当する電荷が充電
されることになる。この際、インバータ回路１２の出力
側（ｃ点）は閾値電圧Ｖｔｈのレベルとなる。
【０００４】次に、クロック信号の第２のタイミング時
間によって、アナログスイッチ１３及び１５がオフさ
れ、アナログスイッチ１４がオンされると（図８参
照）、コンデンサ１１の一端（ａ点）に基準電圧Ｖ
ＲＥＦが与えられる。これによって、図７（ａ）に示す
ように、コンデンサ１１の入力側電位（ａ点の電位）
は、基準電圧ＶＲＥＦのレベルとなる。図７に示す例で
は、基準電圧ＶＲＥＦ＞アナログ入力電圧ＶＩＮである
から、図７（ｂ）に示すように、コンデンサ１１の他端
（ｂ点）の電位は閾値電圧Ｖｔｈよりも高くなって、つ
まり、ｂ点の電位はＶｔｈ＋α（α＝ＶＲＥＦ−
ＶＩＮ）となって、この結果、インバータ回路１２の出
力側（ｃ点）はロウレベルとなる（図７（ｃ））。
間によって、アナログスイッチ１３及び１５がオフさ
れ、アナログスイッチ１４がオンされると（図８参
照）、コンデンサ１１の一端（ａ点）に基準電圧Ｖ
ＲＥＦが与えられる。これによって、図７（ａ）に示す
ように、コンデンサ１１の入力側電位（ａ点の電位）
は、基準電圧ＶＲＥＦのレベルとなる。図７に示す例で
は、基準電圧ＶＲＥＦ＞アナログ入力電圧ＶＩＮである
から、図７（ｂ）に示すように、コンデンサ１１の他端
（ｂ点）の電位は閾値電圧Ｖｔｈよりも高くなって、つ
まり、ｂ点の電位はＶｔｈ＋α（α＝ＶＲＥＦ−
ＶＩＮ）となって、この結果、インバータ回路１２の出
力側（ｃ点）はロウレベルとなる（図７（ｃ））。
【０００５】再び、クロック信号の第３のタイミング時
間によって、アナログスイッチ１３及び１５がオンさ
れ、アナログスイッチ１４がオフされると、コンデンサ
１１の一端（ａ点）にアナログ電圧ＶＩＮが与えられ
る。その結果、コンデンサ１１には、ＶＩＮ−Ｖｔｈに
相当する電荷が充電されることになる。
間によって、アナログスイッチ１３及び１５がオンさ
れ、アナログスイッチ１４がオフされると、コンデンサ
１１の一端（ａ点）にアナログ電圧ＶＩＮが与えられ
る。その結果、コンデンサ１１には、ＶＩＮ−Ｖｔｈに
相当する電荷が充電されることになる。
【０００６】そして、クロック信号の第４のタイミング
時間によって、アナログスイッチ１３及び１５がオフさ
れ、アナログスイッチ１４がオンされると、コンデンサ
１１の一端に基準電圧ＶＲＥＦが与えられる。ここで、
基準電圧ＶＲＥＦ＜アナログ入力電圧ＶＩＮであれば、
ｂ点の電位は閾値電圧Ｖｔｈよりも低くなって、つま
り、ｂ点の電位はＶｔｈ−αとなって、インバータ回路
１２の出力側（ｃ点）はハイレベルとなる。
時間によって、アナログスイッチ１３及び１５がオフさ
れ、アナログスイッチ１４がオンされると、コンデンサ
１１の一端に基準電圧ＶＲＥＦが与えられる。ここで、
基準電圧ＶＲＥＦ＜アナログ入力電圧ＶＩＮであれば、
ｂ点の電位は閾値電圧Ｖｔｈよりも低くなって、つま
り、ｂ点の電位はＶｔｈ−αとなって、インバータ回路
１２の出力側（ｃ点）はハイレベルとなる。
【０００７】上述のようにして、アナログスイッチ１３
及び１４をオンオフ制御して、交互にアナログ電圧Ｖ
ＩＮ及び基準電圧ＶＲＥＦをコンデンサ１１に印加する
とともに、アナログスイッチ１５をオンオフ制御して、
基準電圧ＶＲＥＦとアナログ電圧ＶＩＮとを比較して、
出力端子１２ａにインバータ出力信号を出力する。
及び１４をオンオフ制御して、交互にアナログ電圧Ｖ
ＩＮ及び基準電圧ＶＲＥＦをコンデンサ１１に印加する
とともに、アナログスイッチ１５をオンオフ制御して、
基準電圧ＶＲＥＦとアナログ電圧ＶＩＮとを比較して、
出力端子１２ａにインバータ出力信号を出力する。
【０００８】ところで、図５に示すチョッパ型比較器に
おいては、コンデンサ１１の他端（ｂ点）の電位がＶ
ｔｈ±αとなる関係上、パワーセーブ時において、不可
避的にインバータ回路１２に貫通電流が流れてしまい、
この結果、Ａ／Ｄ変換器における消費電力が増大してし
まうことになる。
おいては、コンデンサ１１の他端（ｂ点）の電位がＶ
ｔｈ±αとなる関係上、パワーセーブ時において、不可
避的にインバータ回路１２に貫通電流が流れてしまい、
この結果、Ａ／Ｄ変換器における消費電力が増大してし
まうことになる。
【０００９】上述のような不具合を防止するため、つま
り、パワーセーブを行うため、図９に示すチョッパ型比
較器が知られている。図９において、図５に示す構成要
素と同一の構成要素について同一の参照番号を付す（な
お、図９においては、アナログスイッチ１３及び１４は
省略されている）。図９では、コンデンサ１１の他端
（ｂ点）がスイッチ１６を介して接地されており、これ
によって、インバータ回路１２の入力側を強制的にグラ
ンド電位（Ｌレベル）としている。つまり、アナログ入
力電圧ＶＩＮ及び基準電圧ＶＲＥＦがともに印加されて
ない状態で、アナログスイッチ１５がオフされている際
に、スイッチ１６をオンして、インバータ回路１２の入
力側を強制的にグランド電位とする。これによって、イ
ンバータ回路１２に貫通電流が流れることを防止してい
る。なお、インバータ回路１２の入力側をグランド電位
とする代わりに、インバータ回路の入力側を電源電圧
（ＶＤ Ｄ）の電位として、貫通電流を防止することも行
われている。
り、パワーセーブを行うため、図９に示すチョッパ型比
較器が知られている。図９において、図５に示す構成要
素と同一の構成要素について同一の参照番号を付す（な
お、図９においては、アナログスイッチ１３及び１４は
省略されている）。図９では、コンデンサ１１の他端
（ｂ点）がスイッチ１６を介して接地されており、これ
によって、インバータ回路１２の入力側を強制的にグラ
ンド電位（Ｌレベル）としている。つまり、アナログ入
力電圧ＶＩＮ及び基準電圧ＶＲＥＦがともに印加されて
ない状態で、アナログスイッチ１５がオフされている際
に、スイッチ１６をオンして、インバータ回路１２の入
力側を強制的にグランド電位とする。これによって、イ
ンバータ回路１２に貫通電流が流れることを防止してい
る。なお、インバータ回路１２の入力側をグランド電位
とする代わりに、インバータ回路の入力側を電源電圧
（ＶＤ Ｄ）の電位として、貫通電流を防止することも行
われている。
【００１０】
【発明が解決しようとする課題】従来のチョッパ型比較
器は以上のように構成されているので、インバータ回路
１２の入力側を強制的にグランド電位とするスイッチ１
６が設けられていることから、スイッチ１６を介してコ
ンデンサ１２に蓄積された電荷が流れることになって、
コンデンサ１１の他端（ｂ点）における電位が変動する
ことになる（言い換えると、スイッチ１６が容量成分と
して作用し、ｂ点における電位が変動する）。その結
果、図９に示すチョッパ型比較器をＡ／Ｄ変換器に用い
ると、Ａ／Ｄ変換器の精度が低下してしまうという課題
があった。
器は以上のように構成されているので、インバータ回路
１２の入力側を強制的にグランド電位とするスイッチ１
６が設けられていることから、スイッチ１６を介してコ
ンデンサ１２に蓄積された電荷が流れることになって、
コンデンサ１１の他端（ｂ点）における電位が変動する
ことになる（言い換えると、スイッチ１６が容量成分と
して作用し、ｂ点における電位が変動する）。その結
果、図９に示すチョッパ型比較器をＡ／Ｄ変換器に用い
ると、Ａ／Ｄ変換器の精度が低下してしまうという課題
があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、消費電力を低減するとともに精度
の低下を防止できるチョッパ型Ａ／Ｄ変換器を得ること
を目的とする。
めになされたもので、消費電力を低減するとともに精度
の低下を防止できるチョッパ型Ａ／Ｄ変換器を得ること
を目的とする。
【００１２】
【課題を解決するための手段】この発明に係るチョッパ
型アナログ−ディジタル変換器は、インバータ入力端と
インバータ出力端を有するインバータ回路と、インバー
タ入力端に接続されたコンデンサと、コンデンサに交互
に基準電圧及びアナログ入力電圧を与える第１のスイッ
チ手段と、インバータ入力端とインバータ出力端とを短
絡させる第２のスイッチ手段とを有し、予め定められた
タイミングで第１及び第２のスイッチ手段が制御されて
インバータ出力端からインバータ出力信号を得る比較器
を備えるチョッパ型アナログ−ディジタル変換器におい
て、比較器をパワーセーブ状態とする際、第１のスイッ
チ手段に電源電圧及びグランド電位をそれぞれ基準電圧
及びアナログ入力電圧として与えるセレクタ手段と、イ
ンバータ出力信号がグランド電位となった際、第１及び
第２のスイッチ手段の制御を停止する制御手段とを有す
るものである。
型アナログ−ディジタル変換器は、インバータ入力端と
インバータ出力端を有するインバータ回路と、インバー
タ入力端に接続されたコンデンサと、コンデンサに交互
に基準電圧及びアナログ入力電圧を与える第１のスイッ
チ手段と、インバータ入力端とインバータ出力端とを短
絡させる第２のスイッチ手段とを有し、予め定められた
タイミングで第１及び第２のスイッチ手段が制御されて
インバータ出力端からインバータ出力信号を得る比較器
を備えるチョッパ型アナログ−ディジタル変換器におい
て、比較器をパワーセーブ状態とする際、第１のスイッ
チ手段に電源電圧及びグランド電位をそれぞれ基準電圧
及びアナログ入力電圧として与えるセレクタ手段と、イ
ンバータ出力信号がグランド電位となった際、第１及び
第２のスイッチ手段の制御を停止する制御手段とを有す
るものである。
【００１３】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、セレクタ手段が、電源電圧及びグラン
ド電位をそれぞれ基準電圧及びアナログ入力電圧として
与える代わりにそれぞれアナログ入力電圧及び基準電圧
として第１のスイッチ手段に与えており、制御手段が、
インバータ出力信号が電源電圧となると、第１及び第２
のスイッチ手段の制御を停止するものである。
ジタル変換器は、セレクタ手段が、電源電圧及びグラン
ド電位をそれぞれ基準電圧及びアナログ入力電圧として
与える代わりにそれぞれアナログ入力電圧及び基準電圧
として第１のスイッチ手段に与えており、制御手段が、
インバータ出力信号が電源電圧となると、第１及び第２
のスイッチ手段の制御を停止するものである。
【００１４】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、第１のスイッチ手段が、コンデンサに
接続された第１のスイッチと、コンデンサに接続された
第２のスイッチとを有し、セレクタ手段が、電源電圧及
び基準電圧を選択的に第１のスイッチを与える第１のセ
レクタと、グランド電位及びアナログ入力電圧を選択的
に第２のスイッチに与える第２のセレクタとを有し、制
御手段が、比較器をパワーセーブ状態とする際、第１及
び第２のセレクタを制御して電源電圧及びグランド電位
をそれぞれ第１及び第２のスイッチに与えるものであ
る。
ジタル変換器は、第１のスイッチ手段が、コンデンサに
接続された第１のスイッチと、コンデンサに接続された
第２のスイッチとを有し、セレクタ手段が、電源電圧及
び基準電圧を選択的に第１のスイッチを与える第１のセ
レクタと、グランド電位及びアナログ入力電圧を選択的
に第２のスイッチに与える第２のセレクタとを有し、制
御手段が、比較器をパワーセーブ状態とする際、第１及
び第２のセレクタを制御して電源電圧及びグランド電位
をそれぞれ第１及び第２のスイッチに与えるものであ
る。
【００１５】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、第１及び第２のスイッチが、交互に開
閉制御され、第１及び第２のスイッチの開閉制御に応じ
て第２のスイッチ手段が開閉制御されるものである。
ジタル変換器は、第１及び第２のスイッチが、交互に開
閉制御され、第１及び第２のスイッチの開閉制御に応じ
て第２のスイッチ手段が開閉制御されるものである。
【００１６】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、第１のスイッチ及び第２のスイッチ手
段が閉じられた際、第２のスイッチが開かれ、第１のス
イッチ及び第２のスイッチ手段が開かれた際、第２のス
イッチが閉じられるものである。
ジタル変換器は、第１のスイッチ及び第２のスイッチ手
段が閉じられた際、第２のスイッチが開かれ、第１のス
イッチ及び第２のスイッチ手段が開かれた際、第２のス
イッチが閉じられるものである。
【００１７】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、制御手段が、パワーセーブ状態となっ
た後、予め規定された時間が経過する毎に、第１及び第
２のスイッチ手段を予め定められたタイミングで制御し
てコンデンサに電源電圧及びグランド電位を一度だけ交
互に与えるものである。
ジタル変換器は、制御手段が、パワーセーブ状態となっ
た後、予め規定された時間が経過する毎に、第１及び第
２のスイッチ手段を予め定められたタイミングで制御し
てコンデンサに電源電圧及びグランド電位を一度だけ交
互に与えるものである。
【００１８】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、予め規定された時間が、インバータ回
路を構成するトランジスタのリーク電流とコンデンサに
蓄積された電荷量に応じて定められるものである。
ジタル変換器は、予め規定された時間が、インバータ回
路を構成するトランジスタのリーク電流とコンデンサに
蓄積された電荷量に応じて定められるものである。
【００１９】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、インバータ入力端とインバータ出力端
を有するインバータ回路と、インバータ入力端に接続さ
れたコンデンサと、コンデンサに交互に基準電圧及びア
ナログ入力電圧を与える第１のスイッチ手段と、インバ
ータ入力端とインバータ出力端とを短絡させる第２のス
イッチ手段とを有し、予め定められたタイミングで第１
及び第２のスイッチ手段が制御されてインバータ出力端
からインバータ出力信号を得る比較器を複数備えるチョ
ッパ型アナログ−ディジタル変換器において、比較器の
各々をパワーセーブ状態とする際、比較器の各々の第１
のスイッチ手段に電源電圧及びグランド電位をそれぞれ
基準電圧及びアナログ入力電圧として与えるセレクタ手
段と、比較器の各々のインバータ出力信号がグランド電
位となった際、比較器の各々の第１及び第２のスイッチ
手段の制御を停止する制御手段とを有するものである。
ジタル変換器は、インバータ入力端とインバータ出力端
を有するインバータ回路と、インバータ入力端に接続さ
れたコンデンサと、コンデンサに交互に基準電圧及びア
ナログ入力電圧を与える第１のスイッチ手段と、インバ
ータ入力端とインバータ出力端とを短絡させる第２のス
イッチ手段とを有し、予め定められたタイミングで第１
及び第２のスイッチ手段が制御されてインバータ出力端
からインバータ出力信号を得る比較器を複数備えるチョ
ッパ型アナログ−ディジタル変換器において、比較器の
各々をパワーセーブ状態とする際、比較器の各々の第１
のスイッチ手段に電源電圧及びグランド電位をそれぞれ
基準電圧及びアナログ入力電圧として与えるセレクタ手
段と、比較器の各々のインバータ出力信号がグランド電
位となった際、比較器の各々の第１及び第２のスイッチ
手段の制御を停止する制御手段とを有するものである。
【００２０】この発明に係るチョッパ型アナログ−ディ
ジタル変換器は、セレクタ手段が、電源電圧及びグラン
ド電位をそれぞれ基準電圧及びアナログ入力電圧として
与える代わりにそれぞれアナログ入力電圧及び基準電圧
として比較器の各々の第１のスイッチ手段に与えてお
り、制御手段が、比較器の各々のインバータ出力信号が
電源電圧となると、比較器の各々について第１及び第２
のスイッチ手段の制御を停止するものである。
ジタル変換器は、セレクタ手段が、電源電圧及びグラン
ド電位をそれぞれ基準電圧及びアナログ入力電圧として
与える代わりにそれぞれアナログ入力電圧及び基準電圧
として比較器の各々の第１のスイッチ手段に与えてお
り、制御手段が、比較器の各々のインバータ出力信号が
電源電圧となると、比較器の各々について第１及び第２
のスイッチ手段の制御を停止するものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１において、２０は比較器、２１及び
２２はセレクタであり、比較器２０は図５に示す比較器
と同様の構成を有している。図５に示す基準入力端子１
４ａはセレクタ２１に接続されており、アナログ入力端
子１３ａはセレクタ２２に接続されている。セレクタ２
１及び２２は後述するようにして切り替え制御されて、
セレクタ２１によって選択的に基準電圧ＶＲＥＦ及び電
源電圧ＶＤＤが基準入力端子１４ａに与えられる。一
方、セレクタ２２によって、選択的にアナログ入力Ｖ
ＩＮ及びグランド電位ＧＮＤがアナログ入力端子１３ａ
に与えられる。
説明する。 実施の形態１．図１において、２０は比較器、２１及び
２２はセレクタであり、比較器２０は図５に示す比較器
と同様の構成を有している。図５に示す基準入力端子１
４ａはセレクタ２１に接続されており、アナログ入力端
子１３ａはセレクタ２２に接続されている。セレクタ２
１及び２２は後述するようにして切り替え制御されて、
セレクタ２１によって選択的に基準電圧ＶＲＥＦ及び電
源電圧ＶＤＤが基準入力端子１４ａに与えられる。一
方、セレクタ２２によって、選択的にアナログ入力Ｖ
ＩＮ及びグランド電位ＧＮＤがアナログ入力端子１３ａ
に与えられる。
【００２２】次に動作について説明する。図１、図２及
び図５を参照して、ここでは、比較器２０は図５で説明
したようにして動作するものとする。このチョッパ型Ａ
／Ｄ変換器では、パワーセーブとする際、セレクタ２１
及び２２によってそれぞれ電源電圧ＶＤＤ及びグランド
電位ＧＮＤが選択される。セレクタ２１及び２２によっ
てそれぞれ電源電圧ＶＤＤ及びグランド電位ＧＮＤが選
択されている際、アナログスイッチ１３及び１５がオン
され、アナログスイッチ１４がオフされと、図２（ａ）
に示すように、コンデンサ１１の一端（ａ点）はグラン
ド電位ＧＮＤとなる。一方、アナログスイッチ１５がオ
ンしているから、図２（ｂ）に示すように、コンデンサ
１１の他端の電位（ｂ点の電位）はインバータ回路１２
の閾値電圧Ｖｔｈとなり、そして、コンデンサ１３に
は、グランド電位ＧＮＤと閾値電圧Ｖｔｈとの差分に相
当する電荷が充電されることになる。この際、インバー
タ回路１２の出力側（ｃ点）はＶ ｔｈのレベルとなる。
アナログスイッチ（第１のスイッチ）１３及びアナログ
スイッチ（第２のスイッチ）１４は第１のスイッチ手段
として作用し、アナログスイッチ１５は第２のスイッチ
手段として作用する。
び図５を参照して、ここでは、比較器２０は図５で説明
したようにして動作するものとする。このチョッパ型Ａ
／Ｄ変換器では、パワーセーブとする際、セレクタ２１
及び２２によってそれぞれ電源電圧ＶＤＤ及びグランド
電位ＧＮＤが選択される。セレクタ２１及び２２によっ
てそれぞれ電源電圧ＶＤＤ及びグランド電位ＧＮＤが選
択されている際、アナログスイッチ１３及び１５がオン
され、アナログスイッチ１４がオフされと、図２（ａ）
に示すように、コンデンサ１１の一端（ａ点）はグラン
ド電位ＧＮＤとなる。一方、アナログスイッチ１５がオ
ンしているから、図２（ｂ）に示すように、コンデンサ
１１の他端の電位（ｂ点の電位）はインバータ回路１２
の閾値電圧Ｖｔｈとなり、そして、コンデンサ１３に
は、グランド電位ＧＮＤと閾値電圧Ｖｔｈとの差分に相
当する電荷が充電されることになる。この際、インバー
タ回路１２の出力側（ｃ点）はＶ ｔｈのレベルとなる。
アナログスイッチ（第１のスイッチ）１３及びアナログ
スイッチ（第２のスイッチ）１４は第１のスイッチ手段
として作用し、アナログスイッチ１５は第２のスイッチ
手段として作用する。
【００２３】次に、アナログスイッチ１３及び１５がオ
フされ、アナログスイッチ１４がオンされると、コンデ
ンサ１１の一端（ａ点）に電源電圧ＶＤＤが与えられ
る。これによって、図２（ａ）に示すように、コンデン
サ１１の入力側電位（ａ点の電位）は、電源電圧ＶＤＤ
のレベルとなる。電源電圧ＶＤＤ＞グランド電位ＧＮＤ
であるから、図２（ｂ）に示すように、コンデンサ１１
の他端（ｂ点）の電位は閾値電圧Ｖｔｈよりも高くなっ
て、つまり、ｂ点の電位はＶｔｈ＋ＶＤＤとなって、こ
の結果、インバータ回路１２の出力はロウレベル（グラ
ンド電位ＧＮＤ）となる（図２（ｃ））。
フされ、アナログスイッチ１４がオンされると、コンデ
ンサ１１の一端（ａ点）に電源電圧ＶＤＤが与えられ
る。これによって、図２（ａ）に示すように、コンデン
サ１１の入力側電位（ａ点の電位）は、電源電圧ＶＤＤ
のレベルとなる。電源電圧ＶＤＤ＞グランド電位ＧＮＤ
であるから、図２（ｂ）に示すように、コンデンサ１１
の他端（ｂ点）の電位は閾値電圧Ｖｔｈよりも高くなっ
て、つまり、ｂ点の電位はＶｔｈ＋ＶＤＤとなって、こ
の結果、インバータ回路１２の出力はロウレベル（グラ
ンド電位ＧＮＤ）となる（図２（ｃ））。
【００２４】この状態においては、インバータ回路１２
の出力側はグランド電位ＧＮＤであるから、インバータ
回路１２に貫通電流は流れない。しかも、図示のチョッ
パ型Ａ／Ｄ変換器では、比較器内部でインバータ回路の
入力側を強制的にグランド電位としていないから、つま
り、比較器２０には、インバータ回路１２の入力側を強
制的にグランド電位とするためのスイッチが設けられて
いないから、スイッチが容量成分として作用し、インバ
ータ回路１２の入力側における電位が変動することがな
い。その結果、Ａ／Ｄ変換器の精度が低下することがな
い。
の出力側はグランド電位ＧＮＤであるから、インバータ
回路１２に貫通電流は流れない。しかも、図示のチョッ
パ型Ａ／Ｄ変換器では、比較器内部でインバータ回路の
入力側を強制的にグランド電位としていないから、つま
り、比較器２０には、インバータ回路１２の入力側を強
制的にグランド電位とするためのスイッチが設けられて
いないから、スイッチが容量成分として作用し、インバ
ータ回路１２の入力側における電位が変動することがな
い。その結果、Ａ／Ｄ変換器の精度が低下することがな
い。
【００２５】上述のようにして、図１に示すチョッパ型
Ａ／Ｄ変換器では、インバータ回路１２の出力側がグラ
ンド電位となると、クロック信号を停止してパワーセー
ブ状態と同様の状態となる。つまり、セレクタ２１及び
２２（セレクタ手段）によってそれぞれ電源電圧ＶＤＤ
及びグランド電位ＧＮＤが選択されると、パワーセーブ
状態となる。
Ａ／Ｄ変換器では、インバータ回路１２の出力側がグラ
ンド電位となると、クロック信号を停止してパワーセー
ブ状態と同様の状態となる。つまり、セレクタ２１及び
２２（セレクタ手段）によってそれぞれ電源電圧ＶＤＤ
及びグランド電位ＧＮＤが選択されると、パワーセーブ
状態となる。
【００２６】なお、セレクタ２１で電源電圧ＶＤＤが選
択されている際、セレクタ２２によってグランド電位Ｇ
ＮＤが選択される。一方、セレクタ２１で基準電圧Ｖ
ＲＥＦが選択されている際には、セレクタ２２によって
アナログ入力電圧ＶＩＮが選択される。
択されている際、セレクタ２２によってグランド電位Ｇ
ＮＤが選択される。一方、セレクタ２１で基準電圧Ｖ
ＲＥＦが選択されている際には、セレクタ２２によって
アナログ入力電圧ＶＩＮが選択される。
【００２７】ところで、上述のようにして、パワーセー
ブ状態となった際には、インバータ回路１２を構成する
トランジスタにはリーク電流が流れる状態で安定する。
この際、インバータ回路１２の入力側の電圧はコンデン
サ１１に蓄えられた電荷によって保持されることにな
る。理想的なトランジスタではリーク電流が流れないの
で、インバータ回路１２の入力側電圧は所定の電圧値以
上（コンデンサ１１に蓄積された電荷に対応する電圧
値）に保持されるが、前述のように、実際には極めて微
弱なリーク電流がトランジスタに流れるので、コンデン
サ１１に蓄積された電荷は徐々に放電されることにな
る。このため、インバータ回路１２の入力側電圧が所定
の電圧値以下となってしまう。
ブ状態となった際には、インバータ回路１２を構成する
トランジスタにはリーク電流が流れる状態で安定する。
この際、インバータ回路１２の入力側の電圧はコンデン
サ１１に蓄えられた電荷によって保持されることにな
る。理想的なトランジスタではリーク電流が流れないの
で、インバータ回路１２の入力側電圧は所定の電圧値以
上（コンデンサ１１に蓄積された電荷に対応する電圧
値）に保持されるが、前述のように、実際には極めて微
弱なリーク電流がトランジスタに流れるので、コンデン
サ１１に蓄積された電荷は徐々に放電されることにな
る。このため、インバータ回路１２の入力側電圧が所定
の電圧値以下となってしまう。
【００２８】そこで、トランジスタのリーク電流とコン
デンサ１１に蓄えられた電荷量とに基づいて、パワーセ
ーブ状態となった後前述の所定の電圧値が保持できなく
なるまで時間（予め規定された時間Ｔ）を求めて、この
時間内にＡ／Ｄ変換器を動作させてコンデンサ１１に電
荷を蓄積するようにする。
デンサ１１に蓄えられた電荷量とに基づいて、パワーセ
ーブ状態となった後前述の所定の電圧値が保持できなく
なるまで時間（予め規定された時間Ｔ）を求めて、この
時間内にＡ／Ｄ変換器を動作させてコンデンサ１１に電
荷を蓄積するようにする。
【００２９】図３及び図５を参照して、クロック信号Ｃ
ＬＫのタイミングＣＬＫＴ１（図３（ａ））によって、
図２で説明したようにして、コンデンサ１１の他端（ｂ
点）の電位をＶｔｈ＋ＶＤＤとすると（図３（ｂ））、
インバータ回路１２の出力側はグランド電位ＧＮＤとな
る（図３（ｃ））。このようにして、コンデンサ１１を
充電した後、予め規定された時間Ｔが経過すると、クロ
ック信号ＣＬＫを送出して、タイミングＣＬＫＴ２で、
図２で説明したようにして、コンデンサ１１の他端（ｂ
点）の電位をＶｔｈ＋ＶＤＤとして（図３（ｂ））、イ
ンバータ回路１２の出力側をグランド電位ＧＮＤとする
（図３（ｃ））。
ＬＫのタイミングＣＬＫＴ１（図３（ａ））によって、
図２で説明したようにして、コンデンサ１１の他端（ｂ
点）の電位をＶｔｈ＋ＶＤＤとすると（図３（ｂ））、
インバータ回路１２の出力側はグランド電位ＧＮＤとな
る（図３（ｃ））。このようにして、コンデンサ１１を
充電した後、予め規定された時間Ｔが経過すると、クロ
ック信号ＣＬＫを送出して、タイミングＣＬＫＴ２で、
図２で説明したようにして、コンデンサ１１の他端（ｂ
点）の電位をＶｔｈ＋ＶＤＤとして（図３（ｂ））、イ
ンバータ回路１２の出力側をグランド電位ＧＮＤとする
（図３（ｃ））。
【００３０】このようにして、パワーセーブ中において
も、予め規定された時間Ｔ毎にＡ／Ｄ変換器を動作させ
るようにすれば、インバータ回路１２の入力側電圧を所
定の電圧値以上に保持することができる。
も、予め規定された時間Ｔ毎にＡ／Ｄ変換器を動作させ
るようにすれば、インバータ回路１２の入力側電圧を所
定の電圧値以上に保持することができる。
【００３１】なお、パワーセーブ状態におけるクロック
信号ＣＬＫの送出制御はコントローラ（制御手段：図示
せず）によって行われ、コントローラは、例えば、イン
バータ回路１２の出力側がグランド電位となると、クロ
ック信号の送出を停止して、パワーセーブ状態とし、こ
の状態から前述の予め規定された時間Ｔが経過すると、
クロック信号ＣＬＫを送出して再びコンデンサ１１への
充電を行う。
信号ＣＬＫの送出制御はコントローラ（制御手段：図示
せず）によって行われ、コントローラは、例えば、イン
バータ回路１２の出力側がグランド電位となると、クロ
ック信号の送出を停止して、パワーセーブ状態とし、こ
の状態から前述の予め規定された時間Ｔが経過すると、
クロック信号ＣＬＫを送出して再びコンデンサ１１への
充電を行う。
【００３２】また、セレクタ２１及び２２の切り替え制
御はコントローラによって行われる。コントローラは、
Ａ／Ｄ変換器をパワーセーブ状態としようとする際に
は、セレクタ２１及び２２を切り替え制御して、セレク
タ２１を介して比較器２０に電源電圧ＶＤＤを与え、セ
レクタ２２でグランド電位ＧＮＤを比較器２０に与え
る。そして、前述のようにして、インバータ回路１２の
出力側がグランド電位となるとクロック信号ＣＬＫの送
出が停止されて、パワーセーブ状態となる。
御はコントローラによって行われる。コントローラは、
Ａ／Ｄ変換器をパワーセーブ状態としようとする際に
は、セレクタ２１及び２２を切り替え制御して、セレク
タ２１を介して比較器２０に電源電圧ＶＤＤを与え、セ
レクタ２２でグランド電位ＧＮＤを比較器２０に与え
る。そして、前述のようにして、インバータ回路１２の
出力側がグランド電位となるとクロック信号ＣＬＫの送
出が停止されて、パワーセーブ状態となる。
【００３３】図１に示す例では、セレクタ２１が選択的
に電源電圧ＶＤＤ及び基準電圧ＶＲ ＥＦを切り替え、セ
レクタ２２が選択的にグランド電位ＧＮＤ及びアナログ
入力電圧ＶＩＮを切り替える例について説明したが、セ
レクタ２１によってグランド電位ＧＮＤを基準入力端子
１４ａに与え、セレクタ２２によって電源電圧ＶＤＤを
アナログ入力端子１３ａに与えるようにしてもよい。
に電源電圧ＶＤＤ及び基準電圧ＶＲ ＥＦを切り替え、セ
レクタ２２が選択的にグランド電位ＧＮＤ及びアナログ
入力電圧ＶＩＮを切り替える例について説明したが、セ
レクタ２１によってグランド電位ＧＮＤを基準入力端子
１４ａに与え、セレクタ２２によって電源電圧ＶＤＤを
アナログ入力端子１３ａに与えるようにしてもよい。
【００３４】この際には、アナログスイッチ１３及び１
５がオンされ、アナログスイッチ１４がオフされと、コ
ンデンサ１１の一端（ａ点）は電源電圧ＶＤＤとなる。
一方、アナログスイッチ１５がオンしているから、コン
デンサ１１の他端の電位（ｂ点の電位）はインバータ回
路１２の閾値電圧Ｖｔｈとなり、そして、コンデンサ１
３には、電源電圧ＶＤＤと閾値電圧Ｖｔｈとの差分に相
当する電荷が充電されることになる。
５がオンされ、アナログスイッチ１４がオフされと、コ
ンデンサ１１の一端（ａ点）は電源電圧ＶＤＤとなる。
一方、アナログスイッチ１５がオンしているから、コン
デンサ１１の他端の電位（ｂ点の電位）はインバータ回
路１２の閾値電圧Ｖｔｈとなり、そして、コンデンサ１
３には、電源電圧ＶＤＤと閾値電圧Ｖｔｈとの差分に相
当する電荷が充電されることになる。
【００３５】次に、アナログスイッチ１３及び１５がオ
フされ、アナログスイッチ１４がオンされると、コンデ
ンサ１１の一端（ａ点）はグランド電位ＧＮＤとなる。
電源電圧ＶＤＤ＞グランド電位ＧＮＤであるから、コン
デンサ１１の他端（ｂ点）の電位は閾値電圧Ｖｔｈより
も低くなって、つまり、ｂ点の電位はＶｔｈ−ＶＤＤと
なって、この結果、インバータ回路１２の出力はハイレ
ベル（電源電圧）となる。
フされ、アナログスイッチ１４がオンされると、コンデ
ンサ１１の一端（ａ点）はグランド電位ＧＮＤとなる。
電源電圧ＶＤＤ＞グランド電位ＧＮＤであるから、コン
デンサ１１の他端（ｂ点）の電位は閾値電圧Ｖｔｈより
も低くなって、つまり、ｂ点の電位はＶｔｈ−ＶＤＤと
なって、この結果、インバータ回路１２の出力はハイレ
ベル（電源電圧）となる。
【００３６】この状態においては、インバータ回路１２
の出力側は電源電圧であるから、インバータ回路１２に
貫通電流は流れず、しかも前述のようにＡ／Ｄ変換器の
精度が低下することがない。
の出力側は電源電圧であるから、インバータ回路１２に
貫通電流は流れず、しかも前述のようにＡ／Ｄ変換器の
精度が低下することがない。
【００３７】以上のように、実施の形態１によれば、パ
ワーセーブ状態の際、比較器のインバータ回路の出力側
をグランド電位又は電源電圧としたから、インバータ回
路に貫通電流が流れることなく、その結果、消費電力を
低減することができる。
ワーセーブ状態の際、比較器のインバータ回路の出力側
をグランド電位又は電源電圧としたから、インバータ回
路に貫通電流が流れることなく、その結果、消費電力を
低減することができる。
【００３８】さらに、スイッチ等によって、比較器内部
でインバータ回路の入力側を強制的にグランド電位とし
ていないから、スイッチが容量成分として作用し、イン
バータ回路の入力側における電位が変動することがな
い。その結果、Ａ／Ｄ変換器の精度が低下することがな
い。
でインバータ回路の入力側を強制的にグランド電位とし
ていないから、スイッチが容量成分として作用し、イン
バータ回路の入力側における電位が変動することがな
い。その結果、Ａ／Ｄ変換器の精度が低下することがな
い。
【００３９】実施の形態２．実際にチョッパ型Ａ／Ｄ変
換器を構成する際には、複数のチョッパ型比較器が一つ
の基板（一つのチップ）上に搭載される。図４はその一
例を示す図であり、図４において、３１〜３Ｎ（Ｎは２
以上の整数）は比較器、４１〜４Ｍ（Ｍ＝Ｎ＋１）は抵
抗器である。抵抗器４１〜４Ｍは直列に接続されて抵抗
回路を構成しており、抵抗器４１はセレクタ２１ａに接
続されている。セレクタ２１ａは選択的に基準電圧Ｖ
ＲＥＦ及び電源電圧ＶＤＤを抵抗器４１に接続する。同
様に、抵抗器４Ｍはセレクタ２１ｂに接続されており、
セレクタ２１ｂは選択的に基準電圧ＶＲＥＦ及び電源電
圧ＶＤＤを抵抗器４Ｍに接続する。比較器３ｎ（ｎは１
以上Ｎまでの整数）は抵抗器４（ｍ−１）と抵抗器４ｍ
（ｍは２以上Ｍまでの整数）との接続点に接続され、さ
らに、比較器３ｎはセレクタ２２を介して選択的にアナ
ログ入力電圧ＶＩＮ及びグランド電位ＧＮＤに接続され
る。
換器を構成する際には、複数のチョッパ型比較器が一つ
の基板（一つのチップ）上に搭載される。図４はその一
例を示す図であり、図４において、３１〜３Ｎ（Ｎは２
以上の整数）は比較器、４１〜４Ｍ（Ｍ＝Ｎ＋１）は抵
抗器である。抵抗器４１〜４Ｍは直列に接続されて抵抗
回路を構成しており、抵抗器４１はセレクタ２１ａに接
続されている。セレクタ２１ａは選択的に基準電圧Ｖ
ＲＥＦ及び電源電圧ＶＤＤを抵抗器４１に接続する。同
様に、抵抗器４Ｍはセレクタ２１ｂに接続されており、
セレクタ２１ｂは選択的に基準電圧ＶＲＥＦ及び電源電
圧ＶＤＤを抵抗器４Ｍに接続する。比較器３ｎ（ｎは１
以上Ｎまでの整数）は抵抗器４（ｍ−１）と抵抗器４ｍ
（ｍは２以上Ｍまでの整数）との接続点に接続され、さ
らに、比較器３ｎはセレクタ２２を介して選択的にアナ
ログ入力電圧ＶＩＮ及びグランド電位ＧＮＤに接続され
る。
【００４０】比較器３１〜３Ｎの各々は、図１で説明し
た比較器２０と同一の構成を有しており、比較器３ｎの
アナログ入力端子１３ａがセレクタ２２に接続され、比
較器３ｎの基準入力端子１４ａが抵抗器４（ｍ−１）と
抵抗器４ｍ（ｍは２以上Ｍまでの整数）との接続点に接
続される。抵抗器４１〜４Ｍは同一の抵抗値を有してい
るから、前述のように抵抗器４１及び４Ｍに選択的に基
準電圧ＶＲＥＦ及び電源電圧ＶＤＤが与えられると、各
比較器３１〜３Ｎの基準入力端子１４ａに与えられる電
圧値は同一の値となる。つまり、各比較器３１〜３Ｎの
基準入力端子１４ａには抵抗回路で分圧された電圧が入
力されるが、抵抗器４１〜４Ｍは同一の抵抗値を有し、
しかも抵抗器４１及び４Ｍにそれぞれ基準電圧ＶＲＥＦ
又は電源電圧ＶＤＤが入力されるから、各比較器３１〜
３Ｎの基準入力端子１４ａに与えられる電圧値は同一の
値となる。
た比較器２０と同一の構成を有しており、比較器３ｎの
アナログ入力端子１３ａがセレクタ２２に接続され、比
較器３ｎの基準入力端子１４ａが抵抗器４（ｍ−１）と
抵抗器４ｍ（ｍは２以上Ｍまでの整数）との接続点に接
続される。抵抗器４１〜４Ｍは同一の抵抗値を有してい
るから、前述のように抵抗器４１及び４Ｍに選択的に基
準電圧ＶＲＥＦ及び電源電圧ＶＤＤが与えられると、各
比較器３１〜３Ｎの基準入力端子１４ａに与えられる電
圧値は同一の値となる。つまり、各比較器３１〜３Ｎの
基準入力端子１４ａには抵抗回路で分圧された電圧が入
力されるが、抵抗器４１〜４Ｍは同一の抵抗値を有し、
しかも抵抗器４１及び４Ｍにそれぞれ基準電圧ＶＲＥＦ
又は電源電圧ＶＤＤが入力されるから、各比較器３１〜
３Ｎの基準入力端子１４ａに与えられる電圧値は同一の
値となる。
【００４１】次に動作について説明する。図４において
は、セレクタ２１ａ及び２１ｂは連動しており、パワー
セーブ状態とする際には、図１で説明したようにして、
セレクタ２１ａ及び２１ｂが電源電圧ＶＤＤ側に切り替
えられ、セレクタ２２がグランド電位ＧＮＤ側に切り替
えられる。そして、各比較器３１〜３Ｎは、図１で関連
して説明したようにして、比較器３１〜３Ｎ内のアナロ
グスイッチが切り替えられて、インバータ回路の出力側
がグランド電位となって、図４に示すＡ／Ｄ変換装置は
パワーセーブ状態となる。
は、セレクタ２１ａ及び２１ｂは連動しており、パワー
セーブ状態とする際には、図１で説明したようにして、
セレクタ２１ａ及び２１ｂが電源電圧ＶＤＤ側に切り替
えられ、セレクタ２２がグランド電位ＧＮＤ側に切り替
えられる。そして、各比較器３１〜３Ｎは、図１で関連
して説明したようにして、比較器３１〜３Ｎ内のアナロ
グスイッチが切り替えられて、インバータ回路の出力側
がグランド電位となって、図４に示すＡ／Ｄ変換装置は
パワーセーブ状態となる。
【００４２】この際、図３で説明したように、コントロ
ーラによってクロック信号の制御（つまり、各比較器３
１〜３Ｎ内のアナログスイッチの切り替え制御）及びセ
レクタ２１ａ、２１ｂ、及び２２の切り替え制御が行わ
れることになる。なお、図１に関連して説明したよう
に、セレクタ２１ａ及び２１ｂが基準電圧ＶＲＥＦ及び
グランド電位ＧＮＤを選択的に各比較器３１〜３Ｎに与
え、セレクタ２２がアナログ入力電圧ＶＩＮ及び電源電
圧ＶＤＤを選択的に各比較器３１〜３Ｎに与えるように
してもよい。
ーラによってクロック信号の制御（つまり、各比較器３
１〜３Ｎ内のアナログスイッチの切り替え制御）及びセ
レクタ２１ａ、２１ｂ、及び２２の切り替え制御が行わ
れることになる。なお、図１に関連して説明したよう
に、セレクタ２１ａ及び２１ｂが基準電圧ＶＲＥＦ及び
グランド電位ＧＮＤを選択的に各比較器３１〜３Ｎに与
え、セレクタ２２がアナログ入力電圧ＶＩＮ及び電源電
圧ＶＤＤを選択的に各比較器３１〜３Ｎに与えるように
してもよい。
【００４３】さらには、セレクタ２１及び２２を備え
て、セレクタ２１を介して選択的に基準電圧ＶＲＥＦ及
び電源電圧ＶＤＤを各比較器３１〜３Ｎに与え、セレク
タ２２を介して選択的にアナログ入力電圧ＶＩＮ及びグ
ランド電位ＧＮＤを選択的に各比較器３１〜３Ｎに与え
るようにしてもよい（つまり、抵抗回路を不要とす
る）。
て、セレクタ２１を介して選択的に基準電圧ＶＲＥＦ及
び電源電圧ＶＤＤを各比較器３１〜３Ｎに与え、セレク
タ２２を介して選択的にアナログ入力電圧ＶＩＮ及びグ
ランド電位ＧＮＤを選択的に各比較器３１〜３Ｎに与え
るようにしてもよい（つまり、抵抗回路を不要とす
る）。
【００４４】このように、図４に示す例では、複数のチ
ョッパ型比較器を一つのチップに搭載するようにしたか
ら、セレクタの数が削減できる。また、セレクタの数が
少ないから、製造プロセスにおけるセレクタのばらつき
（性能のばらつき）を低減することができることにな
る。
ョッパ型比較器を一つのチップに搭載するようにしたか
ら、セレクタの数が削減できる。また、セレクタの数が
少ないから、製造プロセスにおけるセレクタのばらつき
（性能のばらつき）を低減することができることにな
る。
【００４５】以上のように、実施の形態２によれば、パ
ワーセーブ状態の際、各比較器のインバータ回路の出力
側をグランド電位又は電源電圧としたから、各インバー
タ回路に貫通電流が流れることなく、その結果、消費電
力を低減することができる。
ワーセーブ状態の際、各比較器のインバータ回路の出力
側をグランド電位又は電源電圧としたから、各インバー
タ回路に貫通電流が流れることなく、その結果、消費電
力を低減することができる。
【００４６】さらに、スイッチ等によって、各比較器内
部でインバータ回路の入力側を強制的にグランド電位と
していないから、スイッチが容量成分として作用し、イ
ンバータ回路の入力側における電位が変動することがな
い。その結果、各比較器の精度が低下することがない。
部でインバータ回路の入力側を強制的にグランド電位と
していないから、スイッチが容量成分として作用し、イ
ンバータ回路の入力側における電位が変動することがな
い。その結果、各比較器の精度が低下することがない。
【００４７】また、複数のチョッパ型比較器を一つのチ
ップに搭載するようにしたから、セレクタの数を削減す
ることができる。
ップに搭載するようにしたから、セレクタの数を削減す
ることができる。
【００４８】
【発明の効果】以上のように、この発明によれば、比較
器をパワーセーブ状態とする際、電源電圧及びグランド
電位をそれぞれ基準電圧及びアナログ入力電圧として比
較器に与えて、インバータ回路の出力がグランド電位と
なった際、比較器内部のスイッチ制御を停止する、つま
り、クロック信号を停止するようにしたので、インバー
タ回路に貫通電流が流れることなく、その結果、消費電
力を低減することができるという効果がある。
器をパワーセーブ状態とする際、電源電圧及びグランド
電位をそれぞれ基準電圧及びアナログ入力電圧として比
較器に与えて、インバータ回路の出力がグランド電位と
なった際、比較器内部のスイッチ制御を停止する、つま
り、クロック信号を停止するようにしたので、インバー
タ回路に貫通電流が流れることなく、その結果、消費電
力を低減することができるという効果がある。
【００４９】さらに、スイッチ等によって、比較器内部
でインバータ回路の入力側を強制的にグランド電位とし
ていないので、スイッチが容量成分として作用し、イン
バータ回路の入力側における電位が変動することがな
く、Ａ／Ｄ変換器自体の精度が低下することがないとい
う効果がある。
でインバータ回路の入力側を強制的にグランド電位とし
ていないので、スイッチが容量成分として作用し、イン
バータ回路の入力側における電位が変動することがな
く、Ａ／Ｄ変換器自体の精度が低下することがないとい
う効果がある。
【００５０】この発明によれば、パワーセーブ状態とな
った後、予め規定された時間が経過する毎に比較器内部
のスイッチを予め定められたタイミングで制御して（ク
ロック信号を供給して）、コンデンサに電源電圧及びグ
ランド電位を一度だけ交互に与えるので、パワーセーブ
状態となった後においても、インバータ回路を構成する
トランジスタのリーク電流に起因するインバータ回路の
入力側電位の低下を防止することができるという効果が
ある。
った後、予め規定された時間が経過する毎に比較器内部
のスイッチを予め定められたタイミングで制御して（ク
ロック信号を供給して）、コンデンサに電源電圧及びグ
ランド電位を一度だけ交互に与えるので、パワーセーブ
状態となった後においても、インバータ回路を構成する
トランジスタのリーク電流に起因するインバータ回路の
入力側電位の低下を防止することができるという効果が
ある。
【００５１】この発明によれば、複数の比較器を有する
Ａ／Ｄ変換器において、各比較器の各々をパワーセーブ
状態とする際、電源電圧及びグランド電位をそれぞれ基
準電圧及びアナログ入力電圧として各比較器に与えて、
各インバータ回路の出力がグランド電位となった際、各
比較器内部のスイッチ制御を停止する、つまり、クロッ
ク信号を停止するようにしたので、インバータ回路に貫
通電流が流れることなく、その結果、消費電力を低減す
ることができるという効果がある。さらに、スイッチ等
によって、比較器内部でインバータ回路の入力側を強制
的にグランド電位としていないので、スイッチが容量成
分として作用し、インバータ回路の入力側における電位
が変動することがなく、Ａ／Ｄ変換器自体の精度が低下
することがないという効果がある。
Ａ／Ｄ変換器において、各比較器の各々をパワーセーブ
状態とする際、電源電圧及びグランド電位をそれぞれ基
準電圧及びアナログ入力電圧として各比較器に与えて、
各インバータ回路の出力がグランド電位となった際、各
比較器内部のスイッチ制御を停止する、つまり、クロッ
ク信号を停止するようにしたので、インバータ回路に貫
通電流が流れることなく、その結果、消費電力を低減す
ることができるという効果がある。さらに、スイッチ等
によって、比較器内部でインバータ回路の入力側を強制
的にグランド電位としていないので、スイッチが容量成
分として作用し、インバータ回路の入力側における電位
が変動することがなく、Ａ／Ｄ変換器自体の精度が低下
することがないという効果がある。
【００５２】また、複数のチョッパ型比較器を一つのチ
ップに搭載して、各比較器に対して電源電圧、基準電
圧、アナログ入力電圧、及びグランド電位を選択的に与
えるようにしたので、セレクタの数を削減することがで
きるという効果がある。
ップに搭載して、各比較器に対して電源電圧、基準電
圧、アナログ入力電圧、及びグランド電位を選択的に与
えるようにしたので、セレクタの数を削減することがで
きるという効果がある。
【図１】 この発明の実施の形態１によるチョッパ型Ａ
／Ｄ変換器を示すブロック図である。
／Ｄ変換器を示すブロック図である。
【図２】 図１に示すチョッパ型Ａ／Ｄ変換器のパワー
セーブ動作を説明するためのタイミング図である。
セーブ動作を説明するためのタイミング図である。
【図３】 図１に示すチョッパ型Ａ／Ｄ変換器のパワー
セーブ制御を説明するためのタイミング図である。
セーブ制御を説明するためのタイミング図である。
【図４】 この発明の実施の形態２によるチョッパ型Ａ
／Ｄ変換器を示すブロック図である。
／Ｄ変換器を示すブロック図である。
【図５】 従来のチョッパ型Ａ／Ｄ変換器を示す回路図
である。
である。
【図６】 図５に示すチョッパ型Ａ／Ｄ変換器における
スイッチ開閉制御を示す図である。
スイッチ開閉制御を示す図である。
【図７】 図５に示すチョッパ型Ａ／Ｄ変換器の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図８】 図５に示すチョッパ型Ａ／Ｄ変換器における
スイッチ開閉制御を示す図である。
スイッチ開閉制御を示す図である。
【図９】 図５に示すチョッパ型Ａ／Ｄ変換器において
インバータ回路の入力側をスイッチを介して接地した状
態を示す図である。
インバータ回路の入力側をスイッチを介して接地した状
態を示す図である。
１１ コンデンサ、１２ インバータ回路、１３〜１５
アナログスイッチ、１３ａ アナログ入力端子、１４
ａ 基準入力端子、２０，３１〜３Ｎ 比較器、２１，
２１ａ，２１ｂ，２２ セレクタ、４１〜４Ｍ 抵抗
器。
アナログスイッチ、１３ａ アナログ入力端子、１４
ａ 基準入力端子、２０，３１〜３Ｎ 比較器、２１，
２１ａ，２１ｂ，２２ セレクタ、４１〜４Ｍ 抵抗
器。
Claims (9)
- 【請求項１】 インバータ入力端とインバータ出力端を
有するインバータ回路と、前記インバータ入力端に接続
されたコンデンサと、前記コンデンサに交互に基準電圧
及びアナログ入力電圧を与える第１のスイッチ手段と、
前記インバータ入力端と前記インバータ出力端とを短絡
させる第２のスイッチ手段とを有し、予め定められたタ
イミングで前記第１及び第２のスイッチ手段が制御され
て前記インバータ出力端からインバータ出力信号を得る
比較器を備えるチョッパ型アナログ−ディジタル変換器
において、 前記比較器をパワーセーブ状態とする際、前記第１のス
イッチ手段に電源電圧及びグランド電位をそれぞれ前記
基準電圧及び前記アナログ入力電圧として与えるセレク
タ手段と、 前記インバータ出力信号が前記グランド電位となった
際、前記第１及び第２のスイッチ手段の制御を停止する
制御手段とを備えたことを特徴とするチョッパ型アナロ
グ−ディジタル変換器。 - 【請求項２】 セレクタ手段は、電源電圧及びグランド
電位をそれぞれ基準電圧及びアナログ入力電圧として与
える代わりにそれぞれ前記アナログ入力電圧及び前記基
準電圧として第１のスイッチ手段に与えており、 制御手段は、インバータ出力信号が前記電源電圧となる
と、前記第１及び第２のスイッチ手段の制御を停止する
ことを特徴とする請求項１記載のチョッパ型アナログ−
ディジタル変換器。 - 【請求項３】 第１のスイッチ手段は、コンデンサに接
続された第１のスイッチと、前記コンデンサに接続され
た第２のスイッチとを有し、 セレクタ手段は、電源電圧及び基準電圧を選択的に前記
第１のスイッチを与える第１のセレクタと、グランド電
位及びアナログ入力電圧を選択的に前記第２のスイッチ
に与える第２のセレクタとを有し、 制御手段は、比較器をパワーセーブ状態とする際、前記
第１及び前記第２のセレクタを制御して前記電源電圧及
び前記グランド電位をそれぞれ前記第１及び前記第２の
スイッチに与えることを特徴とする請求項１記載のチョ
ッパ型アナログ−ディジタル変換器。 - 【請求項４】 第１及び第２のスイッチは、交互に開閉
制御され、前記第１及び前記第２のスイッチの開閉制御
に応じて第２のスイッチ手段が開閉制御されることを特
徴とする請求項３記載のチョッパ型アナログ−ディジタ
ル変換器。 - 【請求項５】 第１のスイッチ及び第２のスイッチ手段
が閉じられた際、第２のスイッチが開かれ、前記第１の
スイッチ及び前記第２のスイッチ手段が開かれた際、前
記第２のスイッチが閉じられることを特徴とする請求項
４記載のチョッパ型アナログ−ディジタル変換器。 - 【請求項６】 制御手段は、パワーセーブ状態となった
後、予め規定された時間が経過する毎に、第１及び第２
のスイッチ手段を予め定められたタイミングで制御して
コンデンサに電源電圧及びグランド電位を一度だけ交互
に与えることを特徴とする請求項１記載のチョッパ型ア
ナログ−ディジタル変換器。 - 【請求項７】 予め規定された時間は、インバータ回路
を構成するトランジスタのリーク電流とコンデンサに蓄
積された電荷量に応じて定められることを特徴とする請
求項６記載のチョッパ型アナログ−ディジタル変換器。 - 【請求項８】 インバータ入力端とインバータ出力端を
有するインバータ回路と、前記インバータ入力端に接続
されたコンデンサと、前記コンデンサに交互に基準電圧
及びアナログ入力電圧を与える第１のスイッチ手段と、
前記インバータ入力端と前記インバータ出力端とを短絡
させる第２のスイッチ手段とを有し、予め定められたタ
イミングで前記第１及び第２のスイッチ手段が制御され
て前記インバータ出力端からインバータ出力信号を得る
比較器を複数備えるチョッパ型アナログ−ディジタル変
換器において、 前記比較器の各々をパワーセーブ状態とする際、前記比
較器の各々の前記第１のスイッチ手段に電源電圧及びグ
ランド電位をそれぞれ前記基準電圧及び前記アナログ入
力電圧として与えるセレクタ手段と、 前記比較器の各々のインバータ出力信号が前記グランド
電位となった際、前記比較器の各々の第１及び第２のス
イッチ手段の制御を停止する制御手段とを備えたことを
特徴とするチョッパ型アナログ−ディジタル変換器。 - 【請求項９】 セレクタ手段は、電源電圧及びグランド
電位をそれぞれ基準電圧及びアナログ入力電圧として与
える代わりにそれぞれ前記アナログ入力電圧及び前記基
準電圧として比較器の各々の第１のスイッチ手段に与え
ており、 制御手段は、前記比較器の各々のインバータ出力信号が
前記電源電圧となると、前記比較器の各々について第１
及び第２のスイッチ手段の制御を停止することを特徴と
する請求項８記載のチョッパ型アナログ−ディジタル変
換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331132A JP2003133958A (ja) | 2001-10-29 | 2001-10-29 | チョッパ型アナログ−ディジタル変換器 |
| TW091107721A TW555977B (en) | 2001-10-29 | 2002-04-16 | Chopper type analog-to-digital converter |
| US10/125,479 US6680685B2 (en) | 2001-10-29 | 2002-04-19 | Chopper analog-to-digital converter with power saving mode |
| KR1020020036974A KR20030035804A (ko) | 2001-10-29 | 2002-06-28 | 쵸퍼형 아날로그 디지털 변환기 |
| CN02125148A CN1416221A (zh) | 2001-10-29 | 2002-06-28 | 斩波型模数变换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331132A JP2003133958A (ja) | 2001-10-29 | 2001-10-29 | チョッパ型アナログ−ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133958A true JP2003133958A (ja) | 2003-05-09 |
Family
ID=19146755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001331132A Pending JP2003133958A (ja) | 2001-10-29 | 2001-10-29 | チョッパ型アナログ−ディジタル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6680685B2 (ja) |
| JP (1) | JP2003133958A (ja) |
| KR (1) | KR20030035804A (ja) |
| CN (1) | CN1416221A (ja) |
| TW (1) | TW555977B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1679799B1 (en) * | 2003-10-21 | 2010-03-10 | Fujitsu Microelectronics Limited | D/a conversion circuit and a/d conversion circuit |
| JP2005269400A (ja) * | 2004-03-19 | 2005-09-29 | Sanyo Electric Co Ltd | 比較装置及び方法、その比較方法を利用可能なアナログデジタル変換装置、及びその比較方法に利用可能な判定装置 |
| JP2006279315A (ja) * | 2005-03-28 | 2006-10-12 | Sanyo Electric Co Ltd | チョッパ型コンパレータ |
| JP4837673B2 (ja) * | 2005-11-21 | 2011-12-14 | パナソニック株式会社 | 全差動型増幅回路 |
| US20100321361A1 (en) | 2009-06-19 | 2010-12-23 | Himax Technologies Limited | Source driver |
| KR20130070928A (ko) * | 2011-12-20 | 2013-06-28 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638573B2 (ja) * | 1984-08-13 | 1994-05-18 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH05240887A (ja) | 1992-02-27 | 1993-09-21 | Fujitsu Ltd | チョッパ型コンパレータ |
| JPH0677829A (ja) * | 1992-08-26 | 1994-03-18 | Kawasaki Steel Corp | Ａ／ｄコンバータ |
| JP3102732B2 (ja) * | 1993-09-20 | 2000-10-23 | 富士通株式会社 | Ａ−ｄ変換器 |
| JPH07273616A (ja) | 1994-03-29 | 1995-10-20 | Kawasaki Steel Corp | チョッパ型コンパレータ |
| JPH0846495A (ja) | 1994-07-29 | 1996-02-16 | Matsushita Electric Ind Co Ltd | チョッパ型コンパレータ |
| JP3456099B2 (ja) * | 1996-08-16 | 2003-10-14 | ソニー株式会社 | チョッパーコンパレータおよびａ／ｄコンバータ |
| JPH10322210A (ja) * | 1997-05-15 | 1998-12-04 | Yozan:Kk | アナログデジタル変換回路 |
| US6281831B1 (en) * | 1997-05-15 | 2001-08-28 | Yozan Inc. | Analog to digital converter |
| JPH11205145A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | Ａｄ変換器 |
| JPH11205144A (ja) * | 1998-01-14 | 1999-07-30 | Toshiba Corp | チョッパ型比較器、ａ／ｄ変換器及びこれを用いた直並列型ａ／ｄ変換器 |
| JP3956545B2 (ja) * | 1999-08-09 | 2007-08-08 | 株式会社デンソー | Ａ／ｄ変換器 |
| JP2002118466A (ja) * | 2000-10-05 | 2002-04-19 | Mitsubishi Electric Corp | Ａｄ変換回路 |
-
2001
- 2001-10-29 JP JP2001331132A patent/JP2003133958A/ja active Pending
-
2002
- 2002-04-16 TW TW091107721A patent/TW555977B/zh not_active IP Right Cessation
- 2002-04-19 US US10/125,479 patent/US6680685B2/en not_active Expired - Fee Related
- 2002-06-28 CN CN02125148A patent/CN1416221A/zh active Pending
- 2002-06-28 KR KR1020020036974A patent/KR20030035804A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US20030080892A1 (en) | 2003-05-01 |
| TW555977B (en) | 2003-10-01 |
| KR20030035804A (ko) | 2003-05-09 |
| US6680685B2 (en) | 2004-01-20 |
| CN1416221A (zh) | 2003-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10075074B2 (en) | DC to DC converters and controllers thereof | |
| US9391520B2 (en) | Discontinuous mode DC-DC converter including a voltage-current conversion circuit for converting into current a difference between an output voltage and an input voltage of switches of the converter | |
| US20060181339A1 (en) | Semiconductor device with resistor element | |
| US7852642B2 (en) | Full digital soft-start circuit and power supply system using the same | |
| JP5056221B2 (ja) | ソフトスタート回路およびｄｃ−ｄｃコンバータ | |
| CN108365747B (zh) | 切换式电容直流对直流转换器电路及其产生方法 | |
| US20130002469A1 (en) | Configuring an analog-digital converter | |
| US5329172A (en) | Chopping type comparator with clocked inverter | |
| JP2003133958A (ja) | チョッパ型アナログ−ディジタル変換器 | |
| US11258452B2 (en) | Kickback compensation for a capacitively driven comparator | |
| US7847797B2 (en) | Drive circuit and drive device for liquid crystal display | |
| US6469569B1 (en) | Booster circuit | |
| EP1349283B1 (en) | A/D converter circuit | |
| JP2011087379A (ja) | 電力制御器 | |
| JP4099557B2 (ja) | ディジタル／アナログ変換回路 | |
| JP2004297724A (ja) | 台形波信号生成回路 | |
| US20240187017A1 (en) | Successive approximation type a/d conversion circuit | |
| EP0898787A1 (en) | Current controlled oscillator with voltage independent capacitance | |
| JP2013005185A (ja) | Ａ／ｄ変換回路及びそのテスト方法 | |
| JP3090099B2 (ja) | Ｄ／ａ変換装置 | |
| JP3547677B2 (ja) | 電圧供給回路および液晶駆動用電源回路 | |
| CN115001265A (zh) | 切换电容式电源转换电路及其控制方法 | |
| JPH0555921A (ja) | 分圧回路 | |
| JP2000245058A (ja) | 電圧発生回路 | |
| JPH0846495A (ja) | チョッパ型コンパレータ |