JPH05240887A - チョッパ型コンパレータ - Google Patents
チョッパ型コンパレータInfo
- Publication number
- JPH05240887A JPH05240887A JP4163992A JP4163992A JPH05240887A JP H05240887 A JPH05240887 A JP H05240887A JP 4163992 A JP4163992 A JP 4163992A JP 4163992 A JP4163992 A JP 4163992A JP H05240887 A JPH05240887 A JP H05240887A
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- JP
- Japan
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- input
- zero offset
- circuit
- inverter circuit
- comparison
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- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】本発明はチョッパ型コンパレータの消費電力を
低減することを目的とする。 【構成】比較用インバータ回路1aの入出力端子間には
スイッチ回路S3が接続され、ゼロオフセット動作時に
はスイッチ回路S3が閉路されるとともにゼロオフセッ
ト用容量Cに基準電圧Vref が入力され、比較動作時に
はスイッチ回路S3が開路されるとともにゼロオフセッ
ト用容量Cにアナログ入力信号Vinが入力され、インバ
ータ回路1aとインバータ回路1b,1cとの間にはゼ
ロオフセット動作時に開路するとともに比較動作時に閉
路するスイッチ回路S4が設けられ、インバータ回路1
b,1cの入力端子と低電位側電源Gとの間にはゼロオ
フセット動作時に閉路するとともに比較動作時に開路す
るスイッチ回路S5が設けられる。
低減することを目的とする。 【構成】比較用インバータ回路1aの入出力端子間には
スイッチ回路S3が接続され、ゼロオフセット動作時に
はスイッチ回路S3が閉路されるとともにゼロオフセッ
ト用容量Cに基準電圧Vref が入力され、比較動作時に
はスイッチ回路S3が開路されるとともにゼロオフセッ
ト用容量Cにアナログ入力信号Vinが入力され、インバ
ータ回路1aとインバータ回路1b,1cとの間にはゼ
ロオフセット動作時に開路するとともに比較動作時に閉
路するスイッチ回路S4が設けられ、インバータ回路1
b,1cの入力端子と低電位側電源Gとの間にはゼロオ
フセット動作時に閉路するとともに比較動作時に開路す
るスイッチ回路S5が設けられる。
Description
【0001】
【産業上の利用分野】この発明はA/D変換器に使用す
るチョッパ型コンパレータに関するものである。
るチョッパ型コンパレータに関するものである。
【0002】近年のA/D変換器ではその動作の高速化
の要請によりフラッシュ型あるいはハーフフラッシュ型
のA/D変換器が増加している。そして、これらのA/
D変換器の高精度化及び多ビット化により、使用される
コンパレータの数が増大して消費電力が増大する傾向に
あるため、コンパレータの消費電力を低減することが要
請されている。
の要請によりフラッシュ型あるいはハーフフラッシュ型
のA/D変換器が増加している。そして、これらのA/
D変換器の高精度化及び多ビット化により、使用される
コンパレータの数が増大して消費電力が増大する傾向に
あるため、コンパレータの消費電力を低減することが要
請されている。
【0003】
【従来の技術】A/D変換器に使用される従来のチョッ
パ型コンパレータの一例を図3に従って説明すると、入
力端子Ti1にはアナログ入力信号Vinが入力され、入力
端子Ti2には基準電圧信号Vref が入力されている。そ
して、入力端子Ti1,Ti2はそれぞれアナログスイッチ
S1,S2を介してゼロオフセット用容量Cの一方の端
子N1に接続される。
パ型コンパレータの一例を図3に従って説明すると、入
力端子Ti1にはアナログ入力信号Vinが入力され、入力
端子Ti2には基準電圧信号Vref が入力されている。そ
して、入力端子Ti1,Ti2はそれぞれアナログスイッチ
S1,S2を介してゼロオフセット用容量Cの一方の端
子N1に接続される。
【0004】前記ゼロオフセット用容量Cの他方の端子
N2は比較用インバータ回路1aの入力端子に接続さ
れ、そのインバータ回路1aの出力信号は出力用インバ
ータ回路1b,1cを介してデジタル出力信号Dout と
して出力される。
N2は比較用インバータ回路1aの入力端子に接続さ
れ、そのインバータ回路1aの出力信号は出力用インバ
ータ回路1b,1cを介してデジタル出力信号Dout と
して出力される。
【0005】また、前記インバータ回路1aにはアナロ
グスイッチS3が並列に接続され、このアナログスイッ
チS3及び前記アナログスイッチS1,S2はA/D変
換器の制御部(図示しない)によりその開閉動作が制御
される。
グスイッチS3が並列に接続され、このアナログスイッ
チS3及び前記アナログスイッチS1,S2はA/D変
換器の制御部(図示しない)によりその開閉動作が制御
される。
【0006】このように構成されたチョッパ型コンパレ
ータでは、まずアナログスイッチS1が開路されるとと
もにアナログスイッチS2,S3が閉路される。する
と、アナログスイッチS2の閉路によりゼロオフセット
用容量Cの端子N1の電位は基準電圧Vref となり、ア
ナログスイッチS3の閉路によりゼロオフセット用容量
Cの端子N2の電位はインバータ回路1aのしきい値V
thとなる。
ータでは、まずアナログスイッチS1が開路されるとと
もにアナログスイッチS2,S3が閉路される。する
と、アナログスイッチS2の閉路によりゼロオフセット
用容量Cの端子N1の電位は基準電圧Vref となり、ア
ナログスイッチS3の閉路によりゼロオフセット用容量
Cの端子N2の電位はインバータ回路1aのしきい値V
thとなる。
【0007】従って、ゼロオフセット用容量CにはVre
f −Vthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われる。次いで、
アナログスイッチS2,S3が開路され、アナログスイ
ッチS1が閉路されると、サンプリングホールド容量C
の端子N1の電位はアナログ入力信号Vinのレベルとな
る。そして、このアナログ入力信号Vinのレベルが前記
基準電圧Vref より高い場合にはゼロオフセット用容量
Cの端子N2の電位はインバータ回路1aのしきい値V
thより高くなって同インバータ回路1aの出力信号はL
レベルとなり、その出力信号がインバータ回路1b,1
cを介して出力信号Dout として出力される。
f −Vthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われる。次いで、
アナログスイッチS2,S3が開路され、アナログスイ
ッチS1が閉路されると、サンプリングホールド容量C
の端子N1の電位はアナログ入力信号Vinのレベルとな
る。そして、このアナログ入力信号Vinのレベルが前記
基準電圧Vref より高い場合にはゼロオフセット用容量
Cの端子N2の電位はインバータ回路1aのしきい値V
thより高くなって同インバータ回路1aの出力信号はL
レベルとなり、その出力信号がインバータ回路1b,1
cを介して出力信号Dout として出力される。
【0008】一方、アナログ入力信号Vinのレベルが前
記基準電圧Vref より低い場合には、ゼロオフセット用
容量Cの端子N2の電位はインバータ回路1aのしきい
値Vthより低くなって同インバータ回路1aの出力信号
はHレベルとなり、その出力信号がインバータ回路1
b,1cを介して出力信号Dout として出力される。
記基準電圧Vref より低い場合には、ゼロオフセット用
容量Cの端子N2の電位はインバータ回路1aのしきい
値Vthより低くなって同インバータ回路1aの出力信号
はHレベルとなり、その出力信号がインバータ回路1
b,1cを介して出力信号Dout として出力される。
【0009】そして、上記のような動作がこのチョッパ
型比較器の比較動作となる。
型比較器の比較動作となる。
【0010】
【発明が解決しようとする課題】ところが、上記のよう
なチョッパ型コンパレータでは、前記ゼロ補正動作中に
はインバータ回路1aの入出力信号はVthとなり、イン
バータ回路1bの出力信号もそのしきい値Vthとなる。
なチョッパ型コンパレータでは、前記ゼロ補正動作中に
はインバータ回路1aの入出力信号はVthとなり、イン
バータ回路1bの出力信号もそのしきい値Vthとなる。
【0011】従って、インバータ回路1a〜1cに貫通
電流が流れ、消費電力を増大させる原因となっている。
この発明の目的は、チョッパ型コンパレータの消費電力
を低減することにある。
電流が流れ、消費電力を増大させる原因となっている。
この発明の目的は、チョッパ型コンパレータの消費電力
を低減することにある。
【0012】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、ゼロオフセット用容量Cと比較用
インバータ回路1aとが直列に接続されるとともに該比
較用インバータ回路1aの入出力端子間には該入出力端
子を短絡可能とするスイッチ回路S3が接続され、ゼロ
オフセット動作時には前記スイッチ回路S3が閉路され
るとともに前記ゼロオフセット用容量Cに基準電圧Vre
f が入力され、比較動作時には前記スイッチ回路S3が
開路されるとともに前記ゼロオフセット用容量Cにアナ
ログ入力信号Vinが入力されて該アナログ入力信号Vin
と前記基準電圧Vref が比較され、その比較結果が前記
比較用インバータ回路1aから二段の出力用インバータ
回路1b,1cを介して出力信号Dout として出力され
るチョッパ型コンパレータで、前記比較用インバータ回
路1aと前記出力用インバータ回路1b,1cとの間に
はゼロオフセット動作時に開路するとともに比較動作時
に閉路するスイッチ回路S4が設けられ、前記出力用イ
ンバータ回路1b,1cの入力端子と低電位側電源Gと
の間にはゼロオフセット動作時に閉路するとともに比較
動作時に開路するスイッチ回路S5が設けられている。
図である。すなわち、ゼロオフセット用容量Cと比較用
インバータ回路1aとが直列に接続されるとともに該比
較用インバータ回路1aの入出力端子間には該入出力端
子を短絡可能とするスイッチ回路S3が接続され、ゼロ
オフセット動作時には前記スイッチ回路S3が閉路され
るとともに前記ゼロオフセット用容量Cに基準電圧Vre
f が入力され、比較動作時には前記スイッチ回路S3が
開路されるとともに前記ゼロオフセット用容量Cにアナ
ログ入力信号Vinが入力されて該アナログ入力信号Vin
と前記基準電圧Vref が比較され、その比較結果が前記
比較用インバータ回路1aから二段の出力用インバータ
回路1b,1cを介して出力信号Dout として出力され
るチョッパ型コンパレータで、前記比較用インバータ回
路1aと前記出力用インバータ回路1b,1cとの間に
はゼロオフセット動作時に開路するとともに比較動作時
に閉路するスイッチ回路S4が設けられ、前記出力用イ
ンバータ回路1b,1cの入力端子と低電位側電源Gと
の間にはゼロオフセット動作時に閉路するとともに比較
動作時に開路するスイッチ回路S5が設けられている。
【0013】
【作用】オフセット動作時にはスイッチ回路S4が開路
されるとともにスイッチ回路S5が閉路されて、インバ
ータ回路1b,1cの入力レベルはLレベルとなり、同
インバータ回路1b,1cでの貫通電流の発生が防止さ
れる。
されるとともにスイッチ回路S5が閉路されて、インバ
ータ回路1b,1cの入力レベルはLレベルとなり、同
インバータ回路1b,1cでの貫通電流の発生が防止さ
れる。
【0014】また、比較動作時にはスイッチ回路S4が
閉路されるとともにスイッチ回路S5が開路されて、比
較用インバータ回路1aの出力信号がスイッチ回路S4
及び出力用インバータ回路1b,1cを介して出力信号
Dout として出力される。
閉路されるとともにスイッチ回路S5が開路されて、比
較用インバータ回路1aの出力信号がスイッチ回路S4
及び出力用インバータ回路1b,1cを介して出力信号
Dout として出力される。
【0015】
【実施例】以下、この発明を具体化した一実施例を図2
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
【0016】入力端子Ti1にはアナログ入力信号Vinが
入力され、入力端子Ti2には基準電圧信号Vref が入力
されている。そして、入力端子Ti1,Ti2はそれぞれア
ナログスイッチS1,S2を介してゼロオフセット用容
量Cの一方の端子N1に接続される。
入力され、入力端子Ti2には基準電圧信号Vref が入力
されている。そして、入力端子Ti1,Ti2はそれぞれア
ナログスイッチS1,S2を介してゼロオフセット用容
量Cの一方の端子N1に接続される。
【0017】なお、アナログスイッチS1,S2はMO
Sトランジスタによる転送ゲートで構成され、前記制御
部から入力される相補入力信号X,バーXに基づいて開
閉される。そして、アナログスイッチS1は入力信号X
がLレベル、同入力信号バーXがHレベルとなったとき
閉路され、アナログスイッチS2は入力信号XがHレベ
ル、同入力信号バーXがLレベルとなったとき閉路され
る。
Sトランジスタによる転送ゲートで構成され、前記制御
部から入力される相補入力信号X,バーXに基づいて開
閉される。そして、アナログスイッチS1は入力信号X
がLレベル、同入力信号バーXがHレベルとなったとき
閉路され、アナログスイッチS2は入力信号XがHレベ
ル、同入力信号バーXがLレベルとなったとき閉路され
る。
【0018】前記ゼロオフセット用容量Cの他方の端子
N2は前記インバータ回路1aの入力端子に接続され、
そのインバータ回路1aの出力信号はアナログスイッチ
S4及び前記インバータ回路1b,1cを介してデジタ
ル出力信号Dout として出力される。
N2は前記インバータ回路1aの入力端子に接続され、
そのインバータ回路1aの出力信号はアナログスイッチ
S4及び前記インバータ回路1b,1cを介してデジタ
ル出力信号Dout として出力される。
【0019】このアナログスイッチS4は前記アナログ
スイッチS1と同期して動作し、入力信号XがLレベ
ル、同入力信号バーXがHレベルとなったとき閉路され
る。また、前記インバータ回路1aにはアナログスイッ
チS3が並列に接続され、前記相補入力信号X,バーX
に基づいて開閉される。そして、このアナログスイッチ
S3は前記アナログスイッチS2と同様に入力信号Xが
Hレベル、同入力信号バーXがLレベルとなったとき閉
路される。
スイッチS1と同期して動作し、入力信号XがLレベ
ル、同入力信号バーXがHレベルとなったとき閉路され
る。また、前記インバータ回路1aにはアナログスイッ
チS3が並列に接続され、前記相補入力信号X,バーX
に基づいて開閉される。そして、このアナログスイッチ
S3は前記アナログスイッチS2と同様に入力信号Xが
Hレベル、同入力信号バーXがLレベルとなったとき閉
路される。
【0020】前記インバータ回路1bの入力端子はアナ
ログスイッチS5を介して低電位側電源であるグランド
Gに接続され、同アナログスイッチS5はアナログスイ
ッチS2,S3と同期して動作し、入力信号XがHレベ
ル、同入力信号バーXがLレベルとなったとき閉路され
る。
ログスイッチS5を介して低電位側電源であるグランド
Gに接続され、同アナログスイッチS5はアナログスイ
ッチS2,S3と同期して動作し、入力信号XがHレベ
ル、同入力信号バーXがLレベルとなったとき閉路され
る。
【0021】次に、上記のように構成されたチョッパ型
コンパレータの動作を説明する。さて、まず各アナログ
スイッチS1〜S5の入力信号XがHレベル、入力信号
バーXがLレベルとなってアナログスイッチS1,S4
が開路されるとともにアナログスイッチS2,S3,S
5が閉路される。すると、アナログスイッチS2の閉路
によりゼロオフセット用容量Cの端子N1の電位は基準
電圧Vref となり、アナログスイッチS3の閉路により
ゼロオフセット用容量Cの端子N2の電位はインバータ
回路1aのしきい値Vthとなる。
コンパレータの動作を説明する。さて、まず各アナログ
スイッチS1〜S5の入力信号XがHレベル、入力信号
バーXがLレベルとなってアナログスイッチS1,S4
が開路されるとともにアナログスイッチS2,S3,S
5が閉路される。すると、アナログスイッチS2の閉路
によりゼロオフセット用容量Cの端子N1の電位は基準
電圧Vref となり、アナログスイッチS3の閉路により
ゼロオフセット用容量Cの端子N2の電位はインバータ
回路1aのしきい値Vthとなる。
【0022】また、アナログスイッチS4の開路により
インバータ回路1aの出力端子とインバータ回路1bの
入力端子とは分離され、アナログスイッチS5の閉路に
よりインバータ回路1bの入力端子はグランドGのレベ
ルとなる。
インバータ回路1aの出力端子とインバータ回路1bの
入力端子とは分離され、アナログスイッチS5の閉路に
よりインバータ回路1bの入力端子はグランドGのレベ
ルとなる。
【0023】従って、ゼロオフセット用容量CにはVre
f −Vthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われるとともに、
インバータ回路1bの入力信号はLレベル、インバータ
回路1cの入力レベルはHレベルとなる。
f −Vthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われるとともに、
インバータ回路1bの入力信号はLレベル、インバータ
回路1cの入力レベルはHレベルとなる。
【0024】次いで、各アナログスイッチS1〜S5の
入力信号XがLレベル、入力信号バーXがHレベルとな
ってアナログスイッチS2,S3,S5が開路され、ア
ナログスイッチS1,S4が閉路されると、ゼロオフセ
ット用容量Cの端子N1の電位はアナログ入力信号Vin
のレベルとなる。
入力信号XがLレベル、入力信号バーXがHレベルとな
ってアナログスイッチS2,S3,S5が開路され、ア
ナログスイッチS1,S4が閉路されると、ゼロオフセ
ット用容量Cの端子N1の電位はアナログ入力信号Vin
のレベルとなる。
【0025】そして、このアナログ入力信号Vinのレベ
ルが前記基準電圧Vref より高い場合には、ゼロオフセ
ット用容量Cの端子N2の電位はインバータ回路1aの
しきい値Vthより高くなって同インバータ回路1aの出
力信号はLレベルとなり、その出力信号がアナログスイ
ッチS4及びインバータ回路1b,1cを介して出力信
号Dout として出力される。
ルが前記基準電圧Vref より高い場合には、ゼロオフセ
ット用容量Cの端子N2の電位はインバータ回路1aの
しきい値Vthより高くなって同インバータ回路1aの出
力信号はLレベルとなり、その出力信号がアナログスイ
ッチS4及びインバータ回路1b,1cを介して出力信
号Dout として出力される。
【0026】一方、アナログ入力信号Vinのレベルが前
記基準電圧Vref より低い場合には、ゼロオフセット用
容量Cの端子N2の電位はインバータ回路1aのしきい
値Vthより低くなって同インバータ回路1aの出力信号
はHレベルとなり、その出力信号がアナログスイッチS
4及びインバータ回路1b,1cを介して出力信号Dou
t として出力される。
記基準電圧Vref より低い場合には、ゼロオフセット用
容量Cの端子N2の電位はインバータ回路1aのしきい
値Vthより低くなって同インバータ回路1aの出力信号
はHレベルとなり、その出力信号がアナログスイッチS
4及びインバータ回路1b,1cを介して出力信号Dou
t として出力される。
【0027】以上のようにこのチョッパ型コンパレータ
では、ゼロオフセット動作時にインバータ回路1aには
貫通電流が流れるが、インバータ回路1bの入力レベル
はグランドGのレベルとなるため、インバータ回路1
b,1cには貫通電流が流れることはない。
では、ゼロオフセット動作時にインバータ回路1aには
貫通電流が流れるが、インバータ回路1bの入力レベル
はグランドGのレベルとなるため、インバータ回路1
b,1cには貫通電流が流れることはない。
【0028】従って、このチョッパ型コンパレータでは
前記従来例に対し消費電力をほぼ1/3に低減すること
ができる。
前記従来例に対し消費電力をほぼ1/3に低減すること
ができる。
【0029】
【発明の効果】以上詳述したように、この発明はチョッ
パ型コンパレータの消費電力を低減することができる優
れた効果を発揮する。
パ型コンパレータの消費電力を低減することができる優
れた効果を発揮する。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例を示す回路図である。
【図3】従来例をを示す回路図である。
1a 比較用インバータ回路 1b 出力用インバータ回路 1c 出力用インバータ回路 C ゼロオフセット用容量 S3 スイッチ回路 S4 スイッチ回路 S5 スイッチ回路 Vin アナログ入力信号 Vref 基準電圧 Dout 出力信号 G 低電位側電源
Claims (1)
- 【請求項1】 ゼロオフセット用容量(C)と比較用イ
ンバータ回路(1a)とを直列に接続するとともに該比
較用インバータ回路(1a)の入出力端子間には該入出
力端子を短絡可能とするスイッチ回路(S3)を接続
し、ゼロオフセット動作時には前記スイッチ回路(S
3)を閉路するとともに前記ゼロオフセット用容量
(C)に基準電圧(Vref )を入力し、比較動作時には
前記スイッチ回路(S3)を開路するとともに前記ゼロ
オフセット用容量(C)にアナログ入力信号(Vin)を
入力して該アナログ入力信号(Vin)と前記基準電圧
(Vref )を比較し、その比較結果を前記比較用インバ
ータ回路(1a)から二段の出力用インバータ回路(1
b,1c)を介して出力信号(Dout )として出力する
チョッパ型コンパレータであって、 前記比較用インバータ回路(1a)と前記出力用インバ
ータ回路(1b,1c)との間にはゼロオフセット動作
時に開路するとともに比較動作時に閉路するスイッチ回
路(S4)を設け、前記出力用インバータ回路(1b,
1c)の入力端子と低電位側電源(G)との間にはゼロ
オフセット動作時に閉路するとともに比較動作時に回路
するスイッチ回路(S5)を設けたことを特徴とするチ
ョッパ型コンパレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4163992A JPH05240887A (ja) | 1992-02-27 | 1992-02-27 | チョッパ型コンパレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4163992A JPH05240887A (ja) | 1992-02-27 | 1992-02-27 | チョッパ型コンパレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05240887A true JPH05240887A (ja) | 1993-09-21 |
Family
ID=12613901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4163992A Withdrawn JPH05240887A (ja) | 1992-02-27 | 1992-02-27 | チョッパ型コンパレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05240887A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6680685B2 (en) | 2001-10-29 | 2004-01-20 | Mitsubishi Denki Kabushiki Kaisha | Chopper analog-to-digital converter with power saving mode |
WO2014199826A1 (ja) * | 2013-06-12 | 2014-12-18 | ソニー株式会社 | コンパレータ回路、a/d変換回路、及び、表示装置 |
-
1992
- 1992-02-27 JP JP4163992A patent/JPH05240887A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6680685B2 (en) | 2001-10-29 | 2004-01-20 | Mitsubishi Denki Kabushiki Kaisha | Chopper analog-to-digital converter with power saving mode |
WO2014199826A1 (ja) * | 2013-06-12 | 2014-12-18 | ソニー株式会社 | コンパレータ回路、a/d変換回路、及び、表示装置 |
JP2014241532A (ja) * | 2013-06-12 | 2014-12-25 | ソニー株式会社 | コンパレータ回路、a/d変換回路、及び、表示装置 |
KR20160020402A (ko) | 2013-06-12 | 2016-02-23 | 소니 주식회사 | 콤퍼레이터 회로, a/d 변환 회로, 및, 표시 장치 |
US10187048B2 (en) | 2013-06-12 | 2019-01-22 | Sony Semiconductor Solutions Corporation | Comparator circuit, A/D conversion circuit, and display apparatus |
US10615786B2 (en) | 2013-06-12 | 2020-04-07 | Sony Semiconductor Solutions Corporation | Comparator circuit, A/D conversion circuit, and display apparatus |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |