JPH05240887A - チョッパ型コンパレータ - Google Patents
チョッパ型コンパレータInfo
- Publication number
- JPH05240887A JPH05240887A JP4163992A JP4163992A JPH05240887A JP H05240887 A JPH05240887 A JP H05240887A JP 4163992 A JP4163992 A JP 4163992A JP 4163992 A JP4163992 A JP 4163992A JP H05240887 A JPH05240887 A JP H05240887A
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- JP
- Japan
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- input
- zero offset
- circuit
- inverter circuit
- comparison
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- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】本発明はチョッパ型コンパレータの消費電力を
低減することを目的とする。 【構成】比較用インバータ回路１ａの入出力端子間には
スイッチ回路Ｓ３が接続され、ゼロオフセット動作時に
はスイッチ回路Ｓ３が閉路されるとともにゼロオフセッ
ト用容量Ｃに基準電圧Ｖref が入力され、比較動作時に
はスイッチ回路Ｓ３が開路されるとともにゼロオフセッ
ト用容量Ｃにアナログ入力信号Ｖinが入力され、インバ
ータ回路１ａとインバータ回路１ｂ，１ｃとの間にはゼ
ロオフセット動作時に開路するとともに比較動作時に閉
路するスイッチ回路Ｓ４が設けられ、インバータ回路１
ｂ，１ｃの入力端子と低電位側電源Ｇとの間にはゼロオ
フセット動作時に閉路するとともに比較動作時に開路す
るスイッチ回路Ｓ５が設けられる。
低減することを目的とする。 【構成】比較用インバータ回路１ａの入出力端子間には
スイッチ回路Ｓ３が接続され、ゼロオフセット動作時に
はスイッチ回路Ｓ３が閉路されるとともにゼロオフセッ
ト用容量Ｃに基準電圧Ｖref が入力され、比較動作時に
はスイッチ回路Ｓ３が開路されるとともにゼロオフセッ
ト用容量Ｃにアナログ入力信号Ｖinが入力され、インバ
ータ回路１ａとインバータ回路１ｂ，１ｃとの間にはゼ
ロオフセット動作時に開路するとともに比較動作時に閉
路するスイッチ回路Ｓ４が設けられ、インバータ回路１
ｂ，１ｃの入力端子と低電位側電源Ｇとの間にはゼロオ
フセット動作時に閉路するとともに比較動作時に開路す
るスイッチ回路Ｓ５が設けられる。
Description
【０００１】
【産業上の利用分野】この発明はＡ／Ｄ変換器に使用す
るチョッパ型コンパレータに関するものである。
るチョッパ型コンパレータに関するものである。
【０００２】近年のＡ／Ｄ変換器ではその動作の高速化
の要請によりフラッシュ型あるいはハーフフラッシュ型
のＡ／Ｄ変換器が増加している。そして、これらのＡ／
Ｄ変換器の高精度化及び多ビット化により、使用される
コンパレータの数が増大して消費電力が増大する傾向に
あるため、コンパレータの消費電力を低減することが要
請されている。
の要請によりフラッシュ型あるいはハーフフラッシュ型
のＡ／Ｄ変換器が増加している。そして、これらのＡ／
Ｄ変換器の高精度化及び多ビット化により、使用される
コンパレータの数が増大して消費電力が増大する傾向に
あるため、コンパレータの消費電力を低減することが要
請されている。
【０００３】
【従来の技術】Ａ／Ｄ変換器に使用される従来のチョッ
パ型コンパレータの一例を図３に従って説明すると、入
力端子Ｔi1にはアナログ入力信号Ｖinが入力され、入力
端子Ｔi2には基準電圧信号Ｖref が入力されている。そ
して、入力端子Ｔi1，Ｔi2はそれぞれアナログスイッチ
Ｓ１，Ｓ２を介してゼロオフセット用容量Ｃの一方の端
子Ｎ１に接続される。
パ型コンパレータの一例を図３に従って説明すると、入
力端子Ｔi1にはアナログ入力信号Ｖinが入力され、入力
端子Ｔi2には基準電圧信号Ｖref が入力されている。そ
して、入力端子Ｔi1，Ｔi2はそれぞれアナログスイッチ
Ｓ１，Ｓ２を介してゼロオフセット用容量Ｃの一方の端
子Ｎ１に接続される。
【０００４】前記ゼロオフセット用容量Ｃの他方の端子
Ｎ２は比較用インバータ回路１ａの入力端子に接続さ
れ、そのインバータ回路１ａの出力信号は出力用インバ
ータ回路１ｂ，１ｃを介してデジタル出力信号Ｄout と
して出力される。
Ｎ２は比較用インバータ回路１ａの入力端子に接続さ
れ、そのインバータ回路１ａの出力信号は出力用インバ
ータ回路１ｂ，１ｃを介してデジタル出力信号Ｄout と
して出力される。
【０００５】また、前記インバータ回路１ａにはアナロ
グスイッチＳ３が並列に接続され、このアナログスイッ
チＳ３及び前記アナログスイッチＳ１，Ｓ２はＡ／Ｄ変
換器の制御部（図示しない）によりその開閉動作が制御
される。
グスイッチＳ３が並列に接続され、このアナログスイッ
チＳ３及び前記アナログスイッチＳ１，Ｓ２はＡ／Ｄ変
換器の制御部（図示しない）によりその開閉動作が制御
される。
【０００６】このように構成されたチョッパ型コンパレ
ータでは、まずアナログスイッチＳ１が開路されるとと
もにアナログスイッチＳ２，Ｓ３が閉路される。する
と、アナログスイッチＳ２の閉路によりゼロオフセット
用容量Ｃの端子Ｎ１の電位は基準電圧Ｖref となり、ア
ナログスイッチＳ３の閉路によりゼロオフセット用容量
Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい値Ｖ
thとなる。
ータでは、まずアナログスイッチＳ１が開路されるとと
もにアナログスイッチＳ２，Ｓ３が閉路される。する
と、アナログスイッチＳ２の閉路によりゼロオフセット
用容量Ｃの端子Ｎ１の電位は基準電圧Ｖref となり、ア
ナログスイッチＳ３の閉路によりゼロオフセット用容量
Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい値Ｖ
thとなる。
【０００７】従って、ゼロオフセット用容量ＣにはＶre
f −Ｖthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われる。次いで、
アナログスイッチＳ２，Ｓ３が開路され、アナログスイ
ッチＳ１が閉路されると、サンプリングホールド容量Ｃ
の端子Ｎ１の電位はアナログ入力信号Ｖinのレベルとな
る。そして、このアナログ入力信号Ｖinのレベルが前記
基準電圧Ｖref より高い場合にはゼロオフセット用容量
Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい値Ｖ
thより高くなって同インバータ回路１ａの出力信号はＬ
レベルとなり、その出力信号がインバータ回路１ｂ，１
ｃを介して出力信号Ｄout として出力される。
f −Ｖthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われる。次いで、
アナログスイッチＳ２，Ｓ３が開路され、アナログスイ
ッチＳ１が閉路されると、サンプリングホールド容量Ｃ
の端子Ｎ１の電位はアナログ入力信号Ｖinのレベルとな
る。そして、このアナログ入力信号Ｖinのレベルが前記
基準電圧Ｖref より高い場合にはゼロオフセット用容量
Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい値Ｖ
thより高くなって同インバータ回路１ａの出力信号はＬ
レベルとなり、その出力信号がインバータ回路１ｂ，１
ｃを介して出力信号Ｄout として出力される。
【０００８】一方、アナログ入力信号Ｖinのレベルが前
記基準電圧Ｖref より低い場合には、ゼロオフセット用
容量Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい
値Ｖthより低くなって同インバータ回路１ａの出力信号
はＨレベルとなり、その出力信号がインバータ回路１
ｂ，１ｃを介して出力信号Ｄout として出力される。
記基準電圧Ｖref より低い場合には、ゼロオフセット用
容量Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい
値Ｖthより低くなって同インバータ回路１ａの出力信号
はＨレベルとなり、その出力信号がインバータ回路１
ｂ，１ｃを介して出力信号Ｄout として出力される。
【０００９】そして、上記のような動作がこのチョッパ
型比較器の比較動作となる。
型比較器の比較動作となる。
【００１０】
【発明が解決しようとする課題】ところが、上記のよう
なチョッパ型コンパレータでは、前記ゼロ補正動作中に
はインバータ回路１ａの入出力信号はＶthとなり、イン
バータ回路１ｂの出力信号もそのしきい値Ｖthとなる。
なチョッパ型コンパレータでは、前記ゼロ補正動作中に
はインバータ回路１ａの入出力信号はＶthとなり、イン
バータ回路１ｂの出力信号もそのしきい値Ｖthとなる。
【００１１】従って、インバータ回路１ａ〜１ｃに貫通
電流が流れ、消費電力を増大させる原因となっている。
この発明の目的は、チョッパ型コンパレータの消費電力
を低減することにある。
電流が流れ、消費電力を増大させる原因となっている。
この発明の目的は、チョッパ型コンパレータの消費電力
を低減することにある。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ゼロオフセット用容量Ｃと比較用
インバータ回路１ａとが直列に接続されるとともに該比
較用インバータ回路１ａの入出力端子間には該入出力端
子を短絡可能とするスイッチ回路Ｓ３が接続され、ゼロ
オフセット動作時には前記スイッチ回路Ｓ３が閉路され
るとともに前記ゼロオフセット用容量Ｃに基準電圧Ｖre
f が入力され、比較動作時には前記スイッチ回路Ｓ３が
開路されるとともに前記ゼロオフセット用容量Ｃにアナ
ログ入力信号Ｖinが入力されて該アナログ入力信号Ｖin
と前記基準電圧Ｖref が比較され、その比較結果が前記
比較用インバータ回路１ａから二段の出力用インバータ
回路１ｂ，１ｃを介して出力信号Ｄout として出力され
るチョッパ型コンパレータで、前記比較用インバータ回
路１ａと前記出力用インバータ回路１ｂ，１ｃとの間に
はゼロオフセット動作時に開路するとともに比較動作時
に閉路するスイッチ回路Ｓ４が設けられ、前記出力用イ
ンバータ回路１ｂ，１ｃの入力端子と低電位側電源Ｇと
の間にはゼロオフセット動作時に閉路するとともに比較
動作時に開路するスイッチ回路Ｓ５が設けられている。
図である。すなわち、ゼロオフセット用容量Ｃと比較用
インバータ回路１ａとが直列に接続されるとともに該比
較用インバータ回路１ａの入出力端子間には該入出力端
子を短絡可能とするスイッチ回路Ｓ３が接続され、ゼロ
オフセット動作時には前記スイッチ回路Ｓ３が閉路され
るとともに前記ゼロオフセット用容量Ｃに基準電圧Ｖre
f が入力され、比較動作時には前記スイッチ回路Ｓ３が
開路されるとともに前記ゼロオフセット用容量Ｃにアナ
ログ入力信号Ｖinが入力されて該アナログ入力信号Ｖin
と前記基準電圧Ｖref が比較され、その比較結果が前記
比較用インバータ回路１ａから二段の出力用インバータ
回路１ｂ，１ｃを介して出力信号Ｄout として出力され
るチョッパ型コンパレータで、前記比較用インバータ回
路１ａと前記出力用インバータ回路１ｂ，１ｃとの間に
はゼロオフセット動作時に開路するとともに比較動作時
に閉路するスイッチ回路Ｓ４が設けられ、前記出力用イ
ンバータ回路１ｂ，１ｃの入力端子と低電位側電源Ｇと
の間にはゼロオフセット動作時に閉路するとともに比較
動作時に開路するスイッチ回路Ｓ５が設けられている。
【００１３】
【作用】オフセット動作時にはスイッチ回路Ｓ４が開路
されるとともにスイッチ回路Ｓ５が閉路されて、インバ
ータ回路１ｂ，１ｃの入力レベルはＬレベルとなり、同
インバータ回路１ｂ，１ｃでの貫通電流の発生が防止さ
れる。
されるとともにスイッチ回路Ｓ５が閉路されて、インバ
ータ回路１ｂ，１ｃの入力レベルはＬレベルとなり、同
インバータ回路１ｂ，１ｃでの貫通電流の発生が防止さ
れる。
【００１４】また、比較動作時にはスイッチ回路Ｓ４が
閉路されるとともにスイッチ回路Ｓ５が開路されて、比
較用インバータ回路１ａの出力信号がスイッチ回路Ｓ４
及び出力用インバータ回路１ｂ，１ｃを介して出力信号
Ｄout として出力される。
閉路されるとともにスイッチ回路Ｓ５が開路されて、比
較用インバータ回路１ａの出力信号がスイッチ回路Ｓ４
及び出力用インバータ回路１ｂ，１ｃを介して出力信号
Ｄout として出力される。
【００１５】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
【００１６】入力端子Ｔi1にはアナログ入力信号Ｖinが
入力され、入力端子Ｔi2には基準電圧信号Ｖref が入力
されている。そして、入力端子Ｔi1，Ｔi2はそれぞれア
ナログスイッチＳ１，Ｓ２を介してゼロオフセット用容
量Ｃの一方の端子Ｎ１に接続される。
入力され、入力端子Ｔi2には基準電圧信号Ｖref が入力
されている。そして、入力端子Ｔi1，Ｔi2はそれぞれア
ナログスイッチＳ１，Ｓ２を介してゼロオフセット用容
量Ｃの一方の端子Ｎ１に接続される。
【００１７】なお、アナログスイッチＳ１，Ｓ２はＭＯ
Ｓトランジスタによる転送ゲートで構成され、前記制御
部から入力される相補入力信号Ｘ，バーＸに基づいて開
閉される。そして、アナログスイッチＳ１は入力信号Ｘ
がＬレベル、同入力信号バーＸがＨレベルとなったとき
閉路され、アナログスイッチＳ２は入力信号ＸがＨレベ
ル、同入力信号バーＸがＬレベルとなったとき閉路され
る。
Ｓトランジスタによる転送ゲートで構成され、前記制御
部から入力される相補入力信号Ｘ，バーＸに基づいて開
閉される。そして、アナログスイッチＳ１は入力信号Ｘ
がＬレベル、同入力信号バーＸがＨレベルとなったとき
閉路され、アナログスイッチＳ２は入力信号ＸがＨレベ
ル、同入力信号バーＸがＬレベルとなったとき閉路され
る。
【００１８】前記ゼロオフセット用容量Ｃの他方の端子
Ｎ２は前記インバータ回路１ａの入力端子に接続され、
そのインバータ回路１ａの出力信号はアナログスイッチ
Ｓ４及び前記インバータ回路１ｂ，１ｃを介してデジタ
ル出力信号Ｄout として出力される。
Ｎ２は前記インバータ回路１ａの入力端子に接続され、
そのインバータ回路１ａの出力信号はアナログスイッチ
Ｓ４及び前記インバータ回路１ｂ，１ｃを介してデジタ
ル出力信号Ｄout として出力される。
【００１９】このアナログスイッチＳ４は前記アナログ
スイッチＳ１と同期して動作し、入力信号ＸがＬレベ
ル、同入力信号バーＸがＨレベルとなったとき閉路され
る。また、前記インバータ回路１ａにはアナログスイッ
チＳ３が並列に接続され、前記相補入力信号Ｘ，バーＸ
に基づいて開閉される。そして、このアナログスイッチ
Ｓ３は前記アナログスイッチＳ２と同様に入力信号Ｘが
Ｈレベル、同入力信号バーＸがＬレベルとなったとき閉
路される。
スイッチＳ１と同期して動作し、入力信号ＸがＬレベ
ル、同入力信号バーＸがＨレベルとなったとき閉路され
る。また、前記インバータ回路１ａにはアナログスイッ
チＳ３が並列に接続され、前記相補入力信号Ｘ，バーＸ
に基づいて開閉される。そして、このアナログスイッチ
Ｓ３は前記アナログスイッチＳ２と同様に入力信号Ｘが
Ｈレベル、同入力信号バーＸがＬレベルとなったとき閉
路される。
【００２０】前記インバータ回路１ｂの入力端子はアナ
ログスイッチＳ５を介して低電位側電源であるグランド
Ｇに接続され、同アナログスイッチＳ５はアナログスイ
ッチＳ２，Ｓ３と同期して動作し、入力信号ＸがＨレベ
ル、同入力信号バーＸがＬレベルとなったとき閉路され
る。
ログスイッチＳ５を介して低電位側電源であるグランド
Ｇに接続され、同アナログスイッチＳ５はアナログスイ
ッチＳ２，Ｓ３と同期して動作し、入力信号ＸがＨレベ
ル、同入力信号バーＸがＬレベルとなったとき閉路され
る。
【００２１】次に、上記のように構成されたチョッパ型
コンパレータの動作を説明する。さて、まず各アナログ
スイッチＳ１〜Ｓ５の入力信号ＸがＨレベル、入力信号
バーＸがＬレベルとなってアナログスイッチＳ１，Ｓ４
が開路されるとともにアナログスイッチＳ２，Ｓ３，Ｓ
５が閉路される。すると、アナログスイッチＳ２の閉路
によりゼロオフセット用容量Ｃの端子Ｎ１の電位は基準
電圧Ｖref となり、アナログスイッチＳ３の閉路により
ゼロオフセット用容量Ｃの端子Ｎ２の電位はインバータ
回路１ａのしきい値Ｖthとなる。
コンパレータの動作を説明する。さて、まず各アナログ
スイッチＳ１〜Ｓ５の入力信号ＸがＨレベル、入力信号
バーＸがＬレベルとなってアナログスイッチＳ１，Ｓ４
が開路されるとともにアナログスイッチＳ２，Ｓ３，Ｓ
５が閉路される。すると、アナログスイッチＳ２の閉路
によりゼロオフセット用容量Ｃの端子Ｎ１の電位は基準
電圧Ｖref となり、アナログスイッチＳ３の閉路により
ゼロオフセット用容量Ｃの端子Ｎ２の電位はインバータ
回路１ａのしきい値Ｖthとなる。
【００２２】また、アナログスイッチＳ４の開路により
インバータ回路１ａの出力端子とインバータ回路１ｂの
入力端子とは分離され、アナログスイッチＳ５の閉路に
よりインバータ回路１ｂの入力端子はグランドＧのレベ
ルとなる。
インバータ回路１ａの出力端子とインバータ回路１ｂの
入力端子とは分離され、アナログスイッチＳ５の閉路に
よりインバータ回路１ｂの入力端子はグランドＧのレベ
ルとなる。
【００２３】従って、ゼロオフセット用容量ＣにはＶre
f −Ｖthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われるとともに、
インバータ回路１ｂの入力信号はＬレベル、インバータ
回路１ｃの入力レベルはＨレベルとなる。
f −Ｖthに相当する電荷が充電され、このチョッパ型コ
ンパレータのゼロオフセット動作が行われるとともに、
インバータ回路１ｂの入力信号はＬレベル、インバータ
回路１ｃの入力レベルはＨレベルとなる。
【００２４】次いで、各アナログスイッチＳ１〜Ｓ５の
入力信号ＸがＬレベル、入力信号バーＸがＨレベルとな
ってアナログスイッチＳ２，Ｓ３，Ｓ５が開路され、ア
ナログスイッチＳ１，Ｓ４が閉路されると、ゼロオフセ
ット用容量Ｃの端子Ｎ１の電位はアナログ入力信号Ｖin
のレベルとなる。
入力信号ＸがＬレベル、入力信号バーＸがＨレベルとな
ってアナログスイッチＳ２，Ｓ３，Ｓ５が開路され、ア
ナログスイッチＳ１，Ｓ４が閉路されると、ゼロオフセ
ット用容量Ｃの端子Ｎ１の電位はアナログ入力信号Ｖin
のレベルとなる。
【００２５】そして、このアナログ入力信号Ｖinのレベ
ルが前記基準電圧Ｖref より高い場合には、ゼロオフセ
ット用容量Ｃの端子Ｎ２の電位はインバータ回路１ａの
しきい値Ｖthより高くなって同インバータ回路１ａの出
力信号はＬレベルとなり、その出力信号がアナログスイ
ッチＳ４及びインバータ回路１ｂ，１ｃを介して出力信
号Ｄout として出力される。
ルが前記基準電圧Ｖref より高い場合には、ゼロオフセ
ット用容量Ｃの端子Ｎ２の電位はインバータ回路１ａの
しきい値Ｖthより高くなって同インバータ回路１ａの出
力信号はＬレベルとなり、その出力信号がアナログスイ
ッチＳ４及びインバータ回路１ｂ，１ｃを介して出力信
号Ｄout として出力される。
【００２６】一方、アナログ入力信号Ｖinのレベルが前
記基準電圧Ｖref より低い場合には、ゼロオフセット用
容量Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい
値Ｖthより低くなって同インバータ回路１ａの出力信号
はＨレベルとなり、その出力信号がアナログスイッチＳ
４及びインバータ回路１ｂ，１ｃを介して出力信号Ｄou
t として出力される。
記基準電圧Ｖref より低い場合には、ゼロオフセット用
容量Ｃの端子Ｎ２の電位はインバータ回路１ａのしきい
値Ｖthより低くなって同インバータ回路１ａの出力信号
はＨレベルとなり、その出力信号がアナログスイッチＳ
４及びインバータ回路１ｂ，１ｃを介して出力信号Ｄou
t として出力される。
【００２７】以上のようにこのチョッパ型コンパレータ
では、ゼロオフセット動作時にインバータ回路１ａには
貫通電流が流れるが、インバータ回路１ｂの入力レベル
はグランドＧのレベルとなるため、インバータ回路１
ｂ，１ｃには貫通電流が流れることはない。
では、ゼロオフセット動作時にインバータ回路１ａには
貫通電流が流れるが、インバータ回路１ｂの入力レベル
はグランドＧのレベルとなるため、インバータ回路１
ｂ，１ｃには貫通電流が流れることはない。
【００２８】従って、このチョッパ型コンパレータでは
前記従来例に対し消費電力をほぼ１／３に低減すること
ができる。
前記従来例に対し消費電力をほぼ１／３に低減すること
ができる。
【００２９】
【発明の効果】以上詳述したように、この発明はチョッ
パ型コンパレータの消費電力を低減することができる優
れた効果を発揮する。
パ型コンパレータの消費電力を低減することができる優
れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】従来例をを示す回路図である。
１ａ 比較用インバータ回路 １ｂ 出力用インバータ回路 １ｃ 出力用インバータ回路 Ｃ ゼロオフセット用容量 Ｓ３ スイッチ回路 Ｓ４ スイッチ回路 Ｓ５ スイッチ回路 Ｖin アナログ入力信号 Ｖref 基準電圧 Ｄout 出力信号 Ｇ 低電位側電源
Claims (1)
- 【請求項１】 ゼロオフセット用容量（Ｃ）と比較用イ
ンバータ回路（１ａ）とを直列に接続するとともに該比
較用インバータ回路（１ａ）の入出力端子間には該入出
力端子を短絡可能とするスイッチ回路（Ｓ３）を接続
し、ゼロオフセット動作時には前記スイッチ回路（Ｓ
３）を閉路するとともに前記ゼロオフセット用容量
（Ｃ）に基準電圧（Ｖref ）を入力し、比較動作時には
前記スイッチ回路（Ｓ３）を開路するとともに前記ゼロ
オフセット用容量（Ｃ）にアナログ入力信号（Ｖin）を
入力して該アナログ入力信号（Ｖin）と前記基準電圧
（Ｖref ）を比較し、その比較結果を前記比較用インバ
ータ回路（１ａ）から二段の出力用インバータ回路（１
ｂ，１ｃ）を介して出力信号（Ｄout ）として出力する
チョッパ型コンパレータであって、 前記比較用インバータ回路（１ａ）と前記出力用インバ
ータ回路（１ｂ，１ｃ）との間にはゼロオフセット動作
時に開路するとともに比較動作時に閉路するスイッチ回
路（Ｓ４）を設け、前記出力用インバータ回路（１ｂ，
１ｃ）の入力端子と低電位側電源（Ｇ）との間にはゼロ
オフセット動作時に閉路するとともに比較動作時に回路
するスイッチ回路（Ｓ５）を設けたことを特徴とするチ
ョッパ型コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163992A JPH05240887A (ja) | 1992-02-27 | 1992-02-27 | チョッパ型コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163992A JPH05240887A (ja) | 1992-02-27 | 1992-02-27 | チョッパ型コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05240887A true JPH05240887A (ja) | 1993-09-21 |
Family
ID=12613901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163992A Withdrawn JPH05240887A (ja) | 1992-02-27 | 1992-02-27 | チョッパ型コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05240887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680685B2 (en) | 2001-10-29 | 2004-01-20 | Mitsubishi Denki Kabushiki Kaisha | Chopper analog-to-digital converter with power saving mode |
| WO2014199826A1 (ja) * | 2013-06-12 | 2014-12-18 | ソニー株式会社 | コンパレータ回路、ａ／ｄ変換回路、及び、表示装置 |
-
1992
- 1992-02-27 JP JP4163992A patent/JPH05240887A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680685B2 (en) | 2001-10-29 | 2004-01-20 | Mitsubishi Denki Kabushiki Kaisha | Chopper analog-to-digital converter with power saving mode |
| WO2014199826A1 (ja) * | 2013-06-12 | 2014-12-18 | ソニー株式会社 | コンパレータ回路、ａ／ｄ変換回路、及び、表示装置 |
| JP2014241532A (ja) * | 2013-06-12 | 2014-12-25 | ソニー株式会社 | コンパレータ回路、ａ／ｄ変換回路、及び、表示装置 |
| KR20160020402A (ko) | 2013-06-12 | 2016-02-23 | 소니 주식회사 | 콤퍼레이터 회로, ａ／ｄ 변환 회로, 및, 표시 장치 |
| US10187048B2 (en) | 2013-06-12 | 2019-01-22 | Sony Semiconductor Solutions Corporation | Comparator circuit, A/D conversion circuit, and display apparatus |
| US10615786B2 (en) | 2013-06-12 | 2020-04-07 | Sony Semiconductor Solutions Corporation | Comparator circuit, A/D conversion circuit, and display apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |