JP2623298B2 - アナログ／デジタル変換器の制御方法 - Google Patents
アナログ／デジタル変換器の制御方法Info
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- JP2623298B2 JP2623298B2 JP63155216A JP15521688A JP2623298B2 JP 2623298 B2 JP2623298 B2 JP 2623298B2 JP 63155216 A JP63155216 A JP 63155216A JP 15521688 A JP15521688 A JP 15521688A JP 2623298 B2 JP2623298 B2 JP 2623298B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ／デジタル変換器の制御方法に関
し、特に半導体基板上に構成された半導体集積回路に内
蔵されるチョッパ比較器を用いたアナログ／デジタル変
換器を提案するものである。
し、特に半導体基板上に構成された半導体集積回路に内
蔵されるチョッパ比較器を用いたアナログ／デジタル変
換器を提案するものである。
第２図は例えばチョッパ型比較器を用いたアナログ／
デジタル変換器（以下A/D変換器という）として既に知
られているA/D変換器の回路図である。抵抗アレー９の
各端部には、例えば基準電圧Ｖの正側基準電源入力端子
10及び基準電圧0Vの負側基準電源入力端子11が各接続さ
れている。スイッチ群７には抵抗アレー９における抵抗
を相互に接続している各接続点の電圧及び４ビットの逐
次近似レジスタ８の値が入力されている。スイッチ群７
の出力たる参照電圧VREFを第１図の半導体スイッチ１を
介してキャパシタ５の一端に与えており、また電圧入力
端子６の入力電圧VINを第２の半導体スイッチ２を介し
てキャパシタ５の一端に与えている。キャパシタ５の他
端はインバータ４の入力側と接続されており、インバー
タ４には第３の半導体スイッチ３を並列接続している。
キャパシタ５により、半導体スイッチ1,2,3を後述する
タイミングでオン，オフさせることにより電圧入力端子
６の入力電圧VINとスイッチ群７の参照電圧VREFとの差
を得る。インバータ４の出力は制御回路12に与えられて
いる。制御回路12はインバータ４の出力及び制御回路12
の内部タイミングにより、逐次近似レジスタ８及び半導
体スイッチ1,2,3を制御する。なお、前記第1,第2,第３
の半導体スイッチ1,2,3、キャパシタ５及びインバータ
４によりチョッパ比較器を構成している。
デジタル変換器（以下A/D変換器という）として既に知
られているA/D変換器の回路図である。抵抗アレー９の
各端部には、例えば基準電圧Ｖの正側基準電源入力端子
10及び基準電圧0Vの負側基準電源入力端子11が各接続さ
れている。スイッチ群７には抵抗アレー９における抵抗
を相互に接続している各接続点の電圧及び４ビットの逐
次近似レジスタ８の値が入力されている。スイッチ群７
の出力たる参照電圧VREFを第１図の半導体スイッチ１を
介してキャパシタ５の一端に与えており、また電圧入力
端子６の入力電圧VINを第２の半導体スイッチ２を介し
てキャパシタ５の一端に与えている。キャパシタ５の他
端はインバータ４の入力側と接続されており、インバー
タ４には第３の半導体スイッチ３を並列接続している。
キャパシタ５により、半導体スイッチ1,2,3を後述する
タイミングでオン，オフさせることにより電圧入力端子
６の入力電圧VINとスイッチ群７の参照電圧VREFとの差
を得る。インバータ４の出力は制御回路12に与えられて
いる。制御回路12はインバータ４の出力及び制御回路12
の内部タイミングにより、逐次近似レジスタ８及び半導
体スイッチ1,2,3を制御する。なお、前記第1,第2,第３
の半導体スイッチ1,2,3、キャパシタ５及びインバータ
４によりチョッパ比較器を構成している。
逐次近似レジスタ８の出力８−0,8−1,8−2,8−３は
ビット0,ビット1,ビット2,ビット３であり、以下、出力
状態を４ビットまとめて16進数016〜F16で表している。
ビット0,ビット1,ビット2,ビット３であり、以下、出力
状態を４ビットまとめて16進数016〜F16で表している。
次にこのA/D変換器の動作を第２図及び第３図により
説明する。第３図はアナログ／デジタル変換器（以下A/
D変換器という）を行う場合のタイミングチャートであ
って横軸が時間となっている。
説明する。第３図はアナログ／デジタル変換器（以下A/
D変換器という）を行う場合のタイミングチャートであ
って横軸が時間となっている。
先ず半導体スイッチ３をオンし、インバータ４の入力
側と出力側とを同電位にする。この電位V0はインバータ
４の入出力特性により定まる。次に半導体スイッチ２を
オンし、キャパシタ５を電圧入力端子６の入力電圧VIN
と前記電位V0との電位差を与えて充電する。
側と出力側とを同電位にする。この電位V0はインバータ
４の入出力特性により定まる。次に半導体スイッチ２を
オンし、キャパシタ５を電圧入力端子６の入力電圧VIN
と前記電位V0との電位差を与えて充電する。
その後、半導体スイッチ２をオフし、更に半導体スイ
ッチ３をオフした後に半導体スイッチ１をオンさせ、キ
ャパシタ５にスイッチ群７が出力する参照電圧VREFを与
える。このとき、逐次近似レジスタ８の値は「816」と
なっており、スイッチ群７の参照電圧VREFは抵抗アレー
７の1/2 Vの電圧が選択され出力されている。このとき
入力電圧VINがVIN＞1/2 Vの場合はインバータ４の入力
側の電位は電位V0より低く、それ故その出力は「１」に
なり、一方VIN＜1/2 Vの場合は電位V0より高くその出力
は「０」になる。いま、VIN＞1/2 Vであったため、次に
逐次近似レジスタ８の値を「C16」にし、スイッチ群７
が3/4 Vを選択するようにする。更に再度半導体スイッ
チ3,2をオンさせ、キャパシタ５を再充電した後、半導
体スイッチ１をオンさせて、電圧入力端子６の入力電圧
VINとスイッチ群７の参照電圧3/4 VREFとを比較する。
このような動作を４回繰返して４ビットのA/D変換動作
を終了し、４ビットの逐次近似レジスタにA/D変換値が
設定される。
ッチ３をオフした後に半導体スイッチ１をオンさせ、キ
ャパシタ５にスイッチ群７が出力する参照電圧VREFを与
える。このとき、逐次近似レジスタ８の値は「816」と
なっており、スイッチ群７の参照電圧VREFは抵抗アレー
７の1/2 Vの電圧が選択され出力されている。このとき
入力電圧VINがVIN＞1/2 Vの場合はインバータ４の入力
側の電位は電位V0より低く、それ故その出力は「１」に
なり、一方VIN＜1/2 Vの場合は電位V0より高くその出力
は「０」になる。いま、VIN＞1/2 Vであったため、次に
逐次近似レジスタ８の値を「C16」にし、スイッチ群７
が3/4 Vを選択するようにする。更に再度半導体スイッ
チ3,2をオンさせ、キャパシタ５を再充電した後、半導
体スイッチ１をオンさせて、電圧入力端子６の入力電圧
VINとスイッチ群７の参照電圧3/4 VREFとを比較する。
このような動作を４回繰返して４ビットのA/D変換動作
を終了し、４ビットの逐次近似レジスタにA/D変換値が
設定される。
そして、このように半導体スイッチ2,3をオンさせる
ことにより、漏洩電流によるキャパシタ５の放電を防い
でいる。
ことにより、漏洩電流によるキャパシタ５の放電を防い
でいる。
前述したA/D変換器の制御方法は、スイッチ群が出力
する参照電圧を変更する都度キャパシタを再充電するた
め、瞬時的に変動する入力電圧をA/D変換するために
は、その入力電圧をサンプリングするサンプルホールド
回路を入力電圧端子６の前段に設ける必要がある。また
再充電のために半導体スイッチがオン，オフする動作時
間を必要として、A/D変換動作が遅いという問題があ
る。
する参照電圧を変更する都度キャパシタを再充電するた
め、瞬時的に変動する入力電圧をA/D変換するために
は、その入力電圧をサンプリングするサンプルホールド
回路を入力電圧端子６の前段に設ける必要がある。また
再充電のために半導体スイッチがオン，オフする動作時
間を必要として、A/D変換動作が遅いという問題があ
る。
かなり以前の半導体製造技術によればキャパシタの容
量と比較して漏洩電流が大きく、また回路の動作速度が
十分でなかったため、A/D変換中のキャパシタの放電が
無視できず、再充電なしには実用的なA/D変換精度が得
られなかった。一方現在の最新の半導体製造技術によれ
ば、単位面積当たりの容量が大きくとれ、以前よりキャ
パシタの容量に対し漏洩電流が少なくなっており、また
動作速度が以前より大幅に高速化されている。しかし、
従来のA/D変換方法をそのまま用いた場合、A/D変換速度
の向上は回路の動作速度の向上と同程度にしかなされて
おらず、また瞬間的に変動する入力電圧については相変
わらずサンプルホールド回路が必要である。
量と比較して漏洩電流が大きく、また回路の動作速度が
十分でなかったため、A/D変換中のキャパシタの放電が
無視できず、再充電なしには実用的なA/D変換精度が得
られなかった。一方現在の最新の半導体製造技術によれ
ば、単位面積当たりの容量が大きくとれ、以前よりキャ
パシタの容量に対し漏洩電流が少なくなっており、また
動作速度が以前より大幅に高速化されている。しかし、
従来のA/D変換方法をそのまま用いた場合、A/D変換速度
の向上は回路の動作速度の向上と同程度にしかなされて
おらず、また瞬間的に変動する入力電圧については相変
わらずサンプルホールド回路が必要である。
本発明は前述した問題に鑑み、最新の半導体製造技術
を生かしてサンプルホールド回路を用いずに瞬間的に変
動する入力電圧を迅速にA/D変換できるA/D変換器の制御
方法を提供することを目的とする。
を生かしてサンプルホールド回路を用いずに瞬間的に変
動する入力電圧を迅速にA/D変換できるA/D変換器の制御
方法を提供することを目的とする。
本発明に係るアナログ／デジタル変換器の制御方法
は、制御回路が出力するデジタルデータをアナログ電圧
に変換するデジタル／アナログ変換器と、アナログ電圧
を入力する入力端子と、第１の電極は第１のスイッチを
介して前記デジタル／アナログ変換器の出力端子と、ま
た第２のスイッチを介して前記入力端子と夫々接続され
たキャパシタと、第３のスイッチと並列に配置され、そ
の入力端子が前記キャパシタの第２の電極と接続された
インバータとを備えたアナログ／デジタル変換器の制御
方法において、前記第３のスイッチを閉じ、前記インバ
ータをその入力電位と出力電位とが等しくなる平衡状態
に保つと共に、前記第１のスイッチを開き、前記第２の
スイッチを閉じて前記キャパシタに前記入力端子の電位
と前記インバータの入力端子の電位との電位差に相当す
る電荷を蓄積する第１の過程と、前記第１のスイッチを
閉じ、前記第２及び第３のスイッチを開き、前記第１の
過程で前記入力端子に入力されたアナログ電圧と前記デ
ジタル／アナログ変換器が出力するアナログ電圧との比
較結果を前記インバータから出力する第２の過程とを有
し、前記第２の過程において、前記第１の過程に戻るこ
となく、前記インバータが出力する前記比較結果の出力
に基づき、前記制御回路が出力するデジタルデータを逐
次近似アルゴリズムに従って上位ビットより変化させ
て、前記入力端子に入力されたアナログ電圧をデジタル
データに変換した値を得ることを特徴とする。
は、制御回路が出力するデジタルデータをアナログ電圧
に変換するデジタル／アナログ変換器と、アナログ電圧
を入力する入力端子と、第１の電極は第１のスイッチを
介して前記デジタル／アナログ変換器の出力端子と、ま
た第２のスイッチを介して前記入力端子と夫々接続され
たキャパシタと、第３のスイッチと並列に配置され、そ
の入力端子が前記キャパシタの第２の電極と接続された
インバータとを備えたアナログ／デジタル変換器の制御
方法において、前記第３のスイッチを閉じ、前記インバ
ータをその入力電位と出力電位とが等しくなる平衡状態
に保つと共に、前記第１のスイッチを開き、前記第２の
スイッチを閉じて前記キャパシタに前記入力端子の電位
と前記インバータの入力端子の電位との電位差に相当す
る電荷を蓄積する第１の過程と、前記第１のスイッチを
閉じ、前記第２及び第３のスイッチを開き、前記第１の
過程で前記入力端子に入力されたアナログ電圧と前記デ
ジタル／アナログ変換器が出力するアナログ電圧との比
較結果を前記インバータから出力する第２の過程とを有
し、前記第２の過程において、前記第１の過程に戻るこ
となく、前記インバータが出力する前記比較結果の出力
に基づき、前記制御回路が出力するデジタルデータを逐
次近似アルゴリズムに従って上位ビットより変化させ
て、前記入力端子に入力されたアナログ電圧をデジタル
データに変換した値を得ることを特徴とする。
第2,第３のスイッチがともにオン、第１のスイッチが
オフして、キャパシタはアナログからデジタルに変換す
べき入力電圧により充電される。第２のスイッチをオフ
に保持し、第３のスイッチがオフして第１のスイッチが
オンすると、参照電圧がキャパシタに与えられる。入力
電圧と参照電圧との差に関連して参照電圧が順次変更さ
れる。
オフして、キャパシタはアナログからデジタルに変換す
べき入力電圧により充電される。第２のスイッチをオフ
に保持し、第３のスイッチがオフして第１のスイッチが
オンすると、参照電圧がキャパシタに与えられる。入力
電圧と参照電圧との差に関連して参照電圧が順次変更さ
れる。
これにより、アナログ／デジタル変換器の出力電圧が
キャパシタ充電時の入力電圧になる。
キャパシタ充電時の入力電圧になる。
以下本発明をその実施例を示す図面によって詳述す
る。
る。
第１図は本発明に係るアナログ／デジタル変換器の制
御方法によるその動作のタイミングチャートであり、A/
D変換器には第２図に示したA/D変換器を用いる。
御方法によるその動作のタイミングチャートであり、A/
D変換器には第２図に示したA/D変換器を用いる。
さて、A/D変換動作を開始するに当たり、先ず半導体
スイッチ３に続いて半導体スイッチ２がオンする。この
とき、従来のA/D変換器と同様にインバータ４の入，出
力電圧は、インバータ４の入，出力特性で定まる電圧V0
になり、キャパシタ５は電圧入力端子６の入力電圧VIN
との電圧V0と電位差によって充電される。その後半導体
スイッチ２のオフに続いて半導体スイッチ３がオフし、
半導体スイッチ１がオンする。そしてチョッパ比較器を
このような状態に保ち、先ず逐次比較レジスタ８の出力
を816にセットし、スイッチ群７の参照電圧1/2 Vを選択
して、入力電圧VINと参照電圧1/2 Vとの差を得る。
スイッチ３に続いて半導体スイッチ２がオンする。この
とき、従来のA/D変換器と同様にインバータ４の入，出
力電圧は、インバータ４の入，出力特性で定まる電圧V0
になり、キャパシタ５は電圧入力端子６の入力電圧VIN
との電圧V0と電位差によって充電される。その後半導体
スイッチ２のオフに続いて半導体スイッチ３がオフし、
半導体スイッチ１がオンする。そしてチョッパ比較器を
このような状態に保ち、先ず逐次比較レジスタ８の出力
を816にセットし、スイッチ群７の参照電圧1/2 Vを選択
して、入力電圧VINと参照電圧1/2 Vとの差を得る。
このとき、VIN＞1/2 Vであるからインバータ４の出力
は「０」となる。そして次に同様に3/4 Vとの差を得
る。このときも半導体スイッチ1,2,3はともにオン，オ
フ動作をさせていないからキャパシタ５は最初に充電し
た入力電圧VINに保持されているので、半導体スイッチ
２がオフする直前の入力電圧VINとの差を得ることにな
る。以降、スイッチ群７の参照電圧5/8 Vとの比較、11/
16 Vとの比較もすべて半導体スイッチ２がオフする直前
の入力電圧VINに対して行われ、最後に半導体スイッチ
２がオフする直前の入力電圧VINのA/D変換値が逐次近似
レジスタ８から得られる。最新の半導体製造技術によれ
ば、上記変換動作中のキャパシタ５の放電は十分小さく
保たれるので、A/D変換精度の悪化は許容できる範囲に
留められる。このようにA/D変換している期間、従来の
ように半導体スイッチ1,2,3を切換えないからA/D変換動
作が極めて速くなる。
は「０」となる。そして次に同様に3/4 Vとの差を得
る。このときも半導体スイッチ1,2,3はともにオン，オ
フ動作をさせていないからキャパシタ５は最初に充電し
た入力電圧VINに保持されているので、半導体スイッチ
２がオフする直前の入力電圧VINとの差を得ることにな
る。以降、スイッチ群７の参照電圧5/8 Vとの比較、11/
16 Vとの比較もすべて半導体スイッチ２がオフする直前
の入力電圧VINに対して行われ、最後に半導体スイッチ
２がオフする直前の入力電圧VINのA/D変換値が逐次近似
レジスタ８から得られる。最新の半導体製造技術によれ
ば、上記変換動作中のキャパシタ５の放電は十分小さく
保たれるので、A/D変換精度の悪化は許容できる範囲に
留められる。このようにA/D変換している期間、従来の
ように半導体スイッチ1,2,3を切換えないからA/D変換動
作が極めて速くなる。
以上詳述したように本発明は、入力電圧を与えるスイ
ッチA/D変換動作の開始時にオンさせて、アナログをデ
ジタルに変換すべき入力電圧でキャパシタを充電した後
にオフさせてその状態を保ち、その後は逐次近似レジス
タの値で選択された参照電圧と、キャパシタ充電電圧と
の差を得て参照電圧を逐次変更し、A/D変換器の出力電
圧をキャパシタ充電時の入力電圧になすから、変動する
入力電圧に対応して、迅速にA/D変換が行え、設備コス
トも安価に済む等優れた効果を奏する。
ッチA/D変換動作の開始時にオンさせて、アナログをデ
ジタルに変換すべき入力電圧でキャパシタを充電した後
にオフさせてその状態を保ち、その後は逐次近似レジス
タの値で選択された参照電圧と、キャパシタ充電電圧と
の差を得て参照電圧を逐次変更し、A/D変換器の出力電
圧をキャパシタ充電時の入力電圧になすから、変動する
入力電圧に対応して、迅速にA/D変換が行え、設備コス
トも安価に済む等優れた効果を奏する。
第１図は本発明に係るアナログ／デジタル変換器の制御
方法によるアナログ／デジタル変換動作のタイミングチ
ャート、第２図はアナログ／デジタル変換器の回路図、
第３図は従来の制御方法によるアナログ／デジタル変換
動作のタイミングチャートである。 1,2,3……半導体スイッチ、４……インバータ、５……
キャパシタ、６……電圧入力端子、７……スイッチ群、
８……逐次近似レジスタ、９……抵抗アレー、12……制
御回路 なお、図中、同一符号は同一、又は相当部分を示す。
方法によるアナログ／デジタル変換動作のタイミングチ
ャート、第２図はアナログ／デジタル変換器の回路図、
第３図は従来の制御方法によるアナログ／デジタル変換
動作のタイミングチャートである。 1,2,3……半導体スイッチ、４……インバータ、５……
キャパシタ、６……電圧入力端子、７……スイッチ群、
８……逐次近似レジスタ、９……抵抗アレー、12……制
御回路 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】制御回路が出力するデジタルデータをアナ
ログ電圧に変換するデジタル／アナログ変換器と、 アナログ電圧を入力する入力端子と、 第１の電極は第１のスイッチを介して前記デジタル／ア
ナログ変換器の出力端子と、また第２のスイッチを介し
て前記入力端子と夫々接続されたキャパシタと、 第３のスイッチと並列に配置され、その入力端子が前記
キャパシタの第２の電極と接続されたインバータと、 を備えたアナログ／デジタル変換器の制御方法におい
て、 前記第３のスイッチを閉じ、前記インバータをその入力
電位と出力電位とが等しくなる平衡状態に保つと共に、
前記第１のスイッチを開き、前記第２のスイッチを閉じ
て前記キャパシタに前記入力端子の電位と前記インバー
タの入力端子の電位との電位差に相当する電荷を蓄積す
る第１の過程と、 前記第１のスイッチを閉じ、前記第２及び第３のスイッ
チを開き、前記第１の過程で前記入力端子に入力された
アナログ電圧と前記デジタル／アナログ変換器が出力す
るアナログ電圧との比較結果を前記インバータから出力
する第２の過程と、 を有し、前記第２の過程において、前記第１の過程に戻
ることなく、前記インバータが出力する前記比較結果の
出力に基づき、前記制御回路が出力するデジタルデータ
を逐次近似アルゴリズムに従って上位ビットより変化さ
せて、前記入力端子に入力されたアナログ電圧をデジタ
ルデータに変換した値を得る ことを特徴とするアナログ／デジタル変換器の制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155216A JP2623298B2 (ja) | 1988-06-23 | 1988-06-23 | アナログ／デジタル変換器の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155216A JP2623298B2 (ja) | 1988-06-23 | 1988-06-23 | アナログ／デジタル変換器の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321728A JPH01321728A (ja) | 1989-12-27 |
| JP2623298B2 true JP2623298B2 (ja) | 1997-06-25 |
Family
ID=15601055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155216A Expired - Fee Related JP2623298B2 (ja) | 1988-06-23 | 1988-06-23 | アナログ／デジタル変換器の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623298B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW282598B (ja) | 1995-02-22 | 1996-08-01 | Fujitsu Ltd | |
| JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ／ディジタル変換器制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561136A (en) * | 1978-10-31 | 1980-05-08 | Fujitsu Ltd | Analog-digital converter |
| JPS62298230A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | アナログ−デイジタル変換器 |
-
1988
- 1988-06-23 JP JP63155216A patent/JP2623298B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01321728A (ja) | 1989-12-27 |
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