JPH0936743A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
- Publication number
- JPH0936743A JPH0936743A JP7187257A JP18725795A JPH0936743A JP H0936743 A JPH0936743 A JP H0936743A JP 7187257 A JP7187257 A JP 7187257A JP 18725795 A JP18725795 A JP 18725795A JP H0936743 A JPH0936743 A JP H0936743A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog
- voltage
- bits
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 基準クロックを高速化せずにＡ−Ｄ変換の変
換速度を高速化すること。 【構成】 ｎビットの各ビット毎に入力アナログ電圧及
びＤ−Ａ変換器の出力電圧を交互に比較の基準としてＤ
−Ａ変換器から出力される電圧と入力アナログ電圧との
比較を実行して１ビットの比較結果信号を示す信号を出
力する比較器を具備したＡ−Ｄ変換器である。このＡ−
Ｄ変換器では、比較器によって出力された比較結果信号
に対してｎビットの各ビットごとに、反転及び非反転
を、順次、交互に繰り返して実行し、実行結果の信号は
逐次比較レジスタに格納される。
換速度を高速化すること。 【構成】 ｎビットの各ビット毎に入力アナログ電圧及
びＤ−Ａ変換器の出力電圧を交互に比較の基準としてＤ
−Ａ変換器から出力される電圧と入力アナログ電圧との
比較を実行して１ビットの比較結果信号を示す信号を出
力する比較器を具備したＡ−Ｄ変換器である。このＡ−
Ｄ変換器では、比較器によって出力された比較結果信号
に対してｎビットの各ビットごとに、反転及び非反転
を、順次、交互に繰り返して実行し、実行結果の信号は
逐次比較レジスタに格納される。
Description
【０００１】
【産業上の利用分野】この発明は基準となる制御クロッ
クを高速化することなく変換速度を向上することのでき
る逐次比較型のアナログ−デジタル変換器（以下Ａ−Ｄ
変換器と記す）に関する。
クを高速化することなく変換速度を向上することのでき
る逐次比較型のアナログ−デジタル変換器（以下Ａ−Ｄ
変換器と記す）に関する。
【０００２】
【従来の技術】逐次比較型のＡ−Ｄ変換器は、その回路
構成が簡単であるため主にワンチップマイクロコンピュ
ータなどに搭載されることが多くなっている。この場合
にはＡ−Ｄ変換器に供給される制御クロックはマイクロ
コンピュータの制御に用いられるシステムクロックを用
いる場合が通例である。
構成が簡単であるため主にワンチップマイクロコンピュ
ータなどに搭載されることが多くなっている。この場合
にはＡ−Ｄ変換器に供給される制御クロックはマイクロ
コンピュータの制御に用いられるシステムクロックを用
いる場合が通例である。
【０００３】図９はこのような従来のＡ−Ｄ変換器の構
成を示す回路図である。図９において、１０は比較器、
２０はＤ−Ａ変換器、３０は逐次比較レジスタ、４１は
アナログ入力線、４２は比較器１０の出力線、４３は逐
次比較レジスタ３０のデジタル出力をＤ−Ａ変換器に供
給するデジタル信号線、４４はＤ−Ａ変換器２０からの
アナログ信号を供給する信号線である。また、１１はア
ナログ入力線４１からの信号をオン・オフするスイッ
チ、１２はＤ−Ａ変換器２０からのアナログ信号をオン
・オフするスイッチ、１３はコンデンサ、１４は反転増
幅器、１５は反転増幅器１４の入力と出力を短絡及び開
放するスイッチである。すなわち、比較器１０はスイッ
チ１１、１２、１５、コンデンサ１３、反転増幅器１４
により構成されている。
成を示す回路図である。図９において、１０は比較器、
２０はＤ−Ａ変換器、３０は逐次比較レジスタ、４１は
アナログ入力線、４２は比較器１０の出力線、４３は逐
次比較レジスタ３０のデジタル出力をＤ−Ａ変換器に供
給するデジタル信号線、４４はＤ−Ａ変換器２０からの
アナログ信号を供給する信号線である。また、１１はア
ナログ入力線４１からの信号をオン・オフするスイッ
チ、１２はＤ−Ａ変換器２０からのアナログ信号をオン
・オフするスイッチ、１３はコンデンサ、１４は反転増
幅器、１５は反転増幅器１４の入力と出力を短絡及び開
放するスイッチである。すなわち、比較器１０はスイッ
チ１１、１２、１５、コンデンサ１３、反転増幅器１４
により構成されている。
【０００４】図１０は図９に示す従来のＡ−Ｄ変換器の
各信号のタイミングを示すタイミングチャートである。
同図において、φADはこのＡ−Ｄ変換器に加えられる基
準クロック、φ１はスイッチ１５の駆動信号、φ２、φ
２バーはスイッチ１１、１２を制御する互いに逆相の信
号である。なお、φ１、φ２、φ２バーは基準クロック
φADから生成される。また、Ｄ−Ａ変換器１０は基準電
圧Ｖref+とＶref-の電位差の１／２n 単位で２n 段階の
電圧を発生できるものである。また、本願の図面中では
φ２バー等の反転信号は、符号の上に横線を付して示し
ている。
各信号のタイミングを示すタイミングチャートである。
同図において、φADはこのＡ−Ｄ変換器に加えられる基
準クロック、φ１はスイッチ１５の駆動信号、φ２、φ
２バーはスイッチ１１、１２を制御する互いに逆相の信
号である。なお、φ１、φ２、φ２バーは基準クロック
φADから生成される。また、Ｄ−Ａ変換器１０は基準電
圧Ｖref+とＶref-の電位差の１／２n 単位で２n 段階の
電圧を発生できるものである。また、本願の図面中では
φ２バー等の反転信号は、符号の上に横線を付して示し
ている。
【０００５】次に動作について説明する。まず、信号φ
２により、スイッチ１１を閉じ、測定用アナログ入力信
号を入力する。次に、比較器１０は信号φ１により、ス
イッチ１５を閉じて反転増幅器１４の入力と出力とを短
絡する。このときコンデンサ１３のａ点側の電荷とｂ点
側の電荷は均衡が取られるとともに、ｂ点側の電圧は反
転増幅器１４が自己の出力によって反転増幅器１４自身
のしきい値に等しくなる。
２により、スイッチ１１を閉じ、測定用アナログ入力信
号を入力する。次に、比較器１０は信号φ１により、ス
イッチ１５を閉じて反転増幅器１４の入力と出力とを短
絡する。このときコンデンサ１３のａ点側の電荷とｂ点
側の電荷は均衡が取られるとともに、ｂ点側の電圧は反
転増幅器１４が自己の出力によって反転増幅器１４自身
のしきい値に等しくなる。
【０００６】ｂ点側の電圧が反転増幅器１４のしきい値
と等しくなった後、信号φ１の立ち下がりでスイッチ１
５を開き、反転増幅器１４の入力電圧はｂ点の電荷によ
り反転増幅器１４のしきい値と等しい電圧に保持され
る。
と等しくなった後、信号φ１の立ち下がりでスイッチ１
５を開き、反転増幅器１４の入力電圧はｂ点の電荷によ
り反転増幅器１４のしきい値と等しい電圧に保持され
る。
【０００７】次に、信号φ２の立ち下がりでスイッチ１
１が閉じられるとともにφ２バーの立ち上がりでスイッ
チ１２が閉じられＤ−Ａ変換器２０の出力線４４からの
アナログ信号が比較器１０に入力される。ａ点にはアナ
ログ入力線４１を介して入力されたアナログ入力電圧に
比例した電荷が蓄えられているが、スイッチ１２が閉じ
られることによりアナログ入力電圧とＤ−Ａ変換器２０
の出力電圧との差分電圧によりａ点の電圧、電荷が変化
する。この変化に対応してｂ点の電荷、電圧も変化し、
結果的に反転増幅器１４の入力電圧が変化する。
１が閉じられるとともにφ２バーの立ち上がりでスイッ
チ１２が閉じられＤ−Ａ変換器２０の出力線４４からの
アナログ信号が比較器１０に入力される。ａ点にはアナ
ログ入力線４１を介して入力されたアナログ入力電圧に
比例した電荷が蓄えられているが、スイッチ１２が閉じ
られることによりアナログ入力電圧とＤ−Ａ変換器２０
の出力電圧との差分電圧によりａ点の電圧、電荷が変化
する。この変化に対応してｂ点の電荷、電圧も変化し、
結果的に反転増幅器１４の入力電圧が変化する。
【０００８】以上の動作によって比較器１０の出力から
は、アナログ入力電圧よりもＤ−Ａ変換器２０の出力電
圧が低い場合には「１」が出力され、アナログ入力電圧
よりもＤ−Ａ変換器２０の出力電圧が高い場合には
「０」が出力される。この出力信号は逐次比較レジスタ
３０の１ビット分に格納され、逐次比較レジスタ３０の
データはＤ−Ａ変換器２０に転送される。
は、アナログ入力電圧よりもＤ−Ａ変換器２０の出力電
圧が低い場合には「１」が出力され、アナログ入力電圧
よりもＤ−Ａ変換器２０の出力電圧が高い場合には
「０」が出力される。この出力信号は逐次比較レジスタ
３０の１ビット分に格納され、逐次比較レジスタ３０の
データはＤ−Ａ変換器２０に転送される。
【０００９】複数のビットを有するＡ−Ｄ変換器では、
以上の１ビット分の動作がＡ−Ｄ変換器のビット数分だ
け繰り返される。
以上の１ビット分の動作がＡ−Ｄ変換器のビット数分だ
け繰り返される。
【００１０】なお、従来の逐次比較形のＡ−Ｄ変換器の
詳細な動作は、例えば、電子通信学会編の「ＬＳＩハン
ドブック」（昭和５９年１１月３０日、第１版、オーム
社）の６３５ページに記載されている。さらに、比較器
の動作は同書の６２２ページに「チョッパ形比較器」と
して記載されている。
詳細な動作は、例えば、電子通信学会編の「ＬＳＩハン
ドブック」（昭和５９年１１月３０日、第１版、オーム
社）の６３５ページに記載されている。さらに、比較器
の動作は同書の６２２ページに「チョッパ形比較器」と
して記載されている。
【００１１】このような従来のＡ−Ｄ変換器において、
変換速度を向上させるためにはシステムクロックの周波
数を上げることが行われている。しかしながら、システ
ムクロックの周波数を上げて全体を高速動作させると消
費電力が大きくなるという問題があった。
変換速度を向上させるためにはシステムクロックの周波
数を上げることが行われている。しかしながら、システ
ムクロックの周波数を上げて全体を高速動作させると消
費電力が大きくなるという問題があった。
【００１２】ところで、以上のような従来の逐次比較形
Ａ−Ｄ変換器では、以上述べたようにアナログ入力電圧
によって比較器１０のしきい値を設定し、Ｄ−Ａ変換器
２０の出力電圧との比較を行い、再び、アナログ入力信
号による比較器１０のしきい値の設定を行うといった繰
り返しの動作を制御信号に基づいて実行している。そし
て、スイッチ１１はチョッパ形の比較器のしきい値設定
を行う場合にのみオンになり、スイッチ１２は比較動作
を行う場合にのみオンになる。このため、信号φ１と信
号φ２の位相関係は図１０に示す関係を維持することが
必要になる。すなわち、基準クロックを高速にして、変
換速度を向上させたとしても信号φ２の立ち下がりで動
作を開始する比較器１０が比較結果を確定できるまでの
時間が信号φ２のローレベル区間内にあることが必要で
ある。このため、基準クロックを高速にすることだけで
Ａ−Ｄ変換器を高速化する事には限界がある。
Ａ−Ｄ変換器では、以上述べたようにアナログ入力電圧
によって比較器１０のしきい値を設定し、Ｄ−Ａ変換器
２０の出力電圧との比較を行い、再び、アナログ入力信
号による比較器１０のしきい値の設定を行うといった繰
り返しの動作を制御信号に基づいて実行している。そし
て、スイッチ１１はチョッパ形の比較器のしきい値設定
を行う場合にのみオンになり、スイッチ１２は比較動作
を行う場合にのみオンになる。このため、信号φ１と信
号φ２の位相関係は図１０に示す関係を維持することが
必要になる。すなわち、基準クロックを高速にして、変
換速度を向上させたとしても信号φ２の立ち下がりで動
作を開始する比較器１０が比較結果を確定できるまでの
時間が信号φ２のローレベル区間内にあることが必要で
ある。このため、基準クロックを高速にすることだけで
Ａ−Ｄ変換器を高速化する事には限界がある。
【００１３】
【発明が解決しようとする課題】従来のＡ−Ｄ変換器は
以上のように構成されており、Ａ−Ｄ変換器の変換を高
速化するために基準クロックを高速化するとシステム全
体の消費電力の増加を招くという問題があった。さらに
Ａ−Ｄ変換器の変換を高速化するために基準クロックを
高速化するにも限界があるなどの問題点があった。
以上のように構成されており、Ａ−Ｄ変換器の変換を高
速化するために基準クロックを高速化するとシステム全
体の消費電力の増加を招くという問題があった。さらに
Ａ−Ｄ変換器の変換を高速化するために基準クロックを
高速化するにも限界があるなどの問題点があった。
【００１４】この発明は上記のような問題点を解消する
ために成されたもので、基準クロックを高速化しなくて
も変換速度を高くすることのできるＡ−Ｄ変換器を提供
する事を目的とする。
ために成されたもので、基準クロックを高速化しなくて
も変換速度を高くすることのできるＡ−Ｄ変換器を提供
する事を目的とする。
【００１５】
【課題を解決するための手段】請求項１記載の発明に係
るアナログ−デジタル変換器は、入力されるｎビットの
デジタル信号を第２のアナログ電圧に変換して出力する
デジタル−アナログ変換器と、ｎビットの各ビット毎に
第１のアナログ電圧及び第２のアナログ電圧を交互に比
較の基準としてデジタル−アナログ変換器から出力され
る第２のアナログ電圧と第１のアナログ電圧との比較を
実行して１ビットの比較結果信号を示す信号を出力する
比較手段と、比較手段によって出力された比較結果信号
に対してｎビットの各ビットごとに、反転及び非反転
を、順次、交互に繰り返して実行し、実行結果の信号を
出力する信号反転手段と、ｎビット分の格納領域を有
し、信号反転手段から出力された信号をｎビットの各ビ
ットごとに格納領域に順次格納し、格納領域に格納され
ているｎビットのデジタル信号を変換結果のデジタル信
号として外部に出力するとともにデジタル−アナログ変
換器に転送する逐次比較レジスタとを具備したものであ
る。
るアナログ−デジタル変換器は、入力されるｎビットの
デジタル信号を第２のアナログ電圧に変換して出力する
デジタル−アナログ変換器と、ｎビットの各ビット毎に
第１のアナログ電圧及び第２のアナログ電圧を交互に比
較の基準としてデジタル−アナログ変換器から出力され
る第２のアナログ電圧と第１のアナログ電圧との比較を
実行して１ビットの比較結果信号を示す信号を出力する
比較手段と、比較手段によって出力された比較結果信号
に対してｎビットの各ビットごとに、反転及び非反転
を、順次、交互に繰り返して実行し、実行結果の信号を
出力する信号反転手段と、ｎビット分の格納領域を有
し、信号反転手段から出力された信号をｎビットの各ビ
ットごとに格納領域に順次格納し、格納領域に格納され
ているｎビットのデジタル信号を変換結果のデジタル信
号として外部に出力するとともにデジタル−アナログ変
換器に転送する逐次比較レジスタとを具備したものであ
る。
【００１６】請求項２記載の発明に係るアナログ−デジ
タル変換器は、ｎビットのうちの奇数ビットの比較の際
には第１のアナログ電圧をチョッパ形比較器に参照させ
て第１のアナログ電圧と第２のアナログ電圧との比較を
行わせるように比較手段を制御し、ｎビットのうちの偶
数ビットの比較の際には第２のアナログ電圧をチョッパ
形比較器に参照させて第１のアナログ電圧と第２のアナ
ログ電圧との比較を行わせるように比較手段を制御する
制御手段をさらに具備したものである。
タル変換器は、ｎビットのうちの奇数ビットの比較の際
には第１のアナログ電圧をチョッパ形比較器に参照させ
て第１のアナログ電圧と第２のアナログ電圧との比較を
行わせるように比較手段を制御し、ｎビットのうちの偶
数ビットの比較の際には第２のアナログ電圧をチョッパ
形比較器に参照させて第１のアナログ電圧と第２のアナ
ログ電圧との比較を行わせるように比較手段を制御する
制御手段をさらに具備したものである。
【００１７】請求項３記載の発明に係るアナログ−デジ
タル変換器は、ｎビットのうちの偶数ビットの比較の際
には第１のアナログ電圧をチョッパ形比較器に参照させ
て第１のアナログ電圧と第２のアナログ電圧との比較を
行わせるように比較手段を制御し、ｎビットのうちの奇
数ビットの比較の際には第２のアナログ電圧をチョッパ
形比較器に参照させて第１のアナログ電圧と第２のアナ
ログ電圧との比較を行わせるように比較手段を制御する
制御手段をさらに具備したものである。
タル変換器は、ｎビットのうちの偶数ビットの比較の際
には第１のアナログ電圧をチョッパ形比較器に参照させ
て第１のアナログ電圧と第２のアナログ電圧との比較を
行わせるように比較手段を制御し、ｎビットのうちの奇
数ビットの比較の際には第２のアナログ電圧をチョッパ
形比較器に参照させて第１のアナログ電圧と第２のアナ
ログ電圧との比較を行わせるように比較手段を制御する
制御手段をさらに具備したものである。
【００１８】請求項４記載の発明に係るアナログ−デジ
タル変換器は、制御手段を、ｎビットのうちの奇数のビ
ットの比較の際には比較器からの信号が反転増幅器によ
って反転されるようにスイッチを制御し、ｎビットのう
ちの偶数のビットの比較の際には比較器からの信号が反
転増幅器によって反転されないようにスイッチを制御す
るように構成したものである。
タル変換器は、制御手段を、ｎビットのうちの奇数のビ
ットの比較の際には比較器からの信号が反転増幅器によ
って反転されるようにスイッチを制御し、ｎビットのう
ちの偶数のビットの比較の際には比較器からの信号が反
転増幅器によって反転されないようにスイッチを制御す
るように構成したものである。
【００１９】請求項５記載の発明に係るアナログ−デジ
タル変換器は、制御手段を、ｎビットのうちの偶数のビ
ットの比較の際には比較器からの信号が反転増幅器によ
って反転されるようにスイッチを制御し、ｎビットのう
ちの奇数のビットの比較の際には前記比較器からの信号
が前記反転増幅器によって反転されないように前記スイ
ッチを制御するように構成したものである。
タル変換器は、制御手段を、ｎビットのうちの偶数のビ
ットの比較の際には比較器からの信号が反転増幅器によ
って反転されるようにスイッチを制御し、ｎビットのう
ちの奇数のビットの比較の際には前記比較器からの信号
が前記反転増幅器によって反転されないように前記スイ
ッチを制御するように構成したものである。
【００２０】請求項６記載の発明に係るアナログ−デジ
タル変換器は、逐次比較レジスタの偶数ビットの格納領
域の入力側にそれぞれ設けられ、比較手段から出力され
る偶数ビットの信号を格納の際に反転する反転増幅器を
具備するものである。
タル変換器は、逐次比較レジスタの偶数ビットの格納領
域の入力側にそれぞれ設けられ、比較手段から出力され
る偶数ビットの信号を格納の際に反転する反転増幅器を
具備するものである。
【００２１】請求項７記載の発明に係るアナログ−デジ
タル変換器は、逐次比較レジスタの奇数ビットの格納領
域の入力側にそれぞれ設けられ、比較手段から出力され
る奇数ビットの信号を格納の際に反転する反転増幅器を
具備するものである。
タル変換器は、逐次比較レジスタの奇数ビットの格納領
域の入力側にそれぞれ設けられ、比較手段から出力され
る奇数ビットの信号を格納の際に反転する反転増幅器を
具備するものである。
【００２２】
【作用】請求項１記載の発明における比較手段は、ｎビ
ットの各ビット毎に前記第１のアナログ電圧及び前記第
２のアナログ電圧を交互に比較の基準として前記デジタ
ル−アナログ変換器から出力される前記第２のアナログ
電圧と前記第１のアナログ電圧との比較を実行して１ビ
ットの比較結果信号を示す信号を出力する。
ットの各ビット毎に前記第１のアナログ電圧及び前記第
２のアナログ電圧を交互に比較の基準として前記デジタ
ル−アナログ変換器から出力される前記第２のアナログ
電圧と前記第１のアナログ電圧との比較を実行して１ビ
ットの比較結果信号を示す信号を出力する。
【００２３】請求項２記載の発明における制御手段は、
ｎビットのうちの奇数ビットの比較の際には第１のアナ
ログ電圧をチョッパ形比較器に参照させて第１のアナロ
グ電圧と第２のアナログ電圧との比較を行わせるように
比較手段を制御し、ｎビットのうちの偶数ビットの比較
の際には第２のアナログ電圧をチョッパ形比較器に参照
させて第１のアナログ電圧と第２のアナログ電圧との比
較を行わせるように比較手段を制御する。
ｎビットのうちの奇数ビットの比較の際には第１のアナ
ログ電圧をチョッパ形比較器に参照させて第１のアナロ
グ電圧と第２のアナログ電圧との比較を行わせるように
比較手段を制御し、ｎビットのうちの偶数ビットの比較
の際には第２のアナログ電圧をチョッパ形比較器に参照
させて第１のアナログ電圧と第２のアナログ電圧との比
較を行わせるように比較手段を制御する。
【００２４】請求項３記載の発明における制御手段は、
ｎビットのうちの偶数ビットの比較の際には第１のアナ
ログ電圧をチョッパ形比較器に参照させて第１のアナロ
グ電圧と第２のアナログ電圧との比較を行わせるように
比較手段を制御し、ｎビットのうちの奇数ビットの比較
の際には第２のアナログ電圧をチョッパ形比較器に参照
させて第１のアナログ電圧と第２のアナログ電圧との比
較を行わせるように比較手段を制御する。
ｎビットのうちの偶数ビットの比較の際には第１のアナ
ログ電圧をチョッパ形比較器に参照させて第１のアナロ
グ電圧と第２のアナログ電圧との比較を行わせるように
比較手段を制御し、ｎビットのうちの奇数ビットの比較
の際には第２のアナログ電圧をチョッパ形比較器に参照
させて第１のアナログ電圧と第２のアナログ電圧との比
較を行わせるように比較手段を制御する。
【００２５】請求項４記載の発明における制御手段は、
ｎビットのうちの奇数のビットの比較の際には比較器か
らの信号が反転増幅器によって反転されるようにスイッ
チを制御し、ｎビットのうちの偶数のビットの比較の際
には比較器からの信号が反転増幅器によって反転されな
いようにスイッチを制御する。
ｎビットのうちの奇数のビットの比較の際には比較器か
らの信号が反転増幅器によって反転されるようにスイッ
チを制御し、ｎビットのうちの偶数のビットの比較の際
には比較器からの信号が反転増幅器によって反転されな
いようにスイッチを制御する。
【００２６】請求項５記載の発明における制御手段は、
ｎビットのうちの偶数のビットの比較の際には比較器か
らの信号が反転増幅器によって反転されるようにスイッ
チを制御し、ｎビットのうちの奇数のビットの比較の際
には比較器からの信号が反転増幅器によって反転されな
いようにスイッチを制御する。
ｎビットのうちの偶数のビットの比較の際には比較器か
らの信号が反転増幅器によって反転されるようにスイッ
チを制御し、ｎビットのうちの奇数のビットの比較の際
には比較器からの信号が反転増幅器によって反転されな
いようにスイッチを制御する。
【００２７】請求項６記載の発明における反転増幅器
は、逐次比較レジスタの偶数ビットの格納領域の入力側
にそれぞれ設けられ、比較手段から出力される偶数ビッ
トの信号を格納の際に反転する。
は、逐次比較レジスタの偶数ビットの格納領域の入力側
にそれぞれ設けられ、比較手段から出力される偶数ビッ
トの信号を格納の際に反転する。
【００２８】請求項７記載の発明における反転増幅器
は、逐次比較レジスタの奇数ビットの格納領域の入力側
にそれぞれ設けられ、比較手段から出力される奇数ビッ
トの信号を格納の際に反転する。
は、逐次比較レジスタの奇数ビットの格納領域の入力側
にそれぞれ設けられ、比較手段から出力される奇数ビッ
トの信号を格納の際に反転する。
【００２９】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１におけるＡ−Ｄ変換器
の構成を示す図である。図において１００は本実施例の
Ａ−Ｄ変換器（アナログ−デジタル変換器）、１１０は
奇数ビットではしきい値を測定用アナログ入力電圧に設
定し、偶数ビットではＤ−Ａ変換器の出力電圧に設定す
る比較器（比較手段）、１２０はＡ−Ｄ変換器１００の
各部に供給する制御信号を生成する制御信号生成部（制
御手段）である。また、１１１は反転増幅器（信号反転
手段）、１１２は比較器の出力を反転増幅器１１１を介
して出力するか、介さずに出力するかを選択するスイッ
チである。このスイッチ１１２は入力される制御信号が
ローレベルの時は反転増幅器（チョパ形比較器）１４か
らの出力を反転増幅器１１１を介して出力するように動
作し、入力される制御信号がハイレベルの時は反転増幅
器１４からの出力を反転増幅器１１１を介さずに出力す
るように動作する。なお、図９に示す従来のＡ−Ｄ変換
器と同一の部分には同一の符号を付し、重複する説明は
省略する。
する。図１はこの発明の実施例１におけるＡ−Ｄ変換器
の構成を示す図である。図において１００は本実施例の
Ａ−Ｄ変換器（アナログ−デジタル変換器）、１１０は
奇数ビットではしきい値を測定用アナログ入力電圧に設
定し、偶数ビットではＤ−Ａ変換器の出力電圧に設定す
る比較器（比較手段）、１２０はＡ−Ｄ変換器１００の
各部に供給する制御信号を生成する制御信号生成部（制
御手段）である。また、１１１は反転増幅器（信号反転
手段）、１１２は比較器の出力を反転増幅器１１１を介
して出力するか、介さずに出力するかを選択するスイッ
チである。このスイッチ１１２は入力される制御信号が
ローレベルの時は反転増幅器（チョパ形比較器）１４か
らの出力を反転増幅器１１１を介して出力するように動
作し、入力される制御信号がハイレベルの時は反転増幅
器１４からの出力を反転増幅器１１１を介さずに出力す
るように動作する。なお、図９に示す従来のＡ−Ｄ変換
器と同一の部分には同一の符号を付し、重複する説明は
省略する。
【００３０】次に、動作について説明する。図２は図１
に示すＡ−Ｄ変換器１００の各制御信号のタイミングを
示すタイミングチャートである。同図において、φADは
このＡ−Ｄ変換器に加えられる従来と同等の基準クロッ
ク、φ３はスイッチ１５の駆動信号、φ４、φ４バーは
スイッチ１１、１２を制御する逆相の信号である。φ５
はスイッチ１１２を駆動するための信号、φ６は逐次比
較レジスタにデータを格納するタイミングを示す信号で
ある。なお、信号φ３、信号φ４、信号φ４バー、信号
φ５、信号φ６は基準クロックφADから制御信号生成部
１２０において生成される。
に示すＡ−Ｄ変換器１００の各制御信号のタイミングを
示すタイミングチャートである。同図において、φADは
このＡ−Ｄ変換器に加えられる従来と同等の基準クロッ
ク、φ３はスイッチ１５の駆動信号、φ４、φ４バーは
スイッチ１１、１２を制御する逆相の信号である。φ５
はスイッチ１１２を駆動するための信号、φ６は逐次比
較レジスタにデータを格納するタイミングを示す信号で
ある。なお、信号φ３、信号φ４、信号φ４バー、信号
φ５、信号φ６は基準クロックφADから制御信号生成部
１２０において生成される。
【００３１】Ａ−Ｄ変換器１００がＡ−Ｄ変換を開始す
ると、第１ビット、すなわち、逐次比較レジスタ３０の
ＭＳＢ（最上位ビット）を「１」に、他のビットを
「０」に一時的にする。そして逐次比較レジスタ３０か
らの出力ディジタル信号は出力信号線４３を介してＤ−
Ａ変換器（デジタル−アナログ変換器）２０に供給され
る。このため、Ｄ−Ａ変換器２０の出力はフルスケール
電圧（ＶFS）の１／２になる。次に、信号φ４の立ち上
がりでスイッチ１１を閉じ、アナログ入力線４１をオン
にする。次に、信号φ３の立ち上がりでスイッチ１５が
閉じられ、反転増幅器１４の入力と出力を短絡する参照
動作をする。この後、信号φ４バーの立ち上がりで、ス
イッチ１２が閉じられ、アナログ入力電圧Ｖｉ（第１の
アナログ電圧）とＤ−Ａ変換器２０の出力電圧（第２の
アナログ電圧）との差分電圧により反転増幅器１４の入
力電圧が変化する。この変化は従来のＡ−Ｄ変換器の動
作と同様である。そして、比較器１１０の出力からは、
アナログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が
低い場合には「１」の信号が出力され、アナログ入力電
圧よりもＤ−Ａ変換器２０の出力電圧が高い場合には
「０」が出力される。この出力信号は信号φ６のハイレ
ベル区間内で逐次比較レジスタ３０のＭＳＢとして格納
されてＶFS／２に対するアナログ入力電圧の比較を終了
する。そして逐次比較レジスタ３０のデータはＤ−Ａ変
換器２０に転送されてＤ−Ａ変換される。
ると、第１ビット、すなわち、逐次比較レジスタ３０の
ＭＳＢ（最上位ビット）を「１」に、他のビットを
「０」に一時的にする。そして逐次比較レジスタ３０か
らの出力ディジタル信号は出力信号線４３を介してＤ−
Ａ変換器（デジタル−アナログ変換器）２０に供給され
る。このため、Ｄ−Ａ変換器２０の出力はフルスケール
電圧（ＶFS）の１／２になる。次に、信号φ４の立ち上
がりでスイッチ１１を閉じ、アナログ入力線４１をオン
にする。次に、信号φ３の立ち上がりでスイッチ１５が
閉じられ、反転増幅器１４の入力と出力を短絡する参照
動作をする。この後、信号φ４バーの立ち上がりで、ス
イッチ１２が閉じられ、アナログ入力電圧Ｖｉ（第１の
アナログ電圧）とＤ−Ａ変換器２０の出力電圧（第２の
アナログ電圧）との差分電圧により反転増幅器１４の入
力電圧が変化する。この変化は従来のＡ−Ｄ変換器の動
作と同様である。そして、比較器１１０の出力からは、
アナログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が
低い場合には「１」の信号が出力され、アナログ入力電
圧よりもＤ−Ａ変換器２０の出力電圧が高い場合には
「０」が出力される。この出力信号は信号φ６のハイレ
ベル区間内で逐次比較レジスタ３０のＭＳＢとして格納
されてＶFS／２に対するアナログ入力電圧の比較を終了
する。そして逐次比較レジスタ３０のデータはＤ−Ａ変
換器２０に転送されてＤ−Ａ変換される。
【００３２】次に第２ビット、すなわち、ＭＳＢの次の
ビットの比較動作において、逐次比較レジスタのＭＳＢ
から２ビット目を「１」にする。このとき、ＭＳＢの比
較結果が「１」の場合、Ｄ−Ａ変換器の出力電圧は（Ｖ
FS／２）＋（ＶFS／４）、またＭＳＢの比較結果が
「０」の場合、（ＶFS／２）−（ＶFS／４）になる。
ビットの比較動作において、逐次比較レジスタのＭＳＢ
から２ビット目を「１」にする。このとき、ＭＳＢの比
較結果が「１」の場合、Ｄ−Ａ変換器の出力電圧は（Ｖ
FS／２）＋（ＶFS／４）、またＭＳＢの比較結果が
「０」の場合、（ＶFS／２）−（ＶFS／４）になる。
【００３３】第２ビットの比較では、ＭＳＢの比較の時
とは異なり、信号φ３の立ち上がりでＤ−Ａ変換器２０
の出力電圧によって比較器１１０のしきい値を設定す
る。
とは異なり、信号φ３の立ち上がりでＤ−Ａ変換器２０
の出力電圧によって比較器１１０のしきい値を設定す
る。
【００３４】次に時間の経過とともに信号φ４が再びハ
イレベルとなることによってスイッチ１１は閉じられ、
アナログ入力線４１からの入力電圧Ｖｉを入力する。ス
イッチ１１が閉じられる前は、ｃ点にはＤ−Ａ変換器２
０から出力線４４を介して入力された出力信号によって
印加されたＤ−Ａ変換器２０の出力電圧に比例した電荷
が蓄えられている。そしてスイッチ１１が閉じられると
アナログ入力電圧ＶｉとＤ−Ａ変換器２０からの出力電
圧との差分電圧によりｃ点の電圧、電荷が変化する。こ
の変化に追従してｄ点の電圧、電荷が変化し、結果的に
反転増幅器１４の入力電圧が変化する。信号φ５がロー
レベルの時は反転増幅器１４からの信号を反転増幅器１
１１を介して出力するようにスイッチ１１２が制御され
る。すなわち、信号φ５がローレベル信号の時は、反転
増幅器１４の出力は反転増幅器１１１によって反転され
て出力されることになる。このように反転増幅器１１１
を用いて反転するのは第１ビットであるＭＳＢの時とは
比較器１１０におけるアナログ入力ＶｉとＤ−Ａ変換器
２０の出力信号と比較の関係が逆転しているためであ
る。すなわち、第１ビットの比較時には入力アナログ信
号Ｖｉに対してＤ−Ａ変換器２０の出力信号が大きい
か、小さいかを比較しているのに対して、第２ビットで
はＤ−Ａ変換器２０の出力信号に対して入力アナログ信
号Ｖｉが大きいか、小さいかを比較している。この関係
の逆転を補正するために第２ビットでは反転増幅器１１
１で信号をさらに反転している。このようにして、比較
器１１０からの出力信号は、奇数ビットの比較時と同様
にアナログ入力電圧Ｖｉより、Ｄ−Ａ変換器２０の出力
電圧が低い場合には「１」が得られ、アナログ入力電圧
Ｖｉより、Ｄ−Ａ変換器２０の出力電圧が高い場合には
「０」が得られる。得られた信号は信号φ６のハイレベ
ル区間内で逐次比較レジスタ３０の第２ビットに格納さ
れる。
イレベルとなることによってスイッチ１１は閉じられ、
アナログ入力線４１からの入力電圧Ｖｉを入力する。ス
イッチ１１が閉じられる前は、ｃ点にはＤ−Ａ変換器２
０から出力線４４を介して入力された出力信号によって
印加されたＤ−Ａ変換器２０の出力電圧に比例した電荷
が蓄えられている。そしてスイッチ１１が閉じられると
アナログ入力電圧ＶｉとＤ−Ａ変換器２０からの出力電
圧との差分電圧によりｃ点の電圧、電荷が変化する。こ
の変化に追従してｄ点の電圧、電荷が変化し、結果的に
反転増幅器１４の入力電圧が変化する。信号φ５がロー
レベルの時は反転増幅器１４からの信号を反転増幅器１
１１を介して出力するようにスイッチ１１２が制御され
る。すなわち、信号φ５がローレベル信号の時は、反転
増幅器１４の出力は反転増幅器１１１によって反転され
て出力されることになる。このように反転増幅器１１１
を用いて反転するのは第１ビットであるＭＳＢの時とは
比較器１１０におけるアナログ入力ＶｉとＤ−Ａ変換器
２０の出力信号と比較の関係が逆転しているためであ
る。すなわち、第１ビットの比較時には入力アナログ信
号Ｖｉに対してＤ−Ａ変換器２０の出力信号が大きい
か、小さいかを比較しているのに対して、第２ビットで
はＤ−Ａ変換器２０の出力信号に対して入力アナログ信
号Ｖｉが大きいか、小さいかを比較している。この関係
の逆転を補正するために第２ビットでは反転増幅器１１
１で信号をさらに反転している。このようにして、比較
器１１０からの出力信号は、奇数ビットの比較時と同様
にアナログ入力電圧Ｖｉより、Ｄ−Ａ変換器２０の出力
電圧が低い場合には「１」が得られ、アナログ入力電圧
Ｖｉより、Ｄ−Ａ変換器２０の出力電圧が高い場合には
「０」が得られる。得られた信号は信号φ６のハイレベ
ル区間内で逐次比較レジスタ３０の第２ビットに格納さ
れる。
【００３５】以下、奇数ビット、偶数ビットの変換を交
互に繰り返し、ｎビット（ｎは自然数）のＡ−Ｄ変換を
行う。なお、奇数ビットは上述した第１ビット、すなわ
ち、ＭＳＢと同様に比較が行われ、偶数ビットは上述し
た第２ビットと同様に比較が行われる。
互に繰り返し、ｎビット（ｎは自然数）のＡ−Ｄ変換を
行う。なお、奇数ビットは上述した第１ビット、すなわ
ち、ＭＳＢと同様に比較が行われ、偶数ビットは上述し
た第２ビットと同様に比較が行われる。
【００３６】この実施例ではチョッパ形の比較器の信号
増幅段をスイッチ１５、反転増幅器１４、コンデンサ１
３によって構成しているが、信号の増幅度がさらに必要
な場合には、反転増幅器を直列に数段接続しても良い。
ただし、上述した実施例と比較結果の位相を等しくする
ためには奇数段にする必要がある。
増幅段をスイッチ１５、反転増幅器１４、コンデンサ１
３によって構成しているが、信号の増幅度がさらに必要
な場合には、反転増幅器を直列に数段接続しても良い。
ただし、上述した実施例と比較結果の位相を等しくする
ためには奇数段にする必要がある。
【００３７】なお、図２と図１０に示す基準クロックφ
ADの速度が同じであるとすると、図９に示した従来のＡ
−Ｄ変換器が４ビット分のＡ−Ｄ変換結果を得る間に、
本実施例のＡ−Ｄ変換器１００は５ビット分のＡ−Ｄ変
換結果が得られることになる。すなわち、本実施例では
基準クロックの周波数を高くすることなく、Ａ−Ｄ変換
器の高速化を図ることができる。
ADの速度が同じであるとすると、図９に示した従来のＡ
−Ｄ変換器が４ビット分のＡ−Ｄ変換結果を得る間に、
本実施例のＡ−Ｄ変換器１００は５ビット分のＡ−Ｄ変
換結果が得られることになる。すなわち、本実施例では
基準クロックの周波数を高くすることなく、Ａ−Ｄ変換
器の高速化を図ることができる。
【００３８】実施例２．図３はこの発明の実施例２にお
けるＡ−Ｄ変換器の構成を示す図である。図において、
１１０ａは比較器（比較手段）、１２０ａは制御信号生
成部（制御手段）である。なお、図１に示す部分と同一
の部分には同一の符号を付し、重複する説明は省略す
る。
けるＡ−Ｄ変換器の構成を示す図である。図において、
１１０ａは比較器（比較手段）、１２０ａは制御信号生
成部（制御手段）である。なお、図１に示す部分と同一
の部分には同一の符号を付し、重複する説明は省略す
る。
【００３９】次に動作について説明する。図４は本実施
例の制御信号生成部１２０ａが生成する、Ａ−Ｄ変換器
（アナログ−デジタル変換器）１００ａの各制御信号の
タイミングを示すタイミングチャートである。なお、図
２に示すタイミングチャートとは、信号φ４、信号φ４
バー、信号φ５が反転している点で異なっている。
例の制御信号生成部１２０ａが生成する、Ａ−Ｄ変換器
（アナログ−デジタル変換器）１００ａの各制御信号の
タイミングを示すタイミングチャートである。なお、図
２に示すタイミングチャートとは、信号φ４、信号φ４
バー、信号φ５が反転している点で異なっている。
【００４０】Ａ−Ｄ変換器１００ａがＡ−Ｄ変換を開始
すると、第１ビット、すなわち、逐次比較レジスタ３０
のＭＳＢ（最上位ビット）を「１」に、他のビットを
「０」に一時的にする。そして逐次比較レジスタ３０か
らの出力ディジタル信号は出力信号線４３を介してＤ−
Ａ変換器２０に供給される。このため、Ｄ−Ａ変換器２
０の出力はフルスケール電圧（ＶFS）の１／２になる。
そして信号φ４バーの立ち上がりでスイッチ１２が閉じ
られ、Ｄ−Ａ変換器２０からの出力信号をオンにする。
次に、比較器１１０ａは信号φ３の立ち上がりでスイッ
チ１５を閉じ反転増幅器１４の入力と出力を短絡して参
照動作を実行する。この後、信号φ４の立ち上がりでス
イッチ１１が閉じられ、入力アナログ電圧Ｖｉ（第１の
アナログ電圧）とＤ−Ａ変換器２０の出力電圧（第２の
アナログ電圧）の電位差により反転増幅器１４の入力電
圧が変化する。反転増幅器１４の出力は反転増幅器１１
１でさらに反転されアナログ入力電圧よりもＤ−Ａ変換
器２０の出力電圧が低い場合には「１」の信号が出力さ
れ、アナログ入力電圧よりもＤ−Ａ変換器２０の出力電
圧が高い場合には「０」が出力される（比較動作）。
すると、第１ビット、すなわち、逐次比較レジスタ３０
のＭＳＢ（最上位ビット）を「１」に、他のビットを
「０」に一時的にする。そして逐次比較レジスタ３０か
らの出力ディジタル信号は出力信号線４３を介してＤ−
Ａ変換器２０に供給される。このため、Ｄ−Ａ変換器２
０の出力はフルスケール電圧（ＶFS）の１／２になる。
そして信号φ４バーの立ち上がりでスイッチ１２が閉じ
られ、Ｄ−Ａ変換器２０からの出力信号をオンにする。
次に、比較器１１０ａは信号φ３の立ち上がりでスイッ
チ１５を閉じ反転増幅器１４の入力と出力を短絡して参
照動作を実行する。この後、信号φ４の立ち上がりでス
イッチ１１が閉じられ、入力アナログ電圧Ｖｉ（第１の
アナログ電圧）とＤ−Ａ変換器２０の出力電圧（第２の
アナログ電圧）の電位差により反転増幅器１４の入力電
圧が変化する。反転増幅器１４の出力は反転増幅器１１
１でさらに反転されアナログ入力電圧よりもＤ−Ａ変換
器２０の出力電圧が低い場合には「１」の信号が出力さ
れ、アナログ入力電圧よりもＤ−Ａ変換器２０の出力電
圧が高い場合には「０」が出力される（比較動作）。
【００４１】この出力信号は信号φ６のハイレベル区間
内で逐次比較レジスタ３０のＭＳＢとして格納されてＶ
FS／２に対するアナログ入力電圧の比較を終了する。そ
して逐次比較レジスタ３０のデータはＤ−Ａ変換器２０
に転送されてＤ−Ａ変換される。
内で逐次比較レジスタ３０のＭＳＢとして格納されてＶ
FS／２に対するアナログ入力電圧の比較を終了する。そ
して逐次比較レジスタ３０のデータはＤ−Ａ変換器２０
に転送されてＤ−Ａ変換される。
【００４２】次に第２ビット、すなわち、ＭＳＢの次の
ビットの比較動作において、逐次比較レジスタのＭＳＢ
から２ビット目を「１」にする。このとき、ＭＳＢの比
較結果が「１」の場合、Ｄ−Ａ変換器の出力電圧は（Ｖ
FS／２）＋（ＶFS／４）、またＭＳＢの比較結果が
「０」の場合、（ＶFS／２）−（ＶFS／４）になる。そ
して、第２ビットの比較では、ＭＳＢの比較の時とは異
なり、信号φ３の立ち上がりでアナログ入力電圧によっ
て比較器１１０ａのしきい値を設定する。次に時間の経
過とともに信号φ４バーが再びハイレベルとなることに
よってスイッチ１２は閉じられ、Ｄ−Ａ変換器２０から
の出力電圧を入力する。スイッチ１２が閉じられる前
は、ｃ点にはアナログ入力線４１を介して入力されたア
ナログ入力信号によって印加された電圧に比例した電荷
が蓄えられている。そしてスイッチ１２が閉じられると
アナログ入力電圧ＶｉとＤ−Ａ変換器２０からの出力電
圧との差分電圧によりｃ点の電圧、電荷が変化し、この
変化に追従してｄ点の電圧、電荷が変化する。すなわ
ち、反転増幅器１４の入力電圧が変化する。
ビットの比較動作において、逐次比較レジスタのＭＳＢ
から２ビット目を「１」にする。このとき、ＭＳＢの比
較結果が「１」の場合、Ｄ−Ａ変換器の出力電圧は（Ｖ
FS／２）＋（ＶFS／４）、またＭＳＢの比較結果が
「０」の場合、（ＶFS／２）−（ＶFS／４）になる。そ
して、第２ビットの比較では、ＭＳＢの比較の時とは異
なり、信号φ３の立ち上がりでアナログ入力電圧によっ
て比較器１１０ａのしきい値を設定する。次に時間の経
過とともに信号φ４バーが再びハイレベルとなることに
よってスイッチ１２は閉じられ、Ｄ−Ａ変換器２０から
の出力電圧を入力する。スイッチ１２が閉じられる前
は、ｃ点にはアナログ入力線４１を介して入力されたア
ナログ入力信号によって印加された電圧に比例した電荷
が蓄えられている。そしてスイッチ１２が閉じられると
アナログ入力電圧ＶｉとＤ−Ａ変換器２０からの出力電
圧との差分電圧によりｃ点の電圧、電荷が変化し、この
変化に追従してｄ点の電圧、電荷が変化する。すなわ
ち、反転増幅器１４の入力電圧が変化する。
【００４３】第２ビットの比較では信号φ５はハイレベ
ルであるので反転増幅器１４の出力が反転されずに直接
出力される。このようにして、比較器１１０ａからの出
力信号は、第１ビットの比較時と同様にアナログ入力電
圧Ｖｉより、Ｄ−Ａ変換器２０の出力電圧が低い場合に
は「１」が得られ、アナログ入力電圧Ｖｉより、Ｄ−Ａ
変換器２０の出力電圧が高い場合には「０」が得られ
る。得られた信号は信号φ６のハイレベル区間内で逐次
比較レジスタ３０の第２ビットに格納される。
ルであるので反転増幅器１４の出力が反転されずに直接
出力される。このようにして、比較器１１０ａからの出
力信号は、第１ビットの比較時と同様にアナログ入力電
圧Ｖｉより、Ｄ−Ａ変換器２０の出力電圧が低い場合に
は「１」が得られ、アナログ入力電圧Ｖｉより、Ｄ−Ａ
変換器２０の出力電圧が高い場合には「０」が得られ
る。得られた信号は信号φ６のハイレベル区間内で逐次
比較レジスタ３０の第２ビットに格納される。
【００４４】以下、奇数ビット、偶数ビットの変換を交
互に繰り返し、ｎビットのＡ−Ｄ変換を行う。なお、奇
数ビットは上述した第１ビット、すなわち、ＭＳＢと同
様に比較が行われ、偶数ビットは上述した第２ビットと
同様に比較が行われる。
互に繰り返し、ｎビットのＡ−Ｄ変換を行う。なお、奇
数ビットは上述した第１ビット、すなわち、ＭＳＢと同
様に比較が行われ、偶数ビットは上述した第２ビットと
同様に比較が行われる。
【００４５】この実施例ではチョッパ形比較器の信号増
幅段をスイッチ１５、反転増幅器１４、コンデンサ１３
によって構成しているが、信号の増幅度がさらに必要な
場合には、反転増幅器を直列に数段接続しても良い。た
だし、上述した実施例と比較結果の位相を等しくするた
めには奇数段にする必要がある。
幅段をスイッチ１５、反転増幅器１４、コンデンサ１３
によって構成しているが、信号の増幅度がさらに必要な
場合には、反転増幅器を直列に数段接続しても良い。た
だし、上述した実施例と比較結果の位相を等しくするた
めには奇数段にする必要がある。
【００４６】なお、図４と図１０に示す基準クロックφ
ADの速度が同時とすると、図９に示した従来のＡ−Ｄ変
換器が４ビット分のＡ−Ｄ変換結果を得る間に、本実施
例のＡ−Ｄ変換器１００ａは５ビット分のＡ−Ｄ変換結
果が得られることになる。すなわち、本実施例では基準
クロックの周波数を高くすることなく、Ａ−Ｄ変換器の
高速化を図ることができる。
ADの速度が同時とすると、図９に示した従来のＡ−Ｄ変
換器が４ビット分のＡ−Ｄ変換結果を得る間に、本実施
例のＡ−Ｄ変換器１００ａは５ビット分のＡ−Ｄ変換結
果が得られることになる。すなわち、本実施例では基準
クロックの周波数を高くすることなく、Ａ−Ｄ変換器の
高速化を図ることができる。
【００４７】実施例３．図５はこの発明の実施例３にお
けるＡ−Ｄ変換器の構成を示す図である。図１に示す部
分と同一の部分には同一の符号を付し、重複する説明は
省略する。図５において、３１はレジスタの偶数ビット
の入力信号を反転する逐次比較レジスタ、１１０ｂは比
較器（比較手段）、１２０ｂは制御信号生成部（制御手
段）である。
けるＡ−Ｄ変換器の構成を示す図である。図１に示す部
分と同一の部分には同一の符号を付し、重複する説明は
省略する。図５において、３１はレジスタの偶数ビット
の入力信号を反転する逐次比較レジスタ、１１０ｂは比
較器（比較手段）、１２０ｂは制御信号生成部（制御手
段）である。
【００４８】次に動作について説明する。図６は制御信
号生成部１２０ｂが出力する制御信号のタイミングを示
すタイミングチャートである。まず、第１のビットであ
るＭＳＢの変換時には、信号φ４の立ち上がりでスイッ
チ１１が閉じて、アナログ入力電圧Ｖｉ（第１のアナロ
グ電圧）が入力される。次に、比較器１１０ｂでは信号
φ３の立ち上がりでスイッチ１５を閉じて反転増幅器１
４の入力と出力とを短絡する。このときコンデンサ１３
のａ点側の電荷とｂ点側の電荷は均衡が取られるととも
にｂ点の電圧は反転増幅器１４が自己の出力によって反
転増幅器１４自身のしきい値に等しくされる。
号生成部１２０ｂが出力する制御信号のタイミングを示
すタイミングチャートである。まず、第１のビットであ
るＭＳＢの変換時には、信号φ４の立ち上がりでスイッ
チ１１が閉じて、アナログ入力電圧Ｖｉ（第１のアナロ
グ電圧）が入力される。次に、比較器１１０ｂでは信号
φ３の立ち上がりでスイッチ１５を閉じて反転増幅器１
４の入力と出力とを短絡する。このときコンデンサ１３
のａ点側の電荷とｂ点側の電荷は均衡が取られるととも
にｂ点の電圧は反転増幅器１４が自己の出力によって反
転増幅器１４自身のしきい値に等しくされる。
【００４９】ｂ点の電圧が反転増幅器１４のしきい値と
等しくなった後、信号φ３の立ち下がりによってスイッ
チ１５が開かれ、反転増幅器１４の入力電圧はｂ点の電
荷により反転増幅器１４のしきい値と等しい電圧で保持
される。
等しくなった後、信号φ３の立ち下がりによってスイッ
チ１５が開かれ、反転増幅器１４の入力電圧はｂ点の電
荷により反転増幅器１４のしきい値と等しい電圧で保持
される。
【００５０】次に、信号φ４の立ち下がりによってスイ
ッチ１１を開くと同時に、信号φ４バーの立ち上がりで
スイッチ１２が閉じられ、Ｄ−Ａ変換器２０の出力信号
が出力線４４を介して入力される。ａ点にはアナログ入
力線４１によって印加されたアナログ入力電圧Ｖｉに比
例した電荷が蓄えられているが、スイッチ１２が閉じら
れることにより、アナログ入力電圧ＶｉとＤ−Ａ変換器
２０の出力電圧（第２のアナログ電圧）との差分電圧に
より、ａ点の電圧、電荷が変化する。この変化に対応し
て、ｂ点の電荷電圧が変化し、結果的に反転増幅器１４
の入力電圧が変化する。
ッチ１１を開くと同時に、信号φ４バーの立ち上がりで
スイッチ１２が閉じられ、Ｄ−Ａ変換器２０の出力信号
が出力線４４を介して入力される。ａ点にはアナログ入
力線４１によって印加されたアナログ入力電圧Ｖｉに比
例した電荷が蓄えられているが、スイッチ１２が閉じら
れることにより、アナログ入力電圧ＶｉとＤ−Ａ変換器
２０の出力電圧（第２のアナログ電圧）との差分電圧に
より、ａ点の電圧、電荷が変化する。この変化に対応し
て、ｂ点の電荷電圧が変化し、結果的に反転増幅器１４
の入力電圧が変化する。
【００５１】以上の動作によって、比較器１１０の出力
からは、アナログ入力電圧よりもＤ−Ａ変換器２０の出
力電圧が低い場合には「１」の信号が出力され、アナロ
グ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い場
合には「０」が出力される。この出力信号は信号φ６の
ハイレベル区間内で逐次比較レジスタ３１のＭＳＢとし
て格納される。
からは、アナログ入力電圧よりもＤ−Ａ変換器２０の出
力電圧が低い場合には「１」の信号が出力され、アナロ
グ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い場
合には「０」が出力される。この出力信号は信号φ６の
ハイレベル区間内で逐次比較レジスタ３１のＭＳＢとし
て格納される。
【００５２】ＭＳＢの次のビット、すなわち、第２ビッ
トではスイッチ１２を閉じた状態、すなわち、比較器１
１０ｂにＤ−Ａ変換器２０の出力信号が入力される状態
において、信号φ３の立ち上がりでスイッチ１５が閉じ
られ（参照動作）、反転増幅器１４の入力と出力を短絡
する。このときコンデンサ１３のａ点側の電荷とｂ点側
の電荷は均衡が取られるとともにｂ点の電圧は反転増幅
器１４の出力によって反転増幅器１４自身のしきい値に
等しくなる。
トではスイッチ１２を閉じた状態、すなわち、比較器１
１０ｂにＤ−Ａ変換器２０の出力信号が入力される状態
において、信号φ３の立ち上がりでスイッチ１５が閉じ
られ（参照動作）、反転増幅器１４の入力と出力を短絡
する。このときコンデンサ１３のａ点側の電荷とｂ点側
の電荷は均衡が取られるとともにｂ点の電圧は反転増幅
器１４の出力によって反転増幅器１４自身のしきい値に
等しくなる。
【００５３】ｂ点の電圧が反転増幅器１４のしきい値と
等しくなった後、信号φ３の立ち下がりでスイッチ１５
は開かれ、反転増幅器１４の入力電圧はｂ点の電荷によ
り反転増幅器１４のしきい値と等しい電圧で保持され
る。次に信号φ４の立ち上がりによってスイッチ１１が
閉じるとともに信号φ４バーの立ち下がりによってスイ
ッチ１２が開き、アナログ入力電圧ＶｉとＤ−Ａ変換器
２０の出力電圧との差分電圧により、ａ点の電圧、電荷
が変化する。この変化に対応して、ｂ点の電荷電圧が変
化し、結果的に反転増幅器１４の入力電圧が変化する。
等しくなった後、信号φ３の立ち下がりでスイッチ１５
は開かれ、反転増幅器１４の入力電圧はｂ点の電荷によ
り反転増幅器１４のしきい値と等しい電圧で保持され
る。次に信号φ４の立ち上がりによってスイッチ１１が
閉じるとともに信号φ４バーの立ち下がりによってスイ
ッチ１２が開き、アナログ入力電圧ＶｉとＤ−Ａ変換器
２０の出力電圧との差分電圧により、ａ点の電圧、電荷
が変化する。この変化に対応して、ｂ点の電荷電圧が変
化し、結果的に反転増幅器１４の入力電圧が変化する。
【００５４】以上の動作によって、比較器１１０ｂの出
力からは、アナログ入力電圧ＶｉよりもＤ−Ａ変換器２
０の出力電圧が低い場合には「０」の信号が出力され、
アナログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が
高い場合には「１」が出力される。
力からは、アナログ入力電圧ＶｉよりもＤ−Ａ変換器２
０の出力電圧が低い場合には「０」の信号が出力され、
アナログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が
高い場合には「１」が出力される。
【００５５】ところで、逐次比較レジスタは偶数ビット
において反転増幅器１４の出力信号を反転する構成であ
るため、第２ビットに対応する比較出力信号は反転され
る。そして信号φ６のハイレベル区間内で逐次比較レジ
スタ３１に格納される。すなわち、逐次比較レジスタ３
１にはアナログ入力電圧ＶｉよりもＤ−Ａ変換器２０の
出力電圧が低い場合には「１」の信号が格納され、アナ
ログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い
場合には「０」が格納される（比較動作）。
において反転増幅器１４の出力信号を反転する構成であ
るため、第２ビットに対応する比較出力信号は反転され
る。そして信号φ６のハイレベル区間内で逐次比較レジ
スタ３１に格納される。すなわち、逐次比較レジスタ３
１にはアナログ入力電圧ＶｉよりもＤ−Ａ変換器２０の
出力電圧が低い場合には「１」の信号が格納され、アナ
ログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い
場合には「０」が格納される（比較動作）。
【００５６】すなわち、本実施例では実施例１、２のよ
うに偶数ビット、奇数ビットで反転増幅器１１１による
反転、非反転を繰り返すこと無く実施例１、２と同様の
結果を得ることができる。
うに偶数ビット、奇数ビットで反転増幅器１１１による
反転、非反転を繰り返すこと無く実施例１、２と同様の
結果を得ることができる。
【００５７】実施例４．図７はこの発明の実施例４にお
けるＡ−Ｄ変換器の構成を示す図である。図１に示す部
分と同一の部分には同一の符号を付し、重複する説明は
省略する。図７において、３２はレジスタの奇数ビット
の入力信号を反転する逐次比較レジスタ、１１０ｃは比
較器（比較手段）、１２０ｃは制御信号生成部（制御手
段）である。
けるＡ−Ｄ変換器の構成を示す図である。図１に示す部
分と同一の部分には同一の符号を付し、重複する説明は
省略する。図７において、３２はレジスタの奇数ビット
の入力信号を反転する逐次比較レジスタ、１１０ｃは比
較器（比較手段）、１２０ｃは制御信号生成部（制御手
段）である。
【００５８】次に動作について説明する。図８は制御信
号１２０ｃが出力する制御信号のタイミングを示すタイ
ミングチャートである。まず、第１のビットであるＭＳ
Ｂの変換時には、信号φ４バーの立ち上がりでスイッチ
１２が閉じて、Ｄ−Ａ変換器２０の出力電圧が入力され
る。次に、比較器１１０ｂでは信号φ３によりスイッチ
１５を閉じて反転増幅器１４の入力と出力とが短絡され
る。このときコンデンサ１３のａ点側の電荷とｂ点側の
電荷は均衡が取られるとともにｂ点の電圧は反転増幅器
１４の出力によって反転増幅器１４自身のしきい値に等
しくなる。
号１２０ｃが出力する制御信号のタイミングを示すタイ
ミングチャートである。まず、第１のビットであるＭＳ
Ｂの変換時には、信号φ４バーの立ち上がりでスイッチ
１２が閉じて、Ｄ−Ａ変換器２０の出力電圧が入力され
る。次に、比較器１１０ｂでは信号φ３によりスイッチ
１５を閉じて反転増幅器１４の入力と出力とが短絡され
る。このときコンデンサ１３のａ点側の電荷とｂ点側の
電荷は均衡が取られるとともにｂ点の電圧は反転増幅器
１４の出力によって反転増幅器１４自身のしきい値に等
しくなる。
【００５９】ｂ点の電圧が反転増幅器１４のしきい値と
等しくなった後、信号φ３の立ち下がりによってスイッ
チ１５が開かれ、反転増幅器１４の入力電圧はｂ点の電
荷により反転増幅器１４のしきい値と等しい電圧で保持
される。
等しくなった後、信号φ３の立ち下がりによってスイッ
チ１５が開かれ、反転増幅器１４の入力電圧はｂ点の電
荷により反転増幅器１４のしきい値と等しい電圧で保持
される。
【００６０】次に、信号φ４バーの立ち下がりによって
スイッチ１２を開くと同時に、信号φ４の立ち上がりで
スイッチ１１が閉じられ、アナログ入力電圧Ｖｉ（第１
のアナログ電圧）が入力線４１を介して入力される。ａ
点にはＤ−Ａ変換器２０からの出力電圧に比例した電荷
が蓄えられているが、スイッチ１１が閉じられることに
より、アナログ入力電圧ＶｉとＤ−Ａ変換器２０の出力
電圧（第２のアナログ電圧）との差分電圧により、ａ点
の電圧、電荷が変化する。この変化に対応して、ｂ点の
電荷電圧が変化し、結果的に反転増幅器１４の入力電圧
が変化する。
スイッチ１２を開くと同時に、信号φ４の立ち上がりで
スイッチ１１が閉じられ、アナログ入力電圧Ｖｉ（第１
のアナログ電圧）が入力線４１を介して入力される。ａ
点にはＤ−Ａ変換器２０からの出力電圧に比例した電荷
が蓄えられているが、スイッチ１１が閉じられることに
より、アナログ入力電圧ＶｉとＤ−Ａ変換器２０の出力
電圧（第２のアナログ電圧）との差分電圧により、ａ点
の電圧、電荷が変化する。この変化に対応して、ｂ点の
電荷電圧が変化し、結果的に反転増幅器１４の入力電圧
が変化する。
【００６１】以上の動作によって、比較器１１０ｃの出
力からは、アナログ入力電圧よりもＤ−Ａ変換器２０の
出力電圧が低い場合には「０」の信号が出力され、アナ
ログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い
場合には「１」が出力される。
力からは、アナログ入力電圧よりもＤ−Ａ変換器２０の
出力電圧が低い場合には「０」の信号が出力され、アナ
ログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い
場合には「１」が出力される。
【００６２】ところで、逐次比較レジスタ３２は奇数ビ
ットにおいて反転増幅器１４の出力信号を反転する構成
であるため、第１ビットに対応する比較出力信号は反転
される。そして信号φ６のハイレベル区間内で逐次比較
レジスタ３２に格納される。すなわち、逐次比較レジス
タ３２のＭＳＢにはアナログ入力電圧ＶｉよりもＤ−Ａ
変換器２０の出力電圧が低い場合には「１」の信号が格
納され、アナログ入力電圧よりもＤ−Ａ変換器２０の出
力電圧が高い場合には「０」が格納される（比較動
作）。
ットにおいて反転増幅器１４の出力信号を反転する構成
であるため、第１ビットに対応する比較出力信号は反転
される。そして信号φ６のハイレベル区間内で逐次比較
レジスタ３２に格納される。すなわち、逐次比較レジス
タ３２のＭＳＢにはアナログ入力電圧ＶｉよりもＤ−Ａ
変換器２０の出力電圧が低い場合には「１」の信号が格
納され、アナログ入力電圧よりもＤ−Ａ変換器２０の出
力電圧が高い場合には「０」が格納される（比較動
作）。
【００６３】ＭＳＢの次のビット、すなわち、第２ビッ
トではスイッチ１１を閉じた状態、すなわち、比較器１
１０ｃにアナログ入力電圧Ｖｉが入力される状態におい
て、信号φ３の立ち上がりでスイッチ１５が閉じられ
（参照動作）、反転増幅器１４の入力と出力とを短絡す
る。このときコンデンサ１３のａ点側の電荷とｂ点側の
電荷は均衡が取られるとともにｂ点の電圧は反転増幅器
１４の出力によって反転増幅器１４自身のしきい値に等
しくなる。
トではスイッチ１１を閉じた状態、すなわち、比較器１
１０ｃにアナログ入力電圧Ｖｉが入力される状態におい
て、信号φ３の立ち上がりでスイッチ１５が閉じられ
（参照動作）、反転増幅器１４の入力と出力とを短絡す
る。このときコンデンサ１３のａ点側の電荷とｂ点側の
電荷は均衡が取られるとともにｂ点の電圧は反転増幅器
１４の出力によって反転増幅器１４自身のしきい値に等
しくなる。
【００６４】ｂ点の電圧が反転増幅器１４のしきい値と
等しくなった後、信号φ３の立ち下がりでスイッチ１５
は開かれ、反転増幅器１４の入力電圧はｂ点の電荷によ
り反転増幅器１４のしきい値と等しい電圧で保持され
る。次に信号φ４の立ち下がりでスイッチ１１が開くと
ともに信号φ４バーの立ち上がりによってスイッチ１２
が閉じ、アナログ入力電圧ＶｉとＤ−Ａ変換器２０の出
力電圧との差分電圧により、ａ点の電圧、電荷が変化す
る。この変化に対応して、ｂ点の電荷電圧が変化し、結
果的に反転増幅器１４の入力電圧が変化する。
等しくなった後、信号φ３の立ち下がりでスイッチ１５
は開かれ、反転増幅器１４の入力電圧はｂ点の電荷によ
り反転増幅器１４のしきい値と等しい電圧で保持され
る。次に信号φ４の立ち下がりでスイッチ１１が開くと
ともに信号φ４バーの立ち上がりによってスイッチ１２
が閉じ、アナログ入力電圧ＶｉとＤ−Ａ変換器２０の出
力電圧との差分電圧により、ａ点の電圧、電荷が変化す
る。この変化に対応して、ｂ点の電荷電圧が変化し、結
果的に反転増幅器１４の入力電圧が変化する。
【００６５】以上の動作によって、比較器１１０ｃの出
力からは、アナログ入力電圧よりもＤ−Ａ変換器２０の
出力電圧が低い場合には「１」の信号が出力され、アナ
ログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い
場合には「０」が出力される。この出力信号は信号φ６
のハイレベル区間内で逐次比較レジスタ３０のＭＳＢか
らＬＳＢにかけて、順次格納される。
力からは、アナログ入力電圧よりもＤ−Ａ変換器２０の
出力電圧が低い場合には「１」の信号が出力され、アナ
ログ入力電圧よりもＤ−Ａ変換器２０の出力電圧が高い
場合には「０」が出力される。この出力信号は信号φ６
のハイレベル区間内で逐次比較レジスタ３０のＭＳＢか
らＬＳＢにかけて、順次格納される。
【００６６】すなわち本実施例では、実施例１、２のよ
うに偶数ビット、奇数ビットで反転増幅器１１１による
反転、比反転を繰り返すこと無く実施例１、２と同様の
結果を得ることができる。
うに偶数ビット、奇数ビットで反転増幅器１１１による
反転、比反転を繰り返すこと無く実施例１、２と同様の
結果を得ることができる。
【００６７】以上説明した実施例１乃至４では、それぞ
れ、図２、４、６、８に示すタイミングチャートに基づ
いて説明したが、各制御信号は必ずしもクロックφADに
同期した信号でなくても良い。例えば、アナログ的な遅
延回路を利用し、信号φ６を信号φ４の極性が変化する
たびに発生するワンショットパルスとしても良い。
れ、図２、４、６、８に示すタイミングチャートに基づ
いて説明したが、各制御信号は必ずしもクロックφADに
同期した信号でなくても良い。例えば、アナログ的な遅
延回路を利用し、信号φ６を信号φ４の極性が変化する
たびに発生するワンショットパルスとしても良い。
【００６８】
【発明の効果】請求項１記載の発明によれば、ｎビット
の各ビット毎に入力アナログ電圧及びデジタル−アナロ
グ変換器の出力電圧を交互に比較の基準としてデジタル
−アナログ変換器から出力されるアナログ電圧と入力ア
ナログ電圧との比較を実行するように構成したので、基
準クロックを高速化せずにアナログ−デジタル変換を高
速に実行できる効果がある。
の各ビット毎に入力アナログ電圧及びデジタル−アナロ
グ変換器の出力電圧を交互に比較の基準としてデジタル
−アナログ変換器から出力されるアナログ電圧と入力ア
ナログ電圧との比較を実行するように構成したので、基
準クロックを高速化せずにアナログ−デジタル変換を高
速に実行できる効果がある。
【００６９】請求項２記載の発明によれば、ｎビットの
うちの奇数ビットの比較の際には入力アナログ電圧をチ
ョッパ形比較器に参照させて入力アナログ電圧とデジタ
ル−アナログ変換器の出力電圧との比較を行わせるよう
に比較手段を制御し、ｎビットのうちの偶数ビットの比
較の際にはデジタル−アナログ変換器の出力電圧をチョ
ッパ形比較器に参照させて入力アナログ電圧とデジタル
−アナログ変換器の出力電圧との比較を行わせるように
構成したので、基準クロックを高速化せずにアナログ−
デジタル変換を高速に実行できる効果がある。
うちの奇数ビットの比較の際には入力アナログ電圧をチ
ョッパ形比較器に参照させて入力アナログ電圧とデジタ
ル−アナログ変換器の出力電圧との比較を行わせるよう
に比較手段を制御し、ｎビットのうちの偶数ビットの比
較の際にはデジタル−アナログ変換器の出力電圧をチョ
ッパ形比較器に参照させて入力アナログ電圧とデジタル
−アナログ変換器の出力電圧との比較を行わせるように
構成したので、基準クロックを高速化せずにアナログ−
デジタル変換を高速に実行できる効果がある。
【００７０】請求項３記載の発明によれば、ｎビットの
うちの偶数ビットの比較の際には入力アナログ電圧をチ
ョッパ形比較器に参照させて入力アナログ電圧とデジタ
ル−アナログ変換器の出力電圧との比較を行わせるよう
に比較手段を制御し、ｎビットのうちの奇数ビットの比
較の際にはデジタル−アナログ変換器の出力電圧をチョ
ッパ形比較器に参照させて入力アナログ電圧とデジタル
−アナログ変換器の出力電圧との比較を行わせるように
構成したので、基準クロックを高速化せずにアナログ−
デジタル変換を高速に実行できる効果がある。
うちの偶数ビットの比較の際には入力アナログ電圧をチ
ョッパ形比較器に参照させて入力アナログ電圧とデジタ
ル−アナログ変換器の出力電圧との比較を行わせるよう
に比較手段を制御し、ｎビットのうちの奇数ビットの比
較の際にはデジタル−アナログ変換器の出力電圧をチョ
ッパ形比較器に参照させて入力アナログ電圧とデジタル
−アナログ変換器の出力電圧との比較を行わせるように
構成したので、基準クロックを高速化せずにアナログ−
デジタル変換を高速に実行できる効果がある。
【００７１】請求項４記載の発明によれば、ｎビットの
うちの奇数のビットの比較の際には比較器からの信号が
反転増幅器によって反転されるようにスイッチを制御
し、ｎビットのうちの偶数のビットの比較の際には比較
器からの信号が反転増幅器によって反転されないようス
イッチを制御するように構成したので、基準クロックを
高速化せずにアナログ−デジタル変換を高速に実行でき
る効果がある。
うちの奇数のビットの比較の際には比較器からの信号が
反転増幅器によって反転されるようにスイッチを制御
し、ｎビットのうちの偶数のビットの比較の際には比較
器からの信号が反転増幅器によって反転されないようス
イッチを制御するように構成したので、基準クロックを
高速化せずにアナログ−デジタル変換を高速に実行でき
る効果がある。
【００７２】請求項５記載の発明によれば、ｎビットの
うちの偶数のビットの比較の際には比較器からの信号が
反転増幅器によって反転されるようにスイッチを制御
し、ｎビットのうちの奇数のビットの比較の際には比較
器からの信号が反転増幅器によって反転されないようス
イッチを制御するように構成したので、基準クロックを
高速化せずにアナログ−デジタル変換を高速に実行でき
る効果がある。
うちの偶数のビットの比較の際には比較器からの信号が
反転増幅器によって反転されるようにスイッチを制御
し、ｎビットのうちの奇数のビットの比較の際には比較
器からの信号が反転増幅器によって反転されないようス
イッチを制御するように構成したので、基準クロックを
高速化せずにアナログ−デジタル変換を高速に実行でき
る効果がある。
【００７３】請求項６記載の発明によれば、逐次比較レ
ジスタの偶数ビットの格納領域の入力側にそれぞれ設け
られた反転増幅器が比較手段から出力される偶数ビット
の信号を格納の際に反転するように構成したので、反転
増幅器の切り替えを行うこと無くアナログ−デジタル変
換を高速に実行できる効果がある。
ジスタの偶数ビットの格納領域の入力側にそれぞれ設け
られた反転増幅器が比較手段から出力される偶数ビット
の信号を格納の際に反転するように構成したので、反転
増幅器の切り替えを行うこと無くアナログ−デジタル変
換を高速に実行できる効果がある。
【００７４】請求項７記載の発明によれば、逐次比較レ
ジスタの奇数ビットの格納領域の入力側にそれぞれ設け
られた反転増幅器が比較手段から出力される奇数ビット
の信号を格納の際に反転するように構成したので、反転
増幅器の切り替えを行うこと無くアナログ−デジタル変
換を高速に実行できる効果がある。
ジスタの奇数ビットの格納領域の入力側にそれぞれ設け
られた反転増幅器が比較手段から出力される奇数ビット
の信号を格納の際に反転するように構成したので、反転
増幅器の切り替えを行うこと無くアナログ−デジタル変
換を高速に実行できる効果がある。
【図１】 この発明の実施例１のＡ−Ｄ変換器の構成を
示す図である。
示す図である。
【図２】 図１に示すＡ−Ｄ変換器の各制御信号のタイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図３】 この発明の実施例２のＡ−Ｄ変換器の構成を
示す図である。
示す図である。
【図４】 図３に示すＡ−Ｄ変換器の各制御信号のタイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図５】 この発明の実施例３のＡ−Ｄ変換器の構成を
示す図である。
示す図である。
【図６】 図５に示すＡ−Ｄ変換器の各制御信号のタイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図７】 この発明の実施例４のＡ−Ｄ変換器の構成を
示す図である。
示す図である。
【図８】 図７に示すＡ−Ｄ変換器の各制御信号のタイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図９】 従来のＡ−Ｄ変換器の構成を示す回路図であ
る。
る。
【図１０】 図９に示すＡ−Ｄ変換器の各信号のタイミ
ングを示すタイミングチャートである。
ングを示すタイミングチャートである。
１１，１２，１５，１１２ スイッチ、１４ 反転増幅
器（チョッパ形比較器）、２０ Ｄ−Ａ変換器（デジタ
ル−アナログ変換器）、３０，３１，３２ 逐次比較レ
ジスタ、１００，１００ａ，１００ｂ，１００ｃ Ａ−
Ｄ変換器（アナログ−デジタル変換器）、１１１ 反転
増幅器（信号反転手段）、１１０，１１０ａ，１１０
ｂ，１１０ｃ 比較器（比較手段）、１２０，１２０
ａ，１２０ｂ，１２０ｃ 制御信号生成部（制御手
段）。
器（チョッパ形比較器）、２０ Ｄ−Ａ変換器（デジタ
ル−アナログ変換器）、３０，３１，３２ 逐次比較レ
ジスタ、１００，１００ａ，１００ｂ，１００ｃ Ａ−
Ｄ変換器（アナログ−デジタル変換器）、１１１ 反転
増幅器（信号反転手段）、１１０，１１０ａ，１１０
ｂ，１１０ｃ 比較器（比較手段）、１２０，１２０
ａ，１２０ｂ，１２０ｃ 制御信号生成部（制御手
段）。
Claims (7)
- 【請求項１】 外部から入力される第１のアナログ電圧
を、ｎを自然数としてｎビットのデジタル信号に変換す
るアナログ−デジタル変換器において、入力されるｎビ
ットのデジタル信号を第２のアナログ電圧に変換して出
力するデジタル−アナログ変換器と、ｎビットの各ビッ
ト毎に前記第１のアナログ電圧及び前記第２のアナログ
電圧を交互に比較の基準として前記デジタル−アナログ
変換器から出力される前記第２のアナログ電圧と前記第
１のアナログ電圧との比較を実行して１ビットの比較結
果信号を示す信号を出力する比較手段と、前記比較手段
によって出力された比較結果信号に対してｎビットの各
ビットごとに、反転及び非反転を、順次、交互に繰り返
して実行し、実行結果の信号を出力する信号反転手段
と、ｎビット分の格納領域を有し、前記信号反転手段か
ら出力された信号をｎビットの各ビットごとに前記格納
領域に順次格納し、前記格納領域に格納されているｎビ
ットのデジタル信号を変換結果のデジタル信号として外
部に出力するとともに前記デジタル−アナログ変換器に
転送する逐次比較レジスタとを具備することを特徴とす
るアナログ−デジタル変換器。 - 【請求項２】 前記比較手段はチョッパ形比較器を含
み、前記アナログ−デジタル変換器は、ｎビットのうち
の奇数ビットの比較の際には前記第１のアナログ電圧を
前記チョッパ形比較器に参照させて前記第１のアナログ
電圧と前記第２のアナログ電圧との比較を行わせるよう
に前記比較手段を制御し、ｎビットのうちの偶数ビット
の比較の際には前記第２のアナログ電圧を前記チョッパ
形比較器に参照させて前記第１のアナログ電圧と前記第
２のアナログ電圧との比較を行わせるように前記比較手
段を制御する制御手段をさらに具備することを特徴とす
る請求項１記載のアナログ−デジタル変換器。 - 【請求項３】 前記比較手段はチョッパ形比較器を含
み、前記アナログ−デジタル変換器は、ｎビットのうち
の偶数ビットの比較の際には前記第１のアナログ電圧を
前記チョッパ形比較器に参照させて前記第１のアナログ
電圧と前記第２のアナログ電圧との比較を行わせるよう
に前記比較手段を制御し、ｎビットのうちの奇数ビット
の比較の際には前記第２のアナログ電圧を前記チョッパ
形比較器に参照させて前記第１のアナログ電圧と前記第
２のアナログ電圧との比較を行わせるように前記比較手
段を制御する制御手段をさらに具備することを特徴とす
る請求項１記載のアナログ−デジタル変換器。 - 【請求項４】 前記信号反転手段は、反転増幅器と、前
記比較手段からの信号を前記反転増幅器によって反転さ
せるか否かを選択するスイッチとを含み、前記制御手段
は、ｎビットのうちの奇数のビットの比較の際には前記
比較器からの信号が前記反転増幅器によって反転される
ように前記スイッチを制御し、ｎビットのうちの偶数の
ビットの比較の際には前記比較器からの信号が前記反転
増幅器によって反転されないように前記スイッチを制御
する請求項２記載のアナログ−デジタル変換器。 - 【請求項５】 前記信号反転手段は、反転増幅器と、前
記比較手段からの信号を前記反転増幅器によって反転さ
せるか否かを選択するスイッチとを含み、前記制御手段
は、ｎビットのうちの偶数のビットの比較の際には前記
比較器からの信号が前記反転増幅器によって反転される
ように前記スイッチを制御し、ｎビットのうちの奇数の
ビットの比較の際には前記比較器からの信号が前記反転
増幅器によって反転されないように前記スイッチを制御
する請求項３記載のアナログ−デジタル変換器。 - 【請求項６】 前記信号反転手段は、前記逐次比較レジ
スタの偶数ビットの格納領域の入力側にそれぞれ設けら
れ、前記比較手段から出力される偶数ビットの信号を格
納の際に反転する反転増幅器を有する請求項１または請
求項２記載のアナログ−デジタル変換器。 - 【請求項７】 前記信号反転手段は、前記逐次比較レジ
スタの奇数ビットの格納領域の入力側にそれぞれ設けら
れ、前記比較手段から出力される奇数ビットの信号を格
納の際に反転する反転増幅器を有する請求項１または請
求項３記載のアナログ−デジタル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187257A JPH0936743A (ja) | 1995-07-24 | 1995-07-24 | アナログ−デジタル変換器 |
| DE19545344A DE19545344C2 (de) | 1995-07-24 | 1995-12-05 | Analog-Digital-Wandlervorrichtung |
| US08/570,712 US5686918A (en) | 1995-07-24 | 1995-12-11 | Analog-to-digital converter with digital-to-analog converter and comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187257A JPH0936743A (ja) | 1995-07-24 | 1995-07-24 | アナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936743A true JPH0936743A (ja) | 1997-02-07 |
Family
ID=16202815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7187257A Pending JPH0936743A (ja) | 1995-07-24 | 1995-07-24 | アナログ−デジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5686918A (ja) |
| JP (1) | JPH0936743A (ja) |
| DE (1) | DE19545344C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731030B1 (ko) * | 2000-12-21 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | 아날로그-디지털 변환회로 및 아날로그 신호를 디지털 신호로 변환하는 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3645044B2 (ja) * | 1996-10-01 | 2005-05-11 | 株式会社ルネサステクノロジ | マイクロコンピュータ |
| US6369738B1 (en) * | 1999-08-17 | 2002-04-09 | Eric Swanson | Time domain/frequency domain data converter with data ready feature |
| WO2002003559A1 (en) * | 2000-06-30 | 2002-01-10 | Koninklijke Philips Electronics N.V. | Analog interface in systems using time-division-duplex |
| JP2003258639A (ja) * | 2002-02-27 | 2003-09-12 | Nec Microsystems Ltd | アナログ−ディジタル変換器 |
| US7812677B2 (en) * | 2007-11-30 | 2010-10-12 | Itt Manufacturing Enterprises, Inc. | Synthesizer characterization in real time |
| JP5116825B2 (ja) * | 2010-10-26 | 2013-01-09 | 三菱電機株式会社 | 電子制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260941A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | アナログ／デジタル変換装置 |
-
1995
- 1995-07-24 JP JP7187257A patent/JPH0936743A/ja active Pending
- 1995-12-05 DE DE19545344A patent/DE19545344C2/de not_active Expired - Fee Related
- 1995-12-11 US US08/570,712 patent/US5686918A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731030B1 (ko) * | 2000-12-21 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | 아날로그-디지털 변환회로 및 아날로그 신호를 디지털 신호로 변환하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19545344A1 (de) | 1997-01-30 |
| DE19545344C2 (de) | 1997-10-02 |
| US5686918A (en) | 1997-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4072938A (en) | Bucket brigade analog-to-digital converter | |
| US4560890A (en) | Autozeroed comparator | |
| JPH0946230A (ja) | Ｄ／ａコンバータ | |
| JPH0936743A (ja) | アナログ−デジタル変換器 | |
| WO2020233818A1 (en) | Voltage to time converter, analog to digital converter, and method for converting an analog voltage | |
| US8077070B2 (en) | Charge-domain pipelined charge-redistribution analog-to-digital converter | |
| JPH09186594A (ja) | コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法 | |
| JP3268075B2 (ja) | 液晶表示装置の駆動回路 | |
| JPH05191238A (ja) | Ｐｗｍ回路 | |
| JPH03119829A (ja) | Ｄａ変換器 | |
| JP3088343B2 (ja) | 逐次比較型ａｄコンバ−タ | |
| JP2651240B2 (ja) | Ａ／ｄ変換器 | |
| JP2623298B2 (ja) | アナログ／デジタル変換器の制御方法 | |
| US20240195429A1 (en) | Analog-to-digital converter and semiconductor device having the same | |
| JPH0758912B2 (ja) | 高速セトリングｄ／ａ変換器 | |
| JP2004064475A (ja) | サブレンジング型アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 | |
| JP2757991B2 (ja) | 直並列型ａｄコンバータ用チョッパ型比較器 | |
| JP2562716B2 (ja) | Ａ／ｄ変換器 | |
| KR100207508B1 (ko) | 디지털 아날로그 컨버터 | |
| JPH0348528A (ja) | Ａ／ｄ変換器 | |
| JPH03200214A (ja) | 液晶駆動電圧発生回路 | |
| JP3113790B2 (ja) | Ａ／ｄコンバータ | |
| JPS59230324A (ja) | Ａ／ｄ変換制御方法 | |
| JPH0149055B2 (ja) | ||
| JP2832947B2 (ja) | 直並列型ａ／ｄ変換器 |