JP3113790B2 - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JP3113790B2 JP3113790B2 JP07064076A JP6407695A JP3113790B2 JP 3113790 B2 JP3113790 B2 JP 3113790B2 JP 07064076 A JP07064076 A JP 07064076A JP 6407695 A JP6407695 A JP 6407695A JP 3113790 B2 JP3113790 B2 JP 3113790B2
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- switches
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Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄコンバータに関
する。
する。
【０００２】
【従来の技術】図３は、従来のＡ／Ｄコンバータの回路
図である。図３に示すＡ／Ｄコンバータ３０は、コンパ
レータ部１２と基準電圧生成部１３とを備えている。先
ずコンパレータ部１２の構成について説明する。
図である。図３に示すＡ／Ｄコンバータ３０は、コンパ
レータ部１２と基準電圧生成部１３とを備えている。先
ずコンパレータ部１２の構成について説明する。
【０００３】スイッチ１２ａの一端にアナログ入力電圧
ＶAIN が印加される。またスイッチ１２ｂの一端に、後
述する基準電圧生成部１３の基準電圧ＶREF が印加され
る。これらスイッチ１２ａ，１２ｂの各他端はコンデン
サ１２ｄの一端に接続されている。またコンデンサ１２
ｄの他端はスイッチ１２ｃの一端とインバータ１２ｅの
入力に接続されている。インバータ１２ｅの出力はスイ
ッチ１２ｃの他端とインバータ１２ｆの入力に接続され
ている。さらにインバータ１２ｆの出力はラッチ１２ｇ
に接続されている。スイッチ１２ａ，１２ｃはクロック
信号φ１でともにオン、オフされ、スイッチ１２ｂはク
ロック信号φ２でオン、オフされる。
ＶAIN が印加される。またスイッチ１２ｂの一端に、後
述する基準電圧生成部１３の基準電圧ＶREF が印加され
る。これらスイッチ１２ａ，１２ｂの各他端はコンデン
サ１２ｄの一端に接続されている。またコンデンサ１２
ｄの他端はスイッチ１２ｃの一端とインバータ１２ｅの
入力に接続されている。インバータ１２ｅの出力はスイ
ッチ１２ｃの他端とインバータ１２ｆの入力に接続され
ている。さらにインバータ１２ｆの出力はラッチ１２ｇ
に接続されている。スイッチ１２ａ，１２ｃはクロック
信号φ１でともにオン、オフされ、スイッチ１２ｂはク
ロック信号φ２でオン、オフされる。
【０００４】次に基準電圧生成部１３の構成について説
明する。基準電源電圧ＶAdd とグラウンドＧＮＤとの間
に、互いに直列に接続された抵抗１３r1〜１３r6が配置
されている。これら抵抗１３r1〜１３r6は互いに等しい
抵抗値を有している。また基準電源電圧ＶAdd 、抵抗１
３r1〜１３r6の各接続点、およびグラウンドＧＮＤにそ
れぞれ対応してスイッチ１３S1〜１３S7の各一端が接続
されている。スイッチ１３S1〜１３S7の各他端は互いに
接続され、コンパレータ部１２のスイッチ１２ｂと接続
されている。これらスイッチ１３S1〜１３ S7は、タイミ
ング信号ＧＣ１，ＧＢ１，ＧＣ２，ＧＡ１，ＧＣ３、Ｇ
Ｂ２，ＧＣ４でそれぞれオン、オフされる。
明する。基準電源電圧ＶAdd とグラウンドＧＮＤとの間
に、互いに直列に接続された抵抗１３r1〜１３r6が配置
されている。これら抵抗１３r1〜１３r6は互いに等しい
抵抗値を有している。また基準電源電圧ＶAdd 、抵抗１
３r1〜１３r6の各接続点、およびグラウンドＧＮＤにそ
れぞれ対応してスイッチ１３S1〜１３S7の各一端が接続
されている。スイッチ１３S1〜１３S7の各他端は互いに
接続され、コンパレータ部１２のスイッチ１２ｂと接続
されている。これらスイッチ１３S1〜１３ S7は、タイミ
ング信号ＧＣ１，ＧＢ１，ＧＣ２，ＧＡ１，ＧＣ３、Ｇ
Ｂ２，ＧＣ４でそれぞれオン、オフされる。
【０００５】ここで、基準電源電圧ＶAdd は、抵抗１３
r1〜１３r6により分圧されているため、基準電源電圧Ｖ
Add 、グラウンドＧＮＤを含め７種類の基準電圧が生成
されている。これら基準電圧は、スイッチ１３S1〜１３
S7のうちのいずれか１つがオンされることにより選択さ
れ、選択された基準電圧は基準電圧ＶREF としてコンパ
レータ部１２のスイッチ１２ｂに印加される。一方、コ
ンパレータ部１２のスイッチ１２ａにはアナログ電圧Ｖ
AIN が入力される。このアナログ電圧ＶAIN の大きさ
は、基準電源電圧ＶAdd とグラウンドＧＮＤの間の範囲
である。
r1〜１３r6により分圧されているため、基準電源電圧Ｖ
Add 、グラウンドＧＮＤを含め７種類の基準電圧が生成
されている。これら基準電圧は、スイッチ１３S1〜１３
S7のうちのいずれか１つがオンされることにより選択さ
れ、選択された基準電圧は基準電圧ＶREF としてコンパ
レータ部１２のスイッチ１２ｂに印加される。一方、コ
ンパレータ部１２のスイッチ１２ａにはアナログ電圧Ｖ
AIN が入力される。このアナログ電圧ＶAIN の大きさ
は、基準電源電圧ＶAdd とグラウンドＧＮＤの間の範囲
である。
【０００６】次に、このように構成されたＡ／Ｄコンバ
ータ３０の動作について、図３に加え、図４も参照して
説明する。図４は、図３に示すＡ／Ｄコンバータ３０の
タイミングチャートである。図４に示す時間ｔ１におい
て、タイミング信号ＧＡ１，ＧＢ１，ＧＢ２，ＧＣ１〜
ＧＣ４のうちタイミング信号ＧＡ１のみに‘Ｈ’レベル
の信号が出力され、基準電圧生成部１３のスイッチ１３
S4のみがオンされる。また、時間ｔ１において、二相ク
ロック信号φ１，φ２としてそれぞれ‘Ｈ’レベル、
‘Ｌ’レベルの信号が出力される。クロック信号φ１が
‘Ｈ’レベルのためスイッチ１２ａ，１２ｃがオンさ
れ、クロック信号φ２が‘Ｌ’レベルのためスイッチ１
２ｂはオフされる。するとスイッチ１２ａのオンにより
コンデンサ１２ｄにアナログ電圧Ｖ AIN が入力される。
またスイッチ１２ｃのオンによりインバータ１２ｅの入
力と出力とが接続される。このため、インバータ１２ｅ
の入出力の電圧は、インバータ１２ｅの特性により定ま
る所定の電圧ＶB （例えば電源電圧の１／２）に設定さ
れる。この電圧ＶB は‘Ｈ’レベルもしくは‘Ｌ’レベ
ルいずれでもない、いわゆるしきい値電圧である。この
電圧ＶB はコンデンサ１２ｄに印加される。これにより
コンデンサ１２ｄには、アナログ電圧ＶAIN と電圧ＶB
との差分の電圧に対応する電荷が蓄積される。
ータ３０の動作について、図３に加え、図４も参照して
説明する。図４は、図３に示すＡ／Ｄコンバータ３０の
タイミングチャートである。図４に示す時間ｔ１におい
て、タイミング信号ＧＡ１，ＧＢ１，ＧＢ２，ＧＣ１〜
ＧＣ４のうちタイミング信号ＧＡ１のみに‘Ｈ’レベル
の信号が出力され、基準電圧生成部１３のスイッチ１３
S4のみがオンされる。また、時間ｔ１において、二相ク
ロック信号φ１，φ２としてそれぞれ‘Ｈ’レベル、
‘Ｌ’レベルの信号が出力される。クロック信号φ１が
‘Ｈ’レベルのためスイッチ１２ａ，１２ｃがオンさ
れ、クロック信号φ２が‘Ｌ’レベルのためスイッチ１
２ｂはオフされる。するとスイッチ１２ａのオンにより
コンデンサ１２ｄにアナログ電圧Ｖ AIN が入力される。
またスイッチ１２ｃのオンによりインバータ１２ｅの入
力と出力とが接続される。このため、インバータ１２ｅ
の入出力の電圧は、インバータ１２ｅの特性により定ま
る所定の電圧ＶB （例えば電源電圧の１／２）に設定さ
れる。この電圧ＶB は‘Ｈ’レベルもしくは‘Ｌ’レベ
ルいずれでもない、いわゆるしきい値電圧である。この
電圧ＶB はコンデンサ１２ｄに印加される。これにより
コンデンサ１２ｄには、アナログ電圧ＶAIN と電圧ＶB
との差分の電圧に対応する電荷が蓄積される。
【０００７】次に、図４に示す時間ｔ２において、二相
クロック信号φ１，φ２としてそれぞれ‘Ｌ’レベル、
‘Ｈ’レベルの信号が出力される。すると、クロック信
号φ１が‘Ｌ’レベルのためスイッチ１２ａ，１２ｃが
オフされ、クロック信号φ２が‘Ｈ’レベルのためスイ
ッチ１２ｂがオンされる。また、時間ｔ２において、タ
イミング信号ＧＡ１にはそのまま‘Ｈ’レベルの信号が
出力されているため、アナログスイッチ１３S4はそのま
まオン状態にあり、基準電圧ＶREF は、抵抗１３r1〜１
３r3と抵抗１３r4〜１３r6とで分圧された、基準電源電
圧ＶAdd の１／２の電圧になっている。ここでは、便宜
上この基準電源電圧ＶAdd の１／２の電圧を第１の基準
電圧ＶREF と呼ぶ。この第１の基準電圧ＶREF はスイッ
チ１２ｂに印加されている。時間ｔ２においては、スイ
ッチ１２ｂがオンされスイッチ１２ａがオフされるた
め、今までアナログ電圧ＶAIN が印加されていたコンデ
ンサ１２ｄには、今度はこの第１の基準電圧ＶREF が印
加される。すると、コンデンサ１２ｄの電圧は、アナロ
グ電圧ＶAIN と第１の基準電圧ＶREF の差分の電圧ΔＶ
だけ変化する。この変化した差分の電圧ΔＶは、インバ
ータ１２ｅの入力に印加される。ここでアナログ電圧Ｖ
AIN と比較し、第１の基準電圧ＶREF が低い場合にはイ
ンバータ１２ｅの入力には、これら差分の電圧−｜ΔＶ
｜、即ちインバータ１２ｅのしきい値電圧よりも−｜Δ
Ｖ｜だけ低い電圧が印加されるため、インバータ１２ｅ
の出力には‘Ｈ’レベルの信号が出力される。出力され
た‘Ｈ’レベルの信号は、インバータ１２ｆで反転され
ラッチ１２ｇでサンプリングされて‘Ｌ’レベルの信号
ＤOUT として出力される。一方、アナログ電圧ＶAIN と
比較し、第１の基準電圧ＶREF が高い場合には、インバ
ータ１２ｅの入力には、これら差分の電圧＋｜ΔＶ｜、
即ちインバータ１２ｅのしきい値電圧よりも＋｜ΔＶ｜
だけ高い電圧が印加されるため、インバータ１２ｅの出
力には‘Ｌ’レベルの信号が出力され、インバータ１２
ｆで反転されラッチ１２ｇでサンプリングされて‘Ｈ’
レベルの信号ＤOUT として出力される。これら‘Ｌ’レ
ベルもしくは‘Ｈ’レベルの信号ＤOUT は、図示しない
内部回路で判断される。ここで入力されたアナログ電圧
ＶAIN が第１の基準電圧ＶREF よりも低いと判断された
場合には、図４に示す時間ｔ３においてタイミング信号
ＧＡ１，ＧＢ１，ＧＢ２，ＧＣ１〜ＧＣ４のうちタイミ
ング信号ＧＢ１のみに‘Ｈ’レベルの信号が出力され、
これによりスイッチ１３S2がオンされ、第１の基準電圧
ＶREF より高い第２の基準電圧ＶREF が出力され、第１
の基準電圧ＶREF の場合と同様にして内部回路で判断さ
れる。
クロック信号φ１，φ２としてそれぞれ‘Ｌ’レベル、
‘Ｈ’レベルの信号が出力される。すると、クロック信
号φ１が‘Ｌ’レベルのためスイッチ１２ａ，１２ｃが
オフされ、クロック信号φ２が‘Ｈ’レベルのためスイ
ッチ１２ｂがオンされる。また、時間ｔ２において、タ
イミング信号ＧＡ１にはそのまま‘Ｈ’レベルの信号が
出力されているため、アナログスイッチ１３S4はそのま
まオン状態にあり、基準電圧ＶREF は、抵抗１３r1〜１
３r3と抵抗１３r4〜１３r6とで分圧された、基準電源電
圧ＶAdd の１／２の電圧になっている。ここでは、便宜
上この基準電源電圧ＶAdd の１／２の電圧を第１の基準
電圧ＶREF と呼ぶ。この第１の基準電圧ＶREF はスイッ
チ１２ｂに印加されている。時間ｔ２においては、スイ
ッチ１２ｂがオンされスイッチ１２ａがオフされるた
め、今までアナログ電圧ＶAIN が印加されていたコンデ
ンサ１２ｄには、今度はこの第１の基準電圧ＶREF が印
加される。すると、コンデンサ１２ｄの電圧は、アナロ
グ電圧ＶAIN と第１の基準電圧ＶREF の差分の電圧ΔＶ
だけ変化する。この変化した差分の電圧ΔＶは、インバ
ータ１２ｅの入力に印加される。ここでアナログ電圧Ｖ
AIN と比較し、第１の基準電圧ＶREF が低い場合にはイ
ンバータ１２ｅの入力には、これら差分の電圧−｜ΔＶ
｜、即ちインバータ１２ｅのしきい値電圧よりも−｜Δ
Ｖ｜だけ低い電圧が印加されるため、インバータ１２ｅ
の出力には‘Ｈ’レベルの信号が出力される。出力され
た‘Ｈ’レベルの信号は、インバータ１２ｆで反転され
ラッチ１２ｇでサンプリングされて‘Ｌ’レベルの信号
ＤOUT として出力される。一方、アナログ電圧ＶAIN と
比較し、第１の基準電圧ＶREF が高い場合には、インバ
ータ１２ｅの入力には、これら差分の電圧＋｜ΔＶ｜、
即ちインバータ１２ｅのしきい値電圧よりも＋｜ΔＶ｜
だけ高い電圧が印加されるため、インバータ１２ｅの出
力には‘Ｌ’レベルの信号が出力され、インバータ１２
ｆで反転されラッチ１２ｇでサンプリングされて‘Ｈ’
レベルの信号ＤOUT として出力される。これら‘Ｌ’レ
ベルもしくは‘Ｈ’レベルの信号ＤOUT は、図示しない
内部回路で判断される。ここで入力されたアナログ電圧
ＶAIN が第１の基準電圧ＶREF よりも低いと判断された
場合には、図４に示す時間ｔ３においてタイミング信号
ＧＡ１，ＧＢ１，ＧＢ２，ＧＣ１〜ＧＣ４のうちタイミ
ング信号ＧＢ１のみに‘Ｈ’レベルの信号が出力され、
これによりスイッチ１３S2がオンされ、第１の基準電圧
ＶREF より高い第２の基準電圧ＶREF が出力され、第１
の基準電圧ＶREF の場合と同様にして内部回路で判断さ
れる。
【０００８】一方、入力されたアナログ電圧ＶAIN が第
１の基準電圧ＶREF よりも高いと判断された場合には、
図４に示す時間ｔ３においてタイミング信号ＧＡ１，Ｇ
Ｂ１，ＧＢ２，ＧＣ１〜ＧＣ４のうちタイミング信号Ｇ
Ｂ２のみに‘Ｈ’レベル信号が出力され、これによりス
イッチ１３S6がオンされ、第１の基準電圧ＶREF より低
い第３の基準電圧ＶREF が出力され、やはり第１の基準
電圧ＶREF の場合と同様にして内部回路で判断される。
１の基準電圧ＶREF よりも高いと判断された場合には、
図４に示す時間ｔ３においてタイミング信号ＧＡ１，Ｇ
Ｂ１，ＧＢ２，ＧＣ１〜ＧＣ４のうちタイミング信号Ｇ
Ｂ２のみに‘Ｈ’レベル信号が出力され、これによりス
イッチ１３S6がオンされ、第１の基準電圧ＶREF より低
い第３の基準電圧ＶREF が出力され、やはり第１の基準
電圧ＶREF の場合と同様にして内部回路で判断される。
【０００９】さらに時間ｔ５において、第２もしくは第
３の基準電圧ＶREF の、判断された結果に応じてタイミ
ング信号ＧＣ１〜ＧＣ４のうちいずれか１つのタイミン
グ信号に‘Ｈ’レベルの信号が出力される。このように
してインバータ１２ｅのしきい値に最も近似した基準電
圧ＶREF がインバータ１２ｅの入力に印加される。最後
にオンされたスイッチを図示しない回路で求めることに
より入力されたアナログ電圧ＶAIN のレベルに対応する
ディジタル値が求まる。
３の基準電圧ＶREF の、判断された結果に応じてタイミ
ング信号ＧＣ１〜ＧＣ４のうちいずれか１つのタイミン
グ信号に‘Ｈ’レベルの信号が出力される。このように
してインバータ１２ｅのしきい値に最も近似した基準電
圧ＶREF がインバータ１２ｅの入力に印加される。最後
にオンされたスイッチを図示しない回路で求めることに
より入力されたアナログ電圧ＶAIN のレベルに対応する
ディジタル値が求まる。
【００１０】
【発明が解決しようとする課題】上述したように、従来
のＡ／Ｄコンバータ３０では、入力されたアナログ電圧
ＶAIN のレベルに対応するディジタル値を求める際、基
準電圧生成部１３に備えられたスイッチ１３S1〜１３S7
がタイミング信号ＧＡ１，ＧＢ１，ＧＢ２，ＧＣ１〜Ｇ
Ｃ４で順次切り換えられている。ここで、タイミング信
号ＧＡ１がまだ‘Ｈ’レベルにある間にタイミング信号
ＧＢ１もしくはＧＢ２が‘Ｈ’レベルに遷移し、それら
双方が‘Ｈ’レベルにオーバラップする場合がある。同
様にしてタイミング信号ＧＢ１もしくはＧＢ２が未だ
‘Ｈ’レベルにある間に、タイミング信号ＧＣ１〜ＧＣ
４のいずれか１つの信号が‘Ｈ’レベルに遷移し、それ
らがオーバラップする場合もある。すると基準電圧生成
部１３のスイッチ１３S1〜１３ S7のうちいずれか２つの
スイッチが同時にオンされることになり、これに伴い抵
抗１３r1〜１３r7のうちいずれか２つの抵抗が短絡され
るため、基準電圧生成部１３のインピーダンスが急激に
変化し、これに伴い電源電流が急激に変化し電源系やグ
ラウンド系が変動しノイズが発生するおそれがある。こ
のようなノイズが発生するとＡ／Ｄ変換を高精度に行う
ことが困難になり問題である。
のＡ／Ｄコンバータ３０では、入力されたアナログ電圧
ＶAIN のレベルに対応するディジタル値を求める際、基
準電圧生成部１３に備えられたスイッチ１３S1〜１３S7
がタイミング信号ＧＡ１，ＧＢ１，ＧＢ２，ＧＣ１〜Ｇ
Ｃ４で順次切り換えられている。ここで、タイミング信
号ＧＡ１がまだ‘Ｈ’レベルにある間にタイミング信号
ＧＢ１もしくはＧＢ２が‘Ｈ’レベルに遷移し、それら
双方が‘Ｈ’レベルにオーバラップする場合がある。同
様にしてタイミング信号ＧＢ１もしくはＧＢ２が未だ
‘Ｈ’レベルにある間に、タイミング信号ＧＣ１〜ＧＣ
４のいずれか１つの信号が‘Ｈ’レベルに遷移し、それ
らがオーバラップする場合もある。すると基準電圧生成
部１３のスイッチ１３S1〜１３ S7のうちいずれか２つの
スイッチが同時にオンされることになり、これに伴い抵
抗１３r1〜１３r7のうちいずれか２つの抵抗が短絡され
るため、基準電圧生成部１３のインピーダンスが急激に
変化し、これに伴い電源電流が急激に変化し電源系やグ
ラウンド系が変動しノイズが発生するおそれがある。こ
のようなノイズが発生するとＡ／Ｄ変換を高精度に行う
ことが困難になり問題である。
【００１１】本発明は、上記事情に鑑み、電源系やグラ
ウンド系に発生するノイズを抑えることにより精度が高
められたＡ／Ｄコンバータを提供することを目的とす
る。
ウンド系に発生するノイズを抑えることにより精度が高
められたＡ／Ｄコンバータを提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成する本発
明のＡ／Ｄコンバータは、 （１）アサートされているタイミングの重なりが防止さ
れた第１のクロック信号および第２のクロック信号から
なる第１のノンオーバラップ二相クロック信号と、上記
第１のクロック信号がアサートされるタイミングで交互
にアサートされるとともに上記第２のクロック信号がネ
ゲートされるタイミングで交互にネゲートされる第３の
クロック信号および第４のクロック信号からなる第２の
ノンオーバラップ二相クロック信号とを、入力もしくは
生成するクロック信号供給部 （２）インバータと、一端がそのインバータの入力端子
に接続されたコンデンサと、一端にアナログ入力信号が
印加されるとともに他端がそのコンデンサの他端に接続
された、上記第１のクロック信号がアサートされている
間閉成される開閉自在な第１のスイッチと、一端がその
コンデンサの他端に接続された、上記第２のクロック信
号がアサートされている間閉成される開閉自在な第２の
スイッチと、そのインバータの入力端子とそのインバー
タの出力端子との間を、開閉自在に、上記第１のクロッ
ク信号がアサートされている間短絡する第３のスイッチ
とを有するコンパレータ部 （３）第１の基準電圧と第２の基準電圧との間に互いに
直列に接続された複数の抵抗と、複数のスイッチを備え
各スイッチの一端がそれぞれ上記第１の基準電圧、上記
複数の抵抗の各接続点、および上記第２の基準電圧から
なる群の中の一部もしくは全部に１つずつ接続され、各
スイッチの他端が互いに接続されるとともに互いに接続
された他端が上記第２のスイッチの他端に接続されてな
るスイッチ群とを有する基準電圧生成部 （４）上記第３のクロック信号および上記第４のクロッ
ク信号のうちのいずれか一方のクロック信号がアサート
されている、順次隣接する複数の各タイミングで上記ス
イッチ群を構成する複数のスイッチのうちのいずれか１
つずつの各スイッチが順次閉成されるように、これら複
数のスイッチの閉成のタイミングを制御するタイミング
制御部 を備えたことを特徴とするものである。
明のＡ／Ｄコンバータは、 （１）アサートされているタイミングの重なりが防止さ
れた第１のクロック信号および第２のクロック信号から
なる第１のノンオーバラップ二相クロック信号と、上記
第１のクロック信号がアサートされるタイミングで交互
にアサートされるとともに上記第２のクロック信号がネ
ゲートされるタイミングで交互にネゲートされる第３の
クロック信号および第４のクロック信号からなる第２の
ノンオーバラップ二相クロック信号とを、入力もしくは
生成するクロック信号供給部 （２）インバータと、一端がそのインバータの入力端子
に接続されたコンデンサと、一端にアナログ入力信号が
印加されるとともに他端がそのコンデンサの他端に接続
された、上記第１のクロック信号がアサートされている
間閉成される開閉自在な第１のスイッチと、一端がその
コンデンサの他端に接続された、上記第２のクロック信
号がアサートされている間閉成される開閉自在な第２の
スイッチと、そのインバータの入力端子とそのインバー
タの出力端子との間を、開閉自在に、上記第１のクロッ
ク信号がアサートされている間短絡する第３のスイッチ
とを有するコンパレータ部 （３）第１の基準電圧と第２の基準電圧との間に互いに
直列に接続された複数の抵抗と、複数のスイッチを備え
各スイッチの一端がそれぞれ上記第１の基準電圧、上記
複数の抵抗の各接続点、および上記第２の基準電圧から
なる群の中の一部もしくは全部に１つずつ接続され、各
スイッチの他端が互いに接続されるとともに互いに接続
された他端が上記第２のスイッチの他端に接続されてな
るスイッチ群とを有する基準電圧生成部 （４）上記第３のクロック信号および上記第４のクロッ
ク信号のうちのいずれか一方のクロック信号がアサート
されている、順次隣接する複数の各タイミングで上記ス
イッチ群を構成する複数のスイッチのうちのいずれか１
つずつの各スイッチが順次閉成されるように、これら複
数のスイッチの閉成のタイミングを制御するタイミング
制御部 を備えたことを特徴とするものである。
【００１３】
【作用】本発明のＡ／Ｄコンバータは、第１のクロック
信号と第２のクロック信号とからなる第１のノンオーバ
ラップ二相クロック信号と、第３のクロック信号および
第４のクロック信号からなる第２のノンオーバラップ二
相クロックが入力もしくは生成されるクロック信号供給
部を備えている。その第２のノンオーバーラップ二相ク
ロックの何れか一方のクロック信号がアサートされるタ
イミングで基準電圧生成部の複数のうちいずれか１つず
つの各スイッチが順次閉成されるようにタイミング制御
部で各スイッチの開閉が制御される。従って基準電圧生
成部の各スイッチどうしが同時にオンされる場合はな
く、従来技術のように基準電圧生成部の抵抗どうしがシ
ョートし電源電流が急激に変動して電源系やグラウンド
系にノイズが発生することが防止され、高精度なＡ／Ｄ
変換が行なわれる。
信号と第２のクロック信号とからなる第１のノンオーバ
ラップ二相クロック信号と、第３のクロック信号および
第４のクロック信号からなる第２のノンオーバラップ二
相クロックが入力もしくは生成されるクロック信号供給
部を備えている。その第２のノンオーバーラップ二相ク
ロックの何れか一方のクロック信号がアサートされるタ
イミングで基準電圧生成部の複数のうちいずれか１つず
つの各スイッチが順次閉成されるようにタイミング制御
部で各スイッチの開閉が制御される。従って基準電圧生
成部の各スイッチどうしが同時にオンされる場合はな
く、従来技術のように基準電圧生成部の抵抗どうしがシ
ョートし電源電流が急激に変動して電源系やグラウンド
系にノイズが発生することが防止され、高精度なＡ／Ｄ
変換が行なわれる。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のＡ／Ｄコンバータの一実施例の回路図で
ある。ここでは、図３に示すＡ／Ｄコンバータ３０の構
成要素と同一の要素には同一の番号を付して示し、重複
説明は省略する。
１は、本発明のＡ／Ｄコンバータの一実施例の回路図で
ある。ここでは、図３に示すＡ／Ｄコンバータ３０の構
成要素と同一の要素には同一の番号を付して示し、重複
説明は省略する。
【００１５】図１に示すＡ／Ｄコンバータ１０は、図３
と比較し、クロック信号供給部１１とタイミング制御部
１４とが追加されている点が異なっている。先ずタイミ
ング制御部１４について説明する。タイミング制御部１
４のアンドゲート１４ａ〜１４ｇの各出力は、基準電圧
生成部１３に備えられたスイッチ１３S1〜１３S7の、そ
れらスイッチ１３S1〜１３ S7をオン，オフさせるための
各端子にそれぞれ接続されている。またアンドゲート１
４ａ，１４ｃ，１４ｄ，１４ｅ，１４ｇの各一方の入力
は、後述するクロック信号供給部１１の端子ＯＵＴ３に
接続されている。またそれらアンドゲート１４ａ，１４
ｃ，１４ｄ，１４ｅ，１４ｇの各他方の入力にはタイミ
ング信号ＧＣ１，ＧＢ１，ＧＣ２，ＧＡ１，ＧＣ３，Ｇ
Ｂ２，ＧＣ４がそれぞれ入力される。一方、アンドゲー
ト１４ｂ，１４ｆの各一方の入力は、クロック信号供給
部１１の端子ＯＵＴ４に接続されている。またそれらの
アンドゲート１４ｂ，１４ｆの各他方の入力にはタイミ
ング信号ＧＢ１，ＧＢ２がそれぞれ入力される。
と比較し、クロック信号供給部１１とタイミング制御部
１４とが追加されている点が異なっている。先ずタイミ
ング制御部１４について説明する。タイミング制御部１
４のアンドゲート１４ａ〜１４ｇの各出力は、基準電圧
生成部１３に備えられたスイッチ１３S1〜１３S7の、そ
れらスイッチ１３S1〜１３ S7をオン，オフさせるための
各端子にそれぞれ接続されている。またアンドゲート１
４ａ，１４ｃ，１４ｄ，１４ｅ，１４ｇの各一方の入力
は、後述するクロック信号供給部１１の端子ＯＵＴ３に
接続されている。またそれらアンドゲート１４ａ，１４
ｃ，１４ｄ，１４ｅ，１４ｇの各他方の入力にはタイミ
ング信号ＧＣ１，ＧＢ１，ＧＣ２，ＧＡ１，ＧＣ３，Ｇ
Ｂ２，ＧＣ４がそれぞれ入力される。一方、アンドゲー
ト１４ｂ，１４ｆの各一方の入力は、クロック信号供給
部１１の端子ＯＵＴ４に接続されている。またそれらの
アンドゲート１４ｂ，１４ｆの各他方の入力にはタイミ
ング信号ＧＢ１，ＧＢ２がそれぞれ入力される。
【００１６】次にクロック信号供給部１１について、図
１に加え図２も参照して説明する。図２は、図１に示す
Ａ／Ｄコンバータ１０のタイミングチャートである。ク
ロック信号供給部１１は、図２に示すような、互いにタ
イミングの重なりが防止された第１のクロック信号ＣＬ
Ｋ１および第２のクロック信号ＣＬＫ２からなる第１の
ノンオーバラップ二相クロックを生成する。生成された
第１のクロック信号ＣＬＫ１，第２のクロック信号ＣＬ
Ｋ２は、出力端子ＯＵＴ１，ＯＵＴ２からそれぞれ出力
される。出力された第１のクロック信号ＣＬＫ１，第２
のクロック信号ＣＬＫ２はコンパレータ部１２のスイッ
チ１２ａ，１２ｂの、それらスイッチ１２ａ，１２ｂを
オン、オフさせるための各端子にそれぞれ入力される。
１に加え図２も参照して説明する。図２は、図１に示す
Ａ／Ｄコンバータ１０のタイミングチャートである。ク
ロック信号供給部１１は、図２に示すような、互いにタ
イミングの重なりが防止された第１のクロック信号ＣＬ
Ｋ１および第２のクロック信号ＣＬＫ２からなる第１の
ノンオーバラップ二相クロックを生成する。生成された
第１のクロック信号ＣＬＫ１，第２のクロック信号ＣＬ
Ｋ２は、出力端子ＯＵＴ１，ＯＵＴ２からそれぞれ出力
される。出力された第１のクロック信号ＣＬＫ１，第２
のクロック信号ＣＬＫ２はコンパレータ部１２のスイッ
チ１２ａ，１２ｂの、それらスイッチ１２ａ，１２ｂを
オン、オフさせるための各端子にそれぞれ入力される。
【００１７】またクロック信号供給部１１は、第１のク
ロック信号ＣＬＫ１に基づいて、図２に示す信号ａ，ｂ
を生成し、また第２のクロック信号ＣＬＫ２に基づい
て、図２に示す信号ｃ，ｄを生成する。生成された信号
ａ，ｂ，ｃ，ｄのうち信号ａの立上りと信号ｃの立下り
で第３のクロック信号ＣＬＫ３を生成し、信号ｂの立上
りと信号ｄの立下りで第４のクロック信号ＣＬＫ４を生
成する。このようにして第３のクロック信号ＣＬＫ３と
第４のクロック信号ＣＬＫ４が生成される。これら第３
のクロック信号ＣＬＫ３と第４のクロック信号ＣＬＫ４
は、互いにタイミングの重なりが防止された第２のノン
オーバラップ二相クロックを構成する。
ロック信号ＣＬＫ１に基づいて、図２に示す信号ａ，ｂ
を生成し、また第２のクロック信号ＣＬＫ２に基づい
て、図２に示す信号ｃ，ｄを生成する。生成された信号
ａ，ｂ，ｃ，ｄのうち信号ａの立上りと信号ｃの立下り
で第３のクロック信号ＣＬＫ３を生成し、信号ｂの立上
りと信号ｄの立下りで第４のクロック信号ＣＬＫ４を生
成する。このようにして第３のクロック信号ＣＬＫ３と
第４のクロック信号ＣＬＫ４が生成される。これら第３
のクロック信号ＣＬＫ３と第４のクロック信号ＣＬＫ４
は、互いにタイミングの重なりが防止された第２のノン
オーバラップ二相クロックを構成する。
【００１８】ここで便宜上第３のクロック信号ＣＬＫ３
が入力されるアンドゲート１４ａ，１４ｃ，１４ｄ，１
４ｅ，１４ｇを「第１のグループ回路」、第４のクロッ
ク信号ＣＬＫ４が入力されるアンドゲート１４ｂ，１４
ｆを「第２のグループ回路」と呼ぶ。図２に示すタイミ
ング信号ＧＡ１が未だ‘Ｈ’レベルにある間にタイミン
グ信号ＧＢ１もしくはＧＢ２が‘Ｈ’レベルに立ち上が
ったとしても、タイミング信号ＧＡ１は「第１のグルー
プ回路」に入力されているため、第３のクロック信号Ｃ
ＬＫ３により、タイミング信号Ａ１に変換される。一
方、タイミング信号ＧＢ１，ＧＢ１は、「第２のグルー
プ回路」に入力されているため、第４のクロック信号に
より、タイミング信号Ｂ１，Ｂ２にそれぞれ変換され
る。このため、タイミング信号Ａ１が‘Ｈ’レベルにあ
るタイミングと、タイミング信号Ｂ１もしくはＢ２が
‘Ｈ’レベルにあるタイミングとがオーバラップするこ
とはない。
が入力されるアンドゲート１４ａ，１４ｃ，１４ｄ，１
４ｅ，１４ｇを「第１のグループ回路」、第４のクロッ
ク信号ＣＬＫ４が入力されるアンドゲート１４ｂ，１４
ｆを「第２のグループ回路」と呼ぶ。図２に示すタイミ
ング信号ＧＡ１が未だ‘Ｈ’レベルにある間にタイミン
グ信号ＧＢ１もしくはＧＢ２が‘Ｈ’レベルに立ち上が
ったとしても、タイミング信号ＧＡ１は「第１のグルー
プ回路」に入力されているため、第３のクロック信号Ｃ
ＬＫ３により、タイミング信号Ａ１に変換される。一
方、タイミング信号ＧＢ１，ＧＢ１は、「第２のグルー
プ回路」に入力されているため、第４のクロック信号に
より、タイミング信号Ｂ１，Ｂ２にそれぞれ変換され
る。このため、タイミング信号Ａ１が‘Ｈ’レベルにあ
るタイミングと、タイミング信号Ｂ１もしくはＢ２が
‘Ｈ’レベルにあるタイミングとがオーバラップするこ
とはない。
【００１９】また、タイミング信号ＧＢ１もしくはＧＢ
１と、タイミング信号ＧＣ１〜ＧＣ４のいずれか１つの
信号とがオーバラップする場合が発生しても、同様にし
て第３，第４のクロック信号により、タイミング信号Ｂ
１もしくはＢ２、タイミング信号Ｃ１〜Ｃ４のうちいず
れか１つの信号にそれぞれ変換されるため、やはりオー
バラップすることはない。従って、基準電圧生成部１３
のスイッチが同時にオンされ抵抗どうしが短絡して電源
系やグラウンド系にノイズが発生することが防止され
る。このようにノイズの発生が防止されたＡ／Ｄコンバ
ータ１０において、入力されたアナログ電圧ＶAIN と基
準電圧生成部１３の基準電圧ＶREF とを、前述したよう
にコンパレータ部１２で比較してＡ／Ｄ変換するため、
高精度なＡ／Ｄ変換が行なわれる。
１と、タイミング信号ＧＣ１〜ＧＣ４のいずれか１つの
信号とがオーバラップする場合が発生しても、同様にし
て第３，第４のクロック信号により、タイミング信号Ｂ
１もしくはＢ２、タイミング信号Ｃ１〜Ｃ４のうちいず
れか１つの信号にそれぞれ変換されるため、やはりオー
バラップすることはない。従って、基準電圧生成部１３
のスイッチが同時にオンされ抵抗どうしが短絡して電源
系やグラウンド系にノイズが発生することが防止され
る。このようにノイズの発生が防止されたＡ／Ｄコンバ
ータ１０において、入力されたアナログ電圧ＶAIN と基
準電圧生成部１３の基準電圧ＶREF とを、前述したよう
にコンパレータ部１２で比較してＡ／Ｄ変換するため、
高精度なＡ／Ｄ変換が行なわれる。
【００２０】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータは、第１のノンオーバラップ二相クロック信号
に基づいた第２のノンオーバラップ二相クロックで基準
電圧生成部の複数のスイッチのうちのいずれか１つずつ
の各スイッチが順次閉成されるように制御するものであ
るため、基準電圧生成部の各スイッチどうしが同時にオ
ンされる場合がなく、従って抵抗どうしが短絡し電源電
流が急激に変動するようなことはなく、電源系やグラウ
ンド系に発生するノイズが低減されて高精度にＡ／Ｄ変
換が行なわれる。
ンバータは、第１のノンオーバラップ二相クロック信号
に基づいた第２のノンオーバラップ二相クロックで基準
電圧生成部の複数のスイッチのうちのいずれか１つずつ
の各スイッチが順次閉成されるように制御するものであ
るため、基準電圧生成部の各スイッチどうしが同時にオ
ンされる場合がなく、従って抵抗どうしが短絡し電源電
流が急激に変動するようなことはなく、電源系やグラウ
ンド系に発生するノイズが低減されて高精度にＡ／Ｄ変
換が行なわれる。
【図１】本発明のＡ／Ｄコンバータの一実施例の回路図
である。
である。
【図２】図１に示すＡ／Ｄコンバータのタイミングチャ
ートである。
ートである。
【図３】従来のＡ／Ｄコンバータの回路図である。
【図４】図３に示すＡ／Ｄコンバータのタイミングチャ
ートである。
ートである。
１０ Ａ／Ｄコンバータ １１ クロック信号供給部 １２ コンパレータ部 １２ａ，１２ｂ，１２ｃ，１３S1，１３S7 スイッチ １２ｄ コンデンサ １２ｅ，１２ｆ インバータ １２ｇ ラッチ １３ 基準電圧生成部 １３r1〜１３r6 抵抗 １４ タイミング制御部 １４ａ〜１４ｇ アンドゲート
Claims (1)
- 【請求項１】 アサートされているタイミングの重なり
が防止された第１のクロック信号および第２のクロック
信号からなる第１のノンオーバラップ二相クロック信号
と、前記第１のクロック信号がアサートされるタイミン
グで交互にアサートされるとともに前記第２のクロック
信号がネゲートされるタイミングで交互にネゲートされ
る第３のクロック信号および第４のクロック信号からな
る第２のノンオーバラップ二相クロック信号とを、入力
もしくは生成するクロック信号供給部、 インバータと、一端が前記インバータの入力端子に接続
されたコンデンサと、一端にアナログ入力信号が印加さ
れるとともに他端が前記コンデンサの他端に接続され
た、前記第１のクロック信号がアサートされている間閉
成される開閉自在な第１のスイッチと、一端が前記コン
デンサの前記他端に接続された、前記第２のクロック信
号がアサートされている間閉成される開閉自在な第２の
スイッチと、前記インバータの入力端子と該インバータ
の出力端子との間を、開閉自在に、前記第１のクロック
信号がアサートされている間短絡する第３のスイッチと
を有するコンパレータ部、 第１の基準電圧と第２の基準電圧との間に互いに直列に
接続された複数の抵抗と、複数のスイッチを備え各スイ
ッチの一端がそれぞれ前記第１の基準電圧、前記複数の
抵抗の各接続点、および前記第２の基準電圧からなる群
の中の一部もしくは全部に１つずつ接続され、各スイッ
チの他端が互いに接続されるとともに互いに接続された
他端が前記第２のスイッチの他端に接続されてなるスイ
ッチ群とを有する基準電圧生成部、および前記第３のク
ロック信号および前記第４のクロック信号のうちのいず
れか一方のクロック信号がアサートされている、順次隣
接する複数の各タイミングで前記スイッチ群を構成する
複数のスイッチのうちのいずれか１つずつの各スイッチ
が順次閉成されるように、これら複数のスイッチの閉成
のタイミングを制御するタイミング制御部を備えたこと
を特徴とするＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07064076A JP3113790B2 (ja) | 1995-03-23 | 1995-03-23 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07064076A JP3113790B2 (ja) | 1995-03-23 | 1995-03-23 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08265151A JPH08265151A (ja) | 1996-10-11 |
| JP3113790B2 true JP3113790B2 (ja) | 2000-12-04 |
Family
ID=13247642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07064076A Expired - Fee Related JP3113790B2 (ja) | 1995-03-23 | 1995-03-23 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113790B2 (ja) |
-
1995
- 1995-03-23 JP JP07064076A patent/JP3113790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08265151A (ja) | 1996-10-11 |
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