CN117614422A - 比较时钟产生电路及用于规避比较器亚稳态的方法 - Google Patents

Abstract

本申请涉及集成电路技术领域，公开一种比较时钟产生电路，包括：比较器，输入端接收输出电压信号，输出端输出逻辑信号；与门，输入端与比较器的输出端连接；延迟单元，输入端与门输出端连接，输出端与比较器的时钟信号输入端连接；以对与门输出信号进行延迟，产生比较器的时钟；带延迟的反相单元，输入端与延迟单元的输出端连接，输出端与与门的输入端连接；被配置为当比较器进入亚稳态时，延迟后输出第一逻辑信号；其中，第一逻辑信号为低电平信号。该电路以简单的电路结构，防止比较器长时间处于亚稳态。本申请还公开一种逐次逼近模数转换器及用于规避比较器亚稳态的方法。

Description

比较时钟产生电路及用于规避比较器亚稳态的方法

技术领域

本申请涉及模拟集成电路技术领域，例如涉及一种比较时钟产生电路、逐次逼近模数转换器及用于规避比较器亚稳态的方法。

背景技术

典型的异步比较时钟(如图1)控制方式为：在比较器时钟为逻辑0时，比较器正、负极输出端均输出逻辑1。在比较器时钟信号为逻辑1时，若比较器正极输入端电压大于比较器负极输入端电压，则比较器正极输出端输出逻辑1，比较器负极输出端输出逻辑0。若比较器正极输入端电压小于比较器负极输入端电压，比较器正极输出端输出逻辑0，比较器负极输出端输出逻辑1。

然而，在比较器正、负极输入端电压相差较小时，比较器有可能进入亚稳态。即比较器时钟输入逻辑1，比较器正负极输出端均输出1，比较器时钟长时间无法由逻辑1翻转至逻辑0。在应用于较高采样率的逐次逼近型模数转换器时，比较器的亚稳态会导致在规定量化时间内，逐次逼近模数转换器无法完成数据转换，进而输出错误的量化结果。

相关技术中公开一种亚稳态修正电路、逐次逼近型模数转换电路，通过引入与门、延迟线和触发器来检测修正比较器的亚稳态。

在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：

相关技术需要检测电路检测比较器的亚稳态，增加电路结构。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供了一种比较时钟产生电路、逐次逼近模数转换器及用于规避比较器亚稳态的方法，通过简单的电路结构，以规避比较器长时间处于亚稳态。

在一些实施例中，所述电路包括：

比较器，输入端接收输出电压信号，输出端输出逻辑信号；与门，输入端与比较器的输出端连接；延迟单元，输入端与门输出端连接，输出端与比较器的时钟信号输入端连接；以对与门输出信号进行延迟，产生比较器的时钟；带延迟的反相单元，输入端与延迟单元的输出端连接，输出端与与门的输入端连接；被配置为当比较器进入亚稳态时，延迟后输出第一逻辑信号；其中，第一逻辑信号为低电平信号。

在一些实施例中，所述逐次逼近模数转换器包括：如前述的比较器时钟产生电路。

在一些实施例中，比较器时钟产生电路包括比较器、与门和带延迟的反相单元，带延迟的反相单元的输入端与比较器的时钟输入端连接，输出端与与门的输入端相连；所述方法包括：

在比较器处于亚稳态的情况下，带延迟的反相单元输出的逻辑信号在延迟后由第二逻辑信号翻转为第一逻辑信号；在比较器处于正常工作状态的情况下，带延迟的反相单元输出的逻辑信号保持不变。

本公开实施例提供的比较时钟产生电路、逐次逼近模数转换器及用于规避比较器亚稳态的方法，可以实现以下技术效果：

比较时钟产生电路中引入带延迟的反相单元，当比较器进入压稳态时，带延迟的反相单元的输入端信号为第二逻辑信号。经延迟后，带延迟的反相单元的输出端信号跳转为第一逻辑信号。再经与门逻辑运算、延迟单元延迟后，比较器的时钟信号跳变为第一逻辑信号。这样，比较器从亚稳态恢复至正常工作状态，防止比较器长时间处于亚稳态。且带延迟的反相器结构比较简单，不会增加比较器时钟产生电路的复杂性。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是典型的异步比较时钟的结构示意图；

图2是本公开实施例提供的一个比较时钟产生电路的结构示意图；

图3是本公开实施例提供的一个带延迟的反相单元的电路图；

图4是本公开实施例提供的一个比较器时钟产生电路内部信号时序图；

图5是本公开实施例的一个用于规避比较器亚稳态的方法示意图。

附图说明：

10：比较器；20：与门；30：延迟单元；40：带延迟的反相单元。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

本公开实施例中，术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本公开实施例及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本公开实施例中的具体含义。

另外，术语“设置”、“连接”、“固定”应做广义理解。例如，“连接”可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本公开实施例中的具体含义。

除非另有说明，术语“多个”表示两个或两个以上。

本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。

术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。

术语“对应”可以指的是一种关联关系或绑定关系，A与B相对应指的是A与B之间是一种关联关系或绑定关系。

结合图2所示，比较器时钟产生电路包括：比较器10、与门20、延迟单元30和带延迟的反相单元40。其中，比较器10，输入端接收输出电压信号，输出端输出逻辑信号。与门20，输入端与比较器的输出端连接，输出端一路与比较器的时钟信号输入端连接，另一路与延迟单元的输入端连接。延迟单元30，输入端与门输出端连接，输出端与比较器的时钟信号输入端连接；用于对与门输出信号进行延迟，以产生比较器的时钟。带延迟的反相单元40，输入端与延迟单元的输出端连接，输出端与与门的输入端连接；被配置为当比较器进入亚稳态时，延迟后输出第一逻辑信号。其中，第一逻辑信号为低电平信号。

这里，比较器10的输入端包括正极输入端和负极输入端，输出端也包括正极输出端和负极输出端。与门20的输入端包括第一输入端、第二输入端和第三输入端。其中，与门的第一输入端、第二输入端分别与比较器10的负极、正极输出端连接，第三输入端与带延迟的反相单元40的输出端连接。

在比较器10的时钟逻辑(即比较器的时钟信号输入端的信号)为第一逻辑信号(即CKL＝0时)，不管比较器的正极输入端和负极输入端电压的大小关系如何，比较器的正极输出端和负极输出端均输出第二逻辑信号即逻辑1。而后，经与门20运算及延迟单元延迟后，比较器的时钟逻辑由0跳变为1。在比较器的时钟逻辑为1时，如果比较器的正极输入端电压大于负极输入端电压，则正极输出端输出第二逻辑信号1，负极输出端输出第一逻辑信号0。如果比较器的正极输入端电压小于负极输入端电压，则正极输出端输出第一逻辑信号0，负极输出端输出第二逻辑信号1。因这种情况下，比较器的正、负输出端必定存在一端信号为第一逻辑信号，故经与门运算后输出第一逻辑信号。经延迟单元延迟后，比较器的时钟信号由1跳变为0。如此反复，以完成比较器时钟的产生。

带延迟的反相单元40的基本控制逻辑是，在输入端信号为第一逻辑信号时，输出端输出第二逻辑信号。在输入端信号为第二逻辑信号时，输出端延迟输出第一逻辑信号。在比较器10进入亚稳态时，比较器的时钟信号为第二逻辑信号，且比较器的正极、负极输出端信号均保持在第二逻辑信号。经与门20运算、延迟单元30延迟后输出第二逻辑信号至带延迟的反相单元的输入端；带延迟的反相单元的输出端延迟输出第一逻辑信号。此时，比较器的正极、负极输出端信号仍保持在第二逻辑信号，与门的三个输入端信号分别为第二逻辑信号、第二逻辑信号和第一逻辑信号，故与门输出第一逻辑信号。而后经延迟单元延迟后，比较器的时钟信号跳变为第一逻辑信号。如此，比较器从亚稳态恢复至正常工作状态，防止比较器长时间处于亚稳态。

采用本公开实施例提供的比较器时钟产生电路，在比较器时钟产生电路中引入带延迟的反相单元，当比较器进入压稳态时，带延迟的反相单元的输入端信号为第二逻辑信号。经延迟后，带延迟的反相单元的输出端信号跳转为第一逻辑信号。再经与门运行、延迟单元延迟后，比较器的时钟信号跳变为第一逻辑信号。这样，比较器从亚稳态恢复至正常工作状态，防止比较器长时间处于亚稳态。且带延迟的反相器结构比较简单，不会增加比较器时钟产生电路的复杂性。

可选地，带延迟的反相单元40在输入端信号由第一逻辑信号翻转为第二逻辑信号时，输出端信号经过延迟后从第二逻辑信号翻转为第一逻辑信号。在输入端信号由第二逻辑信号翻转为第一逻辑信号时，输出端信号立即从第一逻辑信号翻转为第二逻辑信号。

这里，对带延迟的反相单元的具体控制逻辑进行了说明。可以理解地，在比较器进入亚稳态时，比较器的时钟信号为第二逻辑信号，且正、负极输出端均为第二逻辑信号。此时，带延迟的反相单元的输入信号由第一逻辑信号翻转为第二逻辑信号。而后，经延迟输出端信号由第二逻辑信号翻转为第一逻辑信号。进而，与门输出第一逻辑信号，比较器的时钟信号翻转为第一逻辑信号。同时，带延迟的反相器输入端信号翻转为第一逻辑信号，输出端信号立即翻转为第二逻辑信号。这样，比较器在时钟信号为第一逻辑信号时，输出信号均为第二逻辑信号，且带延迟的反相器输出信号也为第二逻辑信号。故与门逻辑运算后方能输出第二逻辑信号，时钟信号由第一逻辑信号翻转为第二逻辑信号，如此反复。

此外，因带延迟的反相单元的输入端在第一逻辑翻转为第二逻辑信号时，输出延迟翻转。这使得比较器在正常工作时，尤其是比较器的时钟信号翻转为第二逻辑信号时；带延迟的反相单元的输入信号也翻转为第二逻辑信号，因延迟作用，在带延迟的反相单元的输入信号翻转为第一逻辑信号之前，输出信号没有足够的时间翻转为第一逻辑信号，故输出信号仍保持为第二逻辑信号。这样，使得比较器的时钟信号由第二逻辑信号翻转为第一逻辑信号后，与门的三个输入端信号均为第二逻辑信号；从而保证与门输出第二逻辑信号；保证比较器的正常工作。

在比较器摆脱亚稳态时，带延迟的反相单元的输出端信号跳转为第一逻辑信号。经与门运行、延迟单元延迟后，比较器的时钟信号跳变为第一逻辑信号；同时，带延迟的反相单元的输出信号也立刻由第一逻辑信号跳转为第二逻辑信号。从而保证比较器摆脱亚稳态后能够正常工作，即带延迟的反相单元的输出逻辑信号不影响时钟信号的逻辑。

可选地，在带延迟的反相单元40的输入端信号从第一逻辑信号翻转为第二逻辑信号时，输出端信号延迟时长大于比较器10时钟周期。

这里，对带延迟的反相单元的输入信号从第一逻辑信号翻转为第二逻辑信号时，输出信号的延迟时长进行了限定。具体地，基于其应用的模数转换器的分辨率和采样率综合确定，使得延迟时长不超过比较器能够容忍的处于亚稳态中的最长时长。如此，比较器时钟周期不发生短时间的紊乱；且保证在比较器正常工作时，带延迟的反相单元输出信号保持为第二逻辑信号。

可选地，带延迟的反相单元包括第一MOS管M1、第二MOS管M2、第一电阻R1和第一电容C1。其中，第一MOS管M1，栅极作为输入端，漏极作为输出端，源极连接电源。第二MOS管M2，栅极与第一MOS管的栅极连接，漏极连接第一MOS管的漏极，源极通过第一电阻R1接地；且第二MOS管M2的漏极通过第一电容C1接地。

结合图3和图4，带延迟的反相单元的输入端为VIN，输出端为VOUT。在输入端逻辑信号为第一逻辑信号时(即VIN＝0时)，第一MOS管M1导通，第二MOS管截止。电源VDD为第一电容C1充电，进而输出端输出第二逻辑信号(即VOUT＝1)。在VIN＝1时，第一MOS管截止，第二MOS管导通。第一电容上的电荷通过第一电阻泄放实现延迟，在第一电容放电结束后，VOUT＝0。故在比较器进入亚稳态时(参见图4中A点)，在带延迟的反相单元的输入端VIN从第一逻辑信号翻转为第二逻辑信号时，输出端VOUT经延迟后从第二逻辑信号翻转为第一逻辑信号。从而使比较器跳出亚稳态。

需要说明的是，在与门的输出信号为第二逻辑信号时，带延迟的反相单元的VIN＝1。第二MOS管导通，第一电容上的电压缓慢下降。在电压下降的过程中，还未达到使输出逻辑信号翻转为0时对应的低电位时，VIN翻转为0(即与门输出第一逻辑信号)，第一电容的电压迅速充电至高电位。故如果与门输出信号不长时间为第二逻辑信号(即比较器不进入亚稳态)，则第一电容上的电压一直处于高电位。进而，在比较器处于正常工作状态时，带延迟的反相单元输出信号一直保持在第二逻辑信号。

此外，带延迟的反相单元的延迟时长通过选取第一电阻R1的阻值确定。其中，第一电阻R1的阻值越大，带延迟的反相器的延迟时长越长。选取不同宽长比的第一MOS管M1，可以调节第一电容C1的充电时长。第一MOS管M1的宽长比越大，第一电容C1的充电时长越短。如此，在带延迟的反相单元在比较器处于亚稳态时，可以避免比较器长时间处于亚稳态。同时，还能保证比较器正常工作时，带延迟的反相单元输出逻辑输出信号保持为第二逻辑信号；避免对时钟信号逻辑产生干扰。

可选地，第一MOS管为PMOS管，第二MOS管为NMOS管。

这里，第一MOS管为上拉电路，第二MOS管为下拉电路。在NMOS管做下拉电路时，可以使栅源两端的电压Vgs始终大于开启的阈值电压Vth，从而在输入信号为高电平时，输出信号为低电平。同样地，PMOS管作为上拉电路时，其源极接电源，可以使栅源两端的电压Vgs始终小于开启的阈值电压Vth；从而在输入信号为低电平时，输出信号为高电平。如此，在同一时刻只有一个MOS管处于工作状态。

可选地，延迟单元30包括：2N个串接的反相器，N大于等于1。

这里，可以采用偶数个反相器组成延迟单元，具体地，反相器的数量取决于时钟信号的周期，以及每个反相器的延迟时长。这样，既实现了逻辑信号的延迟，又保证信号延迟前后的一致性。即偶数数量的反相器对信号翻转后，延迟前后信号逻辑不变。另外，需要说明的是，这里的反相器逻辑信号的传输延迟遵循反相器的基本逻辑原理，和前文的带延迟的反相单元的传输延迟不同。

可选地，延迟单元30的延迟时长根据比较器时钟周期确定。

这里，延迟单元的延迟时长不同对应的比较器时钟周期也不同。在不考虑比较器和与门传输信号延迟的情况下，比较器时钟周期取决于延迟单元的延迟时长。具体地，延迟单元的延迟时长为半个时钟周期，即延迟时长使得逻辑信号保持一定时长，这样，第一逻辑信号和第二逻辑信号的持续时长构成一个时钟周期。更进一步地，可以根据半个时钟周期和每个反相器的延迟时长，选择合适的反相器及数量；从而满足时钟周期的要求。

逐次逼近模数转换器包括：比较时钟产生电路。

这里，逐次逼近模数转换器包括前文的比较时钟产生电路。基于上述的比较时钟产生电路，避免了因比较器亚稳态导致的异步逻辑逐次逼近模数转换器输出错乱，有效提高了异步逻辑逐次逼近模数转换器的逻辑鲁棒性。

结合图5所示，本公开实施例提供一种用于规避比较器亚稳态的方法，包括：

S101，在比较器处于亚稳态的情况下，带延迟的反相单元输出逻辑信号在延迟后由第二逻辑信号翻转为第一逻辑信号。

S102，在比较器处于正常工作状态的情况下，带延迟的反相单元输出逻辑输出信号保持不变。

这里，引入带延迟的反相单元。当比较器进入亚稳态时，带延迟的反相单元输入为第二逻辑信号，经过延迟后，该带延迟的反相单元输出第一逻辑信号。比较器的时钟跳变为第一逻辑信号，从而防止比较器长期处于亚稳态，进而逐次逼近模数转换器可继续进行量化。其中，比较器处于亚稳态是指比较器的时钟信号为第二逻辑信号，且两个输出信号均为第二逻辑信号。

同时，带延迟的反相单元还具有在比较器正常工作时，保持输出信号不变的特性。从而保证在比较器正常工作时，带延迟的反相单元不会对时钟信号的逻辑进行干扰。

采用本公开实施例提供的用于规避比较器亚稳态的方法，在比较器时钟产生电路中引入带延迟的反相单元，当比较器进入压稳态时，带延迟的反相单元的输入端信号为第二逻辑信号。经延迟后，带延迟的反相单元的输出端信号跳转为第一逻辑信号，使得比较器的时钟信号跳变为第一逻辑信号。这样，比较器从亚稳态恢复至正常工作状态，防止比较器长时间处于亚稳态。

可选地，带延迟的反相单元输出逻辑输出信号保持不变包括：带延迟的反相单元输出逻辑输出信号保持为第二逻辑信号。

可以理解地，在比较器正常工作的情况下，只有反相器单元的输出信号保持为第二逻辑信号，才能保证比较器的时钟信号处于正常逻辑。具体地，在比较器时钟信号为逻辑0时，比较器正负输出端均输出逻辑1。同时在带延迟的反相单元输出1时，与门才输出逻辑1；进而时钟信号由逻辑0翻转为逻辑1。在比较器时钟为逻辑1时，比较器输出逻辑1和逻辑0，此时，带延迟的反相单元输出信号不影响与门输出逻辑0。结合时钟逻辑，故带延迟的反相单元输出信号保持为逻辑1。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。本公开的实施例并不局限于上面已经描述并在附图中示出的结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (10)

1.一种比较时钟产生电路，其特征在于，包括：

比较器，输入端接收输出电压信号，输出端输出逻辑信号；

与门，输入端与比较器的输出端连接；

延迟单元，输入端与门输出端连接，输出端与比较器的时钟信号输入端连接；以对与门输出信号进行延迟，产生比较器的时钟；

带延迟的反相单元，输入端与延迟单元的输出端连接，输出端与与门的输入端连接；被配置为当比较器进入亚稳态时，延迟后输出第一逻辑信号；其中，第一逻辑信号为低电平信号。

2.根据权利要求1所述的电路，其特征在于，

带延迟的反相单元在输入端信号从第一逻辑信号翻转为第二逻辑信号时，输出端信号延迟后从第二逻辑信号翻转为第一逻辑信号；

在输入端信号从第二逻辑信号翻转为第一逻辑信号时，输出端信号立刻从第一逻辑翻信号转为第二逻辑信号；

其中，第二逻辑信号为高电平信号。

3.根据权利要求2所述的电路，其特征在于，

在带延迟的反相单元的输入端信号从第一逻辑信号翻转为第二逻辑信号时，输出端信号延迟时长大于比较器时钟周期。

4.根据权利要求1至3任一项所述的电路，其特征在于，带延迟的反相单元包括：

第一MOS管，栅极作为输入端，漏极作为输出端，源极连接电源；

第二MOS管，栅极与第一MOS管的栅极连接，漏极连接第一MOS管的漏极，源极通过第一电阻接地；且第二MOS管的漏极通过第一电容接地。

5.根据权利要求4所述的电路，其特征在于，

第一MOS管为PMOS管，第二MOS管为NMOS管。

6.根据权利要求1所述的电路，其特征在于，延迟单元包括：

2N个串接的反相器，N大于或等于1。

7.根据权利要求6所述的电路，其特征在于，延迟单元的延迟时长根据比较器时钟周期确定。

8.一种逐次逼近模数转换器，其特征在于，包括：如权利要求1至7任一项所述的比较时钟产生电路。

9.一种用于规避比较器亚稳态的方法，其特征在于，应用于比较时钟产生电路，比较时钟产生电路包括比较器、与门和带延迟的反相单元，带延迟的反相单元的输入端与比较器的时钟输入端连接，输出端与与门的输入端相连；所述方法包括：

在比较器处于亚稳态的情况下，带延迟的反相单元输出逻辑信号在延迟后由第二逻辑信号翻转为第一逻辑信号；

在比较器处于正常工作状态的情况下，带延迟的反相单元输出的逻辑信号保持不变。

10.根据权利要求9所述的方法，其特征在于，带延迟的反相单元输出的逻辑信号保持不变包括：

带延迟的反相单元输出的逻辑信号保持为第二逻辑信号。