CN110545104A - 实施异步时钟生成的电路和方法 - Google Patents

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Abstract

本公开的实施例涉及实施异步时钟生成的电路和方法。描述了一种用于异步时钟生成的电路。电路包括被配置成接收模拟输入信号的第一比较器；被配置成接收该模拟输入信号的第二比较器；以及耦合到第一比较器和第二比较器的时钟电路；其中时钟电路生成用于第一比较器的第一异步时钟信号和用于第二比较器的第二异步时钟信号。还描述了一种提供异步时钟生成的方法。

Description

实施异步时钟生成的电路和方法
技术领域
本发明一般涉及集成电路装置，尤其涉及用于实施模数转换器的电路和方法。
背景技术
比较器经常用在模数转换器(ADC)中以做出与输入信号电压或电流水平相关的决策，其中通常相对于基准信号做出决定。在电路级上，可以使用钟控锁存电路装置来实施比较器。钟控锁存电路装置使比较器的输出锁存在输入到该比较器的高电源电平或低电源电平上。
逐次逼近寄存器ADC(SAR-ADC)是数模转换器，其在每个转换周期中，在所采样的输入电压和内部数字控制基准之间执行一系列比较和近似(即SA周期)，直到剩余差异小于预定义的误差阈值(VLSB)。在实际实施方式中，比较功能由钟控比较器实施，内部数字控制基准由DAC(数模转换器)实施。在一些SAR-ADC设计中，电容式数模转换器(CDAC)将输入采样信号保持在比较器的输入。在高速ADC中，CDAC的较小电容器值用于实现高转换速率。
对于转换周期中的每个逐次逼近(SA)循环，比较器延迟是限制转换器速度的重要因素。比较器延迟具有与时钟信号上升之后比较器的激活相关联的分量。该延迟通常是固定的，并且对输入电压振幅的依赖性很小。另一个延迟分量与比较器复位时间相关联。该延迟通常也被认为是恒定的，并且可以是总固定延迟的重要部分。比较器延迟中的第三个分量是与比较器的再生响应相相关联的可变延迟。该延迟是亚稳态延迟，并且随输入信号振幅而变化，因此对于较小的输入振幅，延迟较大。
在SAR转换周期中，由于比较器的可变延迟，每个SA循环持续时间将具有可变的最小持续时间。如果使用同步时钟方案来触发比较器，则必须在每个SA循环中分配比较器延迟的最坏情况估计。
因此，需要一种解决SAR转换周期中的延迟问题的ADC。
发明内容
描述了一种用于异步时钟生成的电路。电路包括第一比较器、第二比较器和时钟电路，第一比较器被配置成接收模拟输入信号、检测并报告有效判定条件，第二比较器被配置成接收该模拟输入信号、检测并报告有效判定条件，时钟电路耦合到第一比较器和第二比较器；其中时钟电路生成用于第一比较器的第一异步时钟信号和用于第二比较器的第二异步时钟信号。
还描述了一种异步时钟生成方法。方法包括将第一比较器配置成接收模拟输入信号，检测并报告有效判定条件；将第二比较器配置成接收模拟输入信号，检测并报告有效判定条件；以及将时钟电路耦合到第一比较器和第二比较器；由时钟电路生成用于第一比较器的第一异步时钟信号和用于第二比较器的第二异步时钟信号。
附图说明
图1是具有用于发送和接收数据的电路的集成电路的框图；
图2是可以在图1的接收器中实施的基于SAR的模数转换器电路的框图；
图3是用于实施异步时间基准信号的电路的框图；
图4是可以在图3的电路中使用的脉冲生成器的框图；
图5是可以在图3的比较器电路中使用的置位-复位电路的框图；
图6是示出图3的异步时钟生成器电路的操作的时序图；
图7是具有可以在图3的比较器电路中使用的单独的启动信号的置位-复位电路的框图；以及
图8是示出实施异步时钟生成器的方法的流程图。
具体实施方式
下面阐述的电路和方法涉及张弛振荡器，其为使用时间交织比较器的逐次逼近型ADC生成异步时钟基准。振荡器使用该比较器生成内部延迟，使得每个比较器有足够的时间在每个逐次逼近(SA)周期内达到有效比较。
实施允许独立地启动和复位异步时钟的时钟电路。如果SA周期在转换周期结束之前结束，则时钟电路通过使得能够在SA周期结束时停止时钟来节省功率。该电路还可以在异步时钟路径中实施可编程延迟，例如，可以用于相对于工艺、温度和电压(PVT)的变化而改善DAC设置时间。
一种用于改善SAR ADC速度的技术是在每个SA周期中检测比较器达到有效判定，并使用检测信号来触发下一个比较(下一个SA周期)。所得的时钟与ADC基准时钟异步，但是，在每个SA周期中，比较器仅分配必要的延迟而不是如在同步时钟方案中那样分配最差情况估计。
虽然说明书包括限定被认为是新颖的本发明的一个或多个实施方式的特征的权利要求，但是相信通过结合附图考虑本描述将更好地理解电路和方法。虽然公开了各种电路和方法，但是应当理解，电路和方法仅仅是本发明装置的示例，其可以以各种形式实施。因此，本说明书中公开的具体结构和功能细节不应当被解释为限制，而仅仅作为权利要求的基础，并且作为教导本领域技术人员以任何适当详细的结构不同地使用本发明的装置的代表性基础。另外，本文使用的术语和短语不旨在限制，而是为了提供电路和方法的可理解的描述。
首先转到图1，其示出了具有用于发送和接收数据的收发器的集成电路装置100的框图。具体地，输入/输出端口102耦合到控制电路104，控制电路104控制具有可配置逻辑元件109和其他可编程资源(诸如输入/输出块(IOB)和随机存取存储器块(BRAM))的可编程资源106。可以通过配置控制器110将配置数据提供给配置存储器108。配置数据使能可编程资源106的操作。存储器113可以耦合到控制电路104和可编程资源106。包括发送器和接收器的收发器电路114可以耦合到控制电路104、可编程资源106和存储器113，并且可以通过I/O端口116和117在集成电路处接收信号。其他I/O端口可以耦合到集成电路装置的电路，诸如，耦合到控制电路104的I/O端口118，如所示的。时钟网络120耦合到图1的电路的各种元件。虽然作为示例提供图1的电路，但是用于实施ADC电路的电路和方法可以使用其他电路元件。
现在转到图2，其示出了可以在图1的接收器中实施的基于SAR的模数转换器电路200的框图。基于SAR的模数转换器电路200包括作为单比特模数转换器操作的比较器电路202，其耦合到形成CDAC电路207的第一电容网络204和第二电容网络206。逐次逼近寄存器(SAR)电路208耦合到比较器电路202的输出，并控制第一电容网络204和第二电容网络206的操作，以确定输入信号的值。更具体地，第一控制线210包括多个控制线，该多个控制线具有用于控制对应的电容器的多个开关212中的每个开关的控制线。开关212包括耦合到在基准电压节点213处的基准电压(vref)的第一端子214和耦合到地电压(GND)的第二端子216。开关212使得能够将基准电压或地电压路由到开关的节点218，该节点218耦合到对应的电容器的第一端子。示出了6个电容器220-230，其中对应的开关212控制将基准电压或地电压施加到电容器的第一端子。每个电容器220-230的第二端子耦合到比较器电路202的第一输入232。模拟输入电压的差分对的第一输入电压(vin)也通过开关234耦合到输入232。
第二控制线240包括多个控制线，该多个控制线具有用于控制对应的电容器的多个开关242中的每个的控制线。每个开关242包括耦合到基准电压的第一端子244和耦合到地电压的第二端子246。开关242使得能够将基准电压或地电压路由到开关的节点248，该节点248耦合到对应的电容器的第一端子。示出了6个电容器250-260，其中对应的开关242控制将基准电压(在基准电压节点243处)或地电压施加到电容器的第一端子。每个电容器250-260的第二端子耦合到比较器电路202的第二端子262。模拟输入电压的差分对的第二输入电压(vip)也通过开关264耦合到输入端子262。差分数字输出von和vop耦合到SAR电路208的对应输入。具体地，比较器电路202的输出266耦合到SAR电路208的对应的输入267，并且输出268耦合到SAR电路208的对应输入269。在SAR电路的输出270处生成对输入电压vin和vip的确定。
在操作中，在第一阶段，开关234和开关264闭合，允许vin信号对电容器220-230充电，vip信号对电容器250-260充电，其中开关212被设置成使得节点218耦合到第二基准端子216，并且开关242被设置成使得节点248耦合到第二端子246以使电容器能够充电。输入232和输入262处的值表示与差分模拟输入信号vin和vip相关联的捕获的差分模拟输入信号。然后，开关212和开关242被顺序地去耦合，其中进行比较以确定输入信号的值。
现在转向图3，其示出了用于实施异步时间基准的异步时钟生成电路的框图。更具体地，图3的电路300包括第一比较器302，其具有被配置成接收输入信号的输入，在此示出为比较Vin和Vip的差分输入信号Vi。电路300在时钟输出处递送第一时钟信号(cka)以生成第一就绪信号(rdya)。第一就绪信号耦合到生成延迟的就绪信号vda的第一延迟元件304。第一脉冲生成器306接收延迟的就绪信号vda并生成第一脉冲信号vpa，如将参考图4更详细地描述的。图3的电路300还包括具有被配置成接收输入信号的输入的第二比较器308。电路300在时钟输出处接收第二时钟信号(ckb)以生成第二就绪信号(rdyb)。第二就绪信号耦合到生成延迟的就绪信号vdb的第二延迟元件310。第二脉冲生成器312接收延迟的就绪信号vdb并生成第一脉冲信号vpb。
动态逻辑电路314用作生成异步时钟信号的脉冲置位-复位锁存器。时钟电路被耦合成接收分别由脉冲生成器306和312生成的vpa和vpb信号，以及启动信号和复位信号，以生成时钟信号cka和ckb，如将参考图5和6更详细地描述的。根据一种实施方式，电路314为具有时间交织比较器的逐次逼近型ADC生成异步时钟基准。电路300使用比较器生成内部延迟，使得每个比较器有足够的时间在每个逐次逼近(SA)周期内达到有效比较。Rst是高速置位-复位装置的复位信号，启动是振荡启动信号。
通过将系统作为环形振荡器分析可以理解电路操作。在初始状态，假设系统处于复位状态(例如，rst为高并且启动为高)，cka、ckb、rdya、rdyb、vda、vdb为低并且vpa、vpb为高。当复位信号rst从高变为低时，电路将保持其状态直到启动信号到达(即，启动从高切换为低)。当启动信号到达时，clka从低变为高，比较器A将对其输入进行采样、评估数据、在其输出中放置有效的比较，并将rdya信号从低设置为高。在数字可控延迟Δt之后，信号vda将从低切换为高，这触发vpa中的脉冲。vpa脉冲将时钟ckb从低设置为高，并将时钟cka从高设置为低(即比较器A进入复位阶段)。比较器B将对其输入进行采样、评估数据、在其输出中放置有效比较，并将rdyb信号从低设置为高。在数字可控延迟Δt之后，信号vdb将从低切换为高，这触发vpb中的脉冲。vpb脉冲将时钟cka从低设置为高，并将时钟ckb从高设置为低(即比较器B进入复位阶段)。该振荡过程本身将重复进行，直到信号rst从低变为高(即，复位状态被激活)。一旦复位状态激活，vpa/vpb将被设置为高，其余信号将被设置为低。例如，可编程延迟可以通过连接在每个比较器的rdy输出和低压电源之间的一堆开关电容器来实施。
现在转到图4，其示出了可以在图3的比较器电路中使用的脉冲生成器400的框图。更具体地，延迟的就绪信号vda和vdb中的一个耦合到NAND门402的第一输入和一系列反相器404-408的输入，并且一系列反相器404-408的输出耦合到NAND门402的第二输入。电容器410包括耦合到反相器406的输入的第一端子和耦合到反相器406的输出的第二端子。
如图4中所示，通过NAND实施脉冲发生电路306和312，NAND的一个输入直接连接到输入信号，另一个输入连接到输入信号的延迟版本。当直接路径从0变为1时，NAND在其输入端看到两个高电压并变为低。在具有反相器的路径的延迟已经过去之后，NAND在其输入端看到一个高和一个低并且输出变为高。在该电路中使NAND输出为低的唯一条件是将两个NAND输入设置为高，这仅在输入的上升沿和延迟的路径将其输入反相的时刻之间的时间段发生。因此，电路在其输入的每个上升沿生成脉冲，其中脉冲持续时间是延迟路径中的延迟的持续时间。虽然在该例示例实施方式中的延迟路径是由串联的三个反相器实施的延迟路径，但是可以使用其他延迟电路。可以与中间的反相器并联地包括电容器410以增加延迟，而不会显著增加总占用面积。该电容器在中间反相器的输入处生成一等效电容器，其等效于中间电容器乘以中间反相器增益(即米勒效应)。
现在转向图5，其示出了可以在图3的比较器电路中使用的置位-复位电路的框图。更具体地，图5的置位-时钟电路500包括第一对电流路径，其包括在基准电压(例如VCC)与地之间并联耦合的具有第一串联的晶体管502-506的第一电流路径和具有第二串联的晶体管508-512的第二电流路径。图5的脉冲置位-复位电路500还包括第二对电流路径，其包括在基准电压和地之间并联耦合的具有串联的晶体管514-518的第三电流路径和第四串联的晶体管520-524。vpb信号耦合到晶体管514的栅极和反相器526的输入，反相器526的输出耦合到晶体管512的栅极。vpa信号耦合到晶体管508的栅极和反相器528的输入，反相器528的输出耦合到晶体管518的栅极。一对交叉耦合的反相器530和反相器532如所示的耦合在一起并且耦合在晶体管506和晶体管518的漏极之间。启动电路533接收启动信号，启动信号提供给晶体管502的栅极，并且通过具有串联的反相器534-538的延迟电路提供给晶体管504的栅极。电容器540耦合在反相器536的输入和反相器536的输出之间。rst信号被提供给晶体管506、510、516和524的栅极。晶体管506和512的漏极耦合在一起以生成ckb信号，晶体管518和524的漏极耦合在一起以生成cka信号。启动电路533接收第一启动信号以允许独立地启动和复位第一异步时钟信号，以通过在同步逼近周期结束时停止第一异步时钟信号来使得能够节省功率。
现在转向图6，时序图示出了图5的比较器电路的操作。当信号rst处于高电压时，晶体管506和晶体管524将输出电压ckb和cka拉至低电压。同时，晶体管510和晶体管516关断，避免了通过晶体管508-512和514-518的低电阻路径。当复位信号变为低电压时，电路保持在复位状态，直到启动信号到达(启动信号从高切换为低)。当启动信号从高切换为低时，晶体管502导通，并且假定晶体管504关断，输出ckb被拉到高电压电源。在由启动信号和晶体管504的栅极之间的延迟线限定的延迟之后，晶体管504被切断并且电路操作由vpa和vpb输入控制。
当vpa从高切换为低时，rst为低并且vpb为高，输出ckb通过晶体管508/510被拉高，并且在反相器延迟之后，输出cka通过晶体管518被拉低。
当vpb从高切换为低时，rst低并且vpb高，输出cka通过晶体管514/516被拉高，并且在反相器延迟之后，输出ckb通过晶体管512被拉低。增加了ckb和cka之间的背对背反相器，以确保ckb和cka处的电压仍然受电源电压的限制。添加晶体管520/522以保持在用于ckb和cka的节点中的寄生效应之间的对称性。
应当注意，虽然基于上升沿描述了图5，但是该架构可以容易地扩展到下降沿时钟。虽然该电路还假设就绪(rdy)信号具有反相逻辑，但是可以在就绪信号和延迟电路之间实施反相器以用于在正常操作模式期间的高复位状态和低开启。如果电路被配置成允许晶体管电压高于置位-复位电路中所使用的电源，则可以去除Q和Qb之间的反相器530和反相器532以增加速度并降低功率，但可能会使电路易受电荷注入和时钟馈通效应的影响。也就是说，Q和Qb可能高于和低于电源电压，在这种情况下可靠性可能是问题。如果需要，启动电路533可用于代替晶体管520和晶体管522，如参考图7所描述的。
现在转向图7，其示出了具有可以在图3的比较器电路中使用的单独的启动信号的电路700的框图。更具体地，第二启动电路702耦合到晶体管520和晶体管522，并且包括串联的反相器704-708，其具有跨反相器706的输入和输出耦合的电容器710。根据图7的实施方式，启动a与启动b分离地实施。通过实施2个独立的启动电路，可以在启动电路之间进行交替，例如用于校准目的。
现在转到图8，流程图示出了为时间交织比较器实施异步时钟生成的方法。更具体地，在框802处，第一比较器(诸如比较器302)被配置成接收模拟输入信号。在框804处，第二比较器(诸如比较器308)被配置成接收该模拟输入信号。在框806处，时钟电路(诸如时钟电路314)耦合到第一比较器和第二比较器。在框808处，由时钟电路生成用于第一比较器的第一异步时钟信号和用于第二比较器的第二异步时钟信号。
应当注意，第一比较器和第二比较器包括时间交织比较器。用于接收输入数据的电路还可以包括被配置成接收第一比较器的输出的第一可编程延迟元件，和被配置成接收第二比较器的输出的第二可编程延迟元件。时钟电路可以接收复位信号以用于生成第一异步时钟信号和第二异步时钟信号。时钟电路还可以接收启动信号，以允许独立地启动和复位第一异步时钟信号，并且允许通过在同步逼近周期结束时停止时钟来节省功率。根据一些实施方式，可以采用第一启动电路和第二启动电路。电路还可以包括一对背对背反相器，其耦合在用于生成第一异步时钟信号的第一输出和用于生成第二异步时钟信号的第二输出之间。该电路还可以包括电容式数模转换器，更具体地是逐次逼近寄存器模数转换器。
可以使用如所描述的图1-图7的电路，或使用一些其他合适的电路来实施图8的方法。虽然描述了该方法的特定要素，但应当理解，可以根据图1-图7的公开内容来实施该方法的附加要素或与该要素相关的附加细节。
因此可以理解，已经描述了用于实施针对时间交织比较器的异步时钟生成的新电路和方法。本领域技术人员将理解，将会看到包含所公开发明的各种替代和等同。因此，本发明不受前述实施方式的限制，而仅受所附权利要求的限制。

Claims (20)

1.一种用于生成异步时钟信号的电路，所述电路包括：
第一比较器，被配置成接收模拟输入信号；
第二比较器，被配置成接收所述模拟输入信号；和
时钟电路，耦合到所述第一比较器和所述第二比较器；
其中所述时钟电路生成用于所述第一比较器的第一异步时钟信号和用于所述第二比较器的第二异步时钟信号。
2.根据权利要求1所述的电路，其中所述第一比较器和所述第二比较器包括时间交织比较器。
3.根据权利要求1所述的电路，还包括：被配置成接收所述第一比较器的输出的第一延迟元件，和被配置成接收所述第二比较器的输出的第二延迟元件。
4.根据权利要求1所述的电路，其中所述时钟电路接收用于生成所述第一异步时钟信号和所述第二异步时钟信号的复位信号。
5.根据权利要求4所述的电路，还包括：第一启动电路，所述第一启动电路接收第一启动信号，以允许独立地启动和复位所述第一异步时钟信号，以通过在同步逼近周期结束时停止所述第一异步时钟信号来使得能够节省功率。
6.根据权利要求1所述的电路，还包括第二启动电路，其中所述第一启动电路和所述第二启动电路中的一个启动电路被选择以启动所述时钟电路。
7.根据权利要求1所述的电路，还包括一对背对背反相器，其耦合在用于生成所述第一异步时钟信号的第一输出和用于生成所述第二异步时钟信号的第二输出之间。
8.根据权利要求1所述的电路，其中用于接收输入数据的所述电路包括异步时钟生成电路。
9.根据权利要求8所述的电路，还包括SAR电路，所述SAR电路被耦合成接收所述第一比较器的输出和所述第二比较器的输出。
10.根据权利要求9所述的电路，还包括电容式数模转换器，其具有耦合到所述第一比较器和所述第二比较器的所述第一输入的第一多个电容器和耦合到所述第一比较器和所述第二比较器的第二输入的第二多个电容器。
11.一种生成异步时钟信号的方法，所述方法包括：
将第一比较器配置成接收模拟输入信号；
将第二比较器配置成接收所述模拟输入信号；以及
将时钟电路耦合到所述第一比较器和所述第二比较器；
通过所述时钟电路生成用于所述第一比较器的第一异步时钟信号和用于所述第二比较器的第二异步时钟信号。
12.根据权利要求11所述的方法，其中配置第一比较器和第二比较器包括将所述第一比较器和所述第二比较器配置成时间交织比较器。
13.根据权利要求11所述的方法，还包括将第一可编程延迟元件配置成接收所述第一比较器的输出并且将第二可编程延迟元件配置成接收所述第二比较器的输出。
14.根据权利要求11所述的方法，还包括：在所述时钟电路处接收用于生成所述第一异步时钟信号和所述第二异步时钟信号的复位信号。
15.根据权利要求11所述的方法，还包括：在所述时钟电路处接收启动信号，以允许独立地启动和复位所述第一异步时钟信号，以及允许通过在同步逼近周期结束时停止所述时钟来节省功率。
16.根据权利要求11所述的方法，还包括实施第一启动电路和第二启动电路。
17.根据权利要求11所述的方法，还包括耦合一对背对背反相器，所述一对背对背反相器耦合在用于生成所述第一异步时钟信号的第一输出和用于生成所述第二异步时钟信号的第二输出之间。
18.根据权利要求11所述的方法，还包括接收输入数据以实施逐次逼近寄存器模数转换器。
19.根据权利要求18所述的方法，其中所述逐次逼近寄存器模数转换器耦合到所述第一比较器的输出和所述第二比较器的输出。
20.根据权利要求18所述的方法，还包括实施电容式数模转换器，其具有耦合到所述第一比较器和所述第二比较器的所述第一输入的第一多个电容器和耦合到所述第一比较器和所述第二比较器的第二输入的第二多个电容器。
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