JP2016092590A - クロック生成回路、逐次比較型ａｄ変換器および集積回路 - Google Patents

Abstract

【課題】判定回数と分解能が一致するまでに要する時間を短縮することができるクロック生成回路、逐次比較型ＡＤ変換器および集積回路の提供を図る。【解決手段】第１クロックΦcを生成する第１ループ回路４１と、前記第１クロックとは異なる周期の第２クロックΦc1を生成する第２ループ回路４２と、を有し、前記第１クロックΦcの遅延量の変動を、前記第２クロックΦc1に基づいて調整し、周期が調整された前記第１クロックΦcを出力する。【選択図】図７

Description

本明細書で言及する実施例は、クロック生成回路、逐次比較型ＡＤ変換器および集積回路に関する。

近年、逐次比較型ＡＤ(Analog-to-Digital)変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く、比較的高速な変換時間を実現できるため、様々な用途に対して幅広く適用されている。逐次比較型ＡＤ変換器は、一般的な構成として、ＤＡＣ(Digital-to-Analog Converter)、コンパレータおよびＤＡＣ制御回路を含む。

逐次比較型ＡＤ変換器の全体的な動作としては、まず、サンプリング期間において、入力電圧をサンプルしてサンプル電圧として保持し、次の比較期間において、サンプル電圧と比較対象電圧を逐次比較する。

すなわち、コンパレータによる１回の比較動作で、１つのデジタルコードに対応する１つの比較対象電圧とサンプル電圧とを比較し、比較対象電圧とサンプル電圧との大小関係を判定する。

そして、コンパレータの比較結果出力に応じてＤＡＣ制御回路がデジタルコードを変化させることで、比較対象電圧値を大きな刻み幅のものから小さな刻み幅のものに変化させ、比較動作を逐次的にＮ回実行することで、Ｎビットのデジタルデータに変換する。

ところで、従来、逐次比較型ＡＤ変換器の動作クロック調整技術としては、様々な提案がなされている。

特開２０１１−０６１５９７号公報 特開２０１２−０３９４７５号公報 特開２０１２−１８２６３８号公報 特開平０７−１７０１８５号公報

上述のような逐次比較型ＡＤ変換器は、例えば、ＰＶＴ(Process/Voltage/Temperature)変動により、エッジの数が期待値(分解能と同じ回数)でなくなった場合、遅延量調整コードを１コードずつ変化させて遅延量を調整し、ループ動作周波数を調整している。

すなわち、比較期間において、所定のパルス信号(非同期クロック：Φc)のエッジに基づいて、コンパレータによる比較動作を逐次的にＮ回実行して、入力信号をＮビットのデジタルデータに変換している。

そのため、エッジの計数値が分解能より少ない場合には、所定回数のＡＤ変換が困難なため、ＡＤ変換精度の低下を招き、また、エッジの計数値が分解能より多い場合には、動作速度が速くなり過ぎるため、ＡＤ変換精度が劣化する虞がある。

このように、逐次比較型ＡＤ変換器は、ＰＶＴ変動が生じた場合(例えば、電圧や温度等が急変した場合)、遅延量の調整に要する時間が長くなり、エッジ計数値(判定回数)と分解能が一致するまでに時間を費やすことになる。

また、事前に電圧や温度を変化させて、各条件に応じた適切な遅延量を設定可能とすることが考えられる。この場合には、調整期間を短縮することはできるが、試験コスト、並びに、回路面積や消費電力の増加を招くことになる。

一実施形態によれば、第１クロックを生成する第１ループ回路と、前記第１クロックとは異なる周期の第２クロックを生成する第２ループ回路と、を有するクロック生成回路が提供される。

前記クロック生成回路は、前記第１クロックの遅延量の変動を、前記第２クロックに基づいて調整し、周期が調整された前記第１クロックを出力する。

開示のクロック生成回路、逐次比較型ＡＤ変換器および集積回路は、判定回数と分解能が一致するまでに要する時間を短縮することができるという効果を奏する。

図１は、逐次比較型ＡＤ変換器の一例を示すブロック図である。 図２は、図１に示す逐次比較型ＡＤ変換器における非同期クロック生成回路の一例を示すブロック図である。 図３は、逐次比較型ＡＤ変換器の動作の一例を示すタイミング図である。 図４は、逐次比較型ＡＤ変換器の動作の一例を説明するためのフローチャートである。 図５は、逐次比較型ＡＤ変換器が適切に動作している状態を説明するための図である。 図６は、逐次比較型ＡＤ変換器におけるクロック調整動作を説明するためのタイミング図である。 図７は、第１実施例のクロック生成回路(非同期クロック生成回路)を示すブロック図である。 図８は、図７に示す非同期クロック生成回路における論理回路の一例を示す図である。 図９は、図７に示す非同期クロック生成回路における遅延量可変回路の一例を示す図である。 図１０は、図９に示す遅延量可変回路の動作を説明するための図である。 図１１は、図７に示す非同期クロック生成回路における固定遅延回路の一例を示す図である。 図１２は、図７に示す非同期クロック生成回路における自励回路の例を示す図である。 図１３は、第１実施例の非同期クロック生成回路の動作を説明するためのタイミング図である。 図１４は、図７に示す非同期クロック生成回路における遅延調整量算出回路の一例を示すブロック図である。 図１５は、図７に示す非同期クロック生成回路における遅延量調整コードの算出処理の一例を説明するためのフローチャートである。 図１６は、図１５に示す遅延量調整コードの算出処理における真理値表の一例を示す図である。 図１７は、第２実施例のクロック生成回路(非同期クロック生成回路)を示すブロック図である。 図１８は、第２実施例の非同期クロック生成回路の動作を説明するためのタイミング図である。 図１９は、図１７に示す非同期クロック生成回路における遅延量調整コードの算出処理の一例を説明するためのフローチャートである。 図２０は、図１９に示す遅延量調整コードの算出処理における真理値表の一例を示す図である。 図２１は、第３実施例のクロック生成回路(非同期クロック生成回路)を示すブロック図である。 図２２は、図２１に示す非同期クロック生成回路における遅延量調整コードの算出処理の一例を説明するためのフローチャートである。 図２３は、図２２に示す遅延量調整コードの算出処理における真理値表の例を示す図である。 図２４は、本実施例の逐次比較型ＡＤ変換器が適用される無線受信装置の一例を示すブロック図である。 図２５は、本実施例の逐次比較型ＡＤ変換器が適用される超音波受信装置の一例を示すブロック図である。

まず、本実施例のクロック生成回路、逐次比較型ＡＤ変換器および集積回路を詳述する前に、図１〜図６を参照して、非同期クロック生成回路(クロック生成回路)、逐次比較型ＡＤ変換器および逐次比較型ＡＤ変換器の動作クロック調整方法の例およびその問題点を説明する。

図１は、逐次比較型ＡＤ変換器の一例を示すブロック図である。図１において、参照符号１１は、電荷再分配型ＤＡ変換器(容量ＤＡＣ：ＣＤＡＣ)、１２はコンパレータ、１３はＣＤＡＣ制御回路、そして、１４は非同期クロック生成回路を示す。

図１に示されるように、逐次比較型ＡＤ変換器１は、ＣＤＡＣ１１、コンパレータ１２、ＣＤＡＣ制御回路１３、および非同期クロック生成回路１４を含む。ＣＤＡＣ１１は、ＣＤＡＣ制御回路１３からのスイッチ切り替え制御信号(デジタルコード)ＣＳに基づいてアナログ電圧を生成する。

ここで、ＣＤＡＣ１１は、例えば、容量の比率が１：１：２：４：８：…とされた複数の容量素子(キャパシタ)および複数のスイッチ(スイッチ回路)を含み、複数のスイッチは、ＣＤＡＣ制御回路１３からのデジタルコードＣＳに従ってスイッチング制御される。

なお、ＣＤＡＣ１１としては、様々な構成のものを適用することができ、例えば、容量ＤＡＣ(ＣＤＡＣ)ではなく、抵抗ＤＡＣ、或いは、容量主ＤＡＣと抵抗副ＤＡＣを組み合わせたＤＡＣ回路であってもよい。また、ＣＤＡＣ１１およびコンパレータ１２は、相補信号ではなく、シングルエンドの信号を処理するものであってもよい。

まず、サンプリング期間において、ＣＤＡＣ１１により相補のアナログ入力信号(入力電圧)Ｖin+，Ｖin-をサンプリングし、サンプル電圧として保持する。次に、比較期間において、コンパレータ１２によりサンプル電圧と比較対象電圧を逐次比較する。

ここで、サンプル電圧と逐次比較を行う比較対象電圧は、デジタルコードＣＳに基づいて、例えば、基準電圧Ｖrefに対して、１／２Ｖref，１／４Ｖref，１／８Ｖref，…の刻み幅とされている。

そして、コンパレータ１２により、比較対象電圧とサンプル電圧との大小関係の比較を、逐次的にＮ回実行することで、サンプル電圧の電圧値に対応するＮビットのデジタルコード(デジタル出力)を求める。

すなわち、コンパレータ１２は、ＣＤＡＣ１１の出力であるアナログ電圧ＯＰ，ＯＭを入力として比較動作を実行する。また、ＣＤＡＣ制御回路１３は、コンパレータ１２の比較結果を示す出力ＱＯＰ，ＱＯＭに基づいてデジタルコードＣＳを逐次変化させ、外部クロックΦsのあるサイクルにおいてサンプリングした入力信号のデジタルコードを生成する。

ＣＤＡＣ１１は、例えば、外部クロックΦsが高レベル『Ｈ』の期間(サンプリング期間)において、アナログ入力電圧Ｖin+，Ｖin-を内部の容量素子に蓄える。具体的に、例えば、正側の複数の容量素子の各々に並列に入力電圧Ｖin+を印加し、各容量素子を入力電圧Ｖin+に等しい電圧値に充電する。

サンプリング終了後、正側の複数の容量素子の接続をスイッチ回路(複数のスイッチ)により切り替えることで、複数の容量素子の一端を例えば正側の参照電圧Ｖref＋とＧＮＤ(信号グラウンド)との何れかに選択的に接続し、他端を正側の共通の端子に接続する。これにより、電荷が再分配され、正側の共通の端子には、Ｖref＋およびＧＮＤの間を容量分割した電圧と入力電圧Ｖin+に応じた電位が現れる。

同様に、例えば、負側の複数の容量素子の各々に並列に入力電圧Ｖin-を印加し、各容量素子を入力電圧Ｖin-に等しい電圧値に充電する。サンプリング終了後、負側の複数の容量素子の接続をスイッチ回路により切り替えることで、複数の容量素子の一端を、例えば、負側の参照電圧Ｖref−とＧＮＤ(信号グラウンド)との何れかに選択的に接続し、他端を負側の共通の端子に接続する。これにより、電荷が再分配され、負側の共通の端子にはＶref−とＧＮＤとの間を容量分割した電圧と入力電圧Ｖin-とに応じた電位が現れる。

この正側の共通の端子と負側の共通の端子の２つの端子に現れる電位ＯＰ，ＯＭが、コンパレータ１２の２つの入力(相補入力)に与えられる。そして、スイッチ回路の接続をＣＤＡＣ制御回路１３からのデジタルコードＣＳにより制御することで、所望の比較対象電圧を生成する。なお、コンパレータ１２の２つの入力端子は、サンプリング期間において互いに短絡するようにしてもよい。

コンパレータ１２のリセット端子には、非同期クロック生成回路１４が生成するパルス信号(非同期クロック)Φcが入力される。この非同期クロックΦcは、ＣＤＡＣ制御回路１３にも供給され、逐次比較型ＡＤ変換器１の各部の逐次比較動作を同期させるクロックとして機能する。

ただし、非同期クロックΦcは、外部クロックΦsとは同期しておらず、その意味で、非同期クロックΦcを生成する回路１４は、非同期クロック生成回路と名前が付けられている。コンパレータ１２は、例えば、非同期クロックΦcの高レベル『Ｈ』期間に比較動作を実行し、非同期クロックΦcの低レベル『Ｌ』期間にはリセットされる(比較動作を停止する)。

従って、コンパレータ１２の２つの出力(相補出力)ＱＯＰおよびＱＯＭは、非同期クロックΦcの『Ｈ』期間には比較結果に応じた異なる電位になり、非同期クロックΦcの『Ｌ』期間には同一の電位になる。

ＣＤＡＣ制御回路１３は、コンパレータ１２の出力ＱＯＰ，ＱＯＭに基づいて、非同期クロックΦc(厳密には、非同期クロックΦcの信号遷移)に同期してデジタルコードを逐次変化させる。これにより、ＣＤＡＣ１１の内部のスイッチの接続状態を順次変化させながら、コンパレータ１２による比較動作を逐次行なう。

このように、逐次比較を行ないながらデジタルコードを変化させていくことで、参照電圧の１／２，１／４，１／８，…に対応する刻み幅で、ＣＤＡＣ１１の２つの出力電圧の差を小さくしていく。その結果、アナログ入力電位Ｖin+，Ｖin-の差に対応したデジタルコード(スイッチの状態)を、ＣＤＡＣ制御回路１３が検索する。

図２は、図１に示す逐次比較型ＡＤ変換器における非同期クロック生成回路１４の一例を示すブロック図である。図２に示されるように、非同期クロック生成回路１４は、論理回路１４１，遅延調整量算出回路(エッジ計数回路)１４２，排他的論理和(ＸＯＲ)回路１４４および遅延量(Δｔ)可変回路１４３を含む。

ＸＯＲ回路１４４は、コンパレータ１２の比較結果出力(相補出力)ＱＯＰ，ＱＯＭを受け取り、比較結果出力のアサートに応じて第１の信号値(例えば、『Ｈ』)を出力し、比較結果出力のネゲートに応じて第２の信号値(例えば，『Ｌ』)を出力する。すなわち、ＸＯＲ回路１４４は、ＱＯＰおよびＱＯＭが異なる電位になると『Ｈ』を出力し、ＱＯＰおよびＱＯＭが同一の電位になると『Ｌ』を出力する。

遅延量可変回路１４３は、コンパレータ１２の出力の信号状態変化を遅延させて生成した信号遷移によりコンパレータ１２をリセットする。すなわち、図２に示す例では、遅延量可変回路１４３は、コンパレータ１２の出力に応じた信号(ＸＯＲ回路１４４の出力)Ｓaを遅延させて反転することによりパルス信号Ｓbを生成する。

論理回路１４１は、例えば、レディ信号Ｓrdが『Ｌ』から『Ｈ』に変化すると、非同期クロックΦcを『Ｈ』にする。それ以降、レディ信号Ｓrdが『Ｈ』の状態に留まると、論理回路１４１は、遅延量可変回路１４３が出力するパルス信号Ｓbをそのまま素通りさせて、非同期クロックΦcとして出力する。

この例では、非同期クロックΦcの立ち下がりエッジによりコンパレータ１２はリセットされる。すなわち、非同期クロックΦcが『Ｌ』になるとコンパレータ１２の出力はネゲート状態になる(ＱＯＰおよびＱＯＭが同一の電位になる)。

このように、非同期クロックΦcの信号遷移は、コンパレータ１２の出力の信号状態変化(ＸＯＲ回路１４４の出力のエッジ)を遅延量可変回路１４３により遅延させて生成したものになっている。そして、この非同期クロックΦcの立ち下がりの信号遷移により、コンパレータ１２をリセットする。

遅延調整量算出回路１４２は、外部クロックΦsの１サイクルの間に発生する非同期クロックΦcの立ち下がりの信号遷移(立ち下がりエッジ)の個数を計数し、信号遷移の計数値に応じて遅延量可変回路１４３の遅延量を調整する。

例えば、遅延調整量算出回路１４２は、エッジ計数値が所定の数より大きい場合は、遅遅延量が小さくなったと判断して、遅延量可変回路１４３の遅延量を大きくするように調整し、エッジ計数値が所定の数より小さい場合は、遅延量が大きくなったと判断して、遅延量可変回路１４３の遅延量を小さくするように調整する。このようにして、非同期クロック生成回路１４は、外部クロックΦsに同期して、コンパレータ１２の動作クロック(パルス信号)Φcのエッジを計数し、遅延量Δtを調整する。

図３は、逐次比較型ＡＤ変換器の動作の一例を示すタイミング図であり、図４は、逐次比較型ＡＤ変換器の動作の一例を説明するためのフローチャートである。図３に示されるように、外部クロックΦsが『Ｈ』の期間がサンプリング期間であり、逐次比較型ＡＤ変換器１はサンプル状態にある。その後、外部クロックΦsが『Ｌ』になると、逐次比較期間になる。

逐次比較期間において、まず、レディ信号Ｓrdが『Ｈ』になり、非同期クロックΦcが『Ｈ』に立ち上がる(ステップＳＴ１１)。すなわち、レディ信号Ｓrdが『Ｈ』の期間において、図３に示す遅延量可変回路１４３が出力するパルス信号Ｓbをそのまま非同期クロックΦcとすればよい。

ここで、遅延量可変回路１４３が出力するパルス信号Ｓbは、図３に示されるように、初期状態において『Ｈ』になっており、これに応じて非同期クロックΦcも『Ｈ』になる。このように、非同期クロックΦcを最初に『Ｈ』に設定することにより、逐次比較期間の最初にコンパレータ１２による比較動作を実行させることができる。

さらに、非同期クロックΦcの『Ｈ』の期間にコンパレータ１２が比較動作を実行することにより、図３に示されるように、コンパレータ１２の出力電圧ＱＯＰおよびＱＯＭが比較結果に応じて互いに異なる電位になる(ステップＳＴ１２)。これに基づいて、ＸＯＲ回路１４４の出力信号Ｓaが『Ｌ』から『Ｈ』になる(ステップＳＴ１３)。

このＸＯＲ回路１４４の出力信号Ｓaを遅延量可変回路１４３により遅延量Δｔだけ遅延させて反転することにより、遅延量可変回路１４３の出力パルス信号Ｓbが生成される。すなわち、信号Ｓaの『Ｌ』から『Ｈ』への状態変化のΔｔ後に、パルス信号Ｓbが『Ｈ』から『Ｌ』へと状態変化する(ステップＳＴ１４)。

なお、図３の例では、前述したように、レディ信号Ｓrdが『Ｈ』の期間において、遅延量可変回路１４３の出力するパルス信号Ｓbをそのまま非同期クロックΦcとしている。そのため、パルス信号Ｓbの『Ｈ』から『Ｌ』への状態変化が非同期クロックΦcの『Ｈ』から『Ｌ』への状態変化として現れる(ステップＳＴ１５)。

そして、非同期クロックΦcの『Ｌ』の期間にコンパレータ１２が比較動作を停止することにより、コンパレータ１２の出力電圧ＱＯＰおよびＱＯＭが同一電位になる(ステップＳＴ１２)。これに基づいて、ＸＯＲ回路１４４の出力信号Ｓaが『Ｈ』から『Ｌ』になる(ステップＳＴ１３)。

その後、信号Ｓaの『Ｈ』から『Ｌ』への状態変化のΔｔ後にパルス信号Ｓbが『Ｌ』から『Ｈ』へと状態変化する(ステップＳＴ１４)。このパルス信号Ｓbの『Ｌ』から『Ｈ』への状態変化が非同期クロックΦcの『Ｌ』から『Ｈ』への状態変化として現れる(ステップＳＴ１５)。以降、ステップＳＴ１２からステップＳＴ１５の処理を繰り返すことにより、逐次比較処理が順次実行される。

図５は、逐次比較型ＡＤ変換器が適切に動作している状態を説明するための図であり、逐次比較型ＡＤ変換器１が８ビット分解能を有する場合の適切な動作を説明するためのものである。

前述したように、遅延調整量算出回路１４２は、外部クロックΦsの１サイクルの間に発生する非同期クロックΦcの立ち下がりエッジの個数を計数し、エッジの計数値に応じて遅延量可変回路１４３の遅延量を調整する。

例えば、エッジの計数値が所定の値となるように、遅延量可変回路１４３の遅延量を調整する。逐次比較型ＡＤ変換器１が８ビット分解能のものである場合、外部クロックΦsの１サイクルの間(より厳密には、１サイクルからサンプル期間を除いた逐次比較期間)に、８回の逐次比較動作を実行することが望ましい。すなわち、逐次比較期間において、コンパレータ１２の８回目の比較動作が完了してリセット状態になるまでの一連の動作が行なわれることが望ましい。

図５に示す例では、エッジ計数期間(＝逐次比較期間)に、コンパレータ１２をリセットさせる非同期クロックΦcの立ち下がりエッジが８回発生している。このように、エッジ計数値が８となるように制御することで、ＭＳＢ(ｂｉｔ８)からＬＳＢ(ｂｉｔ１)までの８つのビット値の全てを、比較動作により判定することができる。

図６は、逐次比較型ＡＤ変換器におけるクロック調整動作を説明するためのタイミング図であり、逐次比較型ＡＤ変換器１が４ビット分解能を有する場合のクロック調整動作を説明するためのものである。

ここで、図６(a)は、判定回数(比較回数)が不足している場合のクロック調整動作(遅延量Δｔの調整動作)を説明するためのものであり、図６(b)は、判定回数が過剰な場合のクロック調整動作を説明するためのものである。

前述したように、非同期クロック生成回路１４は、外部クロックΦsに同期して、パルス信号(コンパレータ１２の動作クロック)Φcのエッジ(立ち下がりエッジ)を計数し、遅延量Δtを調整する。すなわち、非同期クロック生成回路１４は、例えば、電圧や温度の急変により、エッジの数が期待値(分解能と同じ回数)でなくなった場合、遅延量調整コードＡＣdv(ＯＵＴ)を１コードずつ変化させて遅延量Δtを調整し、ループ動作周波数(すなわち、コンパレータ１２の動作クロックΦcの周波数)を調整する。

なお、エッジ計数と遅延量の調整は、同時ではなく、交互に処理する。また、非同期クロックΦcは、ＣＤＡＣ制御回路１３にも供給され、逐次比較型ＡＤ変換器１の各部の逐次比較動作を同期させるクロックとして利用される。さらに、図６(a)および図６(b)において、参照符号Ｓpdはパワーダウン信号を示し、逐次比較型ＡＤ変換器１(ＡＤＣ)は、Ｓpdが『Ｈ』のとき、パワーダウン状態となって停止し、Ｓpdが『Ｌ』のとき、動作状態になる。

まず、図６(a)は、例えば、エッジ計数期間Ｐc11における判定回数(比較回数)が『４』で適当(４ビットの分解能と同じ４回の立ち下がりエッジ)であるが、遅延量調整期間Ｐa11において、判定回数が『３』に変化した場合を示す。

すなわち、遅延量調整コードＯＵＴ(ＡＣdv)は、エッジ計数期間Ｐc11を含むサンプリング期間において、ＯＵＴ(n)＝初期値で、ＡＤＣは４回(分解能の４ビット分)判定を行う。そのため、次の遅延調整期間Ｐa11でも、ＯＵＴ(n+1)＝ＯＵＴ(n)＝初期値になる。

ここで、遅延調整期間Ｐa11において、電圧や温度等の急変により、非同期クロックΦcの立ち下がりエッジが『４』から『３』へ変化した場合、ＡＤＣは、３回しか判定を行うことができず、分解能が４ビットから３ビットへ低下して不適当(ＮＧ)になる。

さらに、次のエッジ計数期間Ｐc12では、遅延量の調整が困難なため、遅延量調整コードＯＵＴは、ＯＵＴ(n+2)＝ＯＵＴ(n+1)のままとなり、ＡＤＣは、３回しか判定を行うことができず、ＮＧになる。

このように、電圧や温度等の急変により、遅延量調整期間Ｐa11の遅延量Δｔ(n+1)が、エッジ計数期間Ｐc11の遅延量Δｔ(n)よりも大きくなると、遅延調整期間Ｐa11およびエッジ計数期間Ｐc12では、４回の判定動作(比較動作)を行うことが困難になる。すなわち、遅延調整期間Ｐa11およびエッジ計数期間Ｐc12において、判定回数が『３』となって『１』だけ不足するため、分解能は、４ビットから３ビットへ低下してＮＧになる。

そして、次の遅延調整期間Ｐa12において、直前のエッジ計数期間Ｐc12で計数した値に従って、遅延量を調整する。すなわち、遅延調整期間Ｐa12において、遅延量調整コードＯＵＴを、ＯＵＴ(n+3)＝ＯＵＴ(n+2)−１として、遅延量を１コード分だけ小さくなるように調整する。

ここで、遅延量の調整処理は、例えば、逐次比較型ＡＤ変換器１におけるＡＤ変換処理と並行して常時行うことができる。これは、次に、図６(b)を参照して説明する遅延量の調整処理、並びに、図７以降を参照して説明する各実施例の遅延量の調整処理でも同様であり、ＡＤ変換処理と並行して常時行うことができる。

なお、図６(a)では、遅延調整期間Ｐa12において、判定回数が『３』から『１』だけ増加して『４』に戻っているが、通常、遅延調整期間Ｐa12における遅延量を１コード分だけ小さくする処理を複数回繰り返すことで、判定回数を『４』に戻している。

従って、ＡＤＣ(逐次比較型ＡＤ変換器１)は、例えば、電圧や温度等の急変により、非同期クロックΦcの遅延量Δｔが大きくなって判定回数が不足すると、元の判定回数に戻してＡＤ変換処理を行うために、相当の時間を要することになる。

次に、図６(b)は、例えば、エッジ計数期間Ｐc21における判定回数が『４』で適当であるが、遅延量調整期間Ｐa21において、判定回数が『５』に変動した場合を示す。すなわち、遅延量調整コードＯＵＴは、エッジ計数期間Ｐc21を含むサンプリング期間において、ＯＵＴ(n)＝初期値で、ＡＤＣは４回(分解能の４ビット分)判定を行う。そのため、次の遅延調整期間Ｐa21でも、ＯＵＴ(n+1)＝ＯＵＴ(n)＝初期値になる。

ここで、遅延調整期間Ｐa21において、電圧や温度等の急変により、非同期クロックΦcの立ち下がりエッジが『４』から『５』へ変化した場合、ＡＤＣは、５回の判定動作を行うように時間設定され、余裕をもって４回の判定動作を行うことが困難になる。すなわち、ＡＤＣの変換速度が過剰なため、ＮＧ(不適当)になる。なお、ＡＤＣの分解能が４ビットの場合、５回目の判定動作は、行われない(停止される)。

さらに、次のエッジ計数期間Ｐc22では、遅延量の調整が困難なため、遅延量調整コードＯＵＴは、ＯＵＴ(n+2)＝ＯＵＴ(n+1)のままとなり、ＡＤＣは、５回の判定動作を行う過剰な変換速度で動作するため、ＮＧになる。

このように、電圧や温度等の急変により、遅延量調整期間Ｐa21の遅延量Δｔ(n+1)が、エッジ計数期間Ｐc21の遅延量Δｔ(n)よりも小さくなると、遅延調整期間Ｐa21およびエッジ計数期間Ｐc22では、時間的な余裕をもって４回の判定動作を行うことが困難になる。

そして、次の遅延調整期間Ｐa22において、直前のエッジ計数期間Ｐc22で計数した値に従って、遅延量を調整する。すなわち、遅延調整期間Ｐa22において、遅延量調整コードＯＵＴを、ＯＵＴ(n+3)＝ＯＵＴ(n+2)＋１として、遅延量を１コード分だけ大きくなるように調整する。

なお、図６(b)では、遅延調整期間Ｐa22において、判定回数が『５』から『１』だけ減少して『４』に戻っているが、通常、遅延調整期間Ｐa22における遅延量を１コード分だけ大きくする処理を複数回繰り返すことで、判定回数を『４』に戻している。

従って、逐次比較型ＡＤ変換器１は、例えば、電圧や温度等の急変により、非同期クロックΦcの遅延量Δｔが小さくなって判定回数が過剰になると、元の判定回数に戻してＡＤ変換処理を行うために、相当の時間を要することになる。

このように、上述した逐次比較型ＡＤ変換器１は、電圧や温度等の急変により、エッジの数が期待値(分解能と同じ回数)でなくなった場合、遅延量調整コードＡＣdvを１コードずつ変化させて遅延量Δｔを調整してループ動作周波数を制御している。

そのため、エッジの計数値が分解能より少ない場合には、所定回数のＡＤ変換が困難なため、相当の時間、逐次比較型ＡＤ変換器によるＡＤ変換の分解能の低下を招くことになる。

また、エッジの計数値が分解能より多い場合には、ＣＤＡＣ(１１)やコンパレータ(１２)の動作速度が速くなり過ぎるため、相当の時間、ＡＤ変換精度が劣化する虞がある。これらは、試験での歩留り低下や試験時間増加、並びに、システムの不具合発生の原因になる。

上述したように、例えば、図１〜図６を参照して説明した逐次比較型ＡＤ変換器は、電圧や温度等が急変した場合、遅延量Δｔの調整期間が長くなり、エッジ計数値と分解能が一致するまでに相当の時間を費やすことになる。

ところで、事前に電圧や温度を変化させて、各条件に応じた適切な遅延量調整コードＡＣdvを取得することが考えられる。この場合、調整期間を短くすることは可能だが、その分の試験コスト、並びに、回路面積や消費電力の増加を招き、逐次比較型ＡＤ変換器の特徴である小面積および低消費電力というメリットを打ち消してしまうことになる。

以下、クロック生成回路、逐次比較型ＡＤ変換器および集積回路の実施例を、添付図面を参照して詳述する。図７は、第１実施例のクロック生成回路(非同期クロック生成回路)を示すブロック図である。すなわち、図７に示す非同期クロック生成回路は、前述した図１に示す逐次比較型ＡＤ変換器１における非同期クロック生成回路１４として適用することができる。

図７と、前述した図２の比較から明らかなように、第１実施例における非同期クロック生成回路１４は、図２に示す非同期クロック生成回路(メインループ：第１ループ回路４１)に加え、より自励(クロック)周期が長いサブループ(第２ループ回路４２)を含む。

第１ループ回路４１は、前述した図２と同様に、論理回路１４１，遅延調整量算出回路(エッジ計数回路)１４２ａ，ＸＯＲ回路１４４および遅延量(Δｔ)可変回路１４３を含む。

ここで、遅延調整量算出回路１４２ａには、外部クロックΦsおよび論理回路１４１からのパルス信号(第１非同期クロック：第１クロック)Φcが入力されている。さらに、遅延調整量算出回路１４２ａには、固定遅延コードＳＤおよび論理回路１４５からのパルス信号(第２非同期クロック：第２クロック)Φc1も入力されている。

第２ループ回路４２は、論理回路１４５，遅延量(Δｔ)可変回路１４６，固定遅延回路(第１固定遅延回路)１４７および自励回路１４８を含む。自励回路１４８は、ＣＤＡＣ１１の出力電圧ＯＰ，ＯＭ(コンパレータ１２の入力電圧)、および、論理回路１４５からの第２非同期クロックΦc1を受け取り、信号Ｓc1を生成して固定遅延回路１４７に出力する。

遅延量可変回路１４６は、遅延量可変回路１４３と同様のもので、固定遅延回路１４７の出力信号Ｓa1および遅延調整量算出回路１４２ａからの遅延量調整コードＯＵＴ(ＡＣdv)を受け取り、パルス信号Ｓb1を生成して論理回路１４５に出力する。

論理回路１４５は、論理回路１４１と同様のもので、第１ループ回路４１の論理回路１４１と同じレディ信号Ｓrd、および、遅延量可変回路１４６からのパルス信号Ｓb1を受け取り、第２非同期クロックΦc1を出力する。

すなわち、第２ループ回路４２から出力される第２非同期クロックΦc1は、第１ループ回路４１から出力される第１非同期クロックΦcよりも長い周期を有している。ここで、固定遅延回路１４７の遅延量は、遅延量調整コードＳＤにより予め設定され、回路の動作中(ＡＤ変換処理中)は、変化しないようになっている。

遅延量調整コードＳＤにより設定される固定遅延回路１４７の遅延量は、例えば、遅延量調整コードＯＵＴにより調整される遅延調整量算出回路１４２ａの遅延量の整数倍(例えば、１０倍，２０倍等)に設定するのが好ましい。

すなわち、固定遅延回路１４７は、遅延量可変回路１４３(１４６)と同等の構成とされているため、遅延量調整コードＳＤは、遅延調整量算出回路１４２ａからの遅延量調整コードＯＵＴにおける１０または２０コードに設定される。

図６(a)および図６(b)を参照して説明したように、遅延量調整コードＯＵＴによる遅延量Δｔの調整は１コードずつ行うのに対して、固定遅延回路１４７による遅延量の調整では、例えば、１０または２０コード分だけ遅延量を調整することができる。

なお、遅延量調整コードＳＤの値は、例えば、逐次比較型ＡＤ変換器１が使用される環境において、変動する電圧や温度等の大きさが予測可能であれば、その予測可能な変動の大きさにより生じる遅延量に基づいて設定することができる。

このように、第１実施例によれば、電圧や温度等の急変により、第１非同期クロックΦcの遅延量Δｔが大きくなって判定回数が不足した場合、第２ループ回路４２からの第２非同期クロックΦc1に基づいて短時間で元の判定回数に戻すことができる。なお、詳細は、図１３〜図１６を参照して説明する。

図８は、図７に示す非同期クロック生成回路１４における論理回路１４１，１４５の一例を示す図である。ここで、論理回路１４１および１４５は、同様のものであり、ＡＮＤ(論理積)回路とされている。

従って、ＡＮＤ回路１４１(１４５)において、例えば、一方の入力端子のレディ信号Ｓrdが『Ｌ』から『Ｈ』に変化すると、他方の入力端子に与えられたパルス信号Ｓb(Ｓb1)のレベルがそのまま素通りし、パルス信号Φc(Φc1)としてそのまま出力される。

すなわち、Ｓrdが『Ｈ』のとき、第１同期クロックΦcは、Φc＝Ｓbとなり、第２非同期クロックΦc1は、Φc1＝Ｓb1になる。なお、図８に示す論理回路１４１(１４５)は、単なる例であり、様々な変形が可能なのはいうまでもない。

図９は、図７に示す非同期クロック生成回路における遅延量可変回路１４３，１４６の一例を示す図であり、図１０は、図９に示す遅延量可変回路の動作を説明するための図である。

なお、第１ループ回路(メインループ)４１の遅延量可変回路１４３および第２ループ回路(サブループ)４２の遅延量可変回路１４６には、遅延調整量算出回路１４２ａからの遅延量調整コードＯＵＴ(ＡＣdv)が共通に与えられる。

図９に示されるように、遅延量可変回路１４３(１４６)は、ＸＯＲ回路１４４の出力Ｓa(固定遅延回路１４７の出力Ｓa1)を受け取る縦列接続された複数のインバータINV11〜INV17、スイッチSW10〜SW12，SW20〜SW22、キャパシタＣ10〜Ｃ12を含む。スイッチSW10〜SW12は、制御信号ＳＲ[0]〜ＳＲ[2]によりスイッチング制御され、また、スイッチSW20〜SW22は、制御信号ＳＦ[0]〜ＳＦ[2]によりスイッチング制御される。

ここで、制御信号ＳＲ[0]〜ＳＲ[2]およびＳＦ[0]〜ＳＦ[2]は、遅延調整算出回路１４２ａの出力信号ＯＵＴ(遅延量調整コードＡＣdv)とされている。そして、図１０に示されるように、制御信号ＳＲ[0]〜ＳＲ[2]により、インバータINV11〜INV17の段数を制御して遅延量Δｔの粗調整を行う。

また、制御信号ＳＦ[0]〜ＳＦ[2]により、キャパシタＣ10〜Ｃ12の接続を制御して遅延量Δｔの微調整を行う。なお、キャパシタＣ10，Ｃ11，Ｃ12の容量は、例えば、１Ｃ，２Ｃ，４Ｃに設定され、制御信号ＳＦ[0]〜ＳＦ[2]でスイッチSW20〜SW22を制御することにより、容量値を様々に変化させて遅延量の微調整を行う。

具体的に、例えば、制御信号(遅延量調整コード)ＳＲ[2]＝１(『Ｈ』)，ＳＲ[1:0]＝０(『Ｌ』)，ＳＦ[2:0]＝１と設定した時、インバータの段数が最も多く(INV11〜INV17)、微調整用容量Ｃ10〜Ｃ12も最大(１Ｃ＋２＋４Ｃ＝７Ｃ)になるため遅延量は最大になる。

また、例えば、ＳＲ[2:1]＝０，ＳＲ[0]＝１，ＳＦ[2:0]＝０と設定した時、インバータの段数が最も少なく(INV11〜INV13)、微調整用容量Ｃ10〜Ｃ12は接続されないため遅延量は最小になる。なお、図９に示す遅延量可変回路１４３(１４６)は、単なる例であり、様々な変形および変更が可能なのはいうまでもない。

図１１は、図７に示す非同期クロック生成回路における固定遅延回路１４７の一例を示す図である。図１１と前述した図９の比較から明らかなように、固定遅延回路１４７は、遅延量可変回路１４３(１４６)と同様の構成を有しているが、回路の動作中(ＡＤ変換処理中)、各スイッチは固定され、固定の遅延量を与えるようになっている。

すなわち、図１１に示されるように、固定遅延回路１４７は、自励回路１４８の出力Ｓcを受け取る縦列接続された複数のインバータINV21〜INV27、スイッチSW30〜SW35、キャパシタＣ20〜Ｃ22を含む。

スイッチSW30〜SW32は、制御信号ＳＤ[0]〜ＳＤ[2]によりスイッチング制御され、また、スイッチSW33〜SW35は、制御信号ＳＤ[3]〜ＳＤ[5]によりスイッチング制御される。なお、制御信号ＳＤ[0]〜ＳＤ[5]は、外部から入力される固定遅延コードＳＤとされ、回路の動作中は変化せずに、各スイッチSW30〜SW35を固定して、固定の遅延量を与えるようになっている。

ここで、固定遅延回路１４７が遅延量可変回路１４３(１４６)と同様の構成を有しているのは、例えば、電圧および温度等が変動したとき、それぞれの回路の遅延量の変化が同等となるようにするためである。

図１２は、図７に示す非同期クロック生成回路における自励回路１４８の例を示す図であり、図１２(a)および図１２(b)の２つの例を示すものである。

図１２(a)に示す自励回路１４８は、図１に示す逐次比較型ＡＤ変換器１のコンパレータ１２に対応するコンパレータ1481、および、図７に示す第１ループ回路４１のＸＯＲ回路１４４に対応するＸＯＲ回路1482を含む。ここで、コンパレータ1481は、ＣＤＡＣ１１の出力であるアナログ電圧ＯＰ，ＯＭを入力として比較動作を行い、その出力は、ＸＯＲ回路1482に入力されている。

これにより、第１ループ回路４１のＸＯＲ回路１４４の出力Ｓaに対応する出力Ｓc1を生成し、固定遅延回路１４７に出力するようになっている。なお、コンパレータ1481のリセット信号としては、第２ループ回路４２における論理回路１４５からの第２非同期クロック(パルス信号)Φc1が使用される。

図１２(b)に示す自励回路１４８は、縦列接続された複数のインバータINV31〜INV3nを含み、論理回路１４５からの第２非同期クロックΦc1を複数のインバータINV31〜INV3nで遅延して出力Ｓc1を生成するようになっている。ここで、第２非同期クロックΦc1を遅延するインバータINV31〜INV3nの数は、図１２(a)を参照して説明した自励回路と同じ遅延時間が得られるように設定される。

そして、図１２(a)および図１２(b)に示すような自励回路１４８により生成された信号Ｓc1は、前述した固定遅延回路１４７に入力される。なお、自励回路１４８は、コンパレータ１２およびＸＯＲ回路１４４の遅延時間と同じ遅延量を与えるものであれば、図１２(a)および図１２(b)のものに限定されないのはもちろんである。

図１３は、第１実施例の非同期クロック生成回路の動作を説明するためのタイミング図であり、例えば、電圧および温度等の急変により、第１非同期クロックΦcの計数値Ｎ＝５で、第２非同期クロックΦc1の計数値Ｎ１＝４になったときのものを示す。

なお、計数値Ｎは、後に、図１４を参照して説明するカウンタ２１により、第１非同期クロックΦcの立ち下がりエッジをカウントした値であり、また、計数値Ｎ１は、カウンタ２２により、第２非同期クロックΦc1の立ち下がりエッジをカウントした値である。

また、図１３の例は、逐次比較型ＡＤ変換器１の分解能を４ビットとし、Ｎ＝４の時が適切なループ動作周波数であるものとする。従って、Ｎ＝５は、ループ動作周波数(すなわち、コンパレータ１２の動作クロックである非同期クロックΦcの周波数)が高い場合(遅延量Δｔが小さい場合)を表し、調整コードを大きくして非同期クロックΦc，Φc1の周期を長く(遅延量Δｔを大きく)して、分解能と同じ『４』となるように調整する。また、固定遅延コードＳＤは、予め、例えば、ＳＤ＝１０に設定しておく。

図１３に示されるように、遅延量調整コードＯＵＴ(ＡＣdv)は、エッジ計数期間Ｐc1において、ＯＵＴ(n)＝初期値で、第１非同期クロックΦcの計数値Ｎが『５』の場合、第２非同期クロックΦc1の計数値Ｎ１は『４』となっている。

このとき、次の遅延調整期間Ｐa1において、第２非同期クロックΦc1に基づいて判定動作が制御され、遅延量調整コードＯＵＴは、ＯＵＴ(n+1)＝ＯＵＴ(n)＋１０となり、４回の判定を行うようになる。

ここで、Ｎ＝５，Ｎ１＝４，ＳＤ＝１０の関係より、例えば、遅延調整期間Ｐa1において、調整コードを「＋１０」することで、Ｎ＝４になって調整が完了する。なお、Ｎ＝６、Ｎ１＝５の場合には、例えば、遅延調整期間Ｐa1において、調整コードを「＋２０」すれば、Ｎ＝４になって調整が完了する。

このように、第１実施例によれば、例えば、図６(b)を参照して説明した調整コードを「＋１」するのに対して、調整に要する時間(調整期間)を１／１０程度に短縮して、適切なループ動作周波数に自動設定することが可能になる。

図１４は、図７に示す非同期クロック生成回路における遅延調整量算出回路の一例を示すブロック図であり、後に、図１５および図１６を参照して説明する遅延量調整コードの算出処理を行う遅延調整量算出回路１４２ａの構成例を示すものである。

図１４に示されるように、遅延調整量算出回路１４２ａは、カウンタ２１，２２、レジスタ２３，２６，２７、エッジ計数値判定回路２４、および、加算器２５を含む。カウンタ２１は、第１ループ回路４１からの第１非同期クロックΦcの立ち下がりエッジに応答してカウント動作し、カウンタ２２は、第２ループ回路４２からの第２非同期クロックΦc1の立ち下がりエッジに応答してカウント動作する。

ここで、カウンタ２１，２２は、クロック信号(外部クロック)Φｓが『Ｈ』の間(遅延量調整期間)、リセットされてカウンタ動作を実行せず、外部クロックΦｓが『Ｌ』の間(エッジ計数期間)、カウンタ動作を実行する。

すなわち、エッジ計数期間(Ｐc1)において、カウンタ２１は、第１非同期クロックΦcの立ち下がりエッジをカウントし、カウンタ２２は、第２非同期クロックΦc1の立ち下がりエッジをカウントする。そして、エッジ計数期間が終了した時のカウンタ２１の出力Ｎおよびカウンタ２２の出力Ｎ１は、レジスタ２３(レジスタＢ)に格納される。

一方、遅延量調整期間(Ｐa1)では、図１５および図１６を参照して詳述するように、２つのエッジ計数値Ｎ，Ｎ１および固定遅延コードＳＤに基づいた値を処理し、調整コードの変化量ＡＤＪを生成して加算器２５に出力する。

ここで、固定遅延コードＳＤは、レジスタ２６(レジスタＣ)に格納され、レジスタ２３の出力ＣＮＴ(Ｎ，Ｎ１)と共に、エッジ計数値判定回路２４に出力される。加算器２５は、エッジ計数値判定回路２４からのＡＤＪとレジスタ２７(レジスタＡ)の出力(調整コード)ＯＵＴを加算し、その結果をレジスタＡに上書きして格納する。なお、レジスタ２３，２６および２７は、例えば、動作開始時にパワーダウン信号Ｓpdによりそれぞれ初期値に設定されるようになっている。

図１５は、図７に示す非同期クロック生成回路における遅延量調整コードの算出処理の一例を説明するためのフローチャートであり、図１６は、図１５に示す遅延量調整コードの算出処理における真理値表の一例を示す図である。

図１５および図１６において、図１４を参照して説明したように、Ｎは、第１ループ回路４１からの第１非同期クロックΦcの立ち下がりエッジの計数値を示し、Ｎ１は、第２ループ回路４２からの第２非同期クロックΦc1の立ち下がりエッジの計数値を示す。

なお、レジスタＢ(レジスタ２３)は、エッジの計数値Ｎ，Ｎ１を格納するためのものであり、レジスタＣ(レジスタ２６)は、固定遅延コードＳＤを格納するためのものであり、そして、レジスタＡ(レジスタ２７)は、調整コードＯＵＴを格納するためのものである。

図１５に示されるように、ステップＳＴ１１において、ＡＤ変換動作が開始すると、図１４に示すレジスタＡ，レジスタＢおよびレジスタＣを、外部クロックΦsにより初期値に設定する(ＳＴ１２)。

次に、ステップＳＴ１３に進んで、エッジ計数期間(Ｐc1)かどうかを判定する。ステップＳＴ１３において、エッジ計数期間である(ｙｅｓ)と判定すると、カウンタ２１および２２でΦcおよびΦc1の立ち下がりエッジをそれぞれ計数する(ＳＴ１４)。

さらに、ステップＳＴ１５に進んで、エッジ計数値Ｎが、ＡＤ変換器の分解能と同じかどうかを判定する。すなわち、エッジ計数値Ｎは、多くの場合でＡＤ変換器の分解能と同じ値にするのが好ましいためである。

具体的に、例えば、分解能が８ビットの逐次比較型ＡＤ変換器の場合、Ｎ＝８であれば、Ｎ＝分解能(ＳＴ１５：ｙｅｓ)となり、ループ動作周波数が適切なので調整コードの変化量ＡＤＪを「０」に設定する(ＳＴ１７)。

また、ステップＳＴ１５において、Ｎ＝分解能ではないと判定(ＳＴ１５：ｎｏ)すると、ステップＳＴ１６に進んで、Ｎ＜分解能が成立するかどうかを判定する。ステップＳＴ１６において、Ｎ＜分解能が成立する(ｙｅｓ)と判定すると、例えば、ＡＤＪを「−１」に設定する(ＳＴ１８)。これは、図６(a)を参照して説明した処理に対応する。

一方、ステップＳＴ１６において、Ｎ＜分解能が成立しない(ｎｏ)と判定すると、ステップＳＴ１９に進んで、例えば、図１６に示すような真理値表に従ってＡＤＪを設定、すなわち、ＡＤＪを「＋ＳＤ」或いは「＋２×ＳＤ」に設定する。

具体的に、図１６に示されるように、例えば、Ｎ−分解能＝１でＮ１−分解能＝０、Ｎ−分解能＝１でＮ１−分解能＝１、および、Ｎ−分解能＝２でＮ１−分解能＝０のときは、ＡＤＪを「＋ＳＤ(例えば、＋１０)」に設定する。さらに、例えば、Ｎ−分解能＝２でＮ１−分解能＝１、および、Ｎ−分解能＝２でＮ１−分解能＝２のときは、ＡＤＪを「＋２×ＳＤ(例えば、＋２０)」に設定する。

そして、ステップＳＴ２０に進んで、ステップＳＴ１７，ＳＴ１８およびＳＴ１９において設定されたＡＤＪをレジスタＢに上書きして格納した後、ステップＳＴ１３に戻って同様の処理を繰り返す。

なお、ステップＳＴ１３において、エッジ計数期間(Ｐc1)ではないと判定すると、例えば、遅延量調整期間(Ｐa1)として遅延量の調整を行う。すなわち、ステップＳＴ２１に進んで、レジスタＡとレジスタＢに格納された変化量と調整コードを加算し、ステップＳＴ２２に進む。

ステップＳＴ２２では、加算結果をレジスタＡに上書きして格納した後、ステップＳＴ１３に戻って同様の処理を繰り返す。すなわち、加算器２５により、エッジ計数値判定回路２４からのＡＤＪとレジスタ２７からの調整コードＯＵＴを加算し、その結果をレジスタ２７に上書きして格納し、同様の処理を繰り返す。

ここで、固定遅延コードＳＤは、予め、「＋１」より大きい値(例えば、「＋１０」，「＋２０」等)に設定している。そのため、例えば、図６(b)を参照して説明した遅延量Δｔを「＋１」ずつ調整するのに対して、より短い時間で適切なループ動作周波数にすることが可能になる。

なお、図１０を参照して説明したように、調整コードＯＵＴと遅延量Δｔは比例関係にあるため、調整コードＯＵＴとループ動作周波数は反比例の関係にある。従って、調整コードの変化量が「＋１」の場合は遅延量Δｔが増加してループ動作周波数は下がり、逆に変化量が「−１」の場合は遅延量Δｔが減少してループ動作周波数は上がる。

このように、第１実施例では、例えば、計数値が分解能より大きい場合、ループ動作周波数が高いので、ＡＤＪを固定遅延コードＳＤに基づいて設定し、短時間でループ動作周波数を低減して適切なものとするようになっている。なお、計数値Ｎが分解能より小さい場合、ループ動作周波数が低いので、ＡＤＪは、図６(a)を参照して説明したのと同様に、「−１」に設定する。

図１７は、第２実施例のクロック生成回路(非同期クロック生成回路)を示すブロック図であり、図７と同様に、前述した図１に示す逐次比較型ＡＤ変換器１における非同期クロック生成回路１４として適用することができるものである。第２実施例の非同期クロック生成回路は、数値Ｎが分解能より小さい場合、ＡＤＪを固定遅延コードＳＤに基づいて設定し、短時間でループ動作周波数を増加して適切なものとしている。

図１７と前述した図７の比較から明らかなように、第２実施例に示す非同期クロック生成回路１４において、第１ループ回路４１ａには、固定遅延回路(第２固定遅延回路)１４９が設けられ、第２ループ回路４２ａからは、固定遅延回路(１４７)が除去されている。

すなわち、第１ループ回路(メインループ)４１ａにおいて、ＸＯＲ回路１４４の出力Ｓaは、固定遅延回路１４９で固定遅延コードＳＤに基づく遅延が与えられ、その遅延が与えられた信号Ｓa'が遅延量可変回路１４３に入力するようになっている。一方、第２ループ回路(サブループ)４２ａでは、自励回路１４８ａの出力Ｓa2(Ｓc1)が遅延量可変回路１４６ａに直接入力されている。

これにより、計数値が分解能より大きい場合は、図６(b)を参照して説明したのと同様に、ＡＤＪを「＋１」に設定し、計数値Ｎが分解能より小さい場合は、ＡＤＪを固定遅延コードＳＤに基づいて設定する。

すなわち、第１ループ回路４１ａからの第１非同期クロックΦcと、第２ループ回路４２ａからの第２非同期クロックΦc2の関係(周期)を，Φc＞Φc2とするようになっている。なお、第２実施例の遅延調整量算出回路１４２ｂは、入力をΦc1からΦc2に変更することになるが、遅延調整量算出回路１４２ｂは、実質的に第１実施例の遅延調整量算出回路１４２を適用することができる。ただし、遅延量調整コードの算出は、後に、図１９および図２０を参照して説明するようにして算出する。

図１８は、第２実施例の非同期クロック生成回路の動作を説明するためのタイミング図であり、例えば、電圧および温度等の急変により、第１非同期クロックΦcの計数値Ｎ＝３で、第２非同期クロックΦc2の計数値Ｎ２＝４になったときのものを示す。

図１８と前述した図１３の比較から明らかなように、図１８の例は、逐次比較型ＡＤ変換器１の分解能を４ビットとし、Ｎ＝４の時が適切なループ動作周波数であるものとする。従って、Ｎ＝３は、ループ動作周波数(すなわち、コンパレータ１２の動作クロックである非同期クロックΦcの周波数)が低い場合(遅延量Δｔが大きい場合)を表し、負の調整コードを大きくして非同期クロックΦc，Φc2の周期を短く(遅延量Δｔを小さく)して、分解能と同じ『４』となるように調整する。

図１８に示されるように、遅延量調整コードＯＵＴは、エッジ計数期間Ｐc2において、ＯＵＴ(n)＝初期値で、第１非同期クロックΦcの計数値Ｎが『３』の場合、第２非同期クロックΦc2の計数値Ｎ２は『４』となっている。

このとき、次の遅延調整期間Ｐa2において、第２非同期クロックΦc2に基づいて判定動作が制御され、遅延量調整コードＯＵＴは、ＯＵＴ(n+1)＝ＯＵＴ(n)−１０となり、４回の判定を行うようになる。

ここで、Ｎ＝３，Ｎ２＝４，ＳＤ＝１０の関係より、例えば、遅延調整期間Ｐa2において、調整コードを「−１０」することで、Ｎ＝４になって調整が完了する。なお、Ｎ＝２、Ｎ２＝３の場合には、例えば、遅延調整期間Ｐa2において、調整コードを「−２０」すれば、Ｎ＝４となって調整が完了する。

このように、第２実施例によれば、例えば、図６(a)を参照して説明した調整コードを「−１」するのに対して、調整期間を１／１０程度に短縮して、適切なループ動作周波数に自動設定することが可能になる。

なお、第２実施例における遅延調整量算出回路１４２ｂは、前述した図１４に示す遅延調整量算出回路１４２ａと同等のものを適用することができる。ただし、後述する図２０に示す真理値表のように、第２ループ回路４２ａからの第２非同期クロックΦc2の立ち下がりエッジの計数値Ｎ２と分解能の比較は、図１６の真理値表の「Ｎ１−分解能」ではなく、「分解能−Ｎ２」を適用する。

図１９は、図１７に示す非同期クロック生成回路における遅延量調整コードの算出処理の一例を説明するためのフローチャートであり、図２０は、図１９に示す遅延量調整コードの算出処理における真理値表の一例を示す図である。図１９と前述した図１５の比較から明らかなように、図１９では、図１５におけるステップＳＴ１８およびＳＴ１９が、ＳＴ２８およびＳＴ２９に変更されている。

すなわち、ステップＳＴ１６において、Ｎ＜分解能が成立する(ｙｅｓ)と判定すると、ステップＳＴ２８に進んで、例えば、図２０に示すような真理値表に従ってＡＤＪを設定、すなわち、ＡＤＪを「−ＳＤ」或いは「−２×ＳＤ」に設定する。

具体的に、図２０に示されるように、例えば、Ｎ−分解能＝１で分解能−Ｎ２＝０、Ｎ−分解能＝１で分解能−Ｎ２＝１、および、Ｎ−分解能＝２で分解能−Ｎ２＝０のときは、ＡＤＪを「−ＳＤ(例えば、−１０)」に設定する。さらに、例えば、Ｎ−分解能＝２で分解能−Ｎ２＝１、および、Ｎ−分解能＝２で分解能−Ｎ２＝２のときは、ＡＤＪを「−２×ＳＤ(例えば、−２０)」に設定する。

一方、ステップＳＴ１６において、Ｎ＜分解能が成立しない(ｎｏ)と判定すると、ステップＳＴ２９に進んで、ＡＤＪを「＋１」に設定する。これは、図６(b)を参照して説明した処理に対応する。なお、他の処理は、図１５のフローチャートにおける処理と同様である。

このように、第２実施例では、例えば、計数値が分解能より小さい場合、ループ動作周波数が低いので、ＡＤＪを固定遅延コードＳＤに基づいて設定し、短時間でループ動作周波数を増加して適切なものとするようになっている。なお、計数値Ｎが分解能より大きい場合、ループ動作周波数が高いので、ＡＤＪは、図６(b)を参照して説明したのと同様に、「＋１」に設定する。

図２１は、第３実施例のクロック生成回路(非同期クロック生成回路)を示すブロック図であり、上述した第１実施例および第２実施例を組み合わせたものに相当する。図２１に示す非同期クロック生成回路も、前述した第１および第２実施例と同様に、図１に示す逐次比較型ＡＤ変換器１における非同期クロック生成回路１４として適用することができる。

第３実施例において、第１ループ回路(メインループ)４１ｂには、固定遅延回路(第３固定遅延回路)１４９が設けられ、第２ループ回路(サブループ)は、第１副ループ回路４２ｂおよび第２副ループ回路４２ｃを含む。

なお、第１副ループ回路４２ｂは、第１非同期副クロック(第１副クロック)Φc1を生成し、第２副ループ回路４２ｃは、第２非同期副クロック(第２副クロック)Φc2を生成する。

すなわち、図２１と図７の比較から明らかなように、第３実施例における第１ループ回路４１ｂおよび第１副ループ回路４２ｂは、第１実施例における第１ループ回路４１および第２ループ回路４２に相当する。

ただし、図２１に示す第３実施例では、第１実施例の第１ループ回路４１に対して固定遅延回路１４９が設けられ、また、第１実施例の第２ループ回路４２に対して２つの固定遅延回路(第４固定遅延回路)１４７ａ，１４７ｂが設けられている点が異なる。

すなわち、第３実施例では、第１ループ回路４１ｂに固定遅延回路１４９が設けられ、第１非同期クロックΦcに対して、固定遅延コードＳＤに基づく遅延量を与えられる。そのため、第１副ループ回路４２ｂに２つの固定遅延回路１４７ａ，１４７ｂを設け、第１非同期副クロックΦc1に対して、第１非同期クロックΦcよりも、さらに、固定遅延コードＳＤに基づく遅延量を与えるようになっている。

また、図２１と図１７の比較から明らかなように、図２１に示す第３実施例における第１ループ回路４１ｂおよび第２副ループ回路４２ｃは、図１７に示す第２実施例の第１ループ回路４１ａおよび第２ループ回路４２ａに相当する。

このように、第３実施例は、図２１の非同期クロック生成回路１４により、第１実施例の計数値が分解能より大きい場合におけるＡＤＪのＳＤに基づく設定、並びに、第２実施例の計数値が分解能より小さい場合におけるＡＤＪのＳＤに基づく設定が可能になる。すなわち、第３実施例によれば、第１非同期クロックΦcのエッジ計数値Ｎが過剰であっても不足であっても調整期間を短縮することが可能になる。

以上、詳述したように、各実施例によれば、電圧および温度等が急変して判定回数(エッジ計数値)と分解能と異なるようになっても、短い時間で遅延量を調整して、判定回数と分解能を一致させることができ、安定したＡＤ変換精度を実現することができる。

図２２は、図２１に示す非同期クロック生成回路における遅延量調整コードの算出処理の一例を説明するためのフローチャートであり、図２３は、図２２に示す遅延量調整コードの算出処理における真理値表の例を示す図である。

ここで、図２２と前述した図１９および図１５の比較から明らかなように、図２２に示す第３実施の処理では、図１５に示す第１実施例のステップＳＴ１９の処理、並びに、図１９に示す第２実施例のステップＳＴ２８の処理が行われる。なお、図２３(a)に示す真理値表１は、図１６に示す真理値表と同じものであり、図２３(b)に示す真理値表２は、図２０に示す真理値表と同じものである。

すなわち、図２２において、図１９を参照して説明したのと同様に、ステップＳＴ１６において、Ｎ＜分解能が成立する(ｙｅｓ)と判定すると、ステップＳＴ２８に進む。ステップＳＴ２８では、例えば、図２３(b)に示すような真理値表２に従ってＡＤＪを設定、すなわち、ＡＤＪを「−ＳＤ」或いは「−２×ＳＤ」に設定する。

具体的に、図２３(b)に示されるように、例えば、Ｎ−分解能＝１で分解能−Ｎ２＝０、Ｎ−分解能＝１で分解能−Ｎ２＝１、および、Ｎ−分解能＝２で分解能−Ｎ２＝０のときは、ＡＤＪを「−ＳＤ(例えば、−１０)」に設定する。さらに、例えば、Ｎ−分解能＝２で分解能−Ｎ２＝１、および、Ｎ−分解能＝２で分解能−Ｎ２＝２のときは、ＡＤＪを「−２×ＳＤ(例えば、−２０)」に設定する。

一方、ステップＳＴ１６において、Ｎ＜分解能が成立しない(ｎｏ)と判定すると、ステップＳＴ１９に進んで、例えば、図２３(a)に示すような真理値表に従ってＡＤＪを設定、すなわち、ＡＤＪを「＋ＳＤ」或いは「＋２×ＳＤ」に設定する。

具体的に、図２３(a)に示されるように、例えば、Ｎ−分解能＝１でＮ１−分解能＝０、Ｎ−分解能＝１でＮ１−分解能＝１、および、Ｎ−分解能＝２でＮ１−分解能＝０のときは、ＡＤＪを「＋ＳＤ(例えば、＋１０)」に設定する。さらに、例えば、Ｎ−分解能＝２でＮ１−分解能＝１、および、Ｎ−分解能＝２でＮ１−分解能＝２のときは、ＡＤＪを「＋２×ＳＤ(例えば、＋２０)」に設定する。

そして、ステップＳＴ２０に進んで、ステップＳＴ１７，ＳＴ２８およびＳＴ１９において設定されたＡＤＪをレジスタＢに上書きして格納した後、ステップＳＴ１３に戻って同様の処理を繰り返す。

以上において、例えば、図７，図１７および図２１に示す各実施例におけるクロック生成回路(非同期クロック生成回路)の構成は、単なる例であり、様々に変形および変更することができる。さらに、図１３および図１８を参照して説明した各信号に関しても、その信号の論理は、単なる例に過ぎないのはいうまでもない。

図２４は、本実施例の逐次比較型ＡＤ変換器が適用される無線受信装置１００の一例を示すブロック図であり、本実施例の逐次比較型ＡＤ変換器は、ＡＤ変換器(ＡＤＣ)１０５として適用することができる。

図２４に示されるように、無線受信装置１００は、アンテナ１０１，ローノイズアンプ(ＬＮＡ)１０２，フィルタ１０３，周波数変換器１０４，ＡＤ変換器１０５，デジタルベースバンド信号処理回路１０６およびＰＬＬ(Phase Locked Loop)回路１０７を含む。

無線受信装置１００は、例えば、アンテナ１０１を介して受信した高周波信号をローノイズアンプ１０２で増幅し、フィルタ１０３を介して所定の周波数成分を取り出した後、周波数変換器１０４によりベースバンド信号に変換(ダウンコンバート)する。

周波数変換器１０４からのベースバンド信号は、ＰＬＬ回路１０７からのクロックＣＬＫ(外部クロックΦsに相当)により制御されるＡＤ変換器１０５に入力され、デジタル信号に変換された後、デジタルベースバンド信号処理回路１０６により復調される。

無線受信装置１００を構成する回路のうち、例えば、ＡＤ変換器１０５，デジタルベースバンド信号処理回路１０６およびＰＬＬ回路１０７は、１つのＬＳＩ(集積回路)として実現することができる。

図２５は、本実施例の逐次比較型ＡＤ変換器が適用される超音波受信装置の一例を示すブロック図であり、本実施例の逐次比較型ＡＤ変換器は、ＡＤ変換器(ＡＤＣ)２０５ａ〜２０５ｈとして適用することができる。

なお、超音波受信装置２００は、例えば、生体の各部位を診断する超音波診断装置や測定対象を非破壊で計測する超音波非破壊計測装置、或いは、レーダ装置の受信部等として利用される。

図２５に示されるように、超音波受信装置２００は、超音波トランスデューサ(ＵＳＴ)２０１ａ〜２０１ｈ，ローノイズアンプ(ＬＮＡ)２０２ａ〜２０２ｈおよび可変利得アンプ２０３ａ〜２０３ｈを含む。

さらに、超音波受信装置２００は、フィルタ２０４ａ〜２０４ｈ，ＡＤ変換器２０５ａ〜２０５ｈおよびデジタル演算処理装置２０６を含む。なお、図２５において、超音波トランスデューサ２０１ａ〜２０１ｈ等は８つ設けられているが、用途により様々なものが有り得るのはいうまでもない。

超音波受信装置２００は、例えば、超音波トランスデューサ２０１ａ〜２０１ｈからの信号をローノイズアンプ２０２ａ〜２０２ｈで増幅し、可変利得アンプ２０３ａ〜２０３ｈによりゲイン調整する。

さらに、フィルタ２０４ａ〜２０４ｈにより所定の周波数成分を取り出した後、ＡＤ変換器２０５ａ〜２０５ｈによりデジタル信号に変換し、デジタル演算処理装置２０６により処理して、生体の各部位を診断や測定対象の計測等を行う。

超音波受信装置２００を構成する回路のうち、例えば、ＡＤ変換器２０５ａ〜２０５ｈおよびデジタル演算処理装置２０６は、１つのＬＳＩ(集積回路)として実現することができる。

このように、上述した各実施例に係る逐次比較型ＡＤ変換器は、例えば、無線受信装置や超音波受信装置のＡＤ変換器として適用される。さらに、各実施例に係る逐次比較型ＡＤ変換器の適用は、無線受信装置や超音波受信装置に限定されるものではなく、様々な集積回路のＡＤ変換器として適用することができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１クロックを生成する第１ループ回路と、
前記第１クロックとは異なる周期の第２クロックを生成する第２ループ回路と、を有し、
前記第１クロックの遅延量の変動を、前記第２クロックに基づいて調整し、周期が調整された前記第１クロックを出力する、
ことを特徴とするクロック生成回路。

（付記２）
前記第１ループ回路は、
前記第１クロックの遅延量を制御する第１遅延量可変回路と、
前記第１クロックおよび前記第２クロックを受け取り、前記第１遅延量可変回路を制御する遅延量調整コードを出力する遅延調整量算出回路と、を含み、
前記第２ループ回路は、
前記第２クロックに対して固定の遅延量を与える第１固定遅延回路と、
前記遅延量調整コードに基づいて、前記第２クロックの遅延量を制御する第２遅延量可変回路と、を含む、
ことを特徴とする付記１に記載のクロック生成回路。

（付記３）
前記第１固定遅延回路は、前記クロック生成回路の動作中は固定される固定遅延コードにより遅延量が制御され、
前記固定遅延コードは、前記遅延量調整コードの１コードよりも大きく設定される、
ことを特徴とする付記２に記載のクロック生成回路。

（付記４）
前記遅延調整量算出回路は、
前記第１クロックの遅延量が小さくなったとき、前記第２クロックに基づいて、前記第１クロックの遅延量が大きくなるように遅延量調整コードを出力する、
ことを特徴とする付記２または付記３に記載のクロック生成回路。

（付記５）
前記遅延調整量算出回路は、
前記第１クロックのエッジを計数し、所定の期間内のエッジ計数値が所定の数より大きいとき、前記第１クロックの遅延量が小さくなったと判断する、
ことを特徴とする付記４に記載のクロック生成回路。

（付記６）
前記第１ループ回路は、
前記第１クロックに対して固定の遅延量を与える第２固定遅延回路と、
前記第１クロックの遅延量を制御する第１遅延量可変回路と、
前記第１クロックおよび前記第２クロックを受け取り、前記第１遅延量可変回路を制御する遅延量調整コードを出力する遅延調整量算出回路と、を含み、
前記第２ループ回路は、
前記遅延量調整コードに基づいて、前記第２クロックの遅延量を制御する第２遅延量可変回路を含む、
ことを特徴とする付記１に記載のクロック生成回路。

（付記７）
前記第２固定遅延回路は、回路の動作中は固定される固定遅延コードにより遅延量が制御され、
前記固定遅延コードは、前記遅延量調整コードの１コードよりも大きく設定される、
ことを特徴とする付記６に記載のクロック生成回路。

（付記８）
前記遅延調整量算出回路は、
前記第１クロックの遅延量が大きくなったとき、前記第２クロックに基づいて、前記第１クロックの遅延量が小さくなるように前記遅延量調整コードを出力する、
ことを特徴とする付記６または付記７に記載のクロック生成回路。

（付記９）
前記遅延調整量算出回路は、
前記第１クロックのエッジを計数し、所定の期間内のエッジ計数値が所定の数より小さいとき、前記第１クロックの遅延量が大きくなったと判断する、
ことを特徴とする付記８に記載のクロック生成回路。

（付記１０）
前記第１ループ回路は、
前記第１クロックに対して固定の遅延量を与える第３固定遅延回路と、
前記第１クロックの遅延量を制御する第１遅延量可変回路と、
前記第１クロックおよび前記第２クロックを受け取り、前記第１遅延量可変回路を制御する遅延量調整コードを出力する遅延調整量算出回路と、を含み、
前記第２クロックは、第１副クロックおよび第２副クロックを含み、
前記第２ループ回路は、前記第１副クロックを生成する第１副ループ回路と、前記第２副クロックを生成する第２副ループ回路を含み、
前記第１副ループ回路は、
前記第１副クロックに対して固定の遅延量を与える第４固定遅延回路と、
前記遅延量調整コードに基づいて、前記第１副クロックの遅延量を制御する第１サブ遅延量可変回路と、を含み、
前記第２副ループ回路は、
前記遅延量調整コードに基づいて、前記第２副クロックの遅延量を制御する第２サブ遅延量可変回路を含む、
ことを特徴とする付記１に記載のクロック生成回路。

（付記１１）
前記第４固定遅延回路および前記第３固定遅延回路は、前記クロック生成回路の動作中は固定される固定遅延コードにより、前記第４固定遅延回路の遅延量が前記第３固定遅延回路の遅延量の２倍となるように遅延量が制御され、
前記固定遅延コードは、前記遅延量調整コードの１コードよりも大きく設定される、
ことを特徴とする付記１０に記載のクロック生成回路。

（付記１２）
前記遅延調整量算出回路は、
前記第１クロックの遅延量が小さくなったとき、前記第１副クロックに基づいて、前記第１クロックの遅延量が大きくなるように前記遅延量調整コードを出力し、
前記第１クロックの遅延量が大きくなったとき、前記第２副クロックに基づいて、前記第１クロックの遅延量が小さくなるように前記遅延量調整コードを出力する、
ことを特徴とする付記１０または付記１１に記載のクロック生成回路。

（付記１３）
前記遅延調整量算出回路は、
前記第１クロックのエッジを計数し、所定の期間内のエッジ計数値が所定の数より大きいとき、前記第１クロックの遅延量が小さくなったと判断し、前記所定の期間内のエッジ計数値が前記所定の数より小さくなったとき、前記第１クロックの遅延量が大きくなったと判定する、
ことを特徴とする付記１２に記載のクロック生成回路。

（付記１４）
デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣで生成された前記アナログ電圧を入力として比較動作を行うコンパレータと、
前記コンパレータの出力に基づいて、前記デジタルコードを逐次変化させ、前記アナログ電圧をデジタル変換したデジタル出力を出力するＤＡＣ制御回路と、
前記コンパレータの比較動作を制御する第１クロックを生成するクロック生成回路と、を有し、
前記クロック生成回路は、付記１乃至付記１３のいずれか１項に記載のクロック生成回路である、
ことを特徴とする逐次比較型ＡＤ変換器。

（付記１５）
前記遅延調整量算出回路は、
逐次比較期間において、前記第１クロックにより前記コンパレータの比較動作を制御する回数が、前記逐次比較型ＡＤ変換器の分解能と同じとなるように、前記第１クロックの遅延量の調整を制御する、
ことを特徴とする付記１４に記載の逐次比較型ＡＤ変換器。

（付記１６）
デジタル出力を出力するＡＤ変換器と、
前記デジタル出力に基づいて、処理を行う処理回路と、を有し、
前記ＡＤ変換器は、付記１４または１５に記載の逐次比較型ＡＤ変換器である、
ことを特徴とする集積回路。

（付記１７）
デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣで生成された前記アナログ電圧を入力として比較動作を行うコンパレータと、
前記コンパレータの出力に基づいて、前記デジタルコードを逐次変化させ、前記アナログ電圧をデジタル変換したデジタル出力を出力するＤＡＣ制御回路と、を含み、前記コンパレータの比較動作を制御する第１クロックを調整する、逐次比較型ＡＤ変換器の動作クロック調整方法であって、
前記第１クロックの周期よりも長い周期を有する第２クロックを準備し、
遅延量調整コードに基づいて、前記第１クロックおよび前記第２クロックの遅延量を制御し、
前記第２クロックに対して、前記遅延量調整コードの１コードよりも大きく設定された固定遅延コードにより、前記逐次比較型ＡＤ変換器の動作中は固定される遅延量を与え、
前記第１クロックの遅延量が小さくなったとき、前記第２クロックに基づいて、前記第１クロックの遅延量が大きくなるように前記遅延量調整コードの調整を行う、
ことを特徴とする逐次比較型ＡＤ変換器の動作クロック調整方法。

（付記１８）
デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣで生成された前記アナログ電圧を入力として比較動作を行うコンパレータと、
前記コンパレータの出力に基づいて、前記デジタルコードを逐次変化させ、前記アナログ電圧をデジタル変換したデジタル出力を出力するＤＡＣ制御回路と、を含み、前記コンパレータの比較動作を制御する第１クロックを調整する、逐次比較型ＡＤ変換器の動作クロック調整方法であって、
前記第１クロックの周期よりも短い周期を有する第２クロックを準備し、
遅延量調整コードに基づいて、前記第１クロックおよび前記第２クロックの遅延量を制御し、
前記第１クロックに対して、前記遅延量調整コードの１コードよりも大きく設定された固定遅延コードにより、前記逐次比較型ＡＤ変換器の動作中は固定される遅延量を与え、
前記第１クロックの遅延量が大きくなったとき、前記第２クロックに基づいて、前記第１クロックの遅延量が小さくなるように前記遅延量調整コードの調整を行う、
ことを特徴とする逐次比較型ＡＤ変換器の動作クロック調整方法。

（付記１９）
デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣで生成された前記アナログ電圧を入力として比較動作を行うコンパレータと、
前記コンパレータの出力に基づいて、前記デジタルコードを逐次変化させ、前記アナログ電圧をデジタル変換したデジタル出力を出力するＤＡＣ制御回路と、を含み、前記コンパレータの比較動作を制御する第１クロックを調整する、逐次比較型ＡＤ変換器の動作クロック調整方法であって、
前記第１クロックの周期よりも長い周期を有する第１副クロックおよび前記第１クロックの周期よりも短い周期を有する第２副クロックを準備し、
遅延量調整コードに基づいて、前記第１クロック，前記第１副クロックおよび前記第２副クロックの遅延量を制御し、
前記第１クロックに対して、前記遅延量調整コードの１コードよりも大きく設定された固定遅延コードにより、回路の動作中は固定される第１遅延量を与え、
前記第１副クロックに対して、前記遅延量調整コードの１コードよりも大きく設定された固定遅延コードにより、前記逐次比較型ＡＤ変換器の動作中は固定され、前記第１遅延量の２倍の第２遅延量を与え、
前記第１クロックの遅延量が小さくなったとき、前記第１副クロックに基づいて、前記第１クロックの遅延量が大きくなるように前記遅延量調整コードの調整を行い、
前記第１クロックの遅延量が大きくなったとき、前記第２副クロックに基づいて、前記第１クロックの遅延量が小さくなるように前記遅延量調整コードの調整を行う、
ことを特徴とする逐次比較型ＡＤ変換器の動作クロック調整方法。

１ 逐次比較型ＡＤ変換器
１１ 電荷再分配型ＤＡ変換器(ＣＤＡＣ)
１２ コンパレータ
１３ ＣＤＡＣ制御回路
１４ 非同期クロック生成回路(クロック生成回路)
４１，４１ａ，４１ｂ 第１ループ回路(メインループ)
４２，４２ａ 第２ループ回路(サブループ)
４２ｂ 第１副ループ回路
４２ｃ 第２副ループ回路
１４１，１４５，１４５ａ，１４５ｂ 論理回路
１４２，１４２ａ，１４２ｂ，１４２ｃ 遅延調整量算出回路(エッジ計数回路)
１４３ 第１遅延量(Δｔ)可変回路
１４４ 排他的論理和(ＸＯＲ)回路
１４６，１４６ａ，１４６ｂ 第２遅延量(Δｔ)可変回路
１４７，１４７ａ，１４７ｂ，１４９ 固定遅延回路
１４８，１４８ａ，１４８ｂ 自励回路
Φc 第１非同期クロック(第１クロック)
Φc1 第２非同期クロック(第２クロック，第１副クロック)
Φc2 第２非同期クロック(第２クロック，第２副クロック)
Φs 外部クロック

Claims (11)

1. 第１クロックを生成する第１ループ回路と、
   前記第１クロックとは異なる周期の第２クロックを生成する第２ループ回路と、を有し、
   前記第１クロックの遅延量の変動を、前記第２クロックに基づいて調整し、周期が調整された前記第１クロックを出力する、
   ことを特徴とするクロック生成回路。
2. 前記第１ループ回路は、
   前記第１クロックの遅延量を制御する第１遅延量可変回路と、
   前記第１クロックおよび前記第２クロックを受け取り、前記第１遅延量可変回路を制御する遅延量調整コードを出力する遅延調整量算出回路と、を含み、
   前記第２ループ回路は、
   前記第２クロックに対して固定の遅延量を与える第１固定遅延回路と、
   前記遅延量調整コードに基づいて、前記第２クロックの遅延量を制御する第２遅延量可変回路と、を含む、
   ことを特徴とする請求項１に記載のクロック生成回路。
3. 前記遅延調整量算出回路は、
   前記第１クロックの遅延量が小さくなったとき、前記第２クロックに基づいて、前記第１クロックの遅延量が大きくなるように遅延量調整コードを出力する、
   ことを特徴とする請求項２に記載のクロック生成回路。
4. 前記遅延調整量算出回路は、
   前記第１クロックのエッジを計数し、所定の期間内のエッジ計数値が所定の数より大きいとき、前記第１クロックの遅延量が小さくなったと判断する、
   ことを特徴とする請求項３に記載のクロック生成回路。
5. 前記第１ループ回路は、
   前記第１クロックに対して固定の遅延量を与える第２固定遅延回路と、
   前記第１クロックの遅延量を制御する第１遅延量可変回路と、
   前記第１クロックおよび前記第２クロックを受け取り、前記第１遅延量可変回路を制御する遅延量調整コードを出力する遅延調整量算出回路と、を含み、
   前記第２ループ回路は、
   前記遅延量調整コードに基づいて、前記第２クロックの遅延量を制御する第２遅延量可変回路を含む、
   ことを特徴とする請求項１に記載のクロック生成回路。
6. 前記遅延調整量算出回路は、
   前記第１クロックの遅延量が大きくなったとき、前記第２クロックに基づいて、前記第１クロックの遅延量が小さくなるように前記遅延量調整コードを出力する、
   ことを特徴とする請求項５に記載のクロック生成回路。
7. 前記遅延調整量算出回路は、
   前記第１クロックのエッジを計数し、所定の期間内のエッジ計数値が所定の数より小さいとき、前記第１クロックの遅延量が大きくなったと判断する、
   ことを特徴とする請求項６に記載のクロック生成回路。
8. 前記第１ループ回路は、
   前記第１クロックに対して固定の遅延量を与える第３固定遅延回路と、
   前記第１クロックの遅延量を制御する第１遅延量可変回路と、
   前記第１クロックおよび前記第２クロックを受け取り、前記第１遅延量可変回路を制御する遅延量調整コードを出力する遅延調整量算出回路と、を含み、
   前記第２クロックは、第１副クロックおよび第２副クロックを含み、
   前記第２ループ回路は、前記第１副クロックを生成する第１副ループ回路と、前記第２副クロックを生成する第２副ループ回路を含み、
   前記第１副ループ回路は、
   前記第１副クロックに対して固定の遅延量を与える第４固定遅延回路と、
   前記遅延量調整コードに基づいて、前記第１副クロックの遅延量を制御する第１サブ遅延量可変回路と、を含み、
   前記第２副ループ回路は、
   前記遅延量調整コードに基づいて、前記第２副クロックの遅延量を制御する第２サブ遅延量可変回路を含む、
   ことを特徴とする請求項１に記載のクロック生成回路。
9. 前記遅延調整量算出回路は、
   前記第１クロックの遅延量が小さくなったとき、前記第１副クロックに基づいて、前記第１クロックの遅延量が大きくなるように前記遅延量調整コードを出力し、
   前記第１クロックの遅延量が大きくなったとき、前記第２副クロックに基づいて、前記第１クロックの遅延量が小さくなるように前記遅延量調整コードを出力する、
   ことを特徴とする請求項８に記載のクロック生成回路。
10. デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、
    前記ＤＡＣで生成された前記アナログ電圧を入力として比較動作を行うコンパレータと、
    前記コンパレータの出力に基づいて、前記デジタルコードを逐次変化させ、前記アナログ電圧をデジタル変換したデジタル出力を出力するＤＡＣ制御回路と、
    前記コンパレータの比較動作を制御する第１クロックを生成するクロック生成回路と、を有し、
    前記クロック生成回路は、請求項１に記載のクロック生成回路である、
    ことを特徴とする逐次比較型ＡＤ変換器。
11. デジタル出力を出力するＡＤ変換器と、
    前記デジタル出力に基づいて、処理を行う処理回路と、を有し、
    前記ＡＤ変換器は、請求項１０に記載の逐次比較型ＡＤ変換器である、
    ことを特徴とする集積回路。

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