KR101753738B1 - 아날로그 디지털 변환기 및 그것의 전력 절감 방법 - Google Patents

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Abstract

아날로그 디지털 변환기는 표본화된 아날로그 입력 신호와 기준 신호 간의 비교 결과를 출력하고, 전력 제어 신호에 응답하여 전력 공급 동작을 제어하는 전처리 증폭기, 비교 결과에 근거하여 디지털 신호를 생성하는 디지털 신호 처리기, 전처리 증폭기의 동작을 제어하기 위한 증폭기 동작 클럭 신호를 생성하는 전력 제어기, 및 증폭기 동작 클럭 신호의 하강 에지의 개수를 카운팅하고, 카운팅된 하강 에지의 개수에 따라 전처리 증폭기의 전력 차단 시점을 검출하는 카운터를 포함하고, 전력 제어기는 카운터의 전력 차단 시점의 검출에 응답하여 전처리 증폭기로 공급되는 전력을 차단하기 위한 전력 제어 신호를 생성한다.

Description

아날로그 디지털 변환기 및 그것의 전력 절감 방법{ANALOG DIGITAL CONVERTER AND METHOD FOR SAVING POWER THEREOF}
본 발명은 아날로그 디지털 변환기에 관한 것으로서, 특히 전처리 증폭기의 동작 제어를 통해 전력을 절감하는 아날로그 디지털 발생기 및 그것의 전력 절감 방법에 관한 것이다.
아날로그 디지털 변환기(ADC: Analog to Digital Converter)는 아날로그 신호를 디지털 신호로 변환하는 장치이다. 예를 들어, 아날로그 디지털 변환기들 중에서도 비동기식으로 동작하는 연속 근사 접근(SAR: Succesive Approximation Register) 아날로그-디지털 변환기(SAR-ADC)가 있다. 여기서, 연속 근사 접근 방식 아날로그 디지털 변환기는 미리 결정된 시간 주기 내에서 N 번의 변환 동작을 수행한다. 즉, 연속 근사 접근 아날로그-디지털 변환기는 아날로그 신호를 디지털 신호로 변환하는 동작을 N 번 수행한다. 여기서, N은 정수이다.
하지만, N번의 변환 동작은 입력 신호의 크기 등에 의해 일정하지 않을 수 있다. 따라서, 연속 근사 접근 아날로그 디지털 변환기에서 미리 결정된 시간 주기 보다 짧은 시간 내에 N 번의 변환 동작이 종료될 수 있다.
연속 근사 접근 아날로그 디지털 변환기는 미리 결정된 시간 주기 동안 일정한 전력을 소모하는 정상 동작을 한다. 하지만, 연속 근사 접근 아날로그 디지털 변환기와 같은 비동기 방식의 아날로그 디지털 변환기는 아날로그 디지털 변환을 수행하지 않는 구간에서도 여전히 전력을 소모한다는 문제점을 갖는다.
본 발명이 해결하고자 하는 기술적 과제는, 아날로그 디지털 변환기에서 소모되는 전력을 절감할 수 있는 아날로그 디지털 변환기 및 그것의 전력 절감 방법을 제공하는데 있다.
아날로그 디지털 변환기는 표본화된 아날로그 입력 신호와 기준 신호 간의 비교 결과를 출력하고, 전력 제어 신호에 응답하여 전력 공급 동작을 제어하는 전처리 증폭기, 상기 비교 결과에 근거하여 디지털 신호를 생성하는 디지털 신호 처리기, 상기 전처리 증폭기의 동작을 제어하기 위한 증폭기 동작 클럭 신호를 생성하는 전력 제어기, 및 상기 증폭기 동작 클럭 신호의 하강 에지의 개수를 카운팅하고, 상기 카운팅된 하강 에지의 개수에 따라 상기 전처리 증폭기의 전력 차단 시점을 검출하는 카운터를 포함하고, 상기 전력 제어기는 상기 카운터의 전력 차단 시점의 검출에 응답하여 상기 전처리 증폭기로 공급되는 전력을 차단하기 위한 전력 제어 신호를 생성한다.
이 실시예에 있어서, 상기 전력 제어기는 상기 증폭기 동작 클럭 신호의 논리 하이 구간들 각각을 동일한 크기의 시구간을 갖도록 생성한다.
이 실시예에 있어서, 상기 카운터는 상기 하강 에지의 개수가 미리 설정된 개수에 도달할 때에 상기 전처리 증폭기의 전력 차단 시점을 검출한다.
이 실시예에 있어서, 상기 디지털 신호 처리기는 상기 비교 결과를 래치하여 디지털 신호를 생성하는 비동기 래치부, 및 상기 비동기 래치의 동작을 제어하기 위한 래치 동작 클럭 신호를 생성하는 비동기 클럭 생성부를 포함한다.
이 실시예에 있어서, 상기 비동기 래치부는 상기 디지털 신호에 포함된 하나의 디지털 데이터가 생성될 때, 상기 래치 동작 클럭 신호를 로우 상태로 천이시키기 위한 래치 동작 종료 신호를 생성한다.
이 실시예에 있어서, 상기 전력 제어부는 상기 래치 동작 종료 신호에 응답하여 상기 증폭기 동작 클럭 신호를 논리 하이 상태로 천이시킨다.
이 실시예에 있어서, 외부 클럭 신호를 입력받고, 상기 외부 클럭 신호로부터 시스템 클럭 신호를 생성하는 시스템 클럭 생성부를 더 포함한다.
이 실시예에 있어서, 상기 시스템 클럭 생성부는 상기 외부 클럭 신호를 사용하여 제 1 시스템 클럭 신호를 생성하는 제 1 시스템 클럭 생성부, 및 상기 제 1 시스템 클럭 신호를 미리 결정된 시간 지연 시켜 제 2 시스템 클럭 신호를 생성하는 제 2 시스템 클럭 생성부를 포함한다.
이 실시예에 있어서, 상기 제 2 시스템 클럭 신호은 상기 아날로그 디지털 변환기의 동작을 위한 신호이고, 상기 제 1 시스템 클럭 신호는 상기 전처리 증폭기로 전력 공급을 위한 전력 제어 신호 생성을 위한 신호이다.
이 실시예에 있어서, 아날로그 입력 신호를 표본화하여 표본화된 아날로그 신호를 생성하는 입력 신호 표본화기, 및 상기 표본화된 아날로그 신호로부터 디지털 신호 생성을 위한 기준 신호를 생성하는 기준 신호 생성기를 더 포함한다.
이 실시예에 있어서, 상기 전처리 증폭기로 전력을 공급하는 전력 공급기를 더 포함한다.
이 실시예에 있어서, 상기 전처리 증폭기는 상기 전력 공급기에 연결되고, 상기 전력 제어 신호에 응답하여 상기 전력을 상기 전처리 증폭기로 공급 동작과 차단 동작 중 하나의 동작을 수행하는 스위치를 포함한다.
본 발명의 아날로그 디지털 변환기의 전력 절감 방법은 입력된 아날로그 신호와 기준 신호의 비교 결과를 출력하기 위한 전처리 증폭기로 전력을 공급하는 단계, 상기 비교 결과에 따라 상기 아날로그 신호로부터 디지털 신호를 생성하는 중에 상기 디지털 신호에 포함된 데이터의 개수가 미리 설정된 개수를 초과하는지 판단하는 단계, 및 상기 디지털 신호에 포함된 데이터의 개수가 미리 설정된 개수를 초과하면, 상기 전처리 증폭기로 공급되는 전력을 차단하는 단계를 포함한다.
이 실시예에 있어서, 상기 전력을 공급하는 단계는 상기 전력을 공급하는 단계 이후에 상기 전처리 증폭기의 동작을 활성화하기 위한 증폭기 클럭 신호를 입력하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 전력을 차단하는 단계는 상기 증폭기 클럭 신호의 하강 에지의 개수가 미리 설정된 개수에 도달했는지를 카운트하고, 상기 카운트된 하강 에지의 개수가 미리 설정된 개수이면 상기 전처리 증폭기로 공급되는 전력을 차단하는 단계를 포함한다.
본 발명에 의하면, 아날로그 디지털 변환기는 아날로그 디지털 변환 동작이 수행되지 않는 구간에서 전처리 증폭기를 비활성화시킴에 의해 아날로그 신호를 디지털 신호로 변환되는데 소모되는 전력을 최소화하거나 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 아날로그 디지털 변환기를 도시한 도면,
도 2는 도 1에 도시된 클럭 신호 생성기를 도시한 도면,
도 3은 도 1에 도시된 전력 제어기를 도시한 도면,
도 4는 본 발명의 실시예에 따른 아날로그 디지털 변환기에서 전처리 증폭기에 신호를 입력하는 입력 신호 표본화기와 기준 신호 생성기를 도시한 도면,
도 5는 본 발명의 실시예에 따른 전처리 증폭기의 동작을 도시한 도면,
도 6은 본 발명의 실시예에 따른 아날로그 디지털 변환기의 클럭 신호들을 도시한 타이밍도, 및
도 7은 본 발명의 실시예에 따른 전처리 증폭기의 동작에 따른 클럭 신호들을 도시한 타이밍도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 삼각파 발생기를 도시한 도면이다.
도 1을 참조하면, 아날로그 디지털 변환기(100)는 클럭 신호 생성기(110), 전력 제어기(120), 전처리 증폭기(130), 디지털 신호 처리기(140), 및 카운터(150)를 포함한다.
클럭 신호 생성기(110)는 시스템 변환을 위한 외부 클럭 신호(
Figure 112011074024452-pat00001
)를 수신하고, 시스템 변환을 위한 클럭 신호에 응답하여 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00002
)와 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00003
)를 생성한다. 여기서, 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00004
)는 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00005
)를 미리 설정된 시간만큼 지연된 신호이다.
제 1 시스템 클럭 신호(
Figure 112011074024452-pat00006
)는 아날로그 신호를 디지털 신호로 변환 동작시킬 수 있도록 전처리 증폭기(130)로 미리 전력을 공급하기 위한 신호이다. 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00007
)는 전처리 증폭기(130)와 디지털 신호 처리기(140)를 활성화시키는 신호를 생성하기 위한 신호이다.
클럭 신호 생성기(110)는 제 1 클럭 신호(
Figure 112011074024452-pat00008
)를 전력 제어기(120)로 출력한다. 클럭 신호 생성기(110)는 제 2 클럭 신호를 전력 제어기(120), 디지털 신호 처리부(140), 및 카운터(150)로 출력한다.
전력 제어기(120)는 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00009
)와 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00010
)를 수신한다. 또한, 전력 제어기(120)는 래치 동작 종료 신호(
Figure 112011074024452-pat00011
내지
Figure 112011074024452-pat00012
)와 전력 차단을 위한 카운트 신호(
Figure 112011074024452-pat00013
)를 수신한다.
전력 제어기(120)는 전처리 증폭기(130)의 동작을 제어하기 위한 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00014
)를 생성한다. 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00015
)는 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00016
)와 래치 동작 종료 신호(
Figure 112011074024452-pat00017
내지
Figure 112011074024452-pat00018
)에 응답하여 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00019
)를 하이 상태로 천이(상승 에지 발생)시킨다. 동작 클럭 신호의 하이 구간들은 모두 동일한 시간 구간(
Figure 112011074024452-pat00020
)를 갖는다. 따라서, 전력 제어기(120)는 하이 상태로 천이된 시점부터 일정 시간(
Figure 112011074024452-pat00021
)가 지나면 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00022
)를 로우 상태로 천이(하강 에지 발생)시킨다. 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00023
)는 전처리 증폭기(130)의 동작을 제어하기 위한 신호이다. 그러므로, 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00024
)의 활성화 구간인 논리 하이(High) 구간에서 전처리 증폭기(130)가 동작하게 된다. 전력 제어기(120)는 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00025
)를 전처리 증폭기(130)로 출력한다.
또한, 전력 제어기(120)는 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00026
)와 카운트 신호(
Figure 112011074024452-pat00027
)를 이용하여 전력 제어 신호(
Figure 112011074024452-pat00028
)를 생성한다. 전력 제어 신호(
Figure 112011074024452-pat00029
)는 전처리 증폭기(130)로 공급되는 전력의 공급 또는 차단을 제어하기 위한 신호이다.
전력 제어기(120)는 전처리 증폭기(130)의 동작을 제어할 수 있고, 전처리 증폭기(130)에서 소모되는 전력을 공급하거나 차단하도록 제어할 수 있다.
전처리 증폭기(130)는 표본화된 아날로그 신호(SIG), 기준 신호(REF), 및 동작 클럭 신호(
Figure 112011074024452-pat00030
)를 입력받는다. 전처리 증폭기(130)는 동작 클럭 신호의 하이 구간에서 표본화된 아날로그 신호(SIG)와 기준 신호(REF) 간의 차이값(DIF)(즉, 증폭기 출력 신호)을 디지털 신호 처리기(140)로 출력한다.
전처리 증폭기(130)는 전력 제어 신호(
Figure 112011074024452-pat00031
)에 응답하여 전처리 증폭기(130)를 활성화 또는 비활성화 시킬 수 있다. 로우 상태의 전력 제어 신호(
Figure 112011074024452-pat00032
)가 인가되면, 전처리 증폭기(130)는 전처리 증폭기(130)로 공급되는 전력을 차단한다.
디지털 신호 처리기(140)는 전처리 증폭기(130)에서 출력되는 증폭기 출력 신호를 이용하여 디지털 신호(
Figure 112011074024452-pat00033
)를 생성한다. 디지털 신호 처리기(140)는 생성된 디지털 신호(
Figure 112011074024452-pat00034
)를 출력한다.
디지털 신호 처리기(140)는 비동기 클럭 생성부(141)와 비동기 래치부(142)를 포함한다.
비동기 클럭 생성부(141)는 비동기 래치부(142)의 동작을 제어하는 클럭 신호인 래치 동작 클럭 신호(
Figure 112011074024452-pat00035
)를 생성한다. 래치 동작 클럭 신호(
Figure 112011074024452-pat00036
)는 전처리 증폭기(130)에서 출력되는 지연 신호(DEL1)에 응답하여 하이 상태로 천이(상승 에지 발생)된다. 여기서, 래치 동작 클럭 신호(
Figure 112011074024452-pat00037
)는 비동기 래치부(142)로부터 출력되는 래치 동작 종료 신호(
Figure 112011074024452-pat00038
내지
Figure 112011074024452-pat00039
)에 응답하여 로우 상태로 천이(하강 에지 발생)시킨다. 래치 동작 클럭 신호(
Figure 112011074024452-pat00040
)는 비동기 래치부(142)의 동작을 제어하기 위한 신호이다. 그러므로, 래치 동작 클럭 신호(
Figure 112011074024452-pat00041
)의 활성화 구간인 논리 하이(High) 구간에서 비동기 래치부(142)가 동작하게 된다. 비동기 클럭 생성부(141)는 래치 동작 클럭 신호(
Figure 112011074024452-pat00042
)를 비동기 래치부(142)로 출력한다.
비동기 래치부(142)는 전처리 증폭기(130)의 증폭기 출력 신호와 래치 동작 클럭 신호(
Figure 112011074024452-pat00043
)를 수신한다. 비동기 래치부(142)는 래치 동작 클럭 신호(
Figure 112011074024452-pat00044
)의 하이 구간에서 증폭기 출력 신호의 래치를 통해 디지털 신호(
Figure 112011074024452-pat00045
)를 출력한다. 이때, 비동기 래치부(142)는 증폭기 출력 신호의 부호가 양(+)의 부호이면 하이 상태의 디지털 신호(
Figure 112011074024452-pat00046
)를 출력하고, 증폭기 출력 신호의 부호가 음(-)의 부호이면 로우 상태의 디지털 신호(
Figure 112011074024452-pat00047
)를 출력한다.
또한, 비동기 래치부(142)는 하나의 디지털 신호(
Figure 112011074024452-pat00048
) 생성 동작이 종료될 때마다 로우 상태의 래치 동작 종료 신호(
Figure 112011074024452-pat00049
내지
Figure 112011074024452-pat00050
)를 하이 상태로 천이시킨다. 비동기 래치부(142)는 래치 동작 종료 신호(
Figure 112011074024452-pat00051
내지
Figure 112011074024452-pat00052
)를 비동기 클럭 생성부(141)와 전력 제어기(120)로 출력한다.
카운터(150)는 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00053
)와 카운트 기준 신호(
Figure 112011074024452-pat00054
)를 수신한다. 카운트 기준 신호(
Figure 112011074024452-pat00055
)는 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00056
)의 하강 에지의 개수를 카운팅하기 위한 기준 신호이다. 따라서, 카운트 기준 신호(
Figure 112011074024452-pat00057
)는 미리 설정된 개수의 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00058
)의 하강 에지 개수에 대응된다.
카운터(150)는 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00059
)의 하강 에지 개수를 카운트(카운트 전압(
Figure 112011074024452-pat00060
)을 하강 에지에 응답하여 증가시킴)한다. 이때, 카운터(150)는 카운트 기준 신호(
Figure 112011074024452-pat00061
)에 도달할 때까지 카운트 전압(
Figure 112011074024452-pat00062
)을 이용하여 카운트한다. 카운터(150)는 카운트 전압이 카운터 기준 신호에 도달하면, 전력 증폭기로 공급되는 전력을 차단시키기 위한 카운트 신호(
Figure 112011074024452-pat00063
)를 생성한다. 카운터는 카운트 신호(
Figure 112011074024452-pat00064
)를 전력 제어기(120)로 출력한다.
여기서, 카운터(150)에서 카운팅 전압을 사용하여 카운팅 동작을 수행하는 것은 일예로 설명된 것으로, 다른 다양한 방법으로 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00065
)의 하강 에지의 개수를 카운팅할 수 있다.
본 발명에서 카운터(150)는 N번의 신호 변환 처리가 종료되는 시점을 나타내는 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00066
)의 하강 에지 개수를 카운트한다. 이를 통해, 카운터(150)는 미리 결정된 변환 회수(N번(
Figure 112011074024452-pat00067
))와 일치되는 시점에 전처리 증폭기(130)의 동작 종료 시점을 검출한다.
이때, 전력 제어기(120)는 전처리 증폭기(130)의 동작을 비활성화시켜, 전처리 증폭기(130)를 실제 동작 구간에서만 동작하도록 제어한다.
이를 통해, 본 발명은 아날로그 디지털 변환기(100)의 전력 소모의 대부분을 차지하는 전처리 증폭기(130)를 정의된 변환 시간 동안에만 동작시킴으로서 전력 소모를 감소시킬 수 있다.
도 2는 도 1에 도시된 클럭 신호 생성기를 도시한 도면이다.
도 2를 참조하면, 클럭 신호 생성기(110)는 제 1 시스템 클럭 생성부(111)와 제 2 시스템 클럭 생성부(112)를 포함한다.
제 1 시스템 클럭 생성부(111)는 외부 클럭 신호(
Figure 112011074024452-pat00068
)에 응답하여 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00069
)를 생성한다. 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00070
)는 전처리 증폭기(130)를 미리 활성화시키기 위한 신호이다. 따라서, 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00071
)는 전력 제어 신호(
Figure 112011074024452-pat00072
)를 로우 상태에서 하이 상태로 활성화 시킬 수 있다. 제 1 시스템 클럭 생성부(111)는 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00073
)를 제 2 시스템 클럭 생성부(112)와 전력 제어기(120)로 출력한다.
제 2 시스템 클럭 생성부(112)는 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00074
)를 일정 시간 지연시켜 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00075
)를 생성한다. 또한, 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00076
)는 제 1 시스템 클럭 신호를 반전한 신호(
Figure 112011074024452-pat00077
)이다. 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00078
)는 입력 표본화 지령 클럭 신호이다. 제 2 시스템 클럭 생성부(112)는 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00079
)를 전력 제어기(120), 디지털 신호 처리기(140), 및 카운터(150)로 출력한다.
도 3은 도 1에 도시된 전력 제어기를 도시한 도면이다.
도 3을 참조하면, 전력 제어기(120)는 전력 제어를 위한 제 1 지연 신호(DEL1)와 제 2 지연 신호(DEL2)를 생성할 수 있다.
전력 제어기(120)는 시스템 클럭 반전부(121), 제 1 신호 지연부(122), 및 제 2 신호 지연부(123)를 포함한다.
시스템 클럭 반전부(121)는 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00080
)를 수신한다. 시스템 클럭 반전부(121)는 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00081
)를 반전시켜 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00082
)를 생성한다. 시스템 클럭 반전부(121)는 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00083
)를 제 1 신호 지연부(122)로 출력한다.
제 1 신호 지연부(122)는 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00084
)와 래치 동작 종료 신호(
Figure 112011074024452-pat00085
내지
Figure 112011074024452-pat00086
)를 수신한다. 제 1 신호 지연부(122)는 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00087
)를 일정 시간(
Figure 112011074024452-pat00088
-
Figure 112011074024452-pat00089
) 지연시켜 제 1 지연 신호(DEL1(QSH,1bar))를 생성한다. 제 1 지연 신호(DEL1)는 제 1 시간(
Figure 112011074024452-pat00090
-
Figure 112011074024452-pat00091
)만큼 지연된다. 여기서
Figure 112011074024452-pat00092
시간은 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00093
)의 한 클럭에서 논리 하이 구간의
Figure 112011074024452-pat00094
시간은 전처리 증폭기(130) 동작 전에 비동기 래치부(142)의 활성화를 위해 비동기 래치부(142)를 미리 활성화하기 위한 시간이다.
또한, 제 1 신호 지연부(122)는 래치 동작 종료 신호(
Figure 112011074024452-pat00095
내지
Figure 112011074024452-pat00096
)를 사용하여 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00097
) 내에서 다른 클럭 생성을 위한 제 1 지연 신호들(
Figure 112011074024452-pat00098
,
Figure 112011074024452-pat00099
, ...,
Figure 112011074024452-pat00100
)를 생성한다.
제 1 신호 지연부(122)는 제 1 지연 신호들(
Figure 112011074024452-pat00101
,
Figure 112011074024452-pat00102
,
Figure 112011074024452-pat00103
, ...,
Figure 112011074024452-pat00104
)을 제 2 신호 지연부(122)로 출력한다.
제 2 신호 지연부(123)는 제 1 지연 신호(DEL1)를 일정 시간(
Figure 112011074024452-pat00105
) 지연시켜, 제 2 지연 신호(
Figure 112011074024452-pat00106
)를 생성한다. 제 2 지연 신호(DEL2)는 제 1 신호 지연부에 입력되는 신호(
Figure 112011074024452-pat00107
) 대비 일정 시간(
Figure 112011074024452-pat00108
)만큼 지연된다.
또한, 제 2 신호 지연부(123)는 제 1 지연 신호들(
Figure 112011074024452-pat00109
,
Figure 112011074024452-pat00110
,
Figure 112011074024452-pat00111
, ...,
Figure 112011074024452-pat00112
)을 일정 시간(
Figure 112011074024452-pat00113
) 지연시켜 제 2 지연 신호들(
Figure 112011074024452-pat00114
,
Figure 112011074024452-pat00115
,
Figure 112011074024452-pat00116
, ...,
Figure 112011074024452-pat00117
)을 생성한다.
이후, 제 1 신호 지연부(122)와 제 2 신호 지연부(123)는 각각 제 1 신호 지연부(122)에 입력되는 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00118
)와 래치 동작 종료 신호(
Figure 112011074024452-pat00119
내지
Figure 112011074024452-pat00120
)의 상승 에지를 기준으로 하는
Figure 112011074024452-pat00121
-
Figure 112011074024452-pat00122
시간만큼 지연된 제 1 지연 신호(DEL1)와
Figure 112011074024452-pat00123
시간만큼 지연된 제 2 지연 신호(DEL2)를 지속적으로 생성할 수 있다.
또한, 제 1 신호 지연부(122)와 제 2 신호 지연부(123)는 내부에 각각 시간 지연을 위한 적어도 하나의 인버터(또는 버퍼)들을 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 아날로그 디지털 변환기에서 전처리 증폭기에 신호를 입력하는 입력 신호 표본화기와 기준 신호 생성기를 도시한 도면이다.
도 4를 참조하면, 아날로그 디지털 변환기(100)는 전처리 증폭기(130)에 연결된 입력 신호 표본화기(160), 및 기준 신호 생성기(170)를 추가로 포함할 수 있다.
입력 신호 표본화기(160)는 시스템 변환 속도에 따른 제 2 시스템 클럭 신호의 하강 에지에서 아날로그 입력 신호(VIN)를 표본화하여 표본화된 아날로그 신호(SIG)를 전처리 증폭기(130)출력한다.
기준 신호 생성기(170)는 기준 전압 신호(
Figure 112011074024452-pat00124
)와 디지털 신호(
Figure 112011074024452-pat00125
)를 수신한다. 기준 신호 생성기(170)는 기준 전압 신호(
Figure 112011074024452-pat00126
)와 디지털 신호(
Figure 112011074024452-pat00127
)에 근거하여 기준 신호(REF)를 생성한다. 기준 신호(REF)는 표본화된 아날로그 신호와의 비교를 통해 디지털 신호(
Figure 112011074024452-pat00128
)를 생성하기 위한 신호이다. 기준 신호 생성기(170)는 기준 신호(REF)를 전처리 증폭기(130)로 출력한다.
도 5는 본 발명의 실시예에 따른 전처리 증폭기의 동작을 도시한 도면이다.
도 5를 참조하면, 아날로그 디지털 변환기(100)는 내부 또는 외부에 전처리 증폭기(130)로 전력을 공급하는 전력 공급기(210)를 추가로 포함할 수 있다.
전처리 증폭기(130)는 내부에 전력의 공급 또는 차단을 위한 스위치(131)를 포함할 수 있다.
스위치(131)는 증폭기 내부로 전력을 공급하는 단자(132)와 전력 공급기(210)에 연결될 수 있다.
전력 제어기(120)로부터 제공되는 전력 제어 신호(
Figure 112011074024452-pat00129
)에 따라 스위치(131)는 온오프 동작을 통해 전처리 증폭기(130)로의 전력 공급을 제어한다. 전력 공급을 위한 전력 제어 신호(
Figure 112011074024452-pat00130
)(일예로, 논리 하이 상태의 전력 제어 신호)가 입력되면, 스위치(131)는 온(ON) 동작을 통해 전처리 증폭기(130)로 전력을 공급한다. 또한, 전력 공급을 위한 전력 제어 신호(
Figure 112011074024452-pat00131
)(일예로, 논리 로우 상태의 전력 제어 신호)가 입력되면, 스위치(131)는 오프(OFF) 동작을 통해 전처리 증폭기(130)로 전력을 공급한다.
도 6은 본 발명의 실시예에 따른 아날로그 디지털 변환기의 클럭 신호들을 도시한 타이밍도이다.
도 6을 참조하면, 아날로그 신호(
Figure 112011074024452-pat00132
)는 디지털 신호(
Figure 112011074024452-pat00133
)로의 변환을 위해 입력되는 신호이다.
제 1 시스템 클럭 신호(
Figure 112011074024452-pat00134
)는 외부 클럭 신호(
Figure 112011074024452-pat00135
)로부터 생성된 신호이다. 제 2 시스템 클럭 신호(QEN)는 제 1 시스템 클럭 신호(
Figure 112011074024452-pat00136
)를 반전하고, 일정 시간 지연시켜 생성된 신호이다. 여기서, 제 2 시스템 클럭 신호(QEN)를 아날로그 디지털 변환기의 동작을 위한 시스템 클럭으로 사용한다.
제 1 시스템 클럭 신호(
Figure 112011074024452-pat00137
)의 상승 에지는 전력 제어 신호(
Figure 112011074024452-pat00138
)를 하이 상태로 천이시켜, 전처리 증폭기(130)로 전력을 공급하도록 제어하도록 할 수 있다. 따라서, 전처리 증폭기(130)는 일정 시간(
Figure 112011074024452-pat00139
) 전에 활성화되어 아날로그-디지털 변환 동작이 안정적으로 동작하도록 제어할 수 있다.
제 2 시스템 클럭 신호(QEN)의 하강 에지에 응답하여 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00140
)가 활성화되어 하이 상태로 천이된다. 또한, 제 2 시스템 클럭 신호(QEN)의 하강 에지에 응답하여, 카운트 동작을 위한 카운트 계수 신호(
Figure 112011074024452-pat00141
)가 생성되고, 카운트 신호(
Figure 112011074024452-pat00142
)는 활성화되어 하이 상태로 천이된다.
증폭기 동작 클럭 신호(
Figure 112011074024452-pat00143
)는 논리 하이 구간이 모두 동일한 시간(TP)을 갖는다. 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00144
)는 전처리 증폭기(130)에서 아날로그 신호를 디지털 신호로 변환하는 동작을 활성화시키기 위한 신호이다. 즉, 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00145
)의 하이 구간에서 전처리 증폭기(130)는 표본화된 아날로그 신호와 기준 신호 간의 차이값(DIF)을 출력한다.
증폭기 동작 클럭 신호가 종료되기 이전에 래치 동작 클럭 신호(
Figure 112011074024452-pat00146
)가 활성화된다. 래치 동작 클럭 신호(
Figure 112011074024452-pat00147
)는 비동기 래치부(142)에서 디지털 신호(
Figure 112011074024452-pat00148
)를 생성하기 위한 신호이다. 래치 동작 클럭 신호(
Figure 112011074024452-pat00149
)의 한 클럭 주기 동안 비동기 래치부(142)는 디지털 신호(
Figure 112011074024452-pat00150
)를 출력한다.
래치 동작 클럭 신호(
Figure 112011074024452-pat00151
)의 하강 에지를 기준으로 비활성화된 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00152
)는 하이 신호로 천이된다.
이와 같이 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00153
)와 래치 동작 클럭 신호(
Figure 112011074024452-pat00154
)에 따라 N개의 디지털 데이터(DO[1], DO[2], ..., DO[N-1], DO[N])를 포함한 디지털 신호(DO)가 생성된다.
카운터 계수 신호(
Figure 112011074024452-pat00155
)는 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00156
)의 하강 에지마다 순차적으로 증가된다. 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00157
)의 하강 에지의 개수가 N개일때, 카운터 계수 신호(
Figure 112011074024452-pat00158
)는 카운트 기준 신호(
Figure 112011074024452-pat00159
)에 도달한다.
이때, 카운터 계수 신호(
Figure 112011074024452-pat00160
)에 의해 증폭기 동작 클럭 신호의 하강 에지의 개수가 N개임을 검출하면, 카운트 신호(
Figure 112011074024452-pat00161
)는 비활성화되어 로우 상태로 천이된다.
로우 상태로 천이되는(하강 에지에서) 카운트 신호(
Figure 112011074024452-pat00162
)는 전력 제어 신호(
Figure 112011074024452-pat00163
)를 로우 상태로 천이시켜 전처리 증폭기(130)에 공급되는 전력을 차단시킨다. 로우 상태로 천이된 전력 제어 신호(
Figure 112011074024452-pat00164
)에 의해 전처리 증폭기(130)는 비활성화된다.
본 발명의 아날로그 디지털 변환기(100)는 시스템 변환 속도의 시간(
Figure 112011074024452-pat00165
) 내에서 N개의 데이터를 포함한 디지털 신호 생성이 종료되는 시점에 전처리 증폭기(130)의 동작을 비활성화시킨다. 이를 통해 본 발명의 아날로그 디지털 변환기(100)는 전처리 증폭기(130)에서 소모되는 전력을 절감할 수 있다.
도 7은 본 발명의 실시예에 따른 전처리 증폭기의 동작에 따른 클럭 신호들을 도시한 타이밍도이다.
도 7을 참조하면, 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00166
)는 동작 구간이 일정한 시간(TP)을 갖는 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00167
)를 생성하기 위해 사용된다.
제 1 지연 신호(DEL1)는 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00168
)를
Figure 112011074024452-pat00169
-
Figure 112011074024452-pat00170
시간만큼 지연시켜 생성된다. 여기서,
Figure 112011074024452-pat00171
시간은 전처리 증폭기(130)의 동작 전에 비동기 래치부(142)를 활성화시키기 위한 시간이다.
제 2 지연 신호(DEL2)는 반전된 제 2 시스템 클럭 신호(
Figure 112011074024452-pat00172
)를 TP 시간만큼 지연시켜 생성된다.
래치 동작 클럭 신호(
Figure 112011074024452-pat00173
)의 하강 에지들 각각에서 래치 동작 종료 신호(
Figure 112011074024452-pat00174
, QLF2)가 생성된다. 또한, 래치 동작 종료 신호(
Figure 112011074024452-pat00175
)의 하강 에지 각각에서 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00176
)는 활성화된다.
증폭기 동작 클럭 신호(
Figure 112011074024452-pat00177
)의 클럭 주기들(OPT[1], OPT[2], ..., OPT[N]) 각각 내에서 증폭기 동작 클럭 신호를 생성하는 전력 제어기(120)의 논리식과 래치 동작 종료 신호(
Figure 112011074024452-pat00178
)를 생성하는 비동기 클럭 생성부(141)의 논리식은 하기의 표 1과 같이 나타낼 수 있다.
Figure 112011074024452-pat00179
전력 제어부에서 증폭기 동작 클럭 신호(
Figure 112011074024452-pat00180
)를 생성하기 위한 논리식과 비동기 클럭 생성부(141)에서 래치 동작 클럭 신호(
Figure 112011074024452-pat00181
)들이 N개의 데이터 변환 동작들 각각 동안 표 1에서와 같은 논리식을 형성할 수 있다.
본 발명은 아날로그 디지털 변환기에서 전처리 증폭기가 아날로그 신호를 디지털 신호로 변환하지 않는 구간에서 전력을 차단함으로서 전력을 절감할 수 있다. 일예로, 본 발명에서와 같은 전력 절감 방법은 비동기 방식으로 동작하는 연속 근사 접근(SAR: Susccesive Approximation Register) 아날로그-디지털 변환기(SAR-ADC)에 적용될 수 있다.
또한, 본 발명의 아날로그 디지털 변환기(100)는 아날로그 신호를 디지털 신호로 변환함에 따라 소요되는 전력 소모를 최소화할 수 있다. 따라서, 본 발명의 아날로그 디지털 변환기(100)는 높은 정밀도를 필요로 하는 어플리케이션에 적합한 선형성을 가지므로 의료 계측 기기, 프로그래머블 로직 컨트롤러, 디지털 전원 공급 장치 등과 같이 다양한 분야에 활용될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 아날로그 디지털 변환기 110: 클럭 신호 생성기
120: 전력 제어기 130: 전처리 증폭기
140: 디지털 신호 처리기 150: 카운터
141: 비동기 클럭 생성부 142: 비동기 래치부
111: 제 1 시스템 클럭 생성부 112: 제 2 시스템 클럭 생성부
121: 시스템 클럭 반전부 122: 제 1 신호 지연부
123: 제 2 신호 지연부
160: 입력 신호 표본화기 170: 기준 신호 생성기
210: 전력 공급기

Claims (15)

  1. 표본화된 아날로그 입력 신호와 기준 신호 간의 비교 결과를 출력하고, 전력 제어 신호에 응답하여 전력 공급 동작을 제어하는 전처리 증폭기;
    상기 비교 결과에 근거하여 디지털 신호를 생성하는 디지털 신호 처리기;
    상기 전처리 증폭기의 동작을 제어하기 위한 증폭기 동작 클럭 신호를 생성하는 전력 제어기; 및
    상기 증폭기 동작 클럭 신호의 하강 에지의 개수를 카운팅하고, 상기 카운팅된 하강 에지의 개수에 따라 상기 전처리 증폭기의 전력 차단 시점을 검출하는 카운터를 포함하고,
    상기 전력 제어기는 상기 카운터의 전력 차단 시점의 검출에 응답하여 상기 전처리 증폭기로 공급되는 전력을 차단하기 위한 전력 제어 신호를 생성하는 아날로그 디지털 변환기.
  2. 제 1 항에 있어서,
    상기 전력 제어기는 상기 증폭기 동작 클럭 신호의 논리 하이 구간들 각각을 동일한 크기의 시구간을 갖도록 생성하는 아날로그 디지털 변환기.
  3. 제 1 항에 있어서,
    상기 카운터는 상기 하강 에지의 개수가 미리 설정된 개수에 도달할 때에 상기 전처리 증폭기의 전력 차단 시점을 검출하는 아날로그 디지털 변환기.
  4. 제 1 항에 있어서,
    상기 디지털 신호 처리기는
    상기 비교 결과를 래치하여 디지털 신호를 생성하는 비동기 래치부; 및
    상기 비동기 래치의 동작을 제어하기 위한 래치 동작 클럭 신호를 생성하는 비동기 클럭 생성부를 포함하는 아날로그 디지털 변환기.
  5. 제 4 항에 있어서,
    상기 비동기 래치부는 상기 디지털 신호에 포함된 하나의 디지털 데이터가 생성될 때, 상기 래치 동작 클럭 신호를 로우 상태로 천이시키기 위한 래치 동작 종료 신호를 생성하는 아날로그 디지털 변환기.
  6. 제 5 항에 있어서,
    상기 전력 제어기는 상기 래치 동작 종료 신호에 응답하여 상기 증폭기 동작 클럭 신호를 논리 하이 상태로 천이시키는 아날로그 디지털 변환기.
  7. 제 1 항에 있어서,
    외부 클럭 신호를 입력받고, 상기 외부 클럭 신호로부터 시스템 클럭 신호를 생성하는 시스템 클럭 생성부를 더 포함하는 아날로그 디지털 변환기.
  8. 제 7 항에 있어서,
    상기 시스템 클럭 생성부는
    상기 외부 클럭 신호를 사용하여 제 1 시스템 클럭 신호를 생성하는 제 1 시스템 클럭 생성부; 및
    상기 제 1 시스템 클럭 신호를 미리 결정된 시간 지연 시켜 제 2 시스템 클럭 신호를 생성하는 제 2 시스템 클럭 생성부를 포함하는 아날로그 디지털 변환기.
  9. 제 8 항에 있어서,
    상기 제 2 시스템 클럭 신호은 상기 아날로그 디지털 변환기의 동작을 위한 신호이고, 상기 제 1 시스템 클럭 신호는 상기 전처리 증폭기로 전력 공급을 위한 전력 제어 신호 생성을 위한 신호인 아날로그 디지털 변환기.
  10. 제 1 항에 있어서,
    아날로그 입력 신호를 표본화하여 표본화된 아날로그 신호를 생성하는 입력 신호 표본화기; 및
    상기 표본화된 아날로그 신호로부터 디지털 신호 생성을 위한 기준 신호를 생성하는 기준 신호 생성기를 더 포함하는 아날로그 디지털 변환기.
  11. 제 1 항에 있어서,
    상기 전처리 증폭기로 전력을 공급하는 전력 공급기를 더 포함하는 아날로그 디지털 변환기.
  12. 제 11 항에 있어서,
    상기 전처리 증폭기는
    상기 전력 공급기에 연결되고, 상기 전력 제어 신호에 응답하여 상기 전력을 상기 전처리 증폭기로 공급 동작과 차단 동작 중 하나의 동작을 수행하는 스위치를 포함하는 아날로그 디지털 변환기.
  13. 아날로그 디지털 변환기의 전력 절감 방법에 있어서,
    입력된 아날로그 신호와 기준 신호의 비교 결과를 출력하기 위한 전처리 증폭기로 전력을 공급하는 단계;
    상기 비교 결과에 따라 상기 아날로그 신호로부터 디지털 신호를 생성하는 중에 상기 디지털 신호에 포함된 데이터의 개수가 미리 설정된 개수를 초과하는지 판단하는 단계; 및
    상기 디지털 신호에 포함된 데이터의 개수가 미리 설정된 개수를 초과하면, 상기 전처리 증폭기로 공급되는 전력을 차단하는 단계를 포함하는 전력 절감 방법.
  14. 제 13 항에 있어서,
    상기 전력을 공급하는 단계는
    상기 전력을 공급하는 단계 이후에
    상기 전처리 증폭기의 동작을 활성화하기 위한 증폭기 클럭 신호를 입력하는 단계를 더 포함하는 전력 절감 방법.
  15. 제 14 항에 있어서,
    상기 전력을 차단하는 단계는
    상기 증폭기 클럭 신호의 하강 에지의 개수가 미리 설정된 개수에 도달했는지를 카운트하고, 상기 카운트된 하강 에지의 개수가 미리 설정된 개수이면 상기 전처리 증폭기로 공급되는 전력을 차단하는 단계를 포함하는 전력 절감 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8817402B2 (en) * 2012-12-19 2014-08-26 Lsi Corporation Tag multiplication via a preamplifier interface
US9100035B2 (en) * 2013-03-01 2015-08-04 Texas Instruments Incorporated Asynchronous sampling using a dynamically adustable snapback range
US8981977B2 (en) * 2013-04-02 2015-03-17 Maxlinear, Inc. System and method for low-power digital signal processing
US9357150B2 (en) * 2013-12-03 2016-05-31 Capso Vision Inc. Image sensor with integrated power conservation control
JP6488650B2 (ja) * 2014-11-04 2019-03-27 株式会社ソシオネクスト クロック生成回路、逐次比較型ａｄ変換器および集積回路
US10355703B2 (en) * 2015-06-29 2019-07-16 Sony Semiconductor Solutions Corporation System, analog to digital converter, and method of controlling system
US9564915B1 (en) * 2016-03-04 2017-02-07 Silicon Laboratories Inc. Apparatus for data converter with internal trigger circuitry and associated methods
US10505559B1 (en) * 2018-11-27 2019-12-10 Ipgreat Incorporated Process, voltage and temperature optimized asynchronous SAR ADC
TWI783351B (zh) * 2021-01-21 2022-11-11 瑞昱半導體股份有限公司 類比數位轉換系統與方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070291718A1 (en) 2006-06-14 2007-12-20 Research In Motion Limited Control of switcher regulated power amplifier modules
US20080074209A1 (en) 2006-09-26 2008-03-27 Nazim Ceylan Modulator arrangement and method for signal modulation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2685481B2 (ja) * 1988-04-06 1997-12-03 株式会社日立製作所 磁気記録再生装置
GB2294168A (en) * 1994-10-15 1996-04-17 Nokia Telecommunications Oy Multi-channel transmitters for radio telephone base stations
US5546069A (en) * 1994-11-17 1996-08-13 Motorola, Inc. Taut armature resonant impulse transducer
US5545999A (en) * 1995-03-21 1996-08-13 General Electric Company Preamplifier circuit for magnetic resonance system
JP2968716B2 (ja) * 1996-04-23 1999-11-02 埼玉日本電気株式会社 ダイバーシティ受信機
US5930072A (en) * 1997-05-06 1999-07-27 Seagate Technology, Inc. Head-disk assembly for reducing noise coupled into magnetoresistive head preamplifiers
US6744395B1 (en) 2002-11-27 2004-06-01 International Business Machines Corporation Power-scalable asynchronous architecture for a wave-pipelined analog to digital converter
US7456693B2 (en) * 2006-06-30 2008-11-25 Infineon Technologies Ag Regulation of an amplification apparatus
JP5052469B2 (ja) * 2008-09-22 2012-10-17 エイチジーエスティーネザーランドビーブイ ヘッド・ジンバル・アセンブリ
US7834793B2 (en) 2008-11-26 2010-11-16 Analog Devices, Inc. Self-timed clocked analog to digital converter
US7821441B2 (en) 2008-12-19 2010-10-26 Silicon Laboratories Inc. SAR analog-to-digital converter having variable currents for low power mode of operation
EP2296280B1 (en) 2009-09-10 2012-12-19 Stichting IMEC Nederland Asynchronous SAR ADC

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070291718A1 (en) 2006-06-14 2007-12-20 Research In Motion Limited Control of switcher regulated power amplifier modules
US20100227578A1 (en) 2006-06-14 2010-09-09 Research In Motion Limited control of switcher regulated power amplifier modules
US20120122411A1 (en) 2006-06-14 2012-05-17 Research In Motion Limited Improved control of switcher regulated power amplifier modules
US20080074209A1 (en) 2006-09-26 2008-03-27 Nazim Ceylan Modulator arrangement and method for signal modulation

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