KR20040019599A - 외부클럭의 주파수에 따라서 데이터의 셋업시간 및홀드시간을 제어하는 데이터 입력회로 및 데이터 입력방법 - Google Patents

외부클럭의 주파수에 따라서 데이터의 셋업시간 및홀드시간을 제어하는 데이터 입력회로 및 데이터 입력방법 Download PDF

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Abstract

외부클럭의 주파수에 따라서 데이터의 셋업시간 및 홀드시간을 제어하는 데이터 입력회로 및 데이터 입력방법이 개시된다. 본 발명에 따른 외부클럭에 동기되어 데이터를 출력하는 동기식 반도체 메모리 장치의 데이터 입력회로는 상기 데이터를 수신하고 버퍼링하여 출력하는 데이터 입력버퍼; 상기 외부클럭을 수신하고 상기 외부클럭의 클럭주파수 정보를 검출하여 상기 클럭주파수 정보를 출력하는 주파수 검출회로; 상기 클럭주파수 정보에 응답하여 상기 외부클럭을 소정시간 지연시키는 지연회로; 및, 상기 지연조절회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력데이터를 출력하는 데이터 출력회로를 구비한다. 본 발명에 따르면, 외부클럭의 주파수 정보 또는 카스 레이턴시(CAS latency)에 따라서 셋업시간/홀드시간을 조정함으로써, 외부클럭의 주파수에 따라서 데이터의 셋업시간과 데이터의 출력속도를 조절하여 반도체 장치의 성능을 향상시키는 효과가 있다.

Description

외부클럭의 주파수에 따라서 데이터의 셋업시간 및 홀드시간을 제어하는 데이터 입력회로 및 데이터 입력방법{Data input circuit and method of inputting data controlling setup time and hold time of data according to the frequency of external clock}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 특히 외부클럭의 주파수에 따라서 데이터의 셋업시간(setup time) 및 홀드시간(hold time)을 제어하는 데이터 입력회로 및 입력방법에 관한 것이다.
데이터의 셋업시간(setup time)은 외부클럭신호의 상승 엣지 이전에 입력신호를 확인하는 데 필요한 최소한의 시간을 말하고, 데이터의 홀드시간(hold time)은 외부클럭신호의 상승 엣지 이후에 입력신호를 유지하는 데 필요한 최소한의 시간을 말한다. 이러한 셋업시간 및 홀드시간은 메모리 장치의 스펙(specification)에 명시되어 있다.
넓은 주파수 영역에서 동작해야 하는 동기식 반도체 메모리 장치에서는 동작 목표로 하는 가장 큰 주파수를 기준으로 셋업시간 및 홀드시간을 맞추도록 설계되어야 한다. 그러나, 셋업시간 및 홀드시간을 동작하는 최고의 주파수에 맞춘다는 것은 저주파의 동작에서 속도의 손해를 본다는 것을 의미한다.
다시 말하면, 동작 주파수에 상관없이 고정된 셋업시간 및 홀드시간을 설계하는 것은 넓은 영역의 주파수 범위에서의 동작을 비효율적으로 만드는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 외부클럭의 동작주파수에 따라서 데이터의 셋업시간 및 홀드시간을 제어하는 데이터 입력회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 외부클럭의 동작주파수에 따라서 데이터의 셋업시간 및 홀드시간을 제어하는 데이터 입력방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 외부클럭 주파수에 따라서 데이터의 셋업시간/홀드시간을 제어하는 데이터 입력회로를 나타낸 도면이다.
도 2는 도 1에 도시된 주파수 검출회로의 일실시예를 나타낸 도면이다.
도 3은 카스 레이턴시(CAS Latency; CL)와 클럭 주파수와의 관계를 나타낸 표이다.
도 4는 본 발명에 따른 카스 레이턴시(CL)에 따라서 데이터의 셋업시간/홀드시간을 제어하는 데이터 입력회로를 나타낸 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 데이터 입력회로에 관한 것이다. 본 발명에 따른 외부클럭에 동기되어 데이터를 출력하는 동기식 반도체 메모리 장치의 데이터 입력회로는 상기 데이터를 수신하고 버퍼링하여 출력하는 데이터 입력버퍼; 상기 외부클럭을 수신하고 상기 외부클럭의 클럭주파수 정보를 검출하여 상기 클럭주파수 정보를 출력하는 주파수 검출회로; 상기 클럭주파수 정보에 응답하여 상기 외부클럭을 소정시간 지연시키는 지연회로; 및, 상기 지연조절회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력데이터를 출력하는 데이터 출력단을 구비한다.
바람직하게는, 상기 지연회로는 상기 외부클럭의 클럭주파수가 고주파수인 경우 상기 외부클럭을 많이 지연시키고 상기 외부클럭의 클럭주파수가 저주파수인 경우 상기 외부클럭을 적게 지연시키는 것을 특징으로 한다.
또한 바람직하게는, 상기 주파수 검출회로는 상기 외부클럭을 수신하여 상기 외부클럭의 주파수를 검출하는 주파수 검출기; 상기 주파수 검출기의 출력신호를 수신하여 디지털 신호로 변환하는 아날로그 디지털 변환회로; 및, 상기 아날로그 디지털 변환회로의 출력신호를 소정의 주파수 정보로 저장하는 레지스터(register)를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 데이터 입력회로에 관한 것이다. 본 발명에 따른 외부클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치의 데이터 입력회로는 상기 데이터를 수신하여 버퍼링하여 출력하는 데이터 입력버퍼; 상기 외부클럭을 수신하여 상기 외부클럭을 소정시간 지연시키는 지연회로; 및, 상기 지연회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력 데이터를 출력하는 데이터 출력단을 구비하며, 상기 지연회로는 카스 레이턴스(CAS Latency)에 의하여 상기 외부클럭의 지연량을 조절하는 것을 특징으로 한다.
바람직하게는, 상기 지연회로는 상기 카스 레이턴시가 큰 경우 상기 외부클럭을 많이 지연시키고 상기 카스 레이턴시가 작은 경우 상기 외부클럭을 적게 지연시키는 것을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명의 또다른 일면은 반도체 메모리 장치의 데이터의 입력방법에 관한 것이다. 본 발명에 따른 외부클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치의 데이터 입력방법은 상기 데이터를 수신하고 버퍼링하여 출력하는 단계; 상기 외부클럭을 수신하고, 상기 외부클럭의 클럭주파수 정보를 검출하여, 상기 클럭주파수 정보를 출력하는 단계; 상기 클럭주파수 정보에 응답하여 상기 외부클럭을 소정시간 지연시키는 단계; 및, 상기 지연조절회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력데이터를 출력하는 단계를 구비한다.
상기 기술적 과제를 해결하기 위한 본 발명의 또다른 일면은 반도체 메모리 장치의 데이터 입력방법에 관한 것이다. 본 발명에 따른 외부클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치의 데이터 입력방법은 상기 데이터를 수신하여 버퍼링하여 출력하는 단계; 상기 외부클럭을 수신하여 상기 외부클럭을 소정시간 지연시키는 단계; 및, 상기 지연회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력 데이터를 출력하는 단계를 구비하며, 상기 지연시키는 단계는 카스 레이턴스(CAS Latency)에 의하여 상기 외부클럭의 지연량을 조절하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 바람직한 실시예에 따른 데이터 입력회로(1000)를 나타낸 도면이다. 도 1에 도시된 데이터 입력회로(1000)는 데이터 입력버퍼(110), 주파수 검출회로(120), 지연회로(130) 및 출력회로(140)를 구비한다.
데이터 입력버퍼(110)는 데이터(DATA_IN)를 수신하고 데이터(DATA_IN)를 버퍼링하여 출력한다. 주파수 검출회로(120)는 외부클럭(CLK)을 수신하여 외부클럭(CLK)의 클럭주파수 정보를 검출하고, 상기 클럭주파수 정보를 출력한다.
지연회로(130)는 상기 클럭주파수 정보에 응답하여 외부클럭(CLK)을 소정시간 지연시켜 출력한다. 출력회로(140)는 지연회로(130)의 출력신호에 동기되어 데이터 입력버퍼(110)의 출력데이터를 출력한다(DATA_O). 출력회로(140)는 D형 플립플롭(flip flop)인 것이 바람직하다.
도 1을 참조하여 본 발명에 따른 데이터 입력회로(1000)를 설명하면 다음과같다. 주파수 검출회로(120)는 외부클럭(CLK)을 입력받아 외부클럭(CLK)의 주파수정보를 저장한다. 상기 주파수정보는 외부클럭(CLK)이 높은 주파수인 경우와 외부클럭(CLK)이 낮은 주파수인 경우가 있으며, 주파수 검출회로(120)는 이러한 주파수에 관한 정보를 저장하고 지연회로(130)에 출력한다.
지연회로(130)는 주파수 검출회로(120)에 의하여 검출된 주파수정보에 응답하여 외부클럭(CLK)의 지연량을 조절한다. 외부클럭(CLK)을 수신하고 외부클럭(CLK)의 지연된 클럭신호(DCLK)를 출력한다. 데이터(DATA_IN)는 지연된 클럭신호(DCLK)에 동기되어 출력된다.
외부클럭(CLK)이 저주파수인 경우는 외부클럭(CLK)이 고주파수인 경우보다 셋업시간/홀드시간이 더 크다. 그러므로 외부클럭(CLK)이 저주파수인 경우와 외부클럭(CLK)이 고주파수인 경우에 같은 셋업시간/홀드시간으로 맞추게 되면, 외부클럭(CLK)이 저주파수인 경우 메모리 장치의 속도의 측면에 있어서 손해를 보게 된다.
따라서 본 발명에서는 외부클럭(CLK)의 클럭주파수에 응답하여, 외부클럭(CLK)의 클럭주파수가 낮은 경우에는 데이터(DATA_IN)의 셋업시간을 적게 주는 대신에, 데이터(DATA_IN)의 출력속도를 빠르게 하여 셋업시간과 데이터(DATA_IN)의 출력속도 간의 트레이드오프(trade-off)함으로써 반도체 메모리 장치의 성능을 향상시킬 수 있다.
도 2는 도 1에 도시된 주파수 검출회로(120)의 일실시예를 도시한 도면이다. 도 1에 도시된 주파수 검출회로(120)는 주파수 검출기(210), 아날로그 디지털 변환회로(220) 및 레지스터(230)를 구비한다.
주파수 검출기(210)는 외부클럭(CLK)을 수신하여 외부클럭(CLK)의 주파수를 검출한다. 아날로그 디지털 변환회로(220)는 주파수 검출기(210)의 출력신호를 수신하여 상기 출력신호를 디지털 신호로 변환한다. 레지스터(230)는 아날로그 디지털 변환회로(220)의 출력신호를 소정의 디지털 정보로 저장한다. 레지스터(230)에 저장되는 정보는 소정의 디지털 비트신호로 이루어진다.
주파수 검출회로(120)는 외부클럭(CLK)을 수신하여 외부클럭(CLK)의 클럭주파수 정보에 대응하는 소정의 디지털 비트를 생성하고, 외부클럭(CLK)의 지연량을 조절함으로써, 본 발명에 따른 동작을 수행할 수 있다.
도 3은 카스 레이턴시(CAS Latency; CL)와 클럭주파수와의 관계를 나타낸 표이다. 도 3에 도시된 바와 같이, 카스 레이턴시(CL)가 증가하면 외부클럭(CLK)의 동작주파수가 높아지게 되며, 따라서, 카스 레이턴시(CL)는 외부클럭(CLK)의 동작주파수의 정보를 간접적으로 나타낸다. 따라서, 카스 레이턴시(CL)에 응답하여 외부클럭(CLK)의 지연량을 조절할 수 있다.
도 4는 본 발명에 따른 카스 레이턴시(CL)에 따라서 데이터의 셋업시간/홀드시간을 제어하는 데이터 입력회로(4000)를 나타낸 도면이다. 본 발명에 따른 데이터 입력회로(4000)는 데이터 입력버퍼(410), 지연회로(420) 및 출력회로(430)를 구비한다.
데이터 입력버퍼(410)는 데이터(DATA_IN)를 수신하고 데이터(DATA_IN)를 버퍼링하여 출력한다. 지연회로(420)는 외부클럭(CLK)을 수신하여 외부클럭(CLK)의소정시간 지연시킨다. 출력회로(430)는 지연회로(420)의 출력신호에 동기되어 데이터 입력버퍼(410)의 출력 데이터를 출력한다(DATA_O). 출력회로(430)는 D형 플립플롭인 것이 바람직하다.
본 발명에 따르는 데이터 입력회로(4000)는 카스 레이턴시(CL)에 의하여 외부클럭(CLK)의 지연량을 조절하는 것을 특징으로 한다. 즉, 카스 레이턴시(CL)가 큰 경우에는 외부클럭(CLK)의 동작주파수가 고주파수인 경우이고 카스 레이턴시(CL)가 작은 경우에는 외부클럭(CLK)의 동작주파수가 저주파수인 경우인 것처럼, 카스 레이턴시(CL)는 외부클럭(CLK)의 동작주파수의 정보를 간접적으로 가지고 있다.
따라서, 앞에서 설명한 바와 같이, 카스 레이턴시(CL)가 큰 경우에는 고주파수인 경우이므로 외부클럭(CLK)을 많이 지연시키고, 카스 레이턴시(CL)가 작은 경우에는 저주파수인 경우이므로 외부클럭(CLK)을 적게 지연시킴으로써, 외부클럭(CLK)의 동작주파수에 따라서 데이터의 셋업시간과 데이터(DATA_IN)의 출력속도 간의 트레이드오프(trade-off)함으로써 반도체 메모리 장치의 성능을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르는 데이터 입력회로 및 입력방법은 외부클럭의 주파수 정보에 따라서 셋업시간을 조정함으로써, 외부클럭의 주파수에 따라서 데이터의 셋업시간과 데이터의 출력속도를 조절하여 반도체 장치의 성능을 향상시키는 효과가 있다.
아울러, 외부클럭의 주파수 정보를 간접적으로 포함하는 카스 레이턴시(CL)를 이용하여 셋업시간을 조정함으로써, 카스 레이턴시(CL)에 따라서 데이터의 셋업시간 및 출력속도를 조절하여 반도체 장치의 성능을 향상시키는 효과가 있다.

Claims (9)

  1. 외부클럭에 동기되어 데이터를 출력하는 동기식 반도체 메모리 장치의 데이터 입력회로에 있어서,
    상기 데이터를 수신하고 버퍼링하여 출력하는 데이터 입력버퍼;
    상기 외부클럭을 수신하고, 상기 외부클럭의 클럭주파수 정보를 검출하여, 상기 클럭주파수 정보를 출력하는 주파수 검출회로;
    상기 클럭주파수 정보에 응답하여 상기 외부클럭을 소정시간 지연시키는 지연회로; 및,
    상기 지연조절회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력데이터를 출력하는 출력회로를 구비하는 데이터 입력회로.
  2. 제 1항에 있어서, 상기 지연회로는
    상기 외부클럭의 클럭주파수가 고주파수인 경우 상기 외부클럭의 지연량을 크게 하고, 상기 외부클럭의 클럭주파수가 저주파수인 경우 상기 외부클럭의 지연량을 적게 하는 것을 특징으로 하는 데이터 입력회로.
  3. 제 1항에 있어서, 상기 주파수 검출회로는
    상기 외부클럭을 수신하여 상기 외부클럭의 주파수를 검출하는 주파수 검출기;
    상기 주파수 검출기의 출력신호를 수신하여 디지털 신호로 변환하는 아날로그-디지털 변환회로; 및,
    상기 아날로그-디지털 변환회로의 출력신호를 소정의 디지털 정보로 저장하는 레지스터(register)를 구비하는 것을 특징으로 하는 데이터 입력회로.
  4. 제 1항에 있어서, 상기 출력회로는
    D형 플립플롭(flip flop)인 것을 특징으로 하는 데이터 입력회로.
  5. 외부클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치의 데이터 입력회로에 있어서,
    상기 데이터를 수신하여 버퍼링하여 출력하는 데이터 입력버퍼;
    상기 외부클럭을 수신하여 상기 외부클럭을 소정시간 지연시키는 지연회로; 및,
    상기 지연회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력 데이터를 출력하는 출력회로를 구비하며,
    상기 지연회로는 카스 레이턴스(CAS Latency)에 의하여 상기 외부클럭의 지연량을 조절하는 것을 특징으로 하는 데이터 입력회로.
  6. 제 4항에 있어서, 상기 지연회로는
    상기 카스 레이턴시가 큰 경우 상기 외부클럭의 지연량을 크게 하고, 상기 카스 레이턴시가 작은 경우 상기 외부클럭의 지연량을 적게 하는 것을 특징으로 하는 데이터 입력회로.
  7. 제 4항에 있어서, 상기 데이터 출력단은
    D형 플립플롭(flip flop)인 것을 특징으로 하는 데이터 입력회로.
  8. 외부클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치의 데이터 입력방법에 있어서,
    상기 데이터를 수신하고 버퍼링하여 출력하는 단계;
    상기 외부클럭을 수신하고, 상기 외부클럭의 클럭주파수 정보를 검출하여,상기 클럭주파수 정보를 출력하는 단계;
    상기 클럭주파수 정보에 응답하여 상기 외부클럭을 소정시간 지연시키는 단계; 및,
    상기 지연조절회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력데이터를 출력하는 단계를 구비하는 반도체 메모리 장치의 데이터의 입력방법.
  9. 외부클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치의 데이터 입력방법에 있어서,
    상기 데이터를 수신하여 버퍼링하여 출력하는 단계;
    상기 외부클럭을 수신하여 상기 외부클럭을 소정시간 지연시키는 단계; 및,
    상기 지연회로의 출력신호에 동기되어 상기 데이터 입력버퍼의 출력 데이터를 출력하는 단계를 구비하며,
    상기 지연시키는 단계는 카스 레이턴스(CAS Latency)에 의하여 상기 외부클럭의 지연량을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력방법.
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