KR20000042492A

KR20000042492A - 반도체 메모리 소자의 데이터 입력장치

Info

Publication number: KR20000042492A
Application number: KR1019980058659A
Authority: KR
Inventors: 오학준
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-15
Also published as: KR100307826B1

Abstract

본 발명은 반도체 메모리 소자의 데이터 입력장치에 관한 것으로, 특히 클럭에 동기되어 동작하는 반도체 메모리 소자에 있어서 메인클럭의 동작 주파수 변동에 응답하여 입력 데이터의 딜레이를 조절하여주므로써 안정적인 데이터 입력을 구현하기 위한 것으로, 이를 위해 외부 메인클럭의 동작주파수를 감지하여 복수개의 디코딩 신호를 출력하는 주파수 감지수단과, 상기 복수개의 디코딩 신호의 제어를 받아 입력버퍼에서 출력되는 버퍼링 데이터의 딜레이 폭을 조절하여 데이터 래치부로 출력하는 주파수 제어 지연수단을 구비하여 변동적인 동작주파수 환경에서도 입력 데이터의 타이밍매치(Timing Match)를 실현하여 데이터를 정확하게 입력받을 수 있게 한 것이다.

Description

반도체 메모리 소자의 데이터 입력장치

본 발명은 반도체 메모리 소자의 데이터 입력장치에 관한 것으로, 특히 클럭에 동기되어 동작하는 반도체 메모리 소자에 있어서 메인클럭의 동작 주파수 변동에 응답하여 입력 데이터의 딜레이를 조절하여주므로써 안정적인 데이터 입력을 구현하기 위한 데이터 입력장치에 관한 것이다.

도 1은 클럭에 동기되어 동작하는 반도체 메모리 소자의 기존 데이터 입력 블록도를 나타낸 것으로, LVTTL, SSTL, RSL, GTL, CTT, SLIO Level 등 Non-CMOS Level(GND∼VDD)의 입력 데이터(DQ)를 변환하여 CMOS Level의 버퍼링 데이터를 출력하는 입력버퍼(10)와, 외부의 메인클럭(CCLK) 및 데이터 스트로우브 클럭(DCLK)을 입력받아 칩 내부에서 사용되는 클럭(ICCLK)에 동기시키는 내부 데이터 스트로우브 클럭(IDCLK)을 발생시키는 내부 클럭 발생부(14)와, 상기 내부 데이터 스트로우브 클럭(IDCLK)에 동기되어 버퍼링 데이터(DIN)를 래치하는 데이터 래치부(12)로 구성된다.

상기한 구성을 갖는 기존 데이터 입력장치의 동작은 다음과 같다.

데이터 스트로우브 클럭(DCLK)이 내부클럭 발생부(14)를 구성하는 On-Chip DLL/PLL을 거쳐 일정한 Delay 후 데이터 래치부(12)에 도달하여 외부에서 입력되는 데이터를 래치한다.

이때 버퍼링된 입력 데이터(DIN)와 상기 딜레이를 거친 데이터 스트로우브 클럭(IDCLK)이 시간적으로 Match가 되지 않으면 입력 데이터를 잘못 받아들이는 경우가 발생될 수 있다.

특히, Memory Chip이 High Frequency로 동작할수록 내부클럭 발생부(14)를 구성하는 On-Chip DLL/PLL을 통과하는 데이터 스트로우브 클럭(DCLK)의 딜레이는 고정적인데 반하여, 데이터의 입력시기는 메인클럭(CCLK)의 동작 주파수에 따라 변하기 때문에 데이터 스트로우브 클럭(DCLK)이 고정된 갯수의 Pre-Amble(입/출력 데이터와 위상이 동기되는 스트로우브 클럭에서 데이터보다 선행하는 여분의 클럭을 지칭함)을 갖을 경우 주파수 변동에 따른 Timing Mismatch가 발생될 확률이 높다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 칩 내부의 입력장치에 동작 주파수 정보를 이용한 딜레이 변환 회로를 도입하여 칩 내부에서 발생된 내부 데이터 스트로우브 클럭이 칩의 동작 주파수에 의해 조절된 내부 데이터를 정확한 위치에서 래치하여 안정적으로 데이터를 입력하기 위한 데이터 입력장치를 제공함에 그 목적이 있다.

상기 목적 달성을 위한 본 발명의 데이터 입력장치는 외부의 입력 데이터를 버퍼링하는 입력버퍼와,

상기 버퍼링된 데이터를 래치하는 데이터 래치부와,

외부의 메인클럭 및 데이터 스트로우브 클럭을 받아들여 버퍼링 데이터를 상기 데이터 래치부에 래치하는 내부클럭을 발생하는 내부클럭 발생부를 포함하는 반도체 메모리 소자의 데이터 입력장치에 있어서,

외부 메인클럭의 동작주파수를 감지하여 복수개의 디코딩 신호를 동시에 출력하는 주파수 감지수단과,

상기 복수개의 디코딩 신호에 의해 버퍼링 데이터의 딜레이 타임을 선택적으로 제어하여 상기 데이터 래치부로 출력하는 주파수 제어 지연수단을 구비함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 1은 종래기술에 따른 데이터 입력 블록도.

도 2는 본 발명의 제1 실시예에 따른 데이터 입력 블록도.

도 3은 상기 도 2에 도시된 주파수 제어 지연부에 대한 상세회로도.

도 4는 상기 도 2에 대한 동작타이밍도.

도 5는 본 발명의 제2 실시예에 따른 데이터 입력 블록도.

<도면의 주요부분에 대한 부호의 설명>

10 : 입력버퍼 12 : 데이터 래치부

14 : 내부클럭 발생부 16 : 주파수 감지부

18 : 주파수 제어 지연부 20 : 주파수 레지스터

U100, U200, U300, U400, U500, U600, U700, U800 : 단위지연회로

DIN_-F1∼DIN_-F7 : 지연신호 DQ : 입력 데이터

DIN : 버퍼링 출력신호 DIN_-D : 변환 딜레이 출력신호

F(n) : 디코딩 출력신호 CCLK : 메인클럭

DCLK :데이터 스트로우브 클럭

IDCLK : 내부 데이터 스트로우브 클럭

tD1∼tD3 : 신호지연시간

도 2는 본 발명의 일실시예에 따른 데이터 입력 블록도를 나타낸 것으로, 외부의 입력 데이터(DQ)를 버퍼링하는 입력버퍼(10)와, 외부 메인클럭(CCLK)의 동작주파수를 감지하여 디코딩 출력신호(F(n))를 발생시키는 주파수 감지부(16)와, 외부의 메인클럭(CCLK) 및 데이터 스트로우브 클럭(DCLK)을 입력받아 내부 데이터 스트로우브 클럭(IDCLK)을 출력하는 내부클럭 발생부(14)와, 상기 디코딩 출력신호(F(n))에 의해 제어되어 버퍼링 출력신호(DIN)의 딜레이 타임을 선택적으로 제어하여 변환 딜레이 출력신호(DIN_-D)를 발생시키는 주파수 제어 지연부(18)와, 상기 내부 데이터 스트로우브 클럭(IDCLK)에 동기되어 변환 딜레이 출력신호(DIN_-D)를 래치하는 데이터 래치부(12)로 구성된다.

여기서 내부클럭 발생부(14)와 그의 출력라인인 Wire Delay가 갖는 신호지연시간을 tD1, 입력버퍼(10)가 갖는 신호지연시간을 tD2, 주파수 제어 지연부(18)가 갖는 신호 지연시간을 tD3라 한다.

도 3은 상기 도 2에 도시된 주파수 제어 지연부(18)의 상세회로도로, 8개의 단위지연회로(U100, U200, U300, U400, U500, U600, U700, U800)가 직렬접속된 것으로 각 단위지연회로는 버퍼링 출력신호(DINB)를 공통으로 입력받으며 디코딩 출력신호(F<1>∼F<8>)를 순서적으로 각각 입력받는다.

또한, 상기 단위지연회로는 버퍼링 출력신호와 디코딩 출력신호를 논리연산하여 출력하는 낸드 게이트와, 상기 낸드 게이트의 출력 및 전단의 지연신호를 논리연산하여 출력하는 다른 낸드 게이트와, 상기 다른 낸드 게이트의 출력을 반전시켜 다음단 단위지연회로의 입력단으로 출력하는 인버터로 구성된다.

상기한 구성으로 이루어진 본 발명의 데이터 입력장치에 대한 동작관계를 도 4의 동작타이밍도를 참조하여 설명하면 다음과 같다.

메인클럭(CCLK)은 외부에서 반도체 소자에 입력되는 Free Running Clock이고 그 주파수는 가변적이나, 일반적으로 어떤 한 시스템에서는 그 동작 주파수가 고정적일 수도 있다.

그러나, 본 발명에서 언급하는 반도체 소자의 경우 여러 종류의 서로 다른 동작 주파수를 갖는 시스템들에서 모두 동작하는 특성을 갖는 것이 일반적이기 때문에 상기 메인클럭의 주파수는 가변적이라고 볼 수 있다.

그리고, 데이터 스트로우브 클럭(DCLK)은 외부에서 입력 데이터(이 데이터 신호는 보통 1-Bit, 4-Bit, 8-Bit, 16-Bit, 32-Bit, 등으로 구성되는 버스 신호임)와 함께 위상이 동기(90°, 180°)되어서 입력되는 신호로서 데이터를 래치하는데 사용되어지며, 도 4에 도시된 바와 같이 한 개의 Pre-Ample을 갖을 수도 있고, Pre-Ample이 없이 곧바로 데이터 신호와 동기될 수도 있다.

여기서는 데이터 스트로우브 클럭(DCLK)이 한 개의 Pre-Ample을 갖는 경우를 예로 들어 설명하고, 이때 데이터 스트로우브 신호(DCLK)는 데이터의 입/출력이 없는 구간에서는 하이 임피던스 상태이거나, 로직 로우의 상태 또는 로직 하이의 상태로 고정된다고 보며, 데이터가 입/출력하는 시간에는 데이터와 동기되거나 메인 클럭(CCLK)과 동기되어 토글링하는 신호이며, 상기의 데이터가 입/출력하는 시간 구간의 앞/뒤 시간에도 여분의 토글링을 할 수도 있다.

도 4에 도시된 예를보면 입력 데이터(DQ)가 시간 T7에서부터 입력되어지고 있고, 데이터 스트로우브 신호(DCLK)는 시간 T5와 T6에서 한 개의 Pre-Ample을 갖고 시간 T7부터 입력 데이터(DQ)와 동기되어 입력된다.

여기서 입/출력되는 데이터 버스트 수는 4로 가정하여 도시한 것으로, 이는 1, 2, 4, 8, 16 등과 같이 가변적일 수 있다.

도 4에서 보면 외부에서 입력되는 데이터(DQ)와 입력버퍼(10)를 지난 버퍼링 출력신호(DIN)와의 신호지연시간을 tD2라 하고, 버퍼링 출력신호(DIN)가 주파수 제어 지연부(18)를 거친 후 출력되는 신호를 변환 딜레이 출력신호(DIN-D)라 할 때 그 신호지연시간을 tD3라 하며, 데이터 스트로우브 신호(DCLK)의 첫번째 Full Swing하는 토글링 시점(여기서는 T5)부터 내부클럭 발생부(14)를 거치고 내부 Wire Delay를 거친 후 최종적으로 상기의 입력 데이터를 스트로우브하는 데이터 래치부(12)에 도달한 신호를 내부 데이터 스트로우브 클럭(IDCLK)이라고 할 때 그 신호지연시간을 tD1이라고 한다.

그리고, 메인클럭(CCLK)의 한 주기는 tCK라 하면 그에 따른 주파수는 1/tCK가 된다.

메인클럭(CCLK)의 주파수가 커질 때 tCK는 줄어들게 되며, 따라서 Pre-Amble의 시간도 줄어들게 된다.

또한 입력버퍼를 지난 버퍼링 출력신호(DIN)의 시간도 앞으로 당겨지게 된다.

그러나, 내부클럭 발생부의 출력인 내부 데이터 스트로우브 클럭(IDCLK)의 딜레이는 보통 고정적이라고 볼 수 있으므로, 데이터를 래치하는 데이터 래치부(12)의 변환 딜레이 출력신호(DIN-D)와 내부 데이터 스트로우브 클럭(IDCLK)은 Timing Mismatch를 야기할 수 있다.

일반적으로, 내부 데이터 스트로우브 클럭(IDCLK)의 첫 번째 Rising Edge는 변환 딜레이 출력신호(DIN-D)의 첫 번째 버스트의 중간에 위치하여 셋업 타임과 홀드 타임의 균형을 맞추게 된다.

도 3에 도시된 바와 같이 버퍼링 출력신호(DIN)는 인버터(128)에 의해 반전되어 신호 DINB로 변환된다. 상기 DINB는 각각의 단위지연회로들(U100, U200, U300, U400, U500, U600, U700, U800)에 입력으로 연결되며, 이때 신호 DINB를 입력으로 하는 2입력 낸드 게이트들의 다른 입력으로는 순서적으로 주파수 감지부의 출력인 디코딩 출력신호 F(n)(여기서 n=8로 가정하여 예를 듬)가 연결된다.

먼저, 주파수 감지부(16)는 메인클럭(CCLK)의 주파수를 감지하여 n개의 디코딩 출력신호 중 한 개의 신호에만 로직 하이의 신호를 만들고, 나머지 디코딩 출력신호들은 로직 로우의 신호를 출력한다.

따라서, 도 3에 도시된 바와 같이 디코딩 출력신호 F(6)이 로직 하이이고 나머지 7개의 디코딩 출력신호들이 로직 로우의 상태라면 낸드 게이트(601)는 신호 DINB를 받아들여서 이에 대응하는 출력신호를 내보내어 낸드 게이트(602)의 일 입력으로 하게 되어 최종 출력신호인 변환 딜레이 출력신호(DIN-D)까지의 PATH(ND601, ND602, I601, ND702, I701, ND802, I801)를 형성한다.

일예로, 한 개의 단위지연회로가 갖는 딜레이 시간을 tU라 하면 변환 딜레이 출력신호(DIN-D)는 신호 DINB에서부터 3×tU 만큼의 딜레이를 갖게 된다.

참고로, 단위지연회로(U100∼U500)의 동작을 살펴보면, 디코딩 출력신호 F<1>∼F<5>는 로직 로우의 상태이므로 낸드 게이트 ND101부터 ND501의 출력은 모두 로직 하이의 상태가 되며, 낸드 게이트 ND102의 한 입력으로 VDD가 연결되므로 지연신호 DIN-F1은 로직 하이의 상태가 되며 순차적으로 신호들 DIN-F2, DIN-F3 DIN-F4, DIN-F5도 모두 로직 하이의 상태를 갖는다.

도 5는 본 발명의 다른 실시예를 나타낸 것이다.

상기 도 2에 도시된 본 발명의 일실시예와 다른 점은 주파수 감지부(16) 대신 주파수 레지스터(20)를 사용한 것으로, 이 주파수 레지스터는 칩의 어떤 일정한 파워 온 시퀀스(Power On Sequence) 시간중에 또는 미리 정해진 동작주파수를 탐지하는 시간중에 또는 상기와 같은 반도체 소자를 생산하는 제조업체가 미리 프로그램하여 놓는 등의 방법으로 그 디코딩 출력신호들의 상태를 미리 정해 놓을 수 있도록 한 일종의 레지스터를 장착한 회로이다.

이상에서 살펴본 바와 같이, 본 발명은 패킷(Packet) 형식을 사용하여 데이터를 처리하는 시스템(RDRAM, SLDRAM)에 적용하여 변동적인 동작주파수 환경에서도 입력 데이터의 타이밍매치(Timing Match)를 구현할 수 있어 데이터를 정확하게 입력받을 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

외부의 입력 데이터를 버퍼링하는 입력버퍼와,

상기 버퍼링된 데이터를 래치하는 데이터 래치부와,

외부의 메인클럭 및 데이터 스트로우브 클럭을 받아들여 버퍼링 데이터를 상기 데이터 래치부에 래치하는 내부클럭을 발생하는 내부클럭 발생부를 포함하는 반도체 메모리 소자의 데이터 입력장치에 있어서,

외부 메인클럭의 동작주파수를 감지하여 복수개의 디코딩 신호를 동시에 출력하는 수단과,

상기 복수개의 디코딩 신호에 의해 버퍼링 데이터의 딜레이 타임을 선택적으로 제어하여 상기 데이터 래치부로 출력하는 주파수 제어 지연수단을 구비함을 특징으로 하는 반도체 메모리 소자의 데이터 입력장치.
제 1 항에 있어서,

상기 수단은 주파수 감지수단을 구비함을 특징으로 하는 반도체 메모리 소자의 데이터 입력장치.
제 1 항 또는 제 2 항에 있어서,

상기 주파수 감지수단은 동시에 발생되는 복수개의 디코딩 출력 중 한 개의 디코딩 출력에만 하이펄스를 인가하여 메인클럭의 가변주파수에 응답하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입력장치.
제 1 항에 있어서,

상기 수단은 미리 정해진 주파수 레지스터 정보를 이용하여 딜레이를 조절하는 주파수 레지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 데이터 입력장치.
제 1 항에 있어서,

상기 주파수 제어 지연수단은 버퍼링 데이터를 공통으로 입력받으며, 디코딩 출력을 각각 입력받는 복수개의 단위지연회로가 직렬연결되어 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 입력장치.