CN109830252B - 实现时钟周期的数字电路及实现四分之一时钟周期的方法 - Google Patents

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Abstract

本发明公开了一种实现时钟周期的数字电路，包括寄存器和可配置的数字DLL，所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；所述可配置的数字DLL的输入端连接DDR控制器的时钟。还公开了采用上述数字电路的实现四分之一时钟周期的方法。从而实现一个时钟周期的计算，并实现四分之一延迟的时钟，可以解决在不同工艺之间的设计移植问题，降低设计上的难度，减少设计时间。

Description

实现时钟周期的数字电路及实现四分之一时钟周期的方法
技术领域
本发明涉及时钟周期计算的技术领域。
背景技术
在高速DDR(双倍速率同步动态随机存储器)接口电路中，为了保证更好的数据采样，JEDEC(固态技术协会是微电子产业的领导标准机构)协议要求在发送数据是要求DQS(数据采样信号)的上升沿或者下降沿需要必须置于DQ(数据信号)的中间位置。同理，在接收数据的时候也需要将DQS的上升沿或者下降沿需要必须置于DQ的中间位置来保证更好的接收采样，现有的技术是一般是采用模拟电路的方式来实现四分之一时钟周期，针对不同工艺的可移植性就变得比较差。
发明内容
本发明的目的在于提供实现时钟周期的数字电路及实现四分之一时钟周期的方法，采用数字电路的方式来实现一个时钟周期的计算，并实现四分之一延迟的时钟。
实现上述目的的技术方案是：
一种实现时钟周期的数字电路，包括寄存器和可配置的数字DLL(digital looplocked，数字锁相环)，
所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；
所述可配置的数字DLL的输入端连接DDR控制器的时钟。
优选的，所述可配置的数字DLL的级数为DDR时钟周期的周期级数。
优选的，所述可配置的数字DLL级数的调整通过状态机(STATE control)来控制。
本发明的基于上述数字电路的实现四分之一时钟周期的方法，在所述寄存器的Q端输出1，不断增加所述可配置的数字DLL的级数，当所述寄存器的Q端输出0时停止增加所述可配置的数字DLL的级数，此时所述可配置的数字DLL的级数为DDR时钟周期的周期级数；
将所述可配置的数字DLL的级数设置为周期级数的四分之一。
本发明的有益效果是：本发明采用数字电路的方式来实现一个时钟周期的计算，并实现四分之一延迟的时钟，可以解决在不同工艺之间的设计移植问题，降低设计上的难度，减少设计时间。
附图说明
图1是本发明的数字电路的结构图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明的实现时钟周期的数字电路，基于DDR，包括寄存器1和可配置的数字DLL 2。
寄存器1的CK端连接DDR控制器的时钟DDR_CLK，寄存器1的D端连接可配置的数字DLL 2的输出端。可配置的数字DLL 2的输入端连接DDR控制器的时钟DDR_CLK。可配置的数字DLL 2级数的调整通过状态机3来控制。
可配置的数字DLL 2的构成是由固定延迟的数字门单元NAND(与非门)实现，一级的延迟是两个NAND的延迟，级数为256级(可以根据实际的DDR运行频率进行修改，只要保证最大的DLL级数可以实现一个DDR运行时钟周期就没有问题)。本实施例中，可配置的数字DLL 2的级数为DDR时钟周期的周期级数。
本发明的基于上述数字电路的实现四分之一时钟周期的方法，如下：
通过可配置的数字DLL 2级数的不断增大，延迟DDR控制器的时钟DDR_CLK，当寄存器1的CK端采到D端的上升沿，此时可配置的数字DLL 2的级数就被当作是一个DDR时钟周期的周期级数。CK端采D端的上升沿的判断方式是：在寄存器1的Q端输出1，不断增加可配置的数字DLL 2的级数，当寄存器1的Q端输出0时停止增加可配置的数字DLL 2的级数，此时可配置的数字DLL 2的级数为DDR时钟周期的周期级数。
最后，当确定了周期频率，实现四分之一时钟的方式就是用同样的可配置的数字DLL 2，设置为周期级数的四分之一就可以实现了DDR控制器时钟的四分之一延迟，用此时钟驱动的寄存器1的数据和原始时钟就形成了时钟源在数据的中间位置，也就满足DDR控制器的时序要求。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (4)

1.一种实现时钟周期的数字电路，其特征在于，包括寄存器和可配置的数字DLL，
所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；
所述可配置的数字DLL的输入端连接DDR控制器的时钟；
通过可配置的数字DLL级数的不断增大，延迟DDR控制器的时钟DDR_CLK，当寄存器的CK端采到D端的上升沿，此时可配置的数字DLL的级数就被当作是一个DDR时钟周期的周期级数；CK端采D端的上升沿的判断方式是：在寄存器的Q端输出1，不断增加可配置的数字DL的级数，当寄存器的Q端输出0时停止增加可配置的数字DLL的级数，此时可配置的数字DLL的级数为DDR时钟周期的周期级数；
最后，当确定了周期频率，实现四分之一时钟的方式就是用同样的可配置的数字DLL，设置为周期级数的四分之一就可以实现了DDR控制器时钟的四分之一延迟。
2.根据权利要求1所述的实现时钟周期的数字电路，其特征在于，所述可配置的数字DLL的级数为DDR时钟周期的周期级数。
3.根据权利要求2所述的实现时钟周期的数字电路，其特征在于，所述可配置的数字DLL级数的调整通过状态机来控制。
4.一种基于权利要求1所述数字电路的实现四分之一时钟周期的方法，其特征在于，在所述寄存器的Q端输出1，不断增加所述可配置的数字DLL的级数，当所述寄存器的Q端输出0时停止增加所述可配置的数字DLL的级数，此时所述可配置的数字DLL的级数为DDR时钟周期的周期级数；
将所述可配置的数字DLL的级数设置为周期级数的四分之一。
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