CN102044291A - 半导体器件及其操作方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其操作方法。所述半导体器件包括：时钟延迟部分，其被配置成接收外部时钟信号，在所述外部时钟信号上反映不同延迟量，并产生多个同步时钟信号；时钟同步部分，被配置成以其上反映最大延迟量的同步时钟信号开始、到其上反映最小延迟量的同步时钟信号为止的顺序，将时钟使能信号与所述多个同步时钟信号中的每个同步，并产生经同步的时钟使能信号；以及内部时钟产生部分，被配置成产生对应于外部时钟信号的内部时钟信号，并响应于所述经同步的时钟使能信号而在其操作中受到通/断控制。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求在2009年10月26日提交的韩国专利申请No.10-2009-0101950的优先权，通过引用将该韩国专利申请整体包含在此。
技术领域
本发明的示例性实施例涉及半导体器件，更具体而言，涉及通过缓冲外部时钟信号而产生内部时钟信号的电路。
背景技术
通常，在诸如同步DRAM(SDRAM)的同步半导体器件中，通过缓冲外部时钟信号来产生内部时钟信号，并利用所产生的内部时钟信号来执行预定操作。
此时，在通过缓冲外部时钟信号来产生内部时钟信号的过程中，应当能够根据时钟使能信号对缓冲操作进行通/断控制。这是因为大多数半导体器件支持用于产生相应于外部时钟信号的内部时钟信号的操作模式，例如掉电模式，以便减少电流消耗。
图1是详细地图示用于通过缓冲外部时钟信号来产生内部时钟信号的传统电路的电路图。
参考图1，用于通过缓冲外部时钟信号来产生内部时钟信号的传统电路包括：同步部分100，其被配置成响应于外部时钟信号EXT_CLK而同步时钟使能信号CKE；以及内部时钟产生部分120，其被配置成产生对应于外部时钟信号EXT_CLK的内部时钟信号INT_CLK，并响应于从同步部分100输出的同步的时钟使能信号SYNC_CKE而在其操作上受到通/断控制。
同步部分100包括通门PG和反相器INV1。通门PG被配置成通过负输入端接收外部时钟信号EXT_CLK，并通过正输入端接收通过将外部时钟信号EXT_CLK的相位反转而获得的时钟信号/EXT_CLK。而且，通门PG被配置成控制向信号输出端发送通过信号输入端施加的时钟使能信号CKE，作为同步的时钟使能信号SYNC_CKE。
内部时钟产生部分120包括与非门NAND和反相器INV2。与非门NAND被配置成通过第一输入端接收外部时钟信号EXT_CLK，并通过第二输入端接收从同步部分100输出的同步的时钟使能信号SYNC_CKE，以执行与非操作并输出内部时钟信号INT_CLK。
图2是图示在图1中所示的用于通过缓冲外部时钟信号来产生内部时钟信号的传统电路的操作的时序图。
参考图2，应当明白，外部时钟信号EXT_CLK周期性地跳变(toggle)，而时钟使能信号CKE随即从逻辑低电平的失活状态转变到逻辑高电平的激活状态。
在这一点上，如图2中所示，如果时钟使能信号CKE从逻辑低电平向逻辑高电平转变时的时刻接近外部时钟信号EXT_CLK的沿(即下降沿或者上升沿)，则产生关于可能在从同步部分100输出的同步的时钟使能信号SYNC_CKE中出现的假信号的问题。
在利用如图所示的出现假信号的同步的时钟使能信号SYNC_CKE来操作内部时钟产生部分120的情况下，不能正确地产生内部时钟信号INT_CLK。换句话说，当经同步的时钟使能信号SYNC_CKE具有假信号时，产生出现假信号的内部时钟信号INT_CLK，如图2中所示。
随着外部时钟信号EXT_CLK的频率变高，这些假信号可能显著地影响整个半导体器件的操作。
图3是图示在图1中所示的传统时钟缓冲电路的操作的时序图。
图3示出了在时钟使能信号CKE从逻辑高电平的激活状态向逻辑低电平的失活状态转变的情况下的缓冲操作。
如图3中所示，如果时钟使能信号CKE与在外部时钟信号EXT_CLK从逻辑低电平的失活状态向逻辑高电平的激活状态转变(即在上升沿)时基本上同时地从逻辑高电平的激活状态转变到逻辑低电平的失活状态(即在下降沿)，则出现关于内部时钟信号INT_SIGNAL的产生的问题。如图中的圈起的数①所示，由于下述假信号，因此所产生的内部时钟信号INT_CLK不能具有精确的逻辑电平：在通过将时钟使能信号CKE与通过将外部时钟信号EXT_CLK的相位反转而获得的时钟信号/EXT_CLK同步来产生同步的时钟使能信号SYNC_CKE的过程中产生的假信号；以及在通过在同步的时钟使能信号SYNC_CKE和外部时钟信号EXT_CLK之间执行与非操作而产生内部时钟信号INT_CLK的过程中出现的假信号。
更具体而言，由于出现所述假信号，同步的时钟使能信号SYNC_CKE从逻辑高电平的激活状态向逻辑低电平的失活状态转变的时刻(即在下降沿时)比外部时钟信号EXT_CLK从逻辑低电平的失活状态转变到逻辑高电平的激活状态时(即在上升沿时)的时刻滞后不可预知的时间量。由于这种情况，在内部时钟信号INT_CLK与外部时钟信号EXT_CLK一致地从逻辑低电平的失活状态转变到逻辑高电平的激活状态后，内部时钟信号INT_CLK从逻辑高电平的激活状态向逻辑低电平的失活状态转变。因此，内部时钟信号INT_CLK不能保持正常的跳变时段。
以这种方式，在传统的时钟缓冲电路中，如果外部时钟信号EXT_CLK的逻辑电平转变时的时刻和时钟使能信号CKE跳变的时刻彼此接近，则可能产生脉冲，使得内部时钟信号INT_CLK不能被识别为正常的时钟信号，并且由于这种情况，整个半导体器件可能故障。
图4是图示在图1中所示的传统时钟缓冲电路的另一个操作的时序图。
图4示出了时钟使能信号CKE从逻辑低电平的失活状态向逻辑高电平的失活状态转变的情况下的缓冲操作。
如图4中所示，如果时钟使能信号CKE与外部时钟信号EXT_CLK从逻辑电平的失活状态向逻辑高电平的激活状态转变(即在上升沿)时基本上同时地从逻辑低电平的失活状态向逻辑高电平的激活状态转变(即在上升沿)，则产生关于内部时钟信号INT_CLK的产生的问题。如图中的圈起的数①所示，由于下述假信号，所产生的内部时钟信号INT_CLK不能具有正常的激活时段：在通过将时钟使能信号CKE与通过将外部时钟信号EXT_CLK的相位反转而获得的时钟信号/EXT_CLK同步来产生同步的时钟使能信号SYNC_CKE的过程中产生的假信号；以及在通过执行同步的时钟使能信号SYNC_CKE与外部时钟信号EXT_CLK的与非操作而产生内部时钟信号INT_CLK的过程中出现的假信号。
更具体而言，由于假信号的出现，经同步的时钟使能信号SYNC_CKE从逻辑低电平的失活状态向逻辑高电平的激活状态转变的时刻(即在上升沿时)比外部时钟信号EXT_CLK从逻辑低电平的失活状态转变到逻辑高电平的激活状态时(即在上升沿时)的时刻滞后不可预知的时间量。由于这种情况，内部时钟信号INT_CLK与外部时钟信号EXT_CLK一致地从逻辑低电平的失活状态转变到逻辑高电平的激活状态的时刻被后移。因此，内部时钟信号INT_CLK不能保持正常的跳变时段。
以这种方式，在传统的时钟缓冲电路中，如果外部时钟信号EXT_CLK的逻辑电平转变时的时刻和时钟使能信号CKE跳变的时刻彼此接近，则可能产生脉冲，使得内部时钟信号INT_CLK不能被识别为正常的时钟信号，并且由于这种情况，整个半导体器件可能故障。
发明内容
本发明的一个实施例涉及半导体器件的时钟缓冲电路，其在通过缓冲外部时钟信号产生内部时钟信号时，可以利用与外部时钟信号异步的时钟使能信号来防止在通/断控制缓冲操作的过程中产生假信号。
根据本发明的一个实施例，一种半导体器件包括：时钟延迟部分，被配置成接收外部时钟信号，在所述外部时钟信号上反映不同延迟量，并产生多个同步时钟信号；时钟同步部分，被配置成以其上反映最大延迟量的同步时钟信号开始、到其上反映最小延迟量的同步时钟信号为止的顺序，将时钟使能信号与所述多个同步时钟信号中的每个同步，并产生经同步的时钟使能信号；以及内部时钟产生部分，被配置成产生对应于外部时钟信号的内部时钟信号，并响应于所述经同步的时钟使能信号而在其操作中受到通/断控制。
根据本发明的另一个实施例，一种用于操作半导体器件的方法包括：产生第一同步时钟信号，所述第一同步时钟信号在与外部时钟信号的跳变相比较延迟了第一时段的时刻跳变；产生第二同步时钟信号，所述第二同步时钟信号在与外部时钟信号的跳变相比较延迟了比所述第一时段更大的第二时段的时刻跳变；通过将时钟使能信号与所述第二同步时钟信号同步而产生第一经同步的时钟使能信号；以及通过响应于所述第二经同步的时钟使能信号而执行通/断控制操作，来产生对应于所述外部时钟信号的内部时钟信号。
根据本发明的另一个实施例，一种半导体器件包括：时钟缓冲块，被配置成接收外部时钟信号，缓冲所述外部时钟信号，输出内部时钟信号，并响应于时钟使能信号而在其操作中受到通/断控制；延迟复制模型块，被配置成在所述内部时钟信号上反映实际输出路径的延迟时间，并输出延迟复制时钟信号；以及延迟锁定块，被配置成将所述内部时钟信号和所述延迟复制时钟信号的相位相比较，将所述内部时钟信号延迟对应于比较结果的时间，并输出经延迟锁定的时钟信号。
而且，所述时钟缓冲块包括：时钟延迟部分，被配置成接收所述外部时钟信号，在所述外部时钟信号上反映不同延迟量，并产生多个同步时钟信号；时钟同步部分，被配置成以其上反映最大延迟量的同步时钟信号开始、到其上反映最小延迟量的同步时钟信号为止的顺序将所述时钟使能信号与所述多个同步时钟信号中的每个同步，并产生经同步的时钟使能信号；以及内部时钟产生部分，被配置成产生对应于所述外部时钟信号的所述内部时钟信号，并响应于所述经同步的时钟使能信号而在其操作中受到通/断控制。
附图说明
图1是详细图示一种用于通过缓冲外部时钟信号而产生内部时钟信号的传统电路的电路图。
图2是图示在图1中所示的用于通过缓冲外部时钟信号而产生内部时钟信号的传统电路的操作的时序图。
图3是图示在图1中所示的传统时钟缓冲电路的操作的时序图。
图4是图示在图1中所示的传统时钟缓冲电路的另一个操作的时序图。
图5是图示根据本发明的一个实施例的一种通过缓冲外部时钟信号来产生内部时钟信号的电路的电路图。
图6是图示在图5中所示的根据本发明的实施例的时钟缓冲电路的操作的时序图。
图7是图示在图5中所示的根据本发明的实施例的时钟缓冲电路的另一个操作的时序图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来体现，并且不应当被理解为限于在此给出的实施例。相反，所述实施例被提供以使得本申请是详尽和完整的，并且将向本领域内的技术人员充分地传达本发明的范围。在本申请中，在本发明的各个附图和实施例中，相似的附图标号表示相似的部件。
图5是图示根据本发明的一个实施例的一种通过缓冲外部时钟信号来产生内部时钟信号的电路的电路图。
参考图5，根据本发明的一个实施例的通过缓冲外部时钟信号来产生内部时钟信号的电路包括时钟延迟部分540、同步部分500和内部时钟产生部分520。时钟延迟部分540被配置成接收外部时钟信号EXT_CLK，反映不同的延迟量，并产生多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD。同步部分500被配置成以其上反映最大延迟量的同步时钟信号EXT_CLKDD开始、到其上反映最小延迟量的同步时钟信号/EXT_CLK为止的顺序，将时钟使能信号CKE与同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD同步。此外，同步部分500被配置成产生经同步的时钟使能信号SYNC_CKE。内部时钟产生部分520被配置成产生对应于外部时钟信号EXT_CLK的内部时钟信号INT_CLK，并且响应于经同步的时钟使能信号SYNC_CKE而在其操作中受通/断控制。
时钟延迟部分540包括第一延迟单元541和542、第二延迟单元542和543以及第三延迟单元543和544。第一延迟单元541和542被配置成接收外部时钟信号EXT_CLK，将外部时钟信号EXT_CLK延迟第一预定延迟量，并产生在多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD中包括的第一同步时钟信号/EXT_CLK和EXT_CLKD。第二延迟单元542和543被配置成接收第一同步时钟信号/EXT_CLK和EXT_CLKD，将第一同步时钟信号/EXT_CLK和EXT_CLKD延迟第二预定延迟量，并产生在多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD中包括的第二同步时钟信号EXT_CLKD和/EXT_CLKD。第三延迟单元543和544被配置成接收第二同步时钟信号EXT_CLKD和/EXT_CLKD，将第二同步时钟信号EXT_CLKD和/EXT_CLKD延迟第三预定延迟量，并产生在多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD中包括的第三同步时钟信号/EXT_CLKD和EXT_CLKDD。
作为参考，应当明白，反相器INV1和INV2在第一延迟单元541和542中彼此交叠，反相器INV2和INV3在第二延迟单元542和543中彼此交叠，而反相器INV3和INV4在第三延迟单元543和544中彼此交叠，并且在时钟延迟部分540中提供了反相器INV1、INV2、INV3和INV4的全部。因此，根据本发明的实施例，使用时钟延迟部分540中的多个反相器INV1、INV2、INV3和INV4来延迟时钟信号。可以设想，可以以使得组成元件不交叠的方式来配置具有与图5中所示的结构不同的结构的电路。
也就是说，图中所示的时钟延迟部分540表示一个实施例，并且应当注意，具有与图5中所示的结构不同的结构的电路也落在本发明的范围中。
详细而言，图中所示的时钟延迟部分540的组成元件可以按如下所述地划分。
时钟延迟部分540包括第一反相器INV1、第二反相器INV2、第三反相器INV3和第四反相器INV4。第一反相器INV1被配置成接收外部时钟信号EXT_CLK，将外部时钟信号EXT_CLK的相位反转，并产生与外部时钟信号EXT_CLK相比较被延迟预定延迟量的第一时钟信号/EXT_CLK。第二反相器INV2被配置成接收第一时钟信号/EXT_CLK，将第一时钟信号/EXT_CLK的相位反转，并产生与第一时钟信号/EXT_CLK相比较被延迟预定延迟量的第二时钟信号EXT_CLKD。第三反相器INV3被配置成接收第二时钟信号EXT_CLKD，将第二时钟信号EXT_CLKD的相位反转，并产生与第二时钟信号EXT_CLKD相比较被延迟预定延迟量的第三时钟信号/EXT_CLKD。第四反相器INV4被配置成接收第三时钟信号/EXT_CLKD，将第三时钟信号/EXT_CLKD的相位反转，并产生与第三时钟信号/EXT_CLKD相比较被延迟预定延迟量的第四时钟信号EXT_CLKDD。总之，反相器INV1、INV2、INV3和INV4产生多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD。
在图5中所示的时钟延迟部分540中，下述延迟量是相同的延迟量：第一延迟量，用于延迟第一延迟单元541和542中输入的时钟信号EXT_CLK和/EXT_CLK，并输出时钟信号/EXT_CLK和EXT_CLKD；第二延迟量，用于延迟输入到第二延迟单元542和543的时钟信号/EXT_CLK和EXT_CLKD，并输出时钟信号EXT_CLK和/EXT_CLKD；以及第三延迟量，用于延迟输入到第三延迟单元543和544的时钟信号EXT_CLKD和/EXT_CLKD，并输出时钟信号/EXT_CLKD和EXT_CLKDD。也就是说，第一反相器INV1到第四反相器INV4具有相同的大小，因此向它们输入的时钟信号可以在被延迟相同延迟量后被输出。
但是，应当注意，在具有与图中所示的结构不同的结构的电路中，第一到第三延迟量可以分别是不同的延迟量，或者第一到第三延迟量中的两个可以是相同的延迟量，而剩余的延迟量可以是不同的延迟量。
时钟同步部分500包括第一同步单元501、第二同步单元503和第三同步单元505。第一同步单元501被配置成接收时钟使能信号CKE，并将时钟使能信号CKE与第三同步时钟信号/EXT_CLKD和EXT_CLKDD同步。第二同步单元503被配置成接收第一同步单元501的输出信号，并将第一同步单元501的输出信号与第二同步时钟信号EXT_CLKD和/EXT_CLKD同步。第三同步单元505被配置成接收第二同步单元503的输出信号，并将第二同步单元503的输出与第一同步时钟信号/EXT_CLK和EXT_CLKD同步。
作为参考，图5中所示的时钟同步部分500不仅包括用于执行时钟同步操作的多个通门PG1、PG2和PG3，而且包括用于防止时钟信号的逻辑电平浮动的多个反相器INV5、INV6、INV7、INV8、INV9、INV10和INV11。这些通门PG1、PG2和PG3以及反相器INV5、INV6、INV7、INV8、INV9、INV10和INV11被表达为第一到第三同步单元501、503和505的原因是要提供简化的解释。根据本发明的实施例的时钟同步部分500的最重要的特征是，所输入的时钟使能信号CKE通过以其上反映了最大延迟量的同步时钟信号开始、到其上反映了最小延迟量的同步时钟信号为止的顺序(即，以同步时钟信号EXT_CLKDD、/EXT_CLKD、EXT_CLKD和/EXT_CLK的顺序)与多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD同步，而被输出。图中所示的电路可以被详细说明如下。
时钟同步部分500包括第一通门PG1、第二通门PG2和第三通门PG3。第一通门PG1被配置成响应于通过正输入端输入的第三同步时钟信号/EXT_CLKD和通过负输入端输入的第四同步时钟信号EXT_CLKDD来控制通过信号输入端施加的反相时钟使能信号/CKE向信号输出端的发送。第二通门PG2被配置成响应于通过正输入端输入的第二同步时钟信号EXT_CLKD和通过负输入端输入的第三同步时钟信号/EXT_CLKD来控制通过信号输入端施加的第一通门PG1的输出信号向信号输出端的发送。第三通门PG3被配置成响应于通过正输入端输入的第一同步时钟信号/EXT_CLK和通过负输入端输入的第二同步时钟信号EXT_CLKD来控制通过信号输入端施加的第二通门PG2的输出信号向信号输出端的发送。
时钟同步部分500还包括第一锁存器502、第二锁存器504和第三锁存器506，它们分别连接到第一通门PG1、第二通门PG2和第三通门PG3的信号输出端，并防止输出信号浮动。
内部时钟产生部分520被配置成在经同步的时钟使能信号SYNC_CKE的激活时段中对应于外部时钟信号EXT_CLK的跳变而使内部时钟信号INT_CLK跳变，并在经同步的时钟使能信号SYNC_CKE的失活时段中不管外部时钟信号EXT_CLK的跳变如何而将内部时钟信号INT_CLK锁定到预定逻辑电平。
为此，内部时钟产生部分520包括与非门NAND和反相器INV12。与非门NAND被配置成执行在被加载到第三通门PG3的信号输出端子的经同步的时钟使能信号SYNC_CKE与外部时钟信号EXT_CLK之间的与非操作，并产生内部时钟信号INT_CLK。
图6是图示在图5中所示的根据本发明的实施例的时钟缓冲电路的操作的时序图。
如图6中所示，即使时钟使能信号CKE在与外部时钟信号EXT_CLK从逻辑高电平的激活状态向逻辑低电平的失活状态转变基本上相同的时刻从逻辑高电平的激活状态向逻辑低电平的失活状态转变(即在下降沿)，通过将时钟使能信号CKE与多个经同步的时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD同步，在产生经同步的时钟使能信号SYNC_CKE的过程中也基本上不出现假信号。
而且，在本发明的实施例中，通过以其上反映了最大延迟量的同步时钟信号开始、到其上反映了最小延迟量的同步时钟信号为止的顺序(即，以同步时钟信号EXT_CLKDD、/EXT_CLKD、EXT_CLKD和/EXT_CLK的顺序)将时钟使能信号CKE与多个经同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD同步，来产生经同步的时钟使能信号SYNC_CKE。因此，总是在执行了通过将外部时钟信号EXT_CLK的相位反转而获得的时钟信号/EXT_CLK从逻辑低电平的失活状态向逻辑高电平的激活状态转变的操作后，才执行经同步的时钟使能信号SYNC_CKE从逻辑高电平的激活状态向逻辑低电平的失活状态转变的操作。由于这个情况，应当明白，在通过执行在外部时钟信号EXT_CLK与经同步的时钟使能信号SYNC_CKE之间的与非操作而产生内部时钟信号INT_CLK的过程中，内部时钟信号INT_CLK可以总是具有由图中的圈起的数②所示的精确逻辑电平。
换句话说，在根据本发明的实施例的时钟缓冲电路中，由于经同步的时钟使能信号SYNC_CKE总是在外部时钟信号EXT_CLK从逻辑高电平的激活状态向逻辑低电平的失活状态转变后才从逻辑高电平的激活状态向逻辑低电平的失活状态转变，因此对应于外部时钟信号EXT_CLK而产生的内部时钟信号INT_CLK可以总是具有正常的跳变时段。
以这种方式，在根据本发明的实施例的时钟缓冲电路中，即使当外部时钟信号EXT_CLK的逻辑电平改变的时刻和时钟使能信号CKE跳变的时刻彼此接近时，内部时钟信号INT_CLK也可以总是具有正常的跳变时段，并且由于这个事实，也可能防止半导体器件故障。
图7是图示在图5中所示的根据本发明的实施例的时钟缓冲电路的另一个操作的时序图。
如图7中所示，在本发明的实施例中，通过以其上反映了最大延迟量的同步时钟信号开始、到其上反映了最小延迟量的同步时钟信号为止的顺序(即，以同步时钟信号EXT_CLKDD、/EXT_CLKD、EXT_CLKD和/EXT_CLK的顺序)将时钟使能信号CKE与多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD同步，来产生经同步的时钟使能信号SYNC_CKE。因此，总是在执行了通过将外部时钟信号EXT_CLK的相位反转而获得的时钟信号/EXT_CLK从逻辑低电平的失活状态向逻辑高电平的激活状态转变的操作后，才执行经同步的时钟使能信号SYNC_CKE从逻辑低电平的失活状态向逻辑高电平的激活状态转变的操作。由于这个情况，应当明白，在通过执行外部时钟信号EXT_CLK与经同步的时钟使能信号SYNC_CKE之间的与非操作而产生内部时钟信号INT_CLK的过程中，内部时钟信号INT_CLK可以总是具有由图中的圈起的数②所示的精确逻辑电平。
换句话说，在根据本发明的实施例的时钟缓冲电路中，由于经同步的时钟使能信号SYNC_CKE总是在外部时钟信号EXT_CLK从逻辑高电平的激活状态向逻辑低电平的失活状态转变后才从逻辑低电平的失活状态向逻辑高电平的激活状态转变，因此对应于外部时钟信号EXT_CLK而产生的内部时钟信号INT_CLK可以总是具有正常的跳变时段。
以这种方式，在根据本发明的实施例的时钟缓冲电路中，即使当外部时钟信号EXT_CLK的逻辑电平改变的时刻与时钟使能信号CKE跳变的时刻彼此接近时，内部时钟信号INT_CLK也可以总是具有正常的跳变时段，并且由于这个事实，也可能防止半导体器件故障。
如上所述，在本发明的实施例中，当通过缓冲外部时钟信号EXT_CLK而产生内部时钟信号INT_CLK时，在利用与外部时钟信号EXT_CLK异步的时钟使能信号CKE来对缓冲操作进行通/断控制的过程中，时钟使能信号CKE与通过以预设顺序逐步延迟外部时钟信号EXT_CLK而获得的多个同步时钟信号/EXT_CLK、EXT_CLKD、/EXT_CLKD和EXT_CLKDD同步，由此有可能防止出现假信号，所述预设顺序是从其上反映了最大延迟量的同步时钟信号到其上反映了最小延迟量的同步时钟信号(即，以同步时钟信号EXT_CLKDD、/EXT_CLKD、EXT_CLKD和/EXT_CLK的顺序)。因此，有可能产生内部时钟信号INT_CLK，其具有与外部时钟信号EXT_CLK的跳变时段精确地对应的跳变时段，而与时钟使能信号CKE的逻辑电平改变的时刻无关。
作为参考，根据本发明的实施例的时钟缓冲电路可以不仅适用于用于通过缓冲外部时钟信号而控制内部时钟信号的产生的电路，而且适用于用于控制在延迟锁定环电路中对掉电模式的引入的元件。
也就是说，根据本发明的实施例的时钟缓冲电路可以适用于响应于不与时钟信号的周期同步的控制信号而控制以特定周期跳变的时钟信号的发送的任何电路。
从上述说明中可以明白，本发明提供了下述优点：当通过缓冲外部时钟信号而产生内部时钟信号时，利用与外部时钟信号异步的时钟使能信号，以预先确定的顺序将时钟使能信号与通过在对缓冲操作进行通/断控制的过程中逐步地延迟外部时钟信号而获得的多个相应的经同步的时钟信号同步，由此有可能防止出现假信号。
虽然已经相对于特定实施例而描述了本发明，但是对于本领域内的技术人员将明显的是，在不脱离在所附的权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
例如，应当认识到，在上述实施例中例举的逻辑门和晶体管可以根据向其输入信号的极性而具有不同的位置和种类。

Claims (16)

1.一种半导体器件，包括：
时钟延迟部分，被配置成接收外部时钟信号，在所述外部时钟信号上反映不同延迟量，并产生多个同步时钟信号；
时钟同步部分，被配置成以其上反映最大延迟量的同步时钟信号开始、到其上反映最小延迟量的同步时钟信号为止的顺序，将时钟使能信号与所述多个同步时钟信号中的每个同步，并产生经同步的时钟使能信号；以及
内部时钟产生部分，被配置成产生对应于外部时钟信号的内部时钟信号，并响应于所述经同步的时钟使能信号而在其操作中受到通/断控制。
2.根据权利要求1的半导体器件，其中，所述时钟延迟部分包括：
第一延迟单元，被配置成接收所述外部时钟信号，将所述外部时钟信号延迟第一预定延迟量，并产生在所述多个同步时钟信号中包括的第一同步时钟信号；
第二延迟单元，被配置成接收所述第一同步时钟信号，将所述第一同步时钟信号延迟第二预定延迟量，并产生在所述多个同步时钟信号中包括的第二同步时钟信号；以及
第三延迟单元，被配置成接收所述第二同步时钟信号，将所述第二同步时钟信号延迟第三预定延迟量，并产生在所述多个同步时钟信号中包括的第三同步时钟信号。
3.根据权利要求2的半导体器件，其中，所述第一延迟量、所述第二延迟量和所述第三延迟量是相同的延迟量。
4.根据权利要求2的半导体器件，其中，所述第一延迟量、所述第二延迟量和所述第三延迟量是不同的延迟量。
5.根据权利要求2的半导体器件，其中，所述时钟同步部分包括：
第一同步单元，被配置成接收所述时钟使能信号，并将所述时钟使能信号与所述第三同步时钟信号同步；
第二同步单元，被配置成接收所述第一同步单元的输出信号，并将所述第一同步单元的输出信号与所述第二同步时钟信号同步；以及
第三同步单元，被配置成接收所述第二同步单元的输出信号，并将所述第二同步单元的输出信号与所述第一同步时钟信号同步。
6.根据权利要求1的半导体器件，其中，所述内部时钟产生部分被配置成在所述同步的时钟使能信号的激活时段中对应于所述外部时钟信号的跳变而使所述内部时钟信号跳变，并在所述经同步的时钟使能信号的失活时段中不管所述外部时钟信号的跳变如何而将所述内部时钟信号锁定到预定逻辑电平。
7.根据权利要求1的半导体器件，其中，所述时钟延迟部分包括：
第一反相器，被配置成接收所述外部时钟信号，将所述外部时钟信号的相位反转，并产生第一时钟信号，所述第一时钟信号与所述外部时钟信号相比较被延迟预定延迟量，并包括在所述多个同步时钟信号中；
第二反相器，被配置成接收所述第一时钟信号，将所述第一时钟信号的相位反转，并产生第二时钟信号，所述第二时钟信号与所述第一时钟信号相比较被延迟预定延迟量，并包括在所述多个同步时钟信号中；
第三反相器，被配置成接收所述第二时钟信号，将所述第二时钟信号的相位反转，并产生第三时钟信号，所述第三时钟信号与所述第二时钟信号相比较被延迟预定延迟量，并包括在所述多个同步时钟信号中；以及
第四反相器，被配置成接收所述第三时钟信号，将所述第三时钟信号的相位反转，并产生第四时钟信号，所述第四时钟信号与所述第三时钟信号相比较被延迟预定延迟量，并包括在所述多个同步时钟信号中。
8.根据权利要求7的半导体器件，其中，所述时钟同步部分包括：
第一通门，被配置成响应于通过正输入端输入的所述第三时钟信号和通过负输入端输入的所述第四时钟信号而控制通过信号输入端施加的所述时钟使能信号向信号输出端的发送；
第二通门，被配置成响应于通过正输入端输入的所述第二时钟信号和通过负输入端输入的所述第三时钟信号而控制通过信号输入端施加的所述第一通门的输出信号向信号输出端的发送；以及
第三通门，被配置成响应于通过正输入端输入的所述第一时钟信号和通过负输入端输入的所述第二时钟信号而控制通过信号输入端施加的所述第二通门的输出信号向信号输出端的发送。
9.根据权利要求8的半导体器件，其中，所述时钟同步部分还包括：
第一、第二和第三锁存器，分别连接到所述第一、第二和第三通门的信号输出端，并被配置成防止在所述信号输出端的输出信号浮动。
10.根据权利要求9的半导体器件，其中，所述内部时钟产生部分被配置成在被加载到所述第三通门的信号输出端的所述经同步的时钟使能信号与所述外部时钟信号之间执行与非操作，并产生所述内部时钟信号。
11.一种用于操作半导体器件的方法，包括：
产生第一同步时钟信号，所述第一同步时钟信号在与外部时钟信号的跳变相比较延迟了第一时段的时刻跳变；
产生第二同步时钟信号，所述第二同步时钟信号在与外部时钟信号的跳变相比较延迟了比所述第一时段更大的第二时段的时刻跳变；
通过将时钟使能信号与所述第二同步时钟信号同步而产生第一经同步的时钟使能信号；
通过将第一经同步的时钟使能信号与所述第一同步时钟信号同步而产生第二经同步的时钟使能信号；以及
通过响应于所述第二经同步的时钟使能信号而执行通/断控制操作，来产生对应于所述外部时钟信号的内部时钟信号。
12.根据权利要求11的方法，其中，所述通/断控制操作包括：
当所述第二经同步的时钟使能信号处于激活状态时，对应于所述外部时钟信号的跳变而使所述内部时钟信号跳变；以及
当所述第二经同步的时钟使能信号处于失活状态时，不管所述外部时钟信号的跳变如何而将所述内部时钟信号锁定到预定逻辑电平。
13.一种半导体器件，包括：
时钟缓冲块，被配置成接收外部时钟信号，缓冲所述外部时钟信号，输出内部时钟信号，并响应于时钟使能信号而在其操作中受到通/断控制；
延迟复制模型块，被配置成在所述内部时钟信号上反映实际输出路径的延迟时间，并输出延迟复制时钟信号；以及
延迟锁定块，被配置成将所述内部时钟信号和所述延迟复制时钟信号的相位相比较，将所述内部时钟信号延迟对应于比较结果的时间，并输出经延迟锁定的时钟信号，
所述时钟缓冲块包括：
时钟延迟部分，被配置成接收所述外部时钟信号，在所述外部时钟信号上反映不同延迟量，并产生多个同步时钟信号；
时钟同步部分，被配置成以其上反映最大延迟量的同步时钟信号开始、到其上反映最小延迟量的同步时钟信号为止的顺序将所述时钟使能信号与所述多个同步时钟信号中的每个同步，并产生经同步的时钟使能信号；以及
内部时钟产生部分，被配置成产生对应于所述外部时钟信号的所述内部时钟信号，并响应于所述经同步的时钟使能信号而在其操作中受到通/断控制。
14.根据权利要求13的半导体器件，其中，所述时钟延迟部分包括：
第一延迟单元，被配置成接收所述外部时钟信号，将所述外部时钟信号延迟第一预定延迟量，并产生在所述多个同步时钟信号中包括的第一同步时钟信号；
第二延迟单元，被配置成接收所述第一同步时钟信号，将所述第一同步时钟信号延迟第二预定延迟量，并产生在所述多个同步时钟信号中包括的第二同步时钟信号；以及
第三延迟单元，被配置成接收所述第二同步时钟信号，将所述第二同步时钟信号延迟第三预定延迟量，并产生在所述多个同步时钟信号中包括的第三同步时钟信号。
15.根据权利要求14的半导体器件，其中，所述时钟同步部分包括：
第一同步单元，被配置成接收所述时钟使能信号，并将所述时钟使能信号与所述第三同步时钟信号同步；
第二同步单元，被配置成接收所述第一同步单元的输出信号，并将所述第一同步单元的输出信号与所述第二同步时钟信号同步；以及
第三同步单元，被配置成接收所述第二同步单元的输出信号，并将所述第二同步单元的输出信号与所述第一同步时钟信号同步。
16.根据权利要求13的半导体器件，其中，所述内部时钟产生部分被配置成在所述经同步的时钟使能信号的激活时段中对应于所述外部时钟信号的跳变而使所述内部时钟信号跳变，并在所述经同步的时钟使能信号的失活时段中不管所述外部时钟信号的跳变如何而将所述内部时钟信号锁定到预定逻辑电平。
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